JP6913793B1 - 光センサ - Google Patents

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Abstract

【課題】アバランシェ増倍領域における電界を均一化することができる光センサを提供する。【解決手段】測距イメージセンサ１０Ａは、各々が層状に形成された第１導電型の第１増倍領域７１及び第２導電型の第２増倍領域７２を有するアバランシェ増倍領域２２と、第１増倍領域７１及び第２増倍領域７２の厚さ方向において第２増倍領域７２が第１増倍領域７１に対して位置する側を第１側とすると、第２増倍領域７２に対して第１側に配置された第２導電型の電荷収集領域２３と、第２増倍領域７２に対して第１側に配置された第１導電型のウェル領域３１と、を備える。第２増倍領域７２は、厚さ方向において電荷収集領域２３と重なる第１部分７２ａと、厚さ方向においてウェル領域３１と重なる第２部分７２ｂと、を有する。第１部分７２ａの不純物の濃度は、第２部分７２ｂの不純物の濃度よりも高い。【選択図】図３

Description

本発明は、光センサに関する。
特許文献１には、アバランシェ増倍を利用した光センサが記載されている。このような光センサでは、基板の表面と裏面との間に電圧を印加し、アバランシェ増倍領域においてアバランシェ増倍を生じさせる。これにより、基板内において発生した電子が増倍され、光の検出感度が高められる。
国際公開第２０１７／０４３０６８号
上述したような光センサでは、増倍された電荷が集められる電荷収集領域に加えて、電荷収集領域とは異なる導電型を有する領域（以下、異導電型領域という）が設けられる場合がある。この場合、アバランシェ増倍領域のうち異導電型領域と重なる部分においては電荷収集領域と重なる部分と比べて空乏層が広がり易いため、電圧印加時にアバランシェ増倍領域に生じる電界が不均一になるおそれがある。電界が不均一であると、例えば、アバランシェ増倍が生じる程度にまで印加電圧を増加させた際に、電荷収集領域の下に位置する部分において接合破壊が生じるおそれがある。
本発明は、アバランシェ増倍領域における電界を均一化することができる光センサを提供することを目的とする。
本発明の光センサは、各々が層状に形成された第１導電型の第１増倍領域及び第２導電型の第２増倍領域を有するアバランシェ増倍領域と、第１増倍領域及び第２増倍領域の厚さ方向において第２増倍領域が第１増倍領域に対して位置する側を第１側とすると、第２増倍領域に対して第１側に配置された第２導電型の電荷収集領域と、第２増倍領域に対して第１側に配置された第１導電型の第１導電型領域と、を備え、第２増倍領域は、厚さ方向において電荷収集領域と重なる第１部分と、厚さ方向において第１導電型領域と重なる第２部分と、を有し、第１部分の不純物の濃度は、第２部分の不純物の濃度よりも高い。
この光センサでは、第２増倍領域が、厚さ方向において電荷収集領域と重なる第１部分と、厚さ方向において第１導電型領域と重なる第２部分と、を有し、第１部分の不純物の濃度が、第２部分の不純物の濃度よりも高い。これにより、第１部分において空乏層を広がり易くすることができ、電圧印加時にアバランシェ増倍領域に生じる電界を均一化することができる。
第１増倍領域は、厚さ方向において電荷収集領域及び第１導電型領域と重なっていてもよい。この場合、第１増倍領域の面積を確保することができ、高感度化を図ることができる。
本発明の光センサは、各々が層状に形成された第１導電型の第１増倍領域及び第２導電型の第２増倍領域を有するアバランシェ増倍領域と、第１増倍領域及び第２増倍領域の厚さ方向において第２増倍領域が第１増倍領域に対して位置する側を第１側とすると、第２増倍領域に対して第１側に配置された第２導電型の電荷収集領域と、第２増倍領域に対して第１側に配置された第１導電型の第１導電型領域と、を備え、第１増倍領域は、第１増倍領域及び第２増倍領域の厚さ方向において電荷収集領域と重なる第１部分と、厚さ方向において第１導電型領域と重なる第２部分と、を有し、第２部分の不純物の濃度は、第１部分の不純物の濃度よりも高い。
この光センサでは、第１増倍領域が、厚さ方向において電荷収集領域と重なる第１部分と、厚さ方向において第１導電型領域と重なる第２部分と、を有し、第２部分の不純物の濃度が、第１部分の不純物の濃度よりも高い。これにより、第２部分における空乏層の広がりを抑制することができ、電圧印加時にアバランシェ増倍領域に生じる電界を均一化することができる。
第２増倍領域は、厚さ方向において電荷収集領域及び第１導電型領域と重なっていてもよい。この場合、第２増倍領域の面積を確保することができ、高感度化を図ることができる。
本発明の光センサは、アバランシェ増倍領域、電荷収集領域及び第１導電型領域を各々が含む複数の画素を備え、第１増倍領域は、複数の画素に渡って繋がっているか、又は、複数の画素を互いに分離するように形成されたトレンチに至っていてもよい。この場合、複数の画素間での受光感度のばらつき及び１つの画素内での場所による受光感度のばらつきが抑制された状態で、各画素において高感度化が実現される。その結果、各画素において均一に受光感度の向上を図ることができる。
本発明の光センサは、アバランシェ増倍領域、電荷収集領域及び第１導電型領域を各々が含む複数の画素を備え、第２増倍領域は、複数の画素に渡って繋がっているか、又は、複数の画素を互いに分離するように形成されたトレンチに至っていてもよい。この場合、複数の画素間での受光感度のばらつき及び１つの画素内での場所による受光感度のばらつきが抑制された状態で、各画素において高感度化が実現される。その結果、各画素において均一に受光感度の向上を図ることができる。
第１部分は、厚さ方向において第１導電型領域と重なっていなくてもよい。この場合、電圧印加時に空乏層が第１導電型領域に至ることに起因してアバランシェ増倍領域と第１導電型領域との間に電流が流れる事態（パンチスルー）を発生し難くすることができる。
第１部分は、厚さ方向において第１導電型領域と重なっていてもよい。この場合、アバランシェ増倍領域における電界を一層均一化することができる。
第１導電型領域は、回路を構成するウェル領域であってもよい。この光センサによれば、このようなウェル領域が設けられている場合でも、アバランシェ増倍領域における電界を均一化することができる。
本発明の光センサは、アバランシェ増倍領域、電荷収集領域及び第１導電型領域を各々が含む複数の画素を備え、第１導電型領域は、複数の画素の間の境界部に設けられた分離領域であってもよい。この光センサによれば、このような分離領域が設けられている場合でも、アバランシェ増倍領域における電界を均一化することができる。
第１導電型領域は、厚さ方向から見た場合に電荷収集領域を包囲していてもよい。この光センサによれば、このような第１導電型領域が設けられている場合でも、アバランシェ増倍領域における電界を均一化することができる。
本発明の光センサは、電荷収集領域に対して第１側に配置された電極と、電荷収集領域と電極との間に配置された第１導電型の介在領域と、を更に備えてもよい。この場合、電極の近傍における暗電流の発生を抑制することができる。
本発明の光センサは、第２増倍領域に対して第１側に配置され、電荷収集領域に接続された第２導電型の電荷転送領域と、電荷転送領域に隣接する領域上に配置された転送ゲート電極と、を更に備えてもよい。この場合、電荷収集領域に集められた電荷を電荷転送領域に高速に転送することができる。
本発明によれば、アバランシェ増倍領域における電界を均一化することができる光センサを提供することが可能となる。
実施形態に係る測距イメージセンサを備える光検出装置の構成図である。 測距イメージセンサの画素部の平面図である。 図２のIII−III線に沿っての断面図である。 図２のIV−IV線に沿っての断面図である。 （ａ）及び（ｂ）は、電圧印加時にアバランシェ増倍領域に生じる電界を示す図である。 （ａ）及び（ｂ）は、電圧印加時にアバランシェ増倍領域に生じる電界を示す図である。 第１変形例に係る測距イメージセンサの平面図である。 図７に示されるVIII−VIII線に沿っての断面図である。 第２変形例に係る測距イメージセンサの平面図である。 図９に示されるX−X線に沿っての断面図である。 図９に示されるXI−XI線に沿っての断面図である。 第３変形例に係る測距イメージセンサの断面図である。 第４変形例に係る測距イメージセンサの断面図である。 第５変形例に係るイメージセンサの半導体層の断面図である。 図１４に示されるXV−XV線に沿っての断面図である。 第６変形例に係る測距イメージセンサの断面図である。
以下、本発明の一実施形態について、図面を参照しつつ詳細に説明する。以下の説明において、同一又は相当要素には同一符号を用い、重複する説明を省略する。
［光検出装置の構成］
図１に示されるように、光検出装置１は、光源２と、測距イメージセンサ（光センサ）１０Ａと、信号処理部３と、制御部４と、表示部５と、を備えている。光検出装置１は、間接ＴＯＦ（Time of Flight）方式を利用して対象物ＯＪの距離画像（対象物ＯＪまでの距離ｄに関する情報を含む画像）を取得する装置である。
光源２は、パルス光Ｌを出射する。光源２は、例えば赤外ＬＥＤ等を含んで構成されている。パルス光Ｌは、例えば近赤外光であり、パルス光Ｌの周波数は、例えば１０ｋＨｚ以上である。測距イメージセンサ１０Ａは、光源２から出射されて対象物ＯＪで反射されたパルス光Ｌを検出する。測距イメージセンサ１０Ａは、画素部１１及びＣＭＯＳ読出し回路部１２が半導体基板（例えばシリコン基板）にモノリシックに形成されることにより、構成されている。測距イメージセンサ１０Ａは、信号処理部３に実装されている。
信号処理部３は、測距イメージセンサ１０Ａの画素部１１及びＣＭＯＳ読出し回路部１２を制御する。信号処理部３は、測距イメージセンサ１０Ａから出力された信号に所定の処理を施して検出信号を生成する。制御部４は、光源２及び信号処理部３を制御する。制御部４は、信号処理部３から出力された検出信号に基づいて対象物ＯＪの距離画像を生成する。表示部５は、制御部４によって生成された対象物ＯＪの距離画像を表示する。
［測距イメージセンサの構成］
図２、図３及び図４に示されるように、測距イメージセンサ１０Ａは、画素部１１において、半導体層２０と、電極層４０と、を備えている。半導体層２０は、第１表面２０ａ及び第２表面２０ｂを有している。第１表面２０ａは、厚さ方向における半導体層２０の一方側の表面である。第２表面２０ｂは、厚さ方向における半導体層２０の他方側の表面である。電極層４０は、半導体層２０の第１表面２０ａ上に設けられている。半導体層２０及び電極層４０は、第１表面２０ａに沿って配置された複数の画素１１ａを構成している。測距イメージセンサ１０Ａでは、複数の画素１１ａは、第１表面２０ａに沿って２次元に配列されている。以下、半導体層２０の厚さ方向をＺ方向といい、Ｚ方向に垂直な一方向をＸ方向といい、Ｚ方向及びＸ方向の両方に垂直な方向をＹ方向という。また、Ｚ方向における一方側を第１側といい、Ｚ方向における他方側（第１側とは反対側）を第２側という。なお、図２では、後述する配線層６０の図示が省略されている。
各画素１１ａは、半導体層２０において、半導体領域２１と、アバランシェ増倍領域２２と、電荷収集領域２３と、一対の第１電荷転送領域２４，２５と、一対の第２電荷転送領域２６，２７と、複数の電荷阻止領域２８と、ウェル領域（第１導電型領域）３１と、ＬＯＣＯＳ（Local Oxidation of Silicon）領域３３と、バリア領域３４と、一対のシンク領域３５と、を有している。各領域２１〜２８，３１〜３５は、半導体基板（例えばシリコン基板）に対して各種処理（例えば、エッチング、成膜、不純物注入等）を実施することにより形成されている。
半導体領域２１は、ｐ型（第１導電型）の領域であって、半導体層２０において第２表面２０ｂに沿って設けられている。半導体領域２１は、入射光に応じて電荷を発生させる光吸収領域（光電変換領域）として機能する。一例として、半導体領域２１は、１×１０１５ｃｍ−３以下のキャリア濃度を有するｐ型の領域であり、その厚さは、１０μｍ程度である。なお、アバランシェ増倍領域２２等も光吸収領域（光電変換領域）として機能する。
アバランシェ増倍領域２２は、第１増倍領域７１及び第２増倍領域７２を含んでいる。第１増倍領域７１及び第２増倍領域７２の各々は、Ｚ方向に垂直な平面に沿った層状に形成されている。第１増倍領域７１及び第２増倍領域７２は、Ｚ方向（厚さ方向）に沿って並んでいる。第１増倍領域７１は、ｐ型の領域であって、半導体層２０において半導体領域２１に対して第１側に形成されている。一例として、第１増倍領域７１の厚さは、１μｍ程度である。第２増倍領域７２は、ｎ型（第２導電型）の領域であって、半導体層２０において第１増倍領域７１に対して第１側に形成されている。一例として、第２増倍領域７２の厚さは、１μｍ程度である。第１増倍領域７１及び第２増倍領域７２は、ｐｎ接合を形成している。アバランシェ増倍領域２２の詳細については後述する。
電荷収集領域２３は、ｎ型の領域であって、半導体層２０において第２増倍領域７２に対して第１側に形成されている。一例として、電荷収集領域２３は、５×１０１５〜１×１０１６ｃｍ−３のキャリア濃度を有するｎ型の領域であり、その厚さは、１μｍ程度である。この例では、電荷収集領域２３は、電荷振分領域として機能する。
各第１電荷転送領域２４，２５は、ｎ型の領域であって、半導体層２０において第２増倍領域７２に対して第１側に形成されている。各第１電荷転送領域２４，２５は、電荷収集領域２３と接続されている。一対の第１電荷転送領域２４，２５は、電荷収集領域２３における第１側の部分を挟んで、Ｘ方向において向かい合っている。一例として、各第１電荷転送領域２４，２５は、１×１０１８ｃｍ−３以上のキャリア濃度を有するｎ型の領域であり、その厚さは、０．２μｍ程度である。電荷収集領域２３における第２側の部分は、各第１電荷転送領域２４，２５と第２増倍領域７２との間に入り込んでいる。この例では、各第１電荷転送領域２４，２５は、電荷蓄積領域として機能する。
各第２電荷転送領域２６，２７は、ｎ型の領域であって、半導体層２０において第２増倍領域７２に対して第１側に形成されている。各第２電荷転送領域２６，２７は、電荷収集領域２３と接続されている。一対の第２電荷転送領域２６，２７は、電荷収集領域２３における第１側の部分を挟んで、Ｙ方向において向かい合っている。一例として、各第２電荷転送領域２６，２７は、１×１０１８ｃｍ−３以上のキャリア濃度を有するｎ型の領域であり、その厚さは、０．２μｍ程度である。電荷収集領域２３における第２側の部分は、各第２電荷転送領域２６，２７と第２増倍領域７２との間に入り込んでいる。この例では、各第２電荷転送領域２６，２７は、電荷排出領域として機能する。
各電荷阻止領域２８は、ｐ型の領域であって、半導体層２０において各第１電荷転送領域２４，２５と電荷収集領域２３（電荷収集領域２３における第２側の部分）との間に形成されている。一例として、各電荷阻止領域２８は、１×１０１７〜１×１０１８ｃｍ−３のキャリア濃度を有するｐ型の領域であり、その厚さは、０．２μｍ程度である。
ウェル領域３１は、ｐ型の領域であって、半導体層２０において第２増倍領域７２に対して第１側に形成されている。ウェル領域３１は、Ｚ方向に垂直な方向において電荷収集領域２３と並ぶように配置されている。この例では、ウェル領域３１は、Ｚ方向から見た場合に電荷収集領域２３を包囲している。ＬＯＣＯＳ領域３３は、半導体層２０においてウェル領域３１に対して第１側に形成された絶縁領域である。ＬＯＣＯＳ領域３３は、ウェル領域３１と接続されている。ウェル領域３１は、ＬＯＣＯＳ領域３３と共に複数の読出し回路（例えば、ソースフォロワアンプ、リセットトランジスタ等）を構成している。各読出し回路は、各第１電荷転送領域２４，２５と電気的に接続されている。
一例として、ウェル領域３１は、１×１０１６〜５×１０１７ｃｍ−３のキャリア濃度を有するｐ型の領域であり、その厚さは、１μｍ程度である。ウェル領域３１は、複数の画素１１ａを互いに分離するように複数の画素１１ａの間の境界部に設けられた分離領域でもある。なお、画素部と読出し回路部とを電気的に分離するための構造としては、ＬＯＣＯＳ領域３３に代えて、ＳＴＩ（Shallow Trench Isolation）が用いられてもよいし、或いは、単にウェル領域３１のみが用いられてもよい。
バリア領域３４は、ｎ型の領域であって、半導体層２０において第２増倍領域７２とウェル領域３１との間に形成されている。バリア領域３４は、Ｚ方向から見た場合にウェル領域３１を含んでいる。つまり、ウェル領域３１は、Ｚ方向から見た場合にバリア領域３４内に位置している。バリア領域３４は、電荷収集領域２３を包囲している。バリア領域３４のｎ型不純物の濃度は、第２増倍領域７２のｎ型不純物の濃度よりも高い。一例として、バリア領域３４は、第２増倍領域７２のキャリア濃度から第２増倍領域７２のキャリア濃度の倍程度までのキャリア濃度を有するｎ型の領域であり、その厚さは、１μｍ程度である。
各シンク領域３５は、ｎ型の領域であって、半導体層２０においてバリア領域３４に対して第１側に形成されている。各シンク領域３５における第２側の端部は、バリア領域３４と接続されている。各シンク領域３５における第１側の端部は、各第２電荷転送領域２６，２７と接続されている。各第２電荷転送領域２６，２７のｎ型不純物の濃度は、各シンク領域３５のｎ型不純物の濃度よりも高く、各シンク領域３５のｎ型不純物の濃度は、バリア領域３４のｎ型不純物の濃度及びウェル領域３１のｐ型不純物の濃度よりも高い。一例として、各シンク領域３５は、ウェル領域３１のキャリア濃度以上のキャリア濃度を有するｎ型の領域であり、その厚さは、各第２電荷転送領域２６，２７とバリア領域３４との間の距離に依存する。
各画素１１ａは、電極層４０において、フォトゲート電極４１と、一対の第１転送ゲート電極４２，４３と、一対の第２転送ゲート電極４４，４５と、有している。各ゲート電極４１〜４５は、絶縁膜４６を介して半導体層２０の第１表面２０ａ上に形成されている。絶縁膜４６は、例えば、シリコン窒化膜、シリコン酸化膜等である。
フォトゲート電極４１は、電極層４０において電荷収集領域２３に対して第１側に形成されている。フォトゲート電極４１は、導電性及び光透過性を有する材料（例えばポリシリコン）によって形成されている。一例として、フォトゲート電極４１は、Ｚ方向から見た場合に、Ｘ方向において向かい合う２辺、及びＹ方向において向かい合う２辺を有する矩形状を呈している。
第１転送ゲート電極４２は、フォトゲート電極４１に対して第１電荷転送領域２４側に位置するように、電極層４０において電荷収集領域２３に対して第１側に形成されている。第１転送ゲート電極４２は、電荷収集領域２３における第１電荷転送領域２４に隣接する領域上に配置されている。第１転送ゲート電極４３は、フォトゲート電極４１に対して第１電荷転送領域２５側に位置するように、電極層４０において電荷収集領域２３に対して第１側に形成されている。第１転送ゲート電極４３は、電荷収集領域２３における第１電荷転送領域２５に隣接する領域上に配置されている。各第１転送ゲート電極４２，４３は、導電性及び光透過性を有する材料（例えばポリシリコン）によって形成されている。一例として、各第１転送ゲート電極４２，４３は、Ｚ方向から見た場合に、Ｘ方向において向かい合う２辺、及びＹ方向において向かい合う２辺を有する矩形状を呈している。
第２転送ゲート電極４４は、フォトゲート電極４１に対して第２電荷転送領域２６側に位置するように、電極層４０において電荷収集領域２３に対して第１側に形成されている。第２転送ゲート電極４４は、電荷収集領域２３における第２電荷転送領域２６に隣接する領域上に配置されている。第２転送ゲート電極４５は、フォトゲート電極４１に対して第２電荷転送領域２７側に位置するように、電極層４０において電荷収集領域２３に対して第１側に形成されている。第２転送ゲート電極４５は、電荷収集領域２３における第２電荷転送領域２７に隣接する領域上に配置されている。各第２転送ゲート電極４４，４５は、導電性及び光透過性を有する材料（例えばポリシリコン）によって形成されている。一例として、各第２転送ゲート電極４４，４５は、Ｚ方向から見た場合に、Ｘ方向において向かい合う２辺、及びＹ方向において向かい合う２辺を有する矩形状を呈している。
測距イメージセンサ１０Ａは、画素部１１において、対向電極５０と、配線層６０と、を更に備えている。対向電極５０は、半導体層２０の第２表面２０ｂ上に設けられている。対向電極５０は、Ｚ方向から見た場合に複数の画素１１ａを含んでいる。対向電極５０は、Ｚ方向において電極層４０と向かい合っている。対向電極５０は、例えば金属材料によって形成されている。配線層６０は、電極層４０を覆うように半導体層２０の第１表面２０ａ上に設けられている。配線層６０は、各画素１１ａ及びＣＭＯＳ読出し回路部１２（図１参照）と電気的に接続されている。配線層６０のうち各画素１１ａのフォトゲート電極４１と向かい合う部分には、光入射開口６０ａが形成されている。
半導体層２０には、隣り合う画素１１ａを互いに分離するようにトレンチ２９が形成されている。トレンチ２９は、半導体層２０の第１表面２０ａに形成されている。トレンチ２９の底面２９ａは、アバランシェ増倍領域２２に対して第２側に位置している。つまり、トレンチ２９は、アバランシェ増倍領域２２を完全に分離している。トレンチ２９内には、シリコン酸化物等の絶縁材料４７が配置されている。絶縁材料４７の代わりに、タングステン等の金属材料、ポリシリコン等がトレンチ２９内に配置されていてもよい。
各画素１１ａにおいて、アバランシェ増倍領域２２は、トレンチ２９に至っている。アバランシェ増倍領域２２は、アバランシェ増倍を引き起こす領域である。つまり、各画素１１ａにおいては、所定値の逆方向バイアスが印加された場合に３×１０５〜４×１０５Ｖ／ｃｍの電界強度を発生し得るアバランシェ増倍領域２２が、トレンチ２９によって包囲された領域全体に広がっている。
［アバランシェ増倍領域の詳細］
第１増倍領域７１及び第２増倍領域７２の各々は、トレンチ２９に至るように延在しており、Ｚ方向において電荷収集領域２３及びウェル領域３１と重なっている。第１増倍領域７１のｐ型不純物の濃度は、第１増倍領域７１の全体にわたって均一である。第１増倍領域７１のｐ型不純物の濃度は、例えば１×１０１６ｃｍ−３以上である。
第２増倍領域７２は、ｎ型不純物の濃度が互いに異なる第１部分７２ａ及び第２部分７２ｂを有している。第１部分７２ａは、Ｚ方向において電荷収集領域２３と重なっており、第２部分７２ｂは、Ｚ方向においてウェル領域３１と重なっている。第１部分７２ａは、Ｚ方向から見た場合にウェル領域３１及びバリア領域３４の内側に位置しており、Ｚ方向においてウェル領域３１及びバリア領域３４と重なっていない。
第２部分７２ｂは、第１部分７２ａに連続しており、Ｚ方向から見た場合に第１部分７２ａを包囲している。第２部分７２ｂにおける第１部分７２ａ側の部分（内側部分）は、Ｚ方向において電荷収集領域２３と重なっている。第２部分７２ｂの全体は、Ｚ方向においてバリア領域３４と重なっている。Ｚ方向から見た場合に、第１部分７２ａと第２部分７２ｂとの間の境界は、電荷収集領域２３とバリア領域３４との間の境界（バリア領域３４の内縁）に一致している。
第１部分７２ａのｎ型不純物の濃度は、第２部分７２ｂのｎ型不純物の濃度よりも高い。一例として、第１部分７２ａのｎ型不純物の濃度は、１×１０１６以上であり、第２部分７２ｂのｎ型不純物の濃度は、１×１０１６以上である。第２部分７２ｂのｎ型不純物の濃度は、電圧印加時に空乏層がウェル領域３１に至ることに起因してアバランシェ増倍領域２２とウェル領域３１との間に電流が流れる事態（パンチスルー）が生じない程度に、高く設定されている。アバランシェ増倍領域２２は、例えば、第２部分７２ｂのｎ型不純物の濃度と等しいｎ型不純物の濃度を有する領域を一様に形成した後に、第１部分７２ａのみにｎ型不純物を追加で注入することにより、形成される。
［光検出装置の動作例］
測距イメージセンサ１０Ａの各画素１１ａにおいては、フォトゲート電極４１の電位を基準として負の電圧（例えば−５０Ｖ）が対向電極５０に印加されて（つまり、アバランシェ増倍領域２２に形成されたｐｎ接合に逆方向バイアスが印加されて）、アバランシェ増倍領域２２に３×１０５〜４×１０５Ｖ／ｃｍの電界強度が発生する。この状態で、光入射開口６０ａ及びフォトゲート電極４１を介して半導体層２０にパルス光Ｌが入射すると、パルス光Ｌの吸収によって発生した電子が、アバランシェ増倍領域２２で増倍されて電荷収集領域２３に高速で移動する（電荷収集領域２３に集められる）。
対象物ＯＪ（図１参照）の距離画像の生成に際し、各画素１１ａでは、まず、一対の第２転送ゲート電極４４，４５にリセット電圧が印加される。リセット電圧は、フォトゲート電極４１の電位を基準として正の電圧である。これにより、電荷収集領域２３に移動した電子が一対の第２電荷転送領域２６，２７から排出される。
続いて、一対の第１転送ゲート電極４２，４３にパルス電圧信号が印加される。一例として、第１転送ゲート電極４２に印加されるパルス電圧信号は、フォトゲート電極４１の電位を基準として正の電圧及び負の電圧が交互に繰り返される電圧信号であって、光源２（図１参照）から出射されるパルス光Ｌの強度信号と周期、パルス幅及び位相が同一の電圧信号である。一方、第１転送ゲート電極４３に印加されるパルス電圧信号は、位相が１８０°ずれている点を除き、第１転送ゲート電極４２に印加されるパルス電圧信号と同一の電圧信号である。
これにより、電荷収集領域２３に集められた電子が一対の第１電荷転送領域２４，２５に交互に高速で転送される（一対の第１電荷転送領域２４，２５に振り分けられる）。所定期間の転送によって各第１電荷転送領域２４，２５に蓄積された電子は、ウェル領域３１等によって構成された読出し回路、及び配線層６０を介して、信号としてＣＭＯＳ読出し回路部１２（図１参照）に転送される。
図１に示されるように、パルス光Ｌが光源２から出射されて、対象物ＯＪで反射されたパルス光Ｌが測距イメージセンサ１０Ａで検出されると、測距イメージセンサ１０Ａで検出されるパルス光Ｌの強度信号の位相は、光源２から出射されるパルス光Ｌの強度信号の位相に対して、対象物ＯＪまでの距離ｄに応じてずれることになる。したがって、各第１電荷転送領域２４，２５に蓄積された電子に基づく信号を各画素１１ａについて取得することで、対象物ＯＪの距離画像を生成することができる。
［作用及び効果］
測距イメージセンサ１０Ａでは、第２増倍領域７２が、Ｚ方向（第１増倍領域７１及び第２増倍領域７２の厚さ方向）において電荷収集領域２３と重なる第１部分７２ａと、Ｚ方向においてウェル領域３１（第１導電型領域）と重なる第２部分７２ｂと、を有し、第１部分７２ａのｎ型不純物の濃度が、第２部分７２ｂのｎ型不純物の濃度よりも高い。これにより、第１部分７２ａにおいて空乏層を広がり易くすることができ、電圧印加時にアバランシェ増倍領域２２に生じる電界を均一化することができる。
この点について図５及び図６を参照しつつ更に説明する。図５及び図６では、測距イメージセンサ１０Ａとは異なり、第２増倍領域７２の第１部分７２ａ及び第２部分７２ｂのｎ型不純物の濃度が互いに等しい場合のシミュレーション結果が示されている。図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）では、対向電極５０印加される印加電圧がそれぞれ３０Ｖ，４０Ｖ，５０Ｖ，６０Ｖである場合にアバランシェ増倍領域２２に生じる電界が示されている。各図においては、空乏層の境界（等電位線）Ｂが破線で示されている。以下、アバランシェ増倍領域２２のうち、Ｚ方向において電荷収集領域２３と重なる部分を第１部分２２ａとし、Ｚ方向においてウェル領域３１と重なる部分を第２部分２２ｂとして説明する。
図５（ａ）に示されるように、印加電圧が３０Ｖである場合、空乏層の境界Ｂはほぼ平坦である。図５（ｂ）に示されるように、印加電圧が４０Ｖに増加すると、第１部分２２ａと第２部分２２ｂとの間で空乏層の形状に差が生じ始める。第２部分２２ｂにおいては第１部分２２ａと比べて空乏層が大きく広がり、第２部分２２ｂにおける電界が第１部分２２ａにおける電界よりも高くなる。
図６（ａ）に示されるように、印加電圧が５０Ｖに増加すると、第２部分２２ｂにおいて生じた空乏層が第１部分２２ａ内に進出する。また、第２部分２２ｂにおける電界が更に上昇する。第１部分２２ａは空乏化しておらず、電界が低いままである。図６（ｂ）に示されるように、印加電圧が６０Ｖに増加すると、第１部分２２ａが空乏化する前に第２部分２２ｂにおいて接合破壊が生じ、アバランシェ増倍領域２２とウェル領域３１との間に電流Ｃが流れる。なお、接合破壊とは、ｐｎ接合に高い逆バイアス電圧を印加することによって生じる雪崩降伏（アバランシェ降伏）をいう。
このように、第２増倍領域７２の第１部分７２ａ及び第２部分７２ｂのｎ型不純物の濃度が等しい場合、電圧印加時にアバランシェ増倍領域２２に生じる電界が不均一になり、アバランシェ増倍が生じる程度にまで印加電圧を増加させた際に接合破壊が生じるおそれがある。これに対し、測距イメージセンサ１０Ａでは、第１部分７２ａのｎ型不純物の濃度が第２部分７２ｂのｎ型不純物の濃度よりも高いため、第１部分７２ａにおいて空乏層を広がり易くすることができ、電圧印加時にアバランシェ増倍領域２２に生じる電界を均一化（平坦化）することができる。その結果、アバランシェ増倍が生じる程度にまで印加電圧を増加させた場合でも、第２部分７２ｂにおいて接合破壊が生じるのを防止することができる。
第１増倍領域７１が、Ｚ方向において電荷収集領域２３及びウェル領域３１と重なっている。これにより、第１増倍領域７１の面積を確保することができ、高感度化を図ることができる。
第１増倍領域７１及び第２増倍領域７２が、複数の画素１１ａを互いに分離するように形成されたトレンチ２９に至っている。これにより、複数の画素１１ａ間での受光感度のばらつき及び１つの画素１１ａ内での場所による受光感度のばらつきが抑制された状態で、各画素１１ａにおいて高感度化が実現される。その結果、各画素１１ａにおいて均一に受光感度の向上を図ることができる。
第１部分７２ａが、Ｚ方向においてウェル領域３１と重なっていない。これにより、電圧印加時に空乏層がウェル領域３１に至ることに起因してアバランシェ増倍領域２２とウェル領域３１との間に電流が流れる事態（パンチスルー）を発生し難くすることができる。
ウェル領域３１が、回路（画素回路）を構成している。ウェル領域３１は、複数の画素１１ａの間の境界部に設けられた分離領域でもある。測距イメージセンサ１０Ａによれば、このようなウェル領域３１が設けられている場合でも、アバランシェ増倍領域２２における電界を均一化することができる。
ウェル領域３１が、Ｚ方向から見た場合に電荷収集領域２３を包囲している。測距イメージセンサ１０Ａによれば、このようなウェル領域３１が設けられている場合でも、アバランシェ増倍領域２２における電界を均一化することができる。
測距イメージセンサ１０Ａは、第２増倍領域７２に対して第１側に配置され、電荷収集領域２３に接続された第１電荷転送領域２４，２５及び第２電荷転送領域２６，２７と、電荷収集領域２３における第１電荷転送領域２４，２５及び第２電荷転送領域２６，２７に隣接する領域上にそれぞれ配置された第１転送ゲート電極４２，４３及び第２転送ゲート電極４４，４５と、を備えている。これにより、電荷収集領域２３に集められた電荷を第１電荷転送領域２４，２５及び第２電荷転送領域２６，２７に高速に転送することができる。
［第１変形例］
図７及び図８に示される第１変形例に係る測距イメージセンサ１０Ｂは、Ｘ方向における電荷収集領域２３の両側に第２電荷転送領域２６ａ，２６ｂ，２７ａ，２７ｂが配置されている点、及びＸ方向におけるフォトゲート電極４１の両側に複数の第２転送ゲート電極４４ａ，４４ｂ，４５ａ，４５ｂが配置されている点で、上述した測距イメージセンサ１０Ａと主に相違している。
測距イメージセンサ１０Ｂの各画素１１ａにおいて、一対の第２電荷転送領域２６ａ，２６ｂは、Ｘ方向における電荷収集領域２３の一方側であって、Ｙ方向における第１電荷転送領域２４の両側に配置されている。一対の第２電荷転送領域２７ａ，２７ｂは、Ｘ方向における電荷収集領域２３の他方側であって、Ｙ方向における第１電荷転送領域２５の両側に配置されている。第２転送ゲート電極４４ａは、Ｚ方向から見た場合にフォトゲート電極４１と第２電荷転送領域２６ａとの間に配置されている。第２転送ゲート電極４４ｂは、Ｚ方向から見た場合にフォトゲート電極４１と第２電荷転送領域２６ｂとの間に配置されている。第２転送ゲート電極４５ａは、Ｚ方向から見た場合にフォトゲート電極４１と第２電荷転送領域２７ａとの間に配置されている。第２転送ゲート電極４５ｂは、Ｚ方向から見た場合にフォトゲート電極４１と第２電荷転送領域２７ｂとの間に配置されている。
測距イメージセンサ１０Ｂの第２増倍領域７２においても、上述した測距イメージセンサ１０Ａと同様に、第１部分７２ａのｎ型不純物の濃度が、第２部分７２ｂのｎ型不純物の濃度よりも高い。これにより、第１部分７２ａにおいて空乏層を広がり易くすることができ、電圧印加時にアバランシェ増倍領域２２に生じる電界を均一化することができる。
［第２変形例］
図９、図１０及び図１１に示される第２変形例に係る測距イメージセンサ１０Ｃは、第１電荷転送領域２４が電荷収集領域２３の中央部に配置されている点、複数の第２電荷転送領域２６が電荷収集領域２３の外縁に沿って配置されている点、フォトゲート電極４１及び第１転送ゲート電極４２が環状に形成されている点、複数の第２転送ゲート電極４４がフォトゲート電極４１を包囲するように配置されている点、並びに、半導体層２０にトレンチ２９が形成されておらず、アバランシェ増倍領域２２が複数の画素１１ａに渡って繋がっている点で、上述した測距イメージセンサ１０Ａと主に相違している。
測距イメージセンサ１０Ｃの各画素１１ａにおいて、第１電荷転送領域２４は、Ｚ方向から見た場合に電荷収集領域２３の中央部に配置されている。複数の第２電荷転送領域２６は、Ｚ方向から見た場合に、電荷収集領域２３の外縁に沿って配置されている。各第２電荷転送領域２６は、隣り合う２つの画素１１ａによって共有されている。フォトゲート電極４１は、Ｚ方向から見た場合に、例えば矩形環状を呈しており、第１電荷転送領域２４の外側且つ複数の第２電荷転送領域２６の内側に配置されている。第１転送ゲート電極４２は、Ｚ方向から見た場合に、例えば矩形環状を呈しており、第１電荷転送領域２４の外側且つフォトゲート電極４１の内側に配置されている。各第２転送ゲート電極４４は、Ｚ方向から見た場合に、フォトゲート電極４１と各第２電荷転送領域２６との間に配置されている。
測距イメージセンサ１０Ｃの各画素１１ａにおいて、ウェル領域３１及びバリア領域３４は、Ｚ方向から見た場合に、複数の画素１１ａを仕切るように格子状に配置された複数の仮想ラインの交点上に配置されている。そのため、半導体層２０にトレンチ２９が形成されておらず、アバランシェ増倍領域２２の第１増倍領域７１及び第２増倍領域７２が複数の画素１１ａに渡って繋がっている。この例では、ウェル領域３１及びバリア領域３４は、Ｚ方向から見た場合に、Ｘ方向において向かい合う２辺、及びＹ方向において向かい合う２辺を有する矩形状を呈している。ウェル領域３１は、Ｚ方向から見た場合に電荷収集領域２３を包囲していない。第２増倍領域７２の第２部分７２ｂは、Ｚ方向から見た場合に第１部分７２ａを包囲していない。
測距イメージセンサ１０Ｃの第２増倍領域７２においても、上述した測距イメージセンサ１０Ａと同様に、第１部分７２ａのｎ型不純物の濃度が、第２部分７２ｂのｎ型不純物の濃度よりも高い。これにより、第１部分７２ａにおいて空乏層を広がり易くすることができ、電圧印加時にアバランシェ増倍領域２２に生じる電界を均一化することができる。
測距イメージセンサ１０Ｃでは、第１増倍領域７１及び第２増倍領域７２の各々が、複数の画素１１ａに渡って繋がっている。これにより、複数の画素１１ａ間での受光感度のばらつき及び１つの画素１１ａ内での場所による受光感度のばらつきが抑制された状態で、各画素１１ａにおいて高感度化が実現される。その結果、複数の画素１１ａにおいて均一に受光感度の向上を図ることができる。
なお、測距イメージセンサ１０Ｃでは、シンク領域３５（図３参照）が半導体層２０に形成されていない。これは、測距イメージセンサ１０Ｃでは、上述した測距イメージセンサ１０Ａに比べて、バリア領域３４が第１電荷転送領域２４から離れることになり、その結果、バリア領域３４の周辺に集まった電子が第１電荷転送領域２４に入り込み難くなるためである。
［第３変形例］
図１２に示される第３変形例に係る測距イメージセンサ１０Ｄは、第１増倍領域７１が、複数の画素１１ａに渡って繋がっておらず、且つトレンチ２９に至っていない点で、上述した測距イメージセンサ１０Ａと主に相違している。すなわち、第１増倍領域７１が、画素１１ａごとに分離して設けられている。第１増倍領域７１は、Ｚ方向において電荷収集領域２３と重なっているが、ウェル領域３１とは重なっていない。
測距イメージセンサ１０Ｄの第２増倍領域７２においても、上述した測距イメージセンサ１０Ａと同様に、第１部分７２ａのｎ型不純物の濃度が、第２部分７２ｂのｎ型不純物の濃度よりも高い。これにより、第１部分７２ａにおいて空乏層を広がり易くすることができ、電圧印加時にアバランシェ増倍領域２２に生じる電界を均一化することができる。
測距イメージセンサ１０Ｄでは、第１増倍領域７１が、Ｚ方向においてウェル領域３１と重なっていない。これにより、電圧印加時に第２増倍領域７２の第１部分７２ａに形成された空乏層がウェル領域３１に向かって広がり難くなり、空乏層がウェル領域３１に至ることが防止される。つまり、空乏層がウェル領域３１に至ることに起因してアバランシェ増倍領域２２とウェル領域３１との間において電流が流れるのを防止することができる。
［第４変形例］
図１３に示される第４変形例に係る測距イメージセンサ１０Ｅは、下記の点で上述した測距イメージセンサ１０Ａと主に相違している。すなわち、測距イメージセンサ１０Ｅでは、第１電荷転送領域２４，２５がウェル領域３１に埋め込まれている。第１電荷転送領域２４，２５は、ウェル領域３１内に形成されており、ウェル領域３１によって電荷収集領域２３から分離されている。第１転送ゲート電極４２，４３は、ウェル領域３１における第１電荷転送領域２４，２５に隣接する領域上に配置されている。
第２増倍領域７２の第１部分７２ａは、Ｚ方向において電荷収集領域２３と重なっており、ウェル領域３１と重なっていない。第２部分７２ｂは、Ｚ方向においてウェル領域３１及びバリア領域３４と重なっている。第２部分７２ｂは、Ｚ方向から見た場合に電荷収集領域２３を包囲しており、Ｚ方向において電荷収集領域２３と重なっていない。電荷阻止領域２８は設けられていない。
測距イメージセンサ１０Ｅは、半導体層２０において電荷収集領域２３とフォトゲート電極４１との間に配置された介在領域８１を備えている。介在領域８１は、例えば５×１０１５ｃｍ−３以上のキャリア濃度を有するｐ型の領域である。介在領域８１のキャリア濃度は、電荷収集領域２３のキャリア濃度よりも高い。介在領域８１は、Ｚ方向に垂直な方向に沿った層状に形成され、ウェル領域３１の間に渡って延在している。
測距イメージセンサ１０Ｅの第２増倍領域７２においても、上述した測距イメージセンサ１０Ａと同様に、第１部分７２ａのｎ型不純物の濃度が、第２部分７２ｂのｎ型不純物の濃度よりも高い。これにより、第１部分７２ａにおいて空乏層を広がり易くすることができ、電圧印加時にアバランシェ増倍領域２２に生じる電界を均一化することができる。また、電荷収集領域２３とフォトゲート電極４１との間に介在領域８１が配置されている。これにより、フォトゲート電極４１の近傍における暗電流の発生を抑制することができる。
［第５変形例］
図１４及び図１５に示される第５変形例に係るイメージセンサ１０Ｆでは、各画素１１ａは、第１電荷転送領域２４，２５、第２電荷転送領域２６，２７、電荷阻止領域２８、ＬＯＣＯＳ領域３３、バリア領域３４及びシンク領域３５を有しておらず、半導体領域３６と、読出し領域３７と、を有している。
半導体領域３６は、ｐ型の領域であって、半導体層２０においてアバランシェ増倍領域２２の第２増倍領域７２に対して第１側に形成されている。一例として、半導体領域３６は、１×１０１５ｃｍ−３以下のキャリア濃度を有するｐ型の領域である。電荷収集領域２３は、第１表面２０ａ側を除いて、半導体領域３６によって覆われている。
読出し領域３７は、ｎ型の領域であって、Ｚ方向から見た場合における電荷収集領域２３の中央部において、第１表面２０ａに沿って形成されている。一例として、読出し領域３７の不純物濃度は１×１０１６ｃｍ−３以上であり、その厚さは０．５μｍ程度である。
ウェル領域３１は、電荷収集領域２３内において第１表面２０ａに至るように形成されており、第１表面２０ａ側を除いて、電荷収集領域２３によって覆われている。ウェル領域３１は、画素回路９０の一部分を構成している。画素回路９０は、ウェル領域３１内に形成された一対のチャネル領域（ソース領域及びドレイン領域）９１と、ゲート電極９２と、を有するｎ型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。画素回路９０は、電荷収集領域２３に流れ込んだ信号電荷を、読出し領域３７を介して読み出すためのトランジスタの他、増幅用のトランジスタ、リセット用のトランジスタ等を構成している。画素回路９０は、ＪＦＥＴ（junction field-effect transistor）、バイポーラトランジスタ等であってもよい。
イメージセンサ１０Ｆは、電極層４０を備えていない。イメージセンサ１０Ｆの配線層６０は、絶縁層６１と、複数の配線６２と、複数のコンタクトプラグ６３と、を有している。複数の配線６２及び複数のコンタクトプラグ６３は、絶縁層６１内に形成されている。読出し領域３７は、コンタクトプラグ６３を介して、対応する配線６２と電気的に接続されている。画素回路９０の各部は、コンタクトプラグ６３を介して、対応する配線６２と電気的に接続されている。各配線６２は、例えば、イメージセンサ１０Ｆの読出し回路部と電気的に接続されている。
トレンチ２９は、半導体領域３６を貫通するように形成されている。トレンチ２９の一端は、配線層６０の絶縁層６１内に位置している。トレンチ２９の他端は、アバランシェ増倍領域２２の第２増倍領域７２内に位置している。つまり、トレンチ２９は、アバランシェ増倍領域２２を完全には分離していない。トレンチ２９は、例えばＳＴＩにより形成されている。
イメージセンサ１０Ｆでは、対向電極５０が光透過性を有する材料によって形成されており、対向電極５０を介して半導体層２０に光が入射する。半導体層２０において発生した電荷がアバランシェ増倍領域２２において増倍され、増倍された信号電荷が電荷収集領域２３に流れ込み、読出し領域３７を介して複数の画素回路９０によって読み出される。イメージセンサ１０Ｆは、上述した測距イメージセンサ１０Ａのように光源２から出射されて対象物ＯＪで反射されたパルス光Ｌを検出するものではなく、外部から到来した光を検出する光センサである。なお、イメージセンサ１０Ｆは、第２側からではなく第１側から光が入射するように構成されてもよい。この場合、対向電極５０は光透過性を有していなくてもよい。
イメージセンサ１０Ｆでは、第１増倍領域７１及び第２増倍領域７２の各々が、複数の画素１１ａに渡って繋がっている。第２増倍領域７２の第１部分７２ａは、電荷収集領域２３のうち、ウェル領域３１の間に位置する部分と重なっている。第１部分７２ａは、Ｚ方向においてウェル領域３１と重なっていない。第２部分７２ｂは、Ｚ方向においてウェル領域３１と重なっており、Ｚ方向から見た場合に第１部分７２ａを包囲している。第２部分７２ｂは、Ｚ方向において電荷収集領域２３の外側部分と重なっている。Ｚ方向から見た場合に、第１部分７２ａと第２部分７２ｂとの間の境界は、電荷収集領域２３とウェル領域３１との間の境界（ウェル領域３１の内縁）に一致している。
イメージセンサ１０Ｆの第２増倍領域７２においても、上述した測距イメージセンサ１０Ａと同様に、第１部分７２ａのｎ型不純物の濃度が、第２部分７２ｂのｎ型不純物の濃度よりも高い。これにより、第１部分７２ａにおいて空乏層を広がり易くすることができ、電圧印加時にアバランシェ増倍領域２２に生じる電界を均一化することができる。
［第６変形例］
図１６に示される第６変形例の測距イメージセンサ１０Ｇは、下記の点で上述した測距イメージセンサ１０Ａと主に相違している。すなわち、第２増倍領域７２のｎ型不純物の濃度は、第２増倍領域７２の全体にわたって均一である。第２増倍領域７２のｎ型不純物の濃度は、例えば１×１０１６ｃｍ−３以上である。
第１増倍領域７１は、ｐ型不純物の濃度が互いに異なる第１部分７１ａ及び第２部分７１ｂを有している。第１部分７１ａは、Ｚ方向において電荷収集領域２３と重なっており、第２部分７１ｂは、Ｚ方向においてウェル領域３１と重なっている。第１部分７１ａは、Ｚ方向から見た場合にウェル領域３１及びバリア領域３４の内側に位置しており、Ｚ方向においてウェル領域３１及びバリア領域３４と重なっていない。
第２部分７１ｂは、第１部分７１ａに連続しており、Ｚ方向から見た場合に第１部分７１ａを包囲している。第２部分７１ｂにおける第１部分７１ａ側の部分（内側部分）は、Ｚ方向において電荷収集領域２３と重なっている。第２部分７１ｂの全体は、Ｚ方向においてバリア領域３４と重なっている。Ｚ方向から見た場合に、第１部分７１ａと第２部分７１ｂとの間の境界は、電荷収集領域２３とバリア領域３４との間の境界（バリア領域３４の内縁）に一致している。
第２部分７１ｂのｐ型不純物の濃度は、第１部分７１ａのｐ型不純物の濃度よりも高い。一例として、第２部分７１ｂのｐ型不純物の濃度は、１×１０１６以上であり、第１部分７１ａのｐ型不純物の濃度は、１×１０１６以上である。
測距イメージセンサ１０Ｇでは、第２部分７１ｂのｐ型不純物の濃度が、第１部分７１ａのｐ型不純物の濃度よりも高い。これにより、第２部分７１ｂにおいて空乏層の広がりを抑制することができ、上述した測距イメージセンサ１０Ａと同様に、電圧印加時にアバランシェ増倍領域２２に生じる電界を均一化することができる。なお、測距イメージセンサ１０Ｇにおいて、第１増倍領域７１（第２部分７１ｂ）はトレンチ２９に至っていなくてもよい。
上述した測距イメージセンサ１０Ｂ，１０Ｃ，１０Ｅ及びイメージセンサ１０Ｆにおいて、測距イメージセンサ１０Ｇと同様に、第２増倍領域７２のｎ型不純物の濃度が第２増倍領域７２の全体にわたって均一とされると共に、第１増倍領域７１において第２部分７１ｂのｐ型不純物の濃度が第１部分７１ａのｐ型不純物の濃度よりも高くされてもよい。この場合でも、電圧印加時にアバランシェ増倍領域２２に生じる電界を均一化することができる。
本発明は、上記実施形態及び変形例に限られない。例えば、各構成の材料及び形状には、上述した材料及び形状に限らず、様々な材料及び形状を採用することができる。測距イメージセンサ１０Ａにおいて、第２増倍領域７２（第２部分７２ｂ）は、トレンチ２９に至っていなくてもよい。
測距イメージセンサ１０Ａは、第２増倍領域７２に対して第１側に配置されたｐ型の領域（第１導電型の第１導電型領域）を有していればよく、ウェル領域３１は回路を構成していなくてもよい。例えば、測距イメージセンサ１０Ａは、ウェル領域３１に代えて、複数の画素１１ａの間の境界部に設けられた分離領域である第１導電型領域を備えていてもよい。この場合、画素回路が作り込まれた基板が測距イメージセンサ１０Ａに貼り合わせ又はワイヤにより接続されていてもよい。この点は、測距イメージセンサ１０Ｂ〜１０Ｅ，１０Ｇ及びイメージセンサ１０Ｆについても同様である。
測距イメージセンサ１０Ａ〜１０Ｅ，１０Ｇのいずれにおいても、１つの画素１１ａに対して、少なくとも１つの第１電荷転送領域、少なくとも１つの第２電荷転送領域、少なくとも１つの第１転送ゲート電極、及び少なくとも１つの第２転送ゲート電極が設けられていればよく、第１転送ゲート電極及び第２転送ゲート電極への電圧の加え方、並びに、第１電荷転送領域及び第２電荷転送領域からの電荷の取り出し方・排出のさせ方は、上述したものに限定されない。測距イメージセンサ１０Ａ〜１０Ｅ，１０Ｇのいずれにおいても、第２電荷収集領域及び第２転送ゲート電極は設けられていなくてもよい。
測距イメージセンサ１０Ａ〜１０Ｅ，１０Ｇ及びイメージセンサ１０Ｆのいずれにおいても、ｐ型及びｎ型の導電型は、上述したものに対して逆であってもよい。複数の画素１１ａは、半導体層２０の第１表面２０ａに沿って１次元に配列されたものであってもよい。単一の画素１１ａのみが設けられていてもよい。測距イメージセンサ１０Ａ〜１０Ｅ及びイメージセンサ１０Ｆのいずれにおいても、第２増倍領域７２の第１部分７２ａは、Ｚ方向においてウェル領域３１と重なっていてもよい。例えば、第１部分７２ａは、第１部分７２ａにおける外縁部がＺ方向においてウェル領域３１と重なるように、形成されていてもよい。この場合、アバランシェ増倍領域２２における電界を一層均一化することができる。同様に、測距イメージセンサ１０Ｇにおいて、第１増倍領域７１の第１部分７１ａは、Ｚ方向においてウェル領域３１と重なっていてもよい。
１０Ａ〜１０Ｅ，１０Ｇ…測距イメージセンサ（光センサ）、１０Ｆ…イメージセンサ（光センサ）、１１ａ…画素、２２…アバランシェ増倍領域、２３…電荷収集領域、２９…トレンチ、３１…ウェル領域（第１導電型領域）、７１…第１増倍領域、７１ａ…第１部分、７１ｂ…第２部分、７２…第２増倍領域、７２ａ…第１部分、７２ｂ…第２部分、８１…介在領域。

Claims (13)

  1. 各々が層状に形成された第１導電型の第１増倍領域及び第２導電型の第２増倍領域を有するアバランシェ増倍領域と、
    前記第１増倍領域及び前記第２増倍領域の厚さ方向において前記第２増倍領域が前記第１増倍領域に対して位置する側を第１側とすると、前記第２増倍領域に対して前記第１側に配置された第２導電型の電荷収集領域と、
    前記第２増倍領域に対して前記第１側に配置された第１導電型の第１導電型領域と、を備え、
    前記第２増倍領域は、前記厚さ方向において前記電荷収集領域と重なる第１部分と、前記厚さ方向において前記第１導電型領域と重なる第２部分と、を有し、
    前記第１部分の不純物の濃度は、前記第２部分の不純物の濃度よりも高い、光センサ。
  2. 前記第１増倍領域は、前記厚さ方向において前記電荷収集領域及び前記第１導電型領域と重なっている、請求項１に記載の光センサ。
  3. 各々が層状に形成された第１導電型の第１増倍領域及び第２導電型の第２増倍領域を有するアバランシェ増倍領域と、
    前記第１増倍領域及び前記第２増倍領域の厚さ方向において前記第２増倍領域が前記第１増倍領域に対して位置する側を第１側とすると、前記第２増倍領域に対して前記第１側に配置された第２導電型の電荷収集領域と、
    前記第２増倍領域に対して前記第１側に配置された第１導電型の第１導電型領域と、を備え、
    前記第１増倍領域は、前記第１増倍領域及び前記第２増倍領域の厚さ方向において前記電荷収集領域と重なる第１部分と、前記厚さ方向において前記第１導電型領域と重なる第２部分と、を有し、
    前記第２部分の不純物の濃度は、前記第１部分の不純物の濃度よりも高い、光センサ。
  4. 前記第２増倍領域は、前記厚さ方向において前記電荷収集領域及び前記第１導電型領域と重なっている、請求項３に記載の光センサ。
  5. 前記アバランシェ増倍領域、前記電荷収集領域及び前記第１導電型領域を各々が含む複数の画素を備え、
    前記第１増倍領域は、前記複数の画素に渡って繋がっているか、又は、前記複数の画素を互いに分離するように形成されたトレンチに至っている、請求項１〜４のいずれか一項に記載の光センサ。
  6. 前記アバランシェ増倍領域、前記電荷収集領域及び前記第１導電型領域を各々が含む複数の画素を備え、
    前記第２増倍領域は、前記複数の画素に渡って繋がっているか、又は、前記複数の画素を互いに分離するように形成されたトレンチに至っている、請求項１〜５のいずれか一項に記載の光センサ。
  7. 前記第１部分は、前記厚さ方向において前記第１導電型領域と重なっていない、請求項１〜６のいずれか一項に記載の光センサ。
  8. 前記第１部分は、前記厚さ方向において前記第１導電型領域と重なっている、請求項１〜６のいずれか一項に記載の光センサ。
  9. 前記第１導電型領域は、回路を構成するウェル領域である、請求項１〜８のいずれか一項に記載の光センサ。
  10. 前記アバランシェ増倍領域、前記電荷収集領域及び前記第１導電型領域を各々が含む複数の画素を備え、
    前記第１導電型領域は、前記複数の画素の間の境界部に設けられた分離領域である、請求項１〜９のいずれか一項に記載の光センサ。
  11. 前記第１導電型領域は、前記厚さ方向から見た場合に前記電荷収集領域を包囲している、請求項１〜１０のいずれか一項に記載の光センサ。
  12. 前記電荷収集領域に対して前記第１側に配置された電極と、
    前記電荷収集領域と前記電極との間に配置された第１導電型の介在領域と、を更に備える、請求項１〜１１のいずれか一項に記載の光センサ。
  13. 前記第２増倍領域に対して前記第１側に配置された第２導電型の電荷転送領域と、
    前記電荷転送領域に隣接する領域上に配置された転送ゲート電極と、を更に備える、請求項１〜１２のいずれか一項に記載の光センサ。
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