JP2022549602A - 検出パラメータが改善された裏面照射型光学センサーの製造方法 - Google Patents

Abstract

本発明は、裏面照射型（ＢＳＩ）ＣＭＯＳ光学センサーを製造する方法、より具体的には、クロストークを低減し、裏面照射型（ＢＳＩ）ＣＭＯＳ光学センサーにおける光子検出効率（ＰＤＥ）を向上させる方法に関する。特に、特許請求された方法は、隣接するすべての検出素子を互いに分離するために、前記ＢＳＩＣＭＯＳ光学センサーのピクセルアレイの隣接する検出素子間に分離構造を作成するステップと、すべての検出素子を共通の電圧バイアスに接続するために、前記ピクセルアレイのすべての検出素子に共通電圧裏側印加構造を作成するステップとを含む。

Description

本発明は、一般的に、裏面照射型（ＢＳＩ）光学センサーを製造するための方法、より具体的には、クロストークの低減および光子検出効率（ＰＤＥ）の向上などの改善された検出パラメータを有するＢＳＩ光学センサーを製造するための方法に関する。特に、本発明は、共通の電圧バイアスを検出素子に印加する可能性と互換性のある、ＢＳＩ光学センサーの検出素子を分離するための方法を提供する。

光学センサーは、多くの分野で使用されるような小型化と検出精度のレベルに達している。

たとえば、光学センサーは現在、ＡＤＡＳ（先進運転支援システム）のような自動運転システムで、距離測定を提供するために使用されている。このタイプの光学センサーの中には、いわゆる飛行時間（ＴＯＦ）デバイスがある。これは、電磁波（レーザーパルスなど）が対象物から戻るのにかかる時間を測定することにより、対象物の距離を検出するように設計されている。ＴＯＦデバイスは、単一光子アバランシェダイオード（ＳＰＡＤ）であるため、非常に高感度の検出素子を採用している。ＳＰＡＤの主な構成は、絶縁破壊電圧を超えて動作するアバランシェフォトダイオード（ガイガーモード）、クエンチング抵抗、第１電極（カソード）および第２電極（アノード）である。フォトダイオード領域（逆バイアスされたｐｎ接合など）に入射する光子によって生成された電子正孔対は、フォトダイオードの空間電荷領域の衝突電離による増倍プロセスにより、絶縁破壊電圧（増倍領域）を超えてバイアスされ、アバランシェを引き起こす可能性がある。このようにして、入射光子の流れに応答して巨視的な電流が生成される。

ＳＰＡＤの利用は自動車市場に限定されるものではなく、医療市場などの他の市場でも広く採用されている。ＳＰＡＤアレイ（シリコン光電子増倍管またはＳｉＰＭと呼ばれることが多い）は、陽電子放出断層撮影（ＰＥＴ）技術などの光子計数アプリケーションで、光電子増倍管（ＰＭＴ）技術に取って代わり、体内の代謝プロセスを観察するために採用された。ＣＭＯＳ技術でのＳＰＡＤ技術の実装により、ＳｉＰＭ技術の利点がさらに強化され、ピコ秒のタイミングで高ダイナミックレンジの光子カウンティングが提供される。

再び自動車市場に言及すると、ＬＩＤＡＲ（光検出および測距）技術は、たとえば、放出されたレーザーパルスの飛行時間を測定するために、近赤外線（ＮＩＲ）光検出を使用する。ＮＩＲ波長範囲に敏感であるためには、ＳＰＡＤアレイ光学センサーは、電磁スペクトルの８５０～９１０ｎｍの範囲で１０％を超える光検出効率（ＰＤＥ）を備えている必要がある。これは、ＮＩＲ光子の透過距離が深く、生成された電子／正孔対がアバランシェフォトダイオード領域に集められる可能性が低くなるという結果を伴いながら、半導体基板（シリコン基板など）に深く吸収されるため、従来の表側照射型（ＦＳＩ）ＣＭＯＳ光学センサーでは実現が非常に困難である。逆に、入射光子が衝突する裏側表面の近くに、すべての検出素子を配置するように構成されており、この理由から、生成されたほとんどの電子／正孔対が、アバランシェフォトダイオード領域に集められる可能性が高くなる、裏面照射型（ＢＳＩ）ＣＭＯＳ光学センサーによってそれを実現できる。

ＳＰＡＤアレイで発生する主な欠点は、隣接する検出素子間のクロストークである。クロストークは、別の検出素子のアバランシェによって引き起こされた、ある検出素子の疑似アバランシェが原因で起き、光がない場合にも疑似出力電流パルスを生成するために発生する可能性がある（暗電流）。あるＳＰＡＤから隣接するＳＰＡＤに移動する光子の存在を制限し、二次なだれを引き起こす可能性、（クロストーク）および、その結果、ダークカウントレート（ＤＣＲ）を制限するために、個々の検出素子を互いに分離する必要がある。異なる分離構造を使用することができる。一般に、分離構造は、表側から、検出素子領域に隣接する基板に、エッチングされたトレンチの形で作られ得る。トレンチが形成されると、通常、誘電体で満たされる。例えば、米国特許第９，７４１，７５９号によれば、トレンチ分離構造は、半導体基板の裏側から表側に向かって作成されたディープトレンチ分離（ＤＴＩ）構造の形態を有する。同じ米国特許によれば、トレンチ分離構造は、トレンチ内壁にコンフォーマルに形成された第１分離材料と、トレンチ分離構造の内部を満たすようにコンフォーマルに形成された第２導電性材料で満たされる。さらに、同じ米国特許によれば、トレンチ分離構造は、電圧印加装置をトレンチ分離構造に接続することによって電圧を印加することができる。通常、この種の分離では、トレンチ分離構造が検出素子を互いに分離するために問題が発生するが、すべての検出素子を共通の電圧バイアスに接続することを不可能にする。例えば、ＳｉＰＭの場合、各検出素子（ＳＰＡＤ）は、接合部を横切って逆バイアスされるために、特定の電位（例えば、接地電位）に接続されたアノード電極を有する。ＳＰＡＤが互いに分離されている場合、ＳＰＡＤアノード電極を共通の電位に接続する方法はない。この問題を克服する唯一の方法は、たとえば、各ＳＰＡＤを同じ電位に接続するために、単一の接点を追加することによって、各ＳＰＡＤに個別にバイアスをかけることであるが、これにより、アレイレイアウトの追加スペースが使用され、検出領域と検出素子の総領域の比率として定義される、フィルファクターが減少し、光子検出効率（ＰＤＥ）が低下する。

したがって、フィルファクターに影響を与えることなく、クロストークの低減や光検出効率（ＰＤＥ）の向上など、特性パラメータが向上したＢＳＩ光学センサーを提供することが望まれる。

本発明の一般的な目的は、したがって、光センサーの検出素子を互いに分離し、したがって各検出素子が共通の電圧バイアスに接続されることを禁止する光分離構造を実装することによって、クロストークを低減しようとするときに生じる前述の技術的問題を克服することである。

さらに、本発明の特定の目的は、改善された検出パラメータを有する裏面照射型（ＢＳＩ）ＣＭＯＳ光学センサーを製造するための方法を提供することであり、前記方法は、すべての検出素子が共通の電圧バイアスへの接続を維持する間、隣接する検出素子間に分離構造を作成するステップを含む。

これらおよび他の目的は、添付の特許請求の範囲で定義されるように、光学センサーを製造する方法に関連するという点で、本発明によって達成される。

本発明の第１の実施形態によれば、裏面照射型（ＢＳＩ）ＣＭＯＳ光学センサーを製造する方法は、以下のステップを含む。
ピクセルアレイの各検出素子をトレンチグリッド構造の形で取り囲み、光学センサーの表側表面から作成される第１分離構造（たとえば、シャロートレンチ分離（ＳＴＩ）構造、ＬＯＣＯＳ分離構造、または埋め込み領域）と、光学センサーの裏側表面からエッチングされたディープトレンチ分離（ＤＴＩ）構造から成り、裏側からシリコン基板を薄くした後、表側の第１分離構造の底面に対応して着地する、分離構造を形成するステップ；
クロストークを低減するのに適した、第１絶縁材料および第２不透明材料（例えば、金属）で裏側ＤＴＩ構造を満たすステップ；
各検出素子に対応してシリコン表面を露出させるように、光学センサーの裏側表面を裏側から平坦化するステップ；
裏側表面に追加の低抵抗層を堆積し、露出したシリコン表面を接続し、ピクセルアレイのすべての検出素子に共通電圧印加構造を提供するステップ。
好ましくは、追加の低抵抗層は、アモルファスシリコン材料から成り、これは、ＵＶ光および可視光をフィルタリングして、ＮＩＲ光のみを検出することを可能にするという利点を有する。
本発明の第２の実施形態によれば、裏面照射型（ＢＳＩ）ＣＭＯＳ光学センサーを製造する方法は、以下のステップを含む。
ピクセルアレイの各検出素子をトレンチの千鳥状の線の形で取り囲む分離構造を形成するステップであって、トレンチの各線が、ギャップによって分離されたトレンチ部分から成り、シリコン基板で満たされ、トレンチの平行線に属するトレンチ部分に対して千鳥状になっているステップ；
前記分離構造は、光学センサーの表側表面から作成された第１分離構造（例えば、シャロートレンチ分離（ＳＴＩ）構造、またはＬＯＣＯＳ分離構造、または注入領域）および光学センサーの薄くなった裏側表面からエッチングされた第２ディープトレンチ分離構造（ＤＴＩ）から成り、表側の第１分離構造の底面に対応して着地するステップ；
クロストークを減らすのに適した不透明材料で裏側のＤＴＩ構造を満たすステップ；
各検出素子に対応して、およびシリコンギャップに対応してシリコンの裏側表面を露出するように光学センサーの裏側表面を平坦化するステップであって、前記露出したシリコン裏側表面が、ピクセルアレイのすべての検出素子に共通電圧印加構造を与えるステップ。

本発明をよりよく理解するために、純粋に例として意図され、限定として解釈されるべきではない、好ましい実施形態を、添付の図面（原寸に比例しない）を参照して説明する。

既知の半導体光学センサーのピクセルアレイの概略図を示しており、検出素子は、共通の電圧バイアスに並列に接続されている。 既知の半導体光学センサーのピクセルアレイの概略図を示しており、検出素子は、分離構造（実線のバー）によって分離されている。 既知の半導体光学センサーのピクセルアレイの概略図を示しており、検出素子は、分離構造（実線のバー）によって分離され、各検出素子に含まれる単一の接点を介して共通の電圧バイアスに接続されている。 第１の実施形態による、特許請求された方法で得られた半導体ＢＳＩ光学センサーの断面を示す。 第１の実施形態による半導体ＢＳＩ光学センサーの製造方法を示すフローチャートを示す。 第２の実施形態による、特許請求された方法で得られた半導体ＢＳＩ光学センサーの上面図および断面を示す。 第２の実施形態による半導体ＢＳＩ光学センサーの製造方法を示すフローチャートを示す。

以下の議論は、当業者が本発明を作成および使用することを可能にするために提示される。実施形態に対する様々な修正は、特許請求される本発明の範囲から逸脱することなく、当業者には容易に明らかになるであろう。したがって、本発明は、示され、記載された実施形態に限定されることを意図するものではなく、本明細書に開示され、添付の特許請求の範囲で定義される原理および特徴と一致する最も広い範囲を与えられるべきである。

以下で詳細に論じられるように、本発明の一態様は、クロストークを低減するために、ピクセルアレイ（例えば、ＳｉＰＭ）のすべての検出素子（例えば、ＳＰＡＤｓ）を分離構造によって分離させる、ＢＳＩ光学センサーを製造する方法を提供する。前記単一素子は、フィルファクターに影響を及ぼさない方法で、光学センサーの裏側から提供される共通電圧印加構造に接続されている。

図１－３は、周知のレイアウトに従って設計された複数の検出素子から成る、光学センサーの３つの異なるピクセルアレイを概略的に示している。

例えば、図１に示される概略図は、複数の検出素子１１０（例えば、ＳＰＡＤ）を含み、二次元マトリックスに配置され、第１電極（１１０ａ）が電位Ｖ１に接続され、第２電極（１１０ｂ）が共通の電位ノードＶ２（１１５）に接続されている、ＣＭＯＳ技術で実現された光学センサーのピクセルアレイ１００を示している。特に、各検知素子は、フォトダイオードのアクティブ領域（１１０ｃ）を含むように構成される。これは、最も単純な形式では、ｐｎ（またはｎｐ）逆バイアス接合で実現されるため、ｎ（またはｐ）領域のキャリア電荷（電子／正孔対など）が減少する。したがって、入射光子は、フォトダイオードの空乏領域によって収集された電子／正孔対を生成する。ｐｎ接合は、絶縁破壊電圧より高く逆バイアスされるため、電子（および正孔）は、収集される前に、他の対を作成してアバランシェプロセスを開始するのに十分なエネルギーを取得し、入射する単一光子によって生成される信号を増幅する。アバランシェプロセスを停止するために、クエンチング抵抗１２０が使用される。このようにして、各入射光子が検出され得、数ナノ秒の持続時間の強い電流パルスという結果をもたらす。標準的なアプローチでは、電位Ｖ１が各第１電極に連続して印加され、一方で電位Ｖ２（たとえば接地電位）がすべての第２電極に同時に印加される。したがって、ピクセルアレイのすべての検出素子は、共通の電圧バイアスＶ１－Ｖ２に並列に接続される。

クロストークを低減する目的でＳＰＡＤｓを互いに分離するために、標準的な方法は、導電性材料（金属など）または他の不透明な材料で満たされたトレンチ分離構造（図２の実線バー２３０）を用いる。図２に示すように、トレンチ分離構造の形成は、光学的分離構造を提供するが、同時に、検出素子を互いに電気的に分離し、すべての検出素子を共通の電位Ｖ２に接続することを不可能にする。

図３に、この問題を克服するために使用される標準的な方法を示す。この方法により、電位Ｖ２（例えば、接地電位）を各検出素子の各第２電極に連続的に印加するように、追加の接点３１０が各検出素子に追加される。各検出素子への接点３１０の追加は、ピクセルアレイレイアウトのより多くのシリコン空間の使用を必要とし、したがって、フィルファクター、したがってＰＤＥを減少させる。

前述の問題を克服するために、提案された解決策は、第１および第２の実施形態によるＢＳＩ光学センサーの製造方法を提供する。

本発明をよりよく理解するために、図４は、提案された方法の第１の好ましい実施形態に従って得られた光学センサーの例を示している。特に、図４は、以下を含む製造プロセスの特定のステップにおける、ＢＳＩ光学センサー４００の断面図である。
表側（ＦＳ）表面４１０および裏側（ＢＳ）表面４１１；
第１表面４０１ａおよび第２表面４０１ｂが互いに向き合っている半導体基板（例えば、シリコン基板）４０１；
前記半導体基板４０１内に形成され、前側分離構造（例えば、シャロートレンチ分離（ＳＴＩ）構造）４０３によって分離されている少なくとも第１検出素子４０２ａおよび第２検出素子４０２ｂ；
前記半導体基板のＦＳ表面４０１ａから前記少なくとも第１または第２検出素子に電気的に接続された前面電圧印加デバイス４０４；
多層として形成され、少なくとも第１相互接続層４０７および金属接点４０８を含む絶縁層４０６；
前記光学センサーの表側表面５１０に取り付けられたキャリア半導体基板４０９；
少なくとも１つおよび第２検出素子を取り囲み、前記ＢＳ表面４０１ｂからエッチングされ、ＦＳ分離構造４０３の下側に着地する裏側ディープトレンチ分離（ＤＴＩ）構造４０５であって、前記ＢＳＤＴＩ構造が、トレンチの側壁および底部を覆う第１絶縁体材料４０５ａ（例えば、酸化ケイ素）および前記ＢＳＤＴＩ構造の内側を満たす第２導電性材料４０５ｂ（例えば、タングステン）で満たされる、裏側ディープトレンチ分離（ＤＴＩ）構造４０５；
ＢＳ表面４０１ｂ上に堆積され、半導体第２表面から少なくとも第１および第２検出素子４０２ａおよび４０２ｂを接続する追加の低抵抗層４１２（例えば、アモルファスシリコン層）。

本発明の第１の好ましい実施形態によれば、ＢＳＩ光学センサー４００は、図５のフローチャートＡに示される製造プロセスステップに従って製造される。
この好ましい実施形態によれば、製造プロセスは、以下の製造ステップを含む：
５０１）ＦＳ分離構造（例えば、シャロートレンチ分離構造（ＳＴＩ））と、複数の相互接続層と、多層分離構造に配置された複数の接点／ビア構造を製造するステップを含む、標準的なＣＭＯＳ表側製造プロセスを実行する。
５０２）前記多層分離構造の表側表面にキャリアウェーハを取り付ける。
５０３）裏側表面から半導体基板を部分的に薄くする。
５０４）各検出素子領域を囲むグリッドの形をしたＦＳ分離構造の下側に着地するフォト／エッチングプロセスステップによって、裏側からＢＳＩディープトレンチ分離（ＤＴＩ）構造を形成する。
５０５）ＤＴＩ構造のトレンチ側壁と底壁を覆う第１分離層と、ＢＳＩＤＴＩ構造の内部を満たす、Ｗ、Ｔｉ／Ｗ、アルミニウムなどの第２導電性材料を堆積する。
５０６）裏側表面の過剰なすべての導電性材料を除去するために、裏側表面を平坦化し（例えば、化学機械研磨、ＣＭＰよって）、アモルファスシリコン層を堆積することによって低抵抗率層を形成し、アモルファスシリコン層を低抵抗率層に変換するために、前記アモルファスシリコン層をドープし（例えば、注入）、およびそれをアニーリングする（例えば、熱レーザーアニーリング、ＬＴＡ、またはマイクロ波アニーリング、または下の層に影響を与えない他の方法）。
最終的には、適切なＡＲＣ層を低抵抗層の上に適用して、近赤外線（ＮＩＲ）放射の透過率を向上させることができる。

本発明の利点は、前述のことから明らかである。特に、前述の方法では、光学センサーピクセルアレイ（例えば、ＳＰＡＤアレイ）の少なくとも第１および第２検出素子のすべてが、光学センサーの前面に１つまたはごくわずかな接点しか配置されていない低抵抗層（図４には示されていない）に接触することによって、同じ裏側電位（例えば、接地電位）に接続されるという事実を強調することが重要である。近赤外（ＮＩＲ）光検出の場合にＵＶ／可視光線をフィルタリングするのに役立つため、アモルファスシリコン層を追加の低抵抗材料として使用することも有利である。

本発明の第２の実施形態によれば、ＢＳＩディープトレンチ分離（ＤＴＩ）構造は、前記検出素子の間の電気的連続性を維持しながら、ピクセルアレイの隣接する検出素子間の光学的分離を確実にするように、トレンチの千鳥状の線の形で製造される。理解を深めるために、図６は、提案された方法の第２の実施形態に従って得られたＢＳＩ光学センサーの例を示している。特に、図６の上部は、ＢＳＩ光学センサー６００の上面図を表し、下部は、図６の上部に表示された、ＢＢ’方向に沿って切断されたＢＳＩ光学センサー６００の断面図を表す。
この第２の実施形態に従って得られる光学センサーは、以下を含む。
表側ＦＳ表面６１０および裏側ＢＳ表面６１１；
第１表面６０１ａおよび第２表面６０１ｂが互いに向き合っている半導体基板６０１；
前記半導体基板内に形成され、ＦＳ分離構造（例えば、シャロートレンチ分離（ＳＴＩ）構造）６０３によって分離された、少なくとも第１検出素子６０２ａおよび第２検出素子６０２ｂ；
前記半導体基板のＦＳ表面６０１ａから前記少なくとも第１または第２検出素子に電気的に接続された表側電圧印加デバイス６０４；
多層として形成され、少なくとも第１相互接続層６０７および金属接点６０８を含む絶縁層６０６；
前記光学センサーの表側表面６１０に取り付けられたキャリア半導体基板６０９；
少なくとも１つおよび第２検出素子を取り囲み、トレンチ６０５の千鳥状の線の形で作成され、前記裏側表面６０１ｂからエッチングされ、ＦＳ分離構造６０３の下側に着地する裏側ＢＳディープトレンチ分離（ＤＴＩ）構造であって、前記ＢＳＤＴＩ構造が、トレンチの側壁および底部を覆う第１絶縁材料６０５ａ（例えば酸化ケイ素）および前記ＢＳＤＴＩ構造の内部を満たす第２導電性材料６０５ｂ（例えば、Ｗ、Ｔｉ／Ｗまたはアルミニウム）で満たされている。

本発明の第２の実施形態によれば、ＢＳＩ光学センサー６００は、図７のフローチャートＢによって示される製造プロセスステップに従って製造される。
この方法によれば、製造プロセスは、以下の製造ステップを含む：
７０１）ＦＳ分離構造（例えば、シャロートレンチ分離構造（ＳＴＩ））と、多層分離構造に配置された複数の接点／ビア構造および複数の相互接続層を形成するステップを含む、標準的な表側製造プロセスを実行するステップ；
７０２）前記多層分離構造の表側表面にキャリアウェーハを取り付けるステップ；
７０３）裏側シリコン表面からシリコン基板を部分的に除去するステップ；
７０４）ＦＳ分離構造の底面に着地するフォト／エッチングプロセスステップによって裏側から、トレンチの千鳥状の線の形を有し、ギャップによって分離され、各検出素子領域を囲む、ＢＳＩディープトレンチ分離（ＤＴＩ）構造を形成するステップ；
７０５）ＤＴＩ構造のトレンチの側壁と底壁を覆う第１分離層と、ＢＳＩＤＴＩ構造の内部を満たすＴｉ／Ｗやアルミニウムなどの第２導電性材料を堆積するステップ；
７０６）裏側表面を平坦化し（例えば、化学機械研磨ＣＭＰにより）、裏側表面の過剰な導電層をすべて除去するステップ。

本発明の利点は、前述のことから明らかである。特に、提案された解決策は、互いに平行に走り、隣接する検出素子を取り囲む、トレンチの千鳥状の線の形で、裏側ディープトレンチ分離構造を構成することにあることを強調することが重要である。前記トレンチの千鳥状の線は、シリコンギャップを介してピクセルアレイ（例えば、ＳＰＡＤアレイ）の検出素子間の電気的連続性を保証し、同時にクロストークに対する光学的障壁を作成するために、シリコン基板で満たされたギャップによって分離されたトレンチ部分からなる。前述の方法によれば、フォトダイオード領域の露出したシリコン基板は、検出素子の第２電極として機能し、各第２電極に共通の電位を印加することができる（図７）。

最後に、添付の特許請求の範囲で定義されるように、すべてが本発明の範囲内にある、本発明に対して多数の修正および変形を行うことができることは明らかである。

Claims (14)

1. クロストークが改善され、光子検出効率（ＰＤＥ）が向上した裏面照射型（ＢＳＩ）ＣＭＯＳ光学センサーを製造する方法であって、
   互いに対向する、半導体基板（４０１）、第１表面（４０１ａ）および第２表面（４０１ｂ）を有する半導体ウェーハを提供する操作と、
   前記第１および第２半導体表面の間の前記基板に、少なくとも第１検出素子（４０２ａ）および第２検出素子（４０２ｂ）を形成するステップを含む、標準的なＣＭＯＳの表側製造プロセスを実行する操作と、
   前記半導体基板の第１表面上に少なくとも１つの絶縁層（４０６）、ならびに少なくとも第１相互接続層（４０７）、および少なくとも１つの金属接点（４０８）を形成する操作であって、前記少なくとも第１相互接続層および前記少なくとも１つの金属接点が、前記少なくとも１つの絶縁層に埋め込まれている操作と、
   キャリア半導体基板（４０９）を提供し、前記キャリア半導体基板を前記少なくとも１つの絶縁層に取り付ける操作と、
   前記半導体基板の第２表面（４０１ｂ）から材料を除去することによって前記半導体ウェーハを薄くする操作と、
   前記少なくとも第１および第２検出素子を取り囲む前記基板内に裏側ディープトレンチ分離（ＤＴＩ）構造（４０５）を形成する操作であって、前記ＤＴＩ構造が、薄くされた前記第２表面から延びている操作と、
   前記ＤＴＩ構造を、トレンチの側壁および底部を覆う第１絶縁材料（４０５ａ）で満たし、第２導電性材料（４０５ｂ）で、前記ディープトレンチ分離（ＤＴＩ）構造の内側を満たす操作と、
   前記少なくとも第１および第２検出素子の領域に、前記半導体基板（４０１）を露出させるために、薄くされた前記第２表面から半導体ウェーハを平坦化する操作であって、前記少なくとも第１および第２検出素子が、前記ＤＴＩ構造によって囲まれている操作と、
   前記少なくとも第１および第２検出素子において、前記ディープトレンチ分離（ＤＴＩ）構造および前記半導体基板に接触する、薄くされた前記第２表面から共通電圧印加構造を形成する操作を含む方法。
2. 前記ディープトレンチ分離（ＤＴＩ）構造（４０５）が、前記少なくとも第１および第２検出素子を取り囲むトレンチグリッド構造の形態を有する、請求項１に記載の方法。
3. 前記第１および第２検出素子すべてに接触する薄くされた前記第２表面から、共通電圧印加構造を形成するステップが、前記トレンチグリッド構造並びに前記少なくとも第１および第２検出素子における前記半導体基板を接続する、薄くされた前記第２表面上に、低抵抗層（４１２）を形成するステップを含む、請求項２に記載の方法。
4. 薄くされた前記第２表面上に前記低抵抗層（４１２）を形成するステップが、
   アモルファスシリコン層を堆積するプロセスステップと、
   注入プロセスによって前記アモルファスシリコン層をドーピングするプロセスステップと、
   熱レーザーアニーリング（ＬＴＡ）、またはマイクロ波アニーリング、または下の層に影響を与えない他の方法論によって前記アモルファスシリコン層をアニーリングするプロセスステップを含む、請求項３に記載の方法。
5. 前記ディープトレンチ分離（ＤＴＩ）構造（４０５）が、トレンチの千鳥状の線の形態を有し、トレンチの各線が半導体基板で満たされたギャップによって分離されたトレンチ部分からなり、トレンチの一つの線に属する前記トレンチ部分が、トレンチの平行線に属するトレンチ部分に対して千鳥状になっている、請求項１に記載の方法。
6. 前記トレンチ部分間の前記ギャップは、薄くされた前記第２表面から前記少なくとも第１および第２検出素子に共通電圧印加構造を提供するように構成される、請求項５に記載の方法。
7. 前記第１絶縁材料（４０５ａ）が酸化ケイ素である、請求項１から６のいずれか一項に記載の方法。
8. 前記第２導電性材料（４０５ｂ）が不透明材料である、請求項１から７のいずれか一項に記載の方法。
9. 前記不透明材料（４０５ｂ）が金属でできている、請求項８に記載の方法。
10. 前記金属が、チタン、窒化チタン、タングステン、アルミニウムからなるセットで選択される、請求項９に記載の方法。
11. 前記標準的なＣＭＯＳ表側製造プロセスは、前記少なくとも第１および第２検出素子を取り囲む前記半導体基板に第１分離構造を形成するステップをさらに含み、前記第１分離構造が、前記半導体第１表面から延びる、請求項１に記載の方法。
12. 前記少なくとも第１および第２検出素子を取り囲む前記半導体基板に形成された前記第１分離構造が、シャロートレンチ分離（ＳＴＩ）構造である、請求項１１に記載の方法。
13. 前記少なくとも第１および第２検出素子を取り囲む前記半導体基板に形成された前記第１分離構造が、ＬＯＣＯＳ構造である、請求項１１に記載の方法。
14. 前記少なくとも第１および第２検出素子を取り囲む前記半導体基板に形成された前記第１分離構造が、埋め込まれた領域である、請求項１１に記載の方法。

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