KR20220062014A - 검출 매개변수를 개선한 후면 조명 광학 센서의 제조 방법 - Google Patents
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Abstract
본 발명은 후면 조명(BSI: Backside Illumination) CMOS 광학 센서의 제조방법에 관한 것으로, 보다 상세하게는 후면 조명(BSI) CMOS 광학 센서에서 누화를 감소시키고 그리고 광자 검출 효율(PDE: photon detection efficiency)을 향상시키는 방법에 관한 것이다. 특히, 청구된 방법은 상기 BSI CMOS 광학 센서의 픽셀 어레이의 인접한 감지 소자들 사이에 격리 구조를 생성하는 단계를 포함하여, 모든 인접한 감지 소자를 서로로부터 격리시키고, 그리고 상기 픽셀 어레이의 모든 감지 소자에 공통 전압 후면 인가 구조를 생성하는 단계를 포함하여, 모든 감지 소자를 공통 전압 바이어스에 연결한다.
Description
본 발명은 일반적으로 후면 조명(BSI: backside illumination) 광학 센서의 제조 방법에 관한 것으로, 보다 구체적으로는 감소된 누화(cross talk) 및 향상된 광자 검출 효율(PDE: photon detection efficiency)과 같은 개선된 검출 매개변수를 갖는 BSI 광학 센서의 제조 방법에 관한 것이다. 특히, 본 발명은 공통 전압 바이어스(bias)를 감지 소자(sensing elements)에 인가할 가능성과 양립할 수 있는 BSI 광학 센서의 감지 소자를 격리(isolation)하는 방법을 제공하는 것이다.
광학 센서는 많은 분야에서 사용되는 소형화 및 검출 정밀도 수준에 도달해 있다.
예를 들어, 광학 센서는 현재, 거리 측정을 제공하기 위해 ADAS(Advanced Driver Assistance System)와 같은 자동 운전 시스템에 사용된다. 이러한 유형의 광학 센서 중에는 전자기파(예: 레이저 펄스)가 타겟 물체에서 되돌아오는 데 걸리는 시간을 측정하여 타겟 물체의 거리를 검출하도록 설계된 소위 TOF(Time of Flight) 장치가 있다. TOF 장치는 SPAD(Single Photon Avalanche Diodes)와 같이 매우 높은 감도 감지 소자를 사용한다. SPAD의 주요 구성요소에는 항복 전압(가이거(Geiger) 모드) 이상에서 작동하는 애벌랜치(avalanche) 포토다이오드, 소광(quenching) 저항, 제1 전극(음극) 및 제2 전극(양극)이 있다. 항복 전압(증배 영역) 이상으로 바이어스된 포토다이오드 영역(예: 역 바이어스된 p-n 접합)의 유입(incoming) 광자에 의해 생성된 전자-정공 쌍은, 포토다이오드의 공간 전하 영역의 충격 이온화에 의한 곱셈 프로세스로 인해, 애벌랜치를 유발(trigger)할 수 있다. 이러한 방식으로 입사 광자 흐름에 대한 응답으로 거시적(macroscopic) 전류가 생성된다.
SPAD의 사용은 자동차 시장에 국한되지 않고, 의료 시장과 같은 다른 시장에서도 광범위하게 사용된다. SPAD 어레이(종종 실리콘 광 증배관(Silicon Photo Multiplier) 또는 SiPM이라고도 함)는 신체의 대사 과정을 관찰하기 위해, 양전자 방출 단층 촬영(PET) 기술과 같은 광자 계수 응용 분야에서 광전자 증배관(PMT: photomultiplier tube) 기술을 대체하기 위해 채택되었다. CMOS 기술에서 SPAD 기술을 구현하면, SiPM 기술의 이점이 더욱 향상되어, 피코초(picosecond) 타이밍에서 높은 동적 범위 광자 계수를 제공한다.
다시 자동차 시장을 언급하면, 예를 들어 LIDAR(Light Detection and Ranging) 기술은, 방출된 레이저 펄스의 비행 시간을 측정하기 위해 근적외선(NIR: Near Infrared) 광 검출을 사용한다. NIR 파장 범위에 민감하기 위해서는, SPAD 어레이 광학 센서가 전자기 스펙트럼의 850-910nm 범위에서 10% 더 큰 PDE(Photo Detection Efficiency)를 가져야 한다. 이는 반도체 기판(예: 실리콘 기판)에 깊숙이 흡수되는 NIR 광자의 깊은 침투 거리로 인해, 기존의 전면 조명(FSI: front side illuminated) CMOS 광학 센서로 달성하기가 매우 어렵고, 생성된 전자/정공 쌍은 애벌랜치 포토다이오드 영역에서 수집될 가능성이 낮다. 반대로, 이것은 후면 조명(BSI) CMOS 광학 센서에 의해 달성될 수 있으며, 이 센서는 유입 광자가 충돌하는 후면 표면 근처에 배치된 모든 감지 소자를 갖도록 구성되어, 이러한 이유로, 생성된 전자/정공 쌍의 대부분이 애벌랜치 포토다이오드 영역에서 수집될 가능성이 높다.
SPAD 어레이에서 발생하는 주요 단점은 이웃한 감지 소자 간의 누화이다. 누화는 다른 감지 소자의 애벌랜치로 인해 발생하는 하나의 감지 소자의 스퓨리어스 애벌랜치로 인해 발생할 수 있으며, 빛이 없을 때도(암전류) 스퓨리어스(spurious) 출력 전류 펄스를 생성한다. 하나의 SPAD에서 인접한 SPAD로 이동하는 광자의 존재를 제한하여, 2차 애벌랜치(누화) 및 결과적으로 DCR(Dark Count Rate)을 유발할 가능성을 제한하려면, 개별 감지 소자를 서로에게서 격리해야 한다. 서로 다른 격리 구조가 사용될 수 있다. 일반적으로, 격리 구조는 감지 소자 영역에 인접한 기판으로 전면(frontside)으로부터 에칭된 트렌치의 형태로 생성될 수 있다. 트렌치가 형성되면, 일반적으로 유전 물질로 채워진다. 예를 들어, 미국 특허 9,741,759에 따르면, 트렌치 격리 구조는 반도체 기판의 후면에서 전면을 향하여 생성된 딥 트렌치 격리(DTI: Deep Trench Isolation) 구조의 형태를 갖는다. 동일한 미국 특허에 따르면, 트렌치 격리 구조는 트렌치 내벽에 컨포멀하게(conformally) 형성된 제1 격리 재료 및 트렌치 격리 구조의 내부를 채우도록 컨포멀하게 형성된 제2 전도성 재료로 채워진다. 또한, 동일한 미국 특허에 따르면, 트렌치 격리 구조는 트렌치 격리 구조에 전압 인가 장치를 연결하여 전압을 인가할 수 있다. 일반적으로 이러한 격리 방식에서는, 트렌치 격리 구조가 감지 소자를 서로 분리하기 때문에 문제가 발생하지만, 모든 감지 소자를 공통 전압 바이어스에 연결하는 것은 불가능하다. 예를 들어, SiPM의 경우, 각 감지 소자(SPAD)는 접합부를 가로질러 역 바이어스되기 위해 특정 전위(예: 접지 전위)에 연결된 양극 전극을 가지고 있다. SPAD가 서로 격리되어 있으면, SPAD 양극 전극을 공통 전위에 연결할 방법은 없다. 이 문제를 극복하는 유일한 방법은 예를 들어 각 SPAD를 동일한 전위에 연결하기 위해 단일 접촉부를 추가하여, 각 SPAD를 개별적으로 바이어스하는 것이지만, 그러나 이렇게 하면 어레이 레이아웃의 추가 공간이 사용되어 필 팩터(Fill Factor)가 감소하고, 감지 영역 대 감지 소자의 전체 영역의 비율로 정의되어, 광자 검출 효율(PDE)이 감소한다.
따라서, 필 팩터에 영향을 주지 않으면서, 감소된 누화 및 향상된 광자 검출 효율(PDE: Photo Detection Efficiency)와 같은 개선된 특성 매개변수를 갖는 BSI 광학 센서를 제공하고자 하는 요구가 있다.
따라서, 본 발명의 일반적인 목적은, 광학 센서의 감지 소자를 서로 격리시켜 각각의 민감 소자가 공통 전압 바이어스에 연결되는 것을 억제하는, 광학적 격리 구조를 구현하여 누화를 줄이려고 할 때 발생하는 전술한 기술적 문제를 극복하는 것이다.
더욱이, 본 발명의 특정한 목적은 개선된 검출 매개변수를 갖는 후면 조명(BSI) CMOS 광학 센서를 제조하는 방법을 제공하는 것이며, 상기 방법은 공통 전압 바이어스에 연결된 모든 감지 소자를 유지하면서 인접한 감지 소자 사이에 격리 구조를 생성하는 단계를 포함한다.
이들 및 다른 목적은 첨부된 특허청구범위에 정의된 바와 같은 광학 센서의 제조 방법에 관한 본 발명에 의해 달성된다. 본 발명의 제1 실시예에 따르면, 후면 조명(BSI) CMOS 광학 센서를 제조하는 방법은: 트렌치 그리드 구조의 형태로 픽셀 어레이의 각각의 센싱 소자를 둘러싸는 격리 구조를 형성하는 단계, 광학 센서의 전면 표면에서 생성된 제1 격리 구조(예: STI(Shallow Trench Isolation) 구조, 또는 LOCOS 격리 구조, 또는 주입(implantation) 영역) 및 광학 센서의 후면 표면에서 에칭된 DTI(Deep Trench Isolation) 구조를 구성하고, 후면에서 실리콘 기판을 박형화 하여, 전면의 제1 격리 구조의 저부 면에 대응하여 랜딩 함; 누화를 감소시키기에 적합한 제1 절연 재료 및 제2 불투명 재료(예를 들어, 금속)로 후면 DTI 구조를 채우는 단계; 각각의 감지 소자에 대응하여 실리콘 표면이 노출되도록 후면으로부터 광학 센서의 후면 표면을 평탄화하는 단계; 후면 표면에 추가적인 저(low)-저항 층을 증착하고, 노출된 실리콘 표면을 연결하여, 픽셀 어레이의 모든 감지 소자에 공통 전압 인가 구조를 제공하는 단계를 포함한다. 바람직하게는, 추가적인 저-저항 층은 비정질-실리콘 물질로 구성되며, 이는 UV 및 가시광선을 필터링하여 NIR 광만 검출되도록 하는 이점을 갖는다. 본 발명의 제2 실시예에 따르면, 후면 조명(BSI) CMOS 광학 센서의 제조 방법은: 엇갈린 트렌치 라인 형태로 픽셀 어레이의 각 감지 소자를 둘러싸는 격리 구조를 형성하는 단계, 트렌치의 각각의 라인은 평행한 트렌치 라인에 속하는 트렌치 부분에 대해 엇갈려 있는 실리콘 기판으로 채워진 갭에 의해 분리된 트렌치 부분으로 구성됨; 상기 격리 구조는 광학 센서의 전면 표면에서 생성된 제1 격리 구조(예: STI(Shallow Trench Isolation) 구조, LOCOS 격리 구조 또는 주입 영역) 및 광학 센서의 박형 후면 표면으로부터 에칭된 제2 딥 트렌치 격리(DTI) 구조로 구성되어, 전면 제1 격리 구조의 저부 표면에 대응하여 랜딩하는 단계; 누화를 감소시키기에 적합한 불투명 재료로 후면 DTI 구조를 채우는 단계; 각 감지 소자에 대응하고 실리콘 갭에 대응하여 실리콘 후방 표면을 노출시키도록 광학 센서의 후면 표면을 평탄화하고, 상기 노출된 실리콘 후면 표면을 픽셀 어레이의 모든 감지 소자에 공통 전압 인가(applying) 구조를 제공하는 단계를 포함한다.
본 발명의 더 나은 이해를 위해, 바람직한 실시예는, 전적으로 예시를 위한 것이므로, 제한적으로 해석되어서는 안 되며, 이하에서 첨부된 도면(축척으로 도시하지 않음)을 참조하여 설명한다.
도 1은 감지 소자가 공통 전압 바이어스에 병렬로 연결된 알려진 반도체 광학 센서의 픽셀 어레이의 개략도이다.
도 2는 감지 소자가 격리 구조(솔리드 바)로 분리되어 있는 알려진 반도체 광학 센서의 픽셀 어레이의 개략도이다.
도 3은 알려진 반도체 광학 센서의 픽셀 어레이의 개략도이며, 여기서 감지 소자는 격리 구조(솔리드 바)로 분리되고, 각 감지 소자에 포함된 단일 접촉부를 통해 공통 전압 바이어스에 연결된다.
도 4는 제1 실시예에 따라 청구된 방법으로 얻어진 반도체 BSI 광학 센서의 단면도이다.
도 5는 제1 실시예에 따른 반도체 BSI 광학 센서의 제조 방법을 예시한 흐름도이다.
도 6은 제2 실시예에 따라 청구된 방법으로 얻어진 반도체 BSI 광학 센서를 하향식으로 예시한 단면도이다.
도 7은 제2 실시예에 따른 반도체 BSI 광학 센서의 제조 방법을 예시한 흐름도이다.
도 1은 감지 소자가 공통 전압 바이어스에 병렬로 연결된 알려진 반도체 광학 센서의 픽셀 어레이의 개략도이다.
도 2는 감지 소자가 격리 구조(솔리드 바)로 분리되어 있는 알려진 반도체 광학 센서의 픽셀 어레이의 개략도이다.
도 3은 알려진 반도체 광학 센서의 픽셀 어레이의 개략도이며, 여기서 감지 소자는 격리 구조(솔리드 바)로 분리되고, 각 감지 소자에 포함된 단일 접촉부를 통해 공통 전압 바이어스에 연결된다.
도 4는 제1 실시예에 따라 청구된 방법으로 얻어진 반도체 BSI 광학 센서의 단면도이다.
도 5는 제1 실시예에 따른 반도체 BSI 광학 센서의 제조 방법을 예시한 흐름도이다.
도 6은 제2 실시예에 따라 청구된 방법으로 얻어진 반도체 BSI 광학 센서를 하향식으로 예시한 단면도이다.
도 7은 제2 실시예에 따른 반도체 BSI 광학 센서의 제조 방법을 예시한 흐름도이다.
이하의 논의는 관련 기술분야의 통상의 기술자가 본 발명을 실행하고 사용할 수 있도록 제공된다. 실시예에 대한 다양한 수정은 청구된 본 발명의 범위를 벗어나지 않고 관련 기술분야의 통상의 기술자에게 용이하고 명백하게 이행될 수 있을 것이다. 따라서, 본 발명은 도면에 도시되고 설명된 실시예로 국한되지 않아야 하고, 본원에 개시되고 첨부된 청구범위에 정의된 원리 및 특징과 일치하는 가장 넓은 범위가 포함되어야 한다.
이하에서 상세히 논의되는 바와 같이, 본 발명의 일 양태는 픽셀 어레이(예를 들어, SiPM)의 모든 감지 소자(예를 들어, SPAD)가 누화를 감소시키기 위한 격리 구조로 분리되는 구조로 BSI 광학 센서를 제조하는 방법을 제공하며, 상기 단일 소자는 필 팩터에 영향을 미치지 않는 방식으로 광학 센서의 후면에서 제공되는 공통 전압 인가 구조에 연결된다.
도 1 내지 도 3은 잘 알려진 레이아웃에 따라 설계된 복수의 감지 소자로 구성된 광학 센서의 3개의 다른 픽셀 어레이를 개략적으로 예시한 도면이다.
예를 들어, 도 1에 도시된 개략도는, 2차원 매트릭스로 배열되고, 제1 전극( 110a)은 전위(V1)에 연결되고, 제2 전극(110b)은 공통 전위 노드(V2)(115)에 연결된, 복수의 감지 소자(110)(예를 들어, SPAD)를 포함하는 CMOS 기술로 실현되는 광학 센서로 이루어진 픽셀 어레이(100)를 나타낸다. 특히, 각 감지 소자는 포토다이오드 활성 영역(110c)을 포함하도록 구성되며, 가장 단순한 형태로, p-n(또는 n-p) 역 바이어스 접합으로 구현되어, n(또는 p) 영역이 전하 캐리어(예: 전자/정공 쌍)가 고갈되고 그리고 입사 광자는 포토다이오드의 공핍 영역에 의해 수집된 전자/정공 쌍을 생성한다. p-n 접합은 항복 전압 이상으로 역 바이어스되어, 수집되기 전에, 전자(및 정공)가 다른 쌍을 생성하고 애벌랜치 프로세스를 시작하기에 충분한 에너지를 획득하여, 입사 단일 광자에 의해 생성된 신호를 증폭한다. 소광 저항기(120)는 애벌랜치 프로세스를 중지하는 데 사용된다. 이러한 방식으로, 유입되는 각각의 광자가 검출될 수 있으며, 몇 나노초 지속 시간의 강한 전류 펄스를 초래한다. 표준 방식에서, 전위(V1)는 각각의 제1 전극에 연속적으로 적용되고 반면에, 전위(V2)(예: 접지 전위)는 모든 제2 전극에 동시에 적용된다. 따라서 픽셀 어레이의 모든 감지 소자는 공통 전압 바이어스(V1-V2)에 병렬로 연결된다.
누화를 줄이기 위해서 SPAD를 서로 격리시키기 위해, 표준 방법에서는 전도성 재료(예: 금속) 또는 기타 불투명한 재료로 채워진 트렌치 격리 구조(도 2의 솔리드 바(230))를 사용한다. 도 2에 도시된 바와 같이, 트렌치 격리 구조의 형성은 광학적 격리 구조를 제공하지만, 동시에 감지 소자를 서로 전기적으로 분리하여, 모든 감지 소자를 공통 전위(V2)에 연결하는 것을 불가능하게 한다.
도 3은 상기 문제를 극복하는 데 사용된 표준 방법을 도시 했다. 사용된 방법에 의해, 전위(V2)(예를 들어, 접지 전위)가 각각의 감지 소자의 각 제2 전극에 연속적으로 인가하는 방식으로, 추가 접촉부(310)가 각각의 감지 소자에 추가된다. 각각의 감지 소자에 접촉부(310)를 추가하려면 픽셀 어레이 레이아웃에 대한 더 많은 실리콘 공간을 사용해야 하므로, 필 팩터 및 그에 따른 PDE를 감소시키게 된다.
전술한 문제를 극복하기 위해, 제안된 해결책은 제1 및 제2 실시예에 따른 BSI 광학 센서의 제조 방법을 제공하는 것이다.
본 발명의 더 나은 이해를 위해, 도 4는 제안된 방법에 대한 바람직한 제1 실시예에 따라 얻어진 광학 센서의 예를 도시한다. 특히, 도 4는 특정 제조 프로세스의 단계에서 제조된 BSI 광학 센서(400)의 단면도이며, 다음을 포함한다:
●전면(FS: frontside) 표면(410) 및 후면 BS 표면(411);
●서로 대향하는 제1 표면(401a) 및 제2 표면(401b)을 갖는 반도체 기판(예를 들어, 실리콘 기판)(401);
●상기 반도체 기판(401)에 형성되고 그리고 전면 격리 구조(예를 들어, 얕은 트렌치 격리(STI: shallow trench isolation) 구조)(403)에 의해 분리된, 적어도 하나의 제1 감지 소자(402a) 및 제2 감지 소자(402b);
●상기 반도체 기판의 FS 표면(401a)으로부터 상기 적어도 제1 또는 제2 감지 소자에 전기적으로 연결된 전면 전압 인가 장치(404);
●적어도 제1 상호접속 레벨(407) 및 금속 접촉부(408)를 포함하는, 다층으로 형성된 절연층(406);
●상기 광학 센서의 전면 표면(410)에 부착된 캐리어 반도체 기판(409);
●적어도 하나의 제2 감지 소자를 둘러싸고, BS 표면(401b)으로부터 에칭되고, FS 격리 구조(403)의 저부면에 랜딩되는, 후면 DTI(Deep Trench Isolation) 구조(405) - 상기 BS DTI 구조는 트렌치의 측벽과 저부를 커버하는 제1 절연 재료(405a)(예를 들어, 실리콘 산화물) 및 상기 BS DTI 구조의 내부를 채우는 제2 도전성 재료(405b)(예를 들어, 텅스텐)로 채워짐 -;
●BS 표면(401b) 상에 증착되고 그리고 반도체 제2 표면으로부터 적어도 제1 및 제2 감지 소자(402a, 402b)를 연결하는 추가적인 저-저항 층(412)(예를 들어, 비정질 실리콘 층).
본 발명의 바람직한 제1 실시예에 따르면, BSI 광학 센서(400)는 도 5의 흐름도(A)에 예시된 제조 프로세스의 단계에 따라 제조된다. 이 바람직한 실시예에 따르면, 제조 프로세스는 다음의 제조 단계를 포함한다: 단계(501) - 멀티 레벨 격리 구조로 배열된, FS 격리 구조(예를 들어, 얕은 트렌치 격리 구조(STI)), 복수의 상호접속 층 및 복수의 접촉부/경유부(via) 구조를 형성하는 단계를 포함하는 표준 CMOS 전면 제조 프로세스를 수행하는 단계; 단계(502) - 캐리어 웨이퍼를 상기 멀티 레벨 격리 구조의 전면 표면에 부착하는 단계; 단계(503) - 후면 표면으로부터 반도체 기판을 부분적으로 박형화 하는 단계; 단계(504) - 각각의 감지 소자 영역을 둘러싸는, 그리드 형태를 갖는, FS 격리 구조의 저부 면에 랜딩하는 포토/에칭 프로세스 단계에 의해 후면으로부터 BSI 딥 트렌치 격리(DTI) 구조를 형성하는 단계; 단계(505) - DTI 구조의 트렌치 측벽 및 저부 벽을 커버하는 제1 격리 층 및 BSI 딥 트렌치 격리(DTI) 구조의 내부를 채우는 W, Ti/W 또는 알루미늄과 같은 제2 전도성 재료를 증착하는 단계; 단계(506) - 후면 표면을 평탄화하여(예를 들어 화학 기계적 연마(CMP: Chemical Mechanical Polishing)에 의해) 후면 표면에서 과도한 모든 전도성 재료를 제거하고, 비정질-실리콘 층을 증착하여 낮은 저항률 층을 형성하고, 상기 비정질-실리콘 층을 도핑하여(예를 들어, 주입에 의함), 이를 어닐링(예: 열 레이저 어닐링, LTA 또는 마이크로파 어닐링 또는 하부 층에 영향을 미치지 않는 기타 수법에 의함)하여 비정질-실리콘 층(amorphous-silicon layer)을 저-저항 층으로 변환하는 단계. 결국, 적절한 ARC 층이 저-저항 층 위에 적용되어 근적외선(near infra-red)(NIR) 방사의 전송을 향상시킬 수 있다.
본 발명의 이점은 상술한 바로부터 명백해 진다. 특히, 강조되는 중요한 사실은 전술한 방법에서, 광학 센서 픽셀 어레이(예: SPAD 어레이)의 적어도 제1 및 제2 감지 소자 모두가, 광학 센서(도 4에는 도시되지 않음)의 전면에 배치된 접점이 단 하나 또는 극 소수의 접촉부와 저-저항 층이 접촉함으로써, 동일한 후면 전위(예: 접지 전위)에 연결되는 것이다. 또한 이는 근적외선(NIR) 광 검출을 하는 경우 UV/가시광선을 필터링하는 데 기여하기 때문에, 비정질-실리콘 층을 추가적인 저-저항 재료로서 사용하는 것이 유리하다.
본 발명의 제2 실시예에 따르면, BSI 딥 트렌치 격리(DTI) 구조는 엇갈린 트렌치 라인의 형태로 제조되어, 감지 소자 사이의 전기적 연속성을 유지하면서 픽셀 어레이의 인접한 감지 소자 사이의 광학적 격리를 보장한다. 더 나은 이해를 위해, 도 6은 제안된 방법의 제2 실시예에 따라 얻은 BSI 광학 센서의 예를 도시했다. 특히, 도 6의 상부 부분은 BSI 광학 센서(600)의 평면도를 나타냈으며, 하부 부분은 BSI 광학 센서(600)의 B-B'방향을 따라 절단한 단면도로서, 도 6의 상부 부분에 나타냈다. 이 제2 실시예에 따라 얻어진 광학 센서는 다음을 포함한다:
●전면(FS) 표면(610) 및 후면(BS) 표면(611);
●서로 대향하는 제1 표면(601a) 및 제2 표면(601b)을 갖는 반도체 기판(601);
●상기 반도체 기판에 형성되고 그리고 FS 격리 구조(예를 들어, 얕은 트렌치 격리(STI) 구조)(603)에 의해 분리된, 적어도 하나의 제1 감지 소자(602a) 및 제2 감지 소자(602b);
●상기 반도체 기판의 FS 표면(601a)으로부터 상기 적어도 제1 또는 제2 감지 소자에 전기적으로 연결된 전면 전압 인가 장치(604);
●적어도 하나의 제1 상호접속 층(607) 및 금속 접촉부(608)를 구비하는, 다층으로 형성된 절연층(606);
●상기 광학 센서의 전면 표면(610)에 부착된 캐리어 반도체 기판(609);
●후면(BS) DTI(Deep Trench Isolation) 구조, 적어도 하나 및 제2 감지 소자를 둘러싸고,
●엇갈린 트렌치(605) 라인의 형태로 생성되고, 상기 후면 표면(601b)으로부터 에칭되고 FS 격리 구조(603)의 저부 면에 랜딩되며, 상기 BS DTI 구조는 트렌치의 측벽 및 저부를 커버하는 제1 절연 재료(605a)(예를 들어, 실리콘 산화물)로 채워지며, 상기 BS DTI 구조의 내부를 채우는 제2 도전성 재료(605b)(예를 들어, W, Ti/W 또는 알루미늄)로 채워진다.
본 발명의 제2 실시예에 따르면, BSI 광학 센서(600)는 도 7의 흐름도(B)에 의해 예시된 제조 프로세스 단계에 따라 제조된다. 이 방법에 따르면, 제조 프로세스는 다음의 제조 단계, 즉, 단계(701): 멀티 레벨 격리 구조로 배열된, FS 격리 구조(예를 들어, 얕은 트렌치 격리(STI) 구조), 복수의 상호접속 층 및 복수의 접촉부/경유부 구조를 형성하는 단계를 구비하는 표준 전면 제조 프로세스를 수행하는 단계; 단계(702): 캐리어 웨이퍼를 상기 멀티레벨 격리 구조의 전면 표면에 부착하는 단계; 단계(703): 후면 실리콘 표면으로부터 실리콘 기판을 부분적으로 제거하는 단계; 단계(704): 갭에 의해 분리된 엇갈린 트렌치 라인의 형태를 갖고, 각 감지 소자 영역을 둘러싸고 있는, FS 격리 구조의 저부 면에 랜딩하는 포토/에칭 프로세스 단계에 의해 후면으로부터 BSI 딥 트렌치 격리(DTI) 구조를 형성하는 단계; 단계(705): DTI 구조의 트렌치 측벽 및 저부 벽을 커버하는 제1 격리 층 및 BSI DTI 구조의 내부를 채우는 Ti/W 또는 알루미늄과 같은 제2 전도성 재료를 증착하는 단계; 단계(706): 후면 표면을 평탄화하여 (예: 화학적 기계적 연마(CMP)에 의함) 후면 표면 상의 초과된 모든 전도성 층을 제거하는 단계를 포함한다.
본 발명의 이점은 상술한 내용으로부터 명백한 것이다. 특히, 강조되는 중요한 사항은 제안된 해결책이, 엇갈린 트렌치 라인의 형태로 후면 딥 트렌치 격리 구조에서, 서로 평행하게 진행되고 그리고 인접한 감지 소자를 둘러싸고 있으며, 상기 엇갈린 트렌치 라인은 이러한 실리콘 갭을 통해 픽셀 어레이(예: SPAD 어레이)의 감지 소자 사이의 전기적 연속성을 보장하면서, 동시에 누화에 대한 광학 배리어를 생성한다. 전술한 방법에 따르면, 포토다이오드 영역에서 노출된 실리콘 기판은 감지 소자의 제2 전극으로 작용하고, 공통 전위는 각각의 제2 전극에 인가될 수 있다(도 7).
마지막으로, 첨부된 청구범위에 정의된 바와 같이, 모두 본 발명의 범위 내에 속하는 본 발명에 대해 수많은 수정 및 변형이 이루어질 수 있다는 것은 명백한 사실이다.
Claims (14)
- 개선된 누화 및 광자 검출 효율(PDE)을 갖는 후면 조명(BSI) CMOS 광학 센서의 제조 방법으로, 상기 방법은:
반도체 기판(401), 서로 마주하는 제1 표면(401a) 및 제2 표면(401b)을 갖는 반도체 웨이퍼를 제공하는 단계;
제1 및 제2 반도체 표면 사이의 기판에 적어도 제1 감지 소자(402a) 및 제2 감지 소자(402b)를 형성하는 단계를 구비하는 표준 CMOS 전면 제조 프로세스를 수행하는 단계;
상기 반도체 기판의 제1 표면 상에 적어도 하나의 절연층(406), 적어도 제1 상호접속 층(407) 및 적어도 하나의 금속 접촉부(408)를 형성하는 단계 - 상기 적어도 제1 상호접속 층 및 상기 적어도 하나의 금속 접촉부는 적어도 하나의 절연 층에 주입됨 -;
캐리어 반도체 기판(409)을 제공하고, 상기 캐리어 반도체 기판을 상기 적어도 하나의 절연 층에 부착하는 단계;
반도체 기판 제2 표면(401b)으로부터 물질을 제거함으로써 반도체 웨이퍼를 박형화 하는 단계;
상기 적어도 제1 및 제2 감지 소자를 둘러싸는 기판에 후면 딥 트렌치 격리(DTI) 구조(405)를 형성하는 단계 - 상기 딥 트렌치 격리(DTI) 구조는 상기 박형화된 제2 표면으로부터 연장됨 -;
상기 딥 트렌치 격리(DTI) 구조를 상기 트렌치의 측벽 및 저부를 커버하는 제1 절연 재료(405a)로 채우고 그리고 상기 딥 트렌치 격리(DTI) 구조의 내부를 채우는 제2 도전성 재료(405b)로 채우는 단계;
적어도 제1 및 제2 감지 소자의 영역에서 상기 반도체 기판(401)을 노출시키도록 상기 박형화된 제2 표면에서 반도체 웨이퍼를 평탄화하는 단계 - 상기 적어도 제1 및 제2 감지 소자는 상기 딥 트렌치 격리(DTI) 구조에 의해 둘러싸여짐 -; 및
적어도 제1 및 제2 감지 소자에서 상기 박형화된 제2 표면이 상기 딥 트렌치 격리(DTI) 구조 및 상기 반도체 기판과 접촉하여 공통 전압 인가 구조를 형성하는 단계; 를 포함하는, 방법. - 제1항에 있어서, 상기 딥 트렌치 격리(DTI) 구조(405)는 상기 적어도 제1 및 제2 감지 소자를 둘러싸는 트렌치 그리드 구조의 형태를 갖는, 방법.
- 제2항에 있어서, 상기 박형화된 제2 표면이 모든 상기 제1 및 제2 감지 소자와 접촉하여 공통 전압 인가 구조를 형성하는 단계는, 상기 적어도 제1 및 제2 감지 소자에서 트렌치 그리드 구조 및 반도체 기판을 연결하는 박형화된 제2 표면 상에 저-저항 층(412)을 형성하는 단계를 포함하는, 방법.
- 제3항에 있어서, 박형화된 제2 표면 상에 상기 저-저항 층(412)을 형성하는 단계는:
비정질-실리콘 층을 증착하는 단계;
주입 프로세스에 의해 상기 비정질-실리콘 층을 도핑하는 단계; 및
열 레이저 어닐링(LTA) 또는 마이크로파 어닐링 또는 하부 층에 영향을 미치지 않는 다른 수법(methodologies)에 의해 상기 비정질-실리콘 층을 어닐링하는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 딥 트렌치 격리(DTI) 구조(405)는 엇갈린 트렌치 라인의 형태를 갖고, 트렌치의 각 라인은 반도체 기판으로 채워진 갭에 의해 분리된 트렌치 부분으로 구성되고, 상기 트렌치 부분은 평행한 트렌치 라인에 속하는 트렌치 부분에 대해 엇갈려 있는 하나의 트렌치 라인에 속해 있는, 방법.
- 제5항에 있어서, 상기 트렌치 부분들 사이의 갭은 상기 박형화된 제2 표면으로부터 상기 적어도 제1 및 제2 감지 소자로 공통 전압 인가 구조를 제공하도록 구성되는, 방법.
- 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 절연 재료(405a)는 실리콘 산화물인, 방법.
- 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제2 전도성 재료(405b)는 불투명 재료인, 방법.
- 제8항에 있어서, 상기 불투명 재료(405b)는 금속으로 제조되는, 방법.
- 제9항에 있어서, 상기 금속은 티타늄, 질화 티타늄, 텅스텐, 알루미늄으로 구성된 세트에서 선택되는, 방법.
- 제1항에 있어서, 상기 표준 CMOS 전면 제조 프로세스는 상기 적어도 제1 및 제2 감지 소자를 둘러싸는 반도체 기판에 제1 격리 구조를 형성하는 단계를 더 포함하고, 상기 제1 격리 구조는 상기 반도체 제1 표면으로부터 연장되는, 방법.
- 제11항에 있어서, 상기 적어도 제1 및 제2 감지 소자를 둘러싸는 반도체 기판에 형성된 상기 제1 격리 구조는, 얕은 트렌치 격리(STI: Shallow Trench Isolation) 구조인, 방법.
- 제11항에 있어서, 상기 적어도 제1 및 제2 감지 소자를 둘러싸는 반도체 기판에 형성된 상기 제1 격리 구조는, LOCOS 구조인, 방법.
- 제11항에 있어서, 상기 적어도 제1 및 제2 감지 소자를 둘러싸는 반도체 기판에 형성된 상기 제1 격리 구조는, 주입된 영역인, 방법.
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