KR20190037186A - 핀형 포토다이오드 이미지 센서에 대한 후방 측 깊은 트렌치 격리(bdti) 구조물 - Google Patents

핀형 포토다이오드 이미지 센서에 대한 후방 측 깊은 트렌치 격리(bdti) 구조물 Download PDF

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Abstract

본 개시 내용은 후방 측 깊은 트렌치 분리(BDTI) 구조물로 둘러싸인 포토다이오드를 갖는 CMOS 이미지 센서, 및 이와 연관된 형성 방법에 관한 것이다. 일부 실시예에서, 복수의 픽셀 영역이 기판 내에 배치되고, 각각 포토다이오드를 포함한다. 후방 측 깊은 트렌치 분리(BDTI) 구조물은, 인접한 픽셀 영역들 사이에 배치되고, 기판의 후방 측으로부터 기판 내의 위치까지 연장된다. 상기 BDTI 구조물은 깊은 트렌치의 측벽 표면을 라이닝하는 도핑 층과 상기 깊은 트렌치의 나머지 공간을 충전하는 유전체 충전 층을 포함한다. 도핑된 웰 및 분리 구조물로서 기능하는 개시된 BDTI 구조물을 형성함으로써, 기판의 전방 측으로부터의 주입 프로세스가 단순화되므로, 노광 분해능, 포토다이오드의 전체 웰 용량, 및 핀형(pinned) 전압이 개선된다.

Description

핀형 포토다이오드 이미지 센서에 대한 후방 측 깊은 트렌치 격리(BDTI) 구조물{BACK-SIDE DEEP TRENCH ISOLATION (BDTI) STRUCTURE FOR PINNED PHOTODIODE IMAGE SENSOR}
관련 출원의 참조
본 출원은 2017년 9월 28일자로 출원된 미국 가출원 제62/564,342호의 우선권을 주장하며, 그 내용은 그 전체가 본 명세서에 참고로 통합된다.
디지털 카메라 및 광학 이미징 디바이스는 이미지 센서를 사용한다. 이미지 센서는 광학 이미지를 디지털 이미지로 표현될 수도 있는 디지털 데이터로 변환한다. 이미지 센서는 광을 검출하기 위한 픽셀 어레이(또는 그리드) 및 검출된 광의 기록 강도(휘도(brightness))를 포함한다. 픽셀 어레이는 전하를 축적함으로써 광에 응답한다. 그 후, 축적된 전하는 디지털 카메라와 같은 적절한 애플리케이션에서 사용하기 위해 컬러 및 휘도 신호를 제공하기 위해 (예를 들어, 다른 회로에 의해) 사용된다. 이미지 센서의 한 유형은 BSI(backside illuminated) 이미지 센서 디바이스이다. BSI 이미지 센서 디바이스는 (다수의 금속 및 유전체 층을 포함하는 상호접속 구조물이 구축되는 기판의 전방 측에 반대되는) 기판의 후방 측을 향해 투사되는 광의 볼륨을 감지하는데 사용된다. BSI 이미지 센서 디바이스는, 전방 측 조명(front-side illuminated; FSI) 이미지 센서 디바이스와 비교할 때, 감소된 상쇄적 간섭(destructive interference)을 제공한다.
본 개시 내용의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 일정한 비율로 그려지지 않는 점이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 후방 측 깊은 트렌치 격리(back-side deep trench isolation; BDTI) 구조물에 의해 둘러싸인 포토다이오드를 갖는 CMOS(상보형 금속 산화물 반도체) 이미지 센서의 일부 실시예의 횡단면도를 도시한다.
도 2는 후방 측 깊은 트렌치 격리(BDTI) 구조물에 의해 둘러싸인 포토다이오드를 포함하는 CMOS 이미지 센서의 일부 추가 실시예의 횡단면도를 도시한다.
도 3은 후방 측 깊은 트렌치 격리(BDTI) 구조물에 의해 둘러싸인 포토다이오드를 포함하는 CMOS 이미지 센서의 일부 추가 실시예의 횡단면도를 도시한다.
도 4는 후방 측 깊은 트렌치 격리(BDTI) 구조물에 의해 둘러싸인 포토다이오드를 포함하는 CMOS 이미지 센서의 일부 추가 실시예의 횡단면도를 도시한다.
도 5a는 후방 측 깊은 트렌치 격리(BDTI) 구조물에 의해 둘러싸인 포토다이오드를 갖는 이미지 센서를 포함하는 집적 칩의 일부 실시예의 횡단면도를 도시한다.
도 5b는 후방 측 깊은 트렌치 격리(BDTI) 구조물에 의해 둘러싸인 포토다이오드를 갖는 이미지 센서를 포함하는 집적 칩의 일부 추가 실시예의 횡단면도를 도시한다.
도 6 내지 도 11은 후방 측 깊은 트렌치 격리(BDTI) 구조물에 의해 둘러싸인 포토다이오드를 갖는 CMOS 이미지 센서를 형성하는 방법을 도시하는 횡단면도의 일부 실시예를 도시한다.
도 12는 후방 측 깊은 트렌치 격리(BDTI) 구조물에 의해 둘러싸인 포토다이오드를 갖는 CMOS 이미지 센서를 형성하는 방법의 일부 실시예의 흐름도를 도시한다.
이하의 개시 내용은 제공된 주제의 상이한 피처를 구현하기 위한 많은 다른 실시예 또는 예를 제공한다. 본 개시 내용을 간략화하기 위해 구성요소 및 배열의 특정 예가 아래에 설명된다. 물론, 이들은 단지 예일뿐이며 제한하려는 것은 아니다. 예를 들어, 후속하는 설명에서 제2 피처 상에 또는 그 위에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한,“아래(beneath)”,“아래쪽(below)”,“하부(lower)”,“위(above)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 요소 또는 피처에 대한 또 다른 요소(들) 또는 피처(들)의 관계를 논의하기 위해 설명의 편의상 본 명세서에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향을 가짐), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
집적 회로(IC) 기술은 계속해서 개선되고 있다. 이러한 개선은 종종 제조 비용을 낮추고, 디바이스 집적 밀도를 높이고, 속도를 높이고, 성능을 향상시키기 위하여 디바이스 지오메트리를 스케일링 다운하는 것을 수반한다. 디바이스 스케일링으로 인해, 이미지 센서의 픽셀 어레이의 픽셀은 더 작은 치수를 가지며 서로 더 가까워진다. 블루밍(blooming) 및 크로스토크(crosstalk)를 감소시키기 위하여 이미지 센서의 이웃하는 픽셀들 사이의 개선된 전기적 및 광학적 격리가 필요하다. 유전체 트렌치 및 주입 웰은 이미지 센서 픽셀을 격리하는 격리 구조물로서 제조될 수 있다.
또한, 저잡음 애플리케이션에 의해 구동되는 핀형 포토다이오드(pinned photodiode; PPD) CMOS 이미지 센서는 상업적인 및 과학적인 애플리케이션 양쪽에 대한 메인 이미지 센서 기술로 되어 있다. PPD는 피닝(pinning)-주입으로도 지칭되는 표면 p+ 주입이 기판의 표면 상에 형성되는 이중 p-n 접합에 의해 형성된다. 이러한 이중 p-n 접합 구조물은 (SiO2-Si 계면에서 생성된 전하로부터 수집된 매립 채널을 격리시킴으로써) 암전류(dark current)를 감소시킬뿐 아니라, 또한 종종 피닝 전압으로 지칭되는 최대 PPD 채널 전위를 제한하며, 이는 완전 고갈 상태에 대응한다. 현재의 이미지 센서 제조 프로세스의 한 종류는 PPD 구조물을 위한 피닝-주입을 형성하고 격리 벽으로서 웰을 주입하는 일련의 주입 프로세스를 포함한다. 그러나, 제조 복잡성 외에, 이러한 주입 프로세스는 노광 분해능을 감소시키는 두꺼운 포토레지스트 층을 수반한다. 또한, 포토다이오드의 전체 웰 용량은 제한되며, 더 높은 피닝 전압이 주입 프로파일에 의해 형성되어, 이는 이미지 센서의 성능에 부정적인 영향을 미친다.
본 개시 내용은 포토다이오드를 둘러싸는 후방 측 깊은 트렌치 격리(BDTI) 구조물을 포함하는 CMOS 이미지 센서 및 이와 연관된 형성 방법에 관한 것이다. 일부 실시예에서, CMOS 이미지 센서는 기판 내에 배치된 픽셀 영역을 갖는다. 픽셀 영역은 방사선을 전기 신호로 변환하도록 구성된 포토다이오드를 갖는다. 후방 측 깊은 트렌치 격리(BDTI) 구조물은, 기판의 픽셀 영역에 배치되고, 기판의 후방 측으로부터 기판 내의 위치까지 연장된다. 상기 BDTI 구조물은 도핑 층과 유전체 층을 포함하며, 상기 도핑 층은 깊은 트렌치의 측벽 표면을 라이닝(lining)하고, 상기 유전체 층은 상기 깊은 트렌치의 나머지 공간을 충전한다. BDTI 구조물은 기판의 후방 측으로부터 형성될 수 있고, 이웃 픽셀들 사이의 격리 구조물로서 기능할 수 있고, 또한 공핍을 위한 도핑된 웰로서 기능할 수 있다. 이에 의해, 도핑된 웰로서 기능하는 개시된 BDTI 구조물에 의해, 기판의 전방 측으로부터의 주입 프로세스가 단순화되고, 이에 따라 노광 분해능, 포토다이오드의 전체 웰 용량. 및 핀형(pinned) 전압이 개선된다. 개시된 BDTI 구조물이 깊은 격리 구조물로서 기능함으로써, 블루밍 및 크로스토크가 감소된다.
도 1은 후방 측 깊은 트렌치 격리(back-side deep trench isolation; BDTI) 구조물에 의해 둘러싸인 포토다이오드를 갖는 CMOS 이미지 센서의 일부 실시예의 횡단면도(100)를 도시한다. CMOS 이미지 센서는 전방 측(front-side)(122) 및 후방 측(back-side)(124)을 갖는 기판(102)을 포함한다. 다양한 실시예에서, 기판(102)은 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이뿐만 아니라 임의의 다른 유형의 반도체 및/또는 그 반도체 위에 형성되고 및/또는 다른 방법으로 이와 연관된 에피택셜 층과 같은 임의의 유형의 반도체 바디(예를 들어, 실리콘/CMOS 벌크, SiGe, SOI 등)를 포함할 수도 있다. 기판(102)은 도 1에 도시된 픽셀 영역(103a, 103b)과 같은 로우(row) 및/또는 칼럼(column)을 포함하는 어레이로 기판(102) 내에 배열될 수 있는 복수의 픽셀 영역을 포함한다. 픽셀 영역(103a, 103b)은 입사(incident) 방사선 또는 입사광(120)(예를 들어, 광자)을 전기 신호로 변환하도록 구성된 포토다이오드(104)를 각각 포함한다. 일부 실시예에서, 포토다이오드(104)는 제1 도핑 유형(예를 들어, p형 도핑)을 갖는 기판(102) 내의 제1 영역 (104a) 및 상기 제1 도핑 유형과 상이한 제2 도핑 유형(예를 들어, n형 도핑)을 갖는 기판(102) 내의 인접한 제2 영역(104b)을 포함한다.
후방 측 깊은 트렌치 격리(BDTI) 구조물(111)은, 기판(102) 내에 배치되며, 후방 측(123)으로터 기판(102) 내의 위치까지 연장된다. BDTI 구조물(111)은 인접한 픽셀 영역들(103a, 103b) 사이에 배치되고 이웃하는 픽셀 영역들(103a, 103b)을 격리시킨다. 일부 실시예에서, BDTI 구조물(111)은 제1 도핑 유형(예를 들어, p형 도핑)을 갖는 도핑 층(114) 및 유전체 충전 층(112)(예를 들어, 산화물 층)을 포함한다. 도핑 층(114)은 깊은 트렌치의 측벽 표면을 라이닝하고, 유전체 충전 층(112)은 깊은 트렌치의 나머지 공간을 충전한다.
일부 실시예에서, 도핑된 격리 층(110)이 기판(102) 내에 배치되어, 전방 측(122)으로부터 기판(102) 내의 위치까지 연장된다. 도핑된 격리 층(110)은 제1 도핑 유형(예를 들어, p형 도핑)을 가질 수도 있다. 도핑된 격리 층(110)은 측방부(110a) 및 기판 내로 더 깊게 연장되는 수직부(110b)를 포함할 수도 있다. 측방부(110a)는 기판(102)의 전방 측(122)을 따라 연장된다. 측방부(110a)는 포토다이오드(104)의 측방 표면과 접촉할 수 있고, 포토다이오드(104)를 위한 핀형 주입 층으로서 기능할 수 있다. 수직부(110b)는 인접한 픽셀 영역(103a, 103b) 사이에서 기판(102)의 전방 측(122)으로부터 기판(102) 내의 위치까지 연장된다. 측방부(110a)는 크게 도핑될 수도 있고(예를 들어 밀리오옴/cm의 범위 내에서 저항율을 가짐), 수직부(110b)보다 큰 도핑 농도를 가질 수 있다. 일부 실시예에서, 수직부 (110b)는 BDTI 구조물(111)과 수직으로 정렬된다(예를 들어, 공통 중심선(126)을 공유 함). 수직부(110b)는 기판(102) 내의 BDTI 구조물(111)과 만날 수도 있다. BDTI 구조물(111)의 바닥부는 도핑된 격리 층(110)의 수직부(110b)의 리세스된 상부 표면 내에 배치될 수도 있다. 상기 BDTI 구조물(111)와 상기 도핑된 격리 층(110)은, 상기 화소 영역들 (103a, 103b)에 대한 격리물로서 집합적으로 기능하여, 상기 픽셀 영역(103a, 103b) 간의 크로스토크 및 블루밍이 감소될 수 있다. BDTI 구조물(111) 및 도핑된 격리 층(110)은 동작 동안에 포토다이오드(104)의 공핍을 집합적으로 촉진하여, 완전한(full) 웰 용량 및 핀형 전압이 개선된다.
일부 실시예에서, 복수의 컬러 필터(116)가 기판(102)의 후방 측(124) 위에 배열된다. 복수의 컬러 필터(116)는 각각 입사 방사선 또는 입사광(120)의 특정 파장을 투과시키도록 구성된다. 예를 들어, 제1 컬러 필터(예를 들어, 적색 컬러 필터)는 제1 범위 내의 파장을 갖는 광을 투과시킬 수 있는 반면에, 제2 컬러 필터는 제1 범위와 다른 제2 범위 내의 파장을 갖는 광을 투과시킬 수 있다. 일부 실시예에서, 복수의 컬러 필터(116)는 기판(102)을 덮는 그리드 구조물 내에 배열될 수도 있다. 일부 실시예에서, 그리드 구조물은 유전체 재료로 둘러싸인 금속 프레임워크를 갖는 적층형(stacked) 그리드를 포함할 수도 있다. 일부 실시예에서, 유전체 재료 및 적층형 그리드의 층은 동일한 유전체 재료(예를 들어, 실리콘-이산화물(SiO2))를 가질 수도 있다.
복수의 마이크로 렌즈(118)는 복수의 컬러 필터(116) 위에 배열된다. 각각의 마이크로 렌즈(118)는 컬러 필터(116)와 측방향으로 정렬되고, 픽셀 영역(103a, 103b) 위에 놓인다. 일부 실시예에서, 복수의 마이크로 렌즈(118)는 복수의 컬러 필터(116) 및 만곡된 상부 표면과 인접하는 실질적으로 편평한 바닥 표면을 갖는다. 만곡된 상부 표면은 입사 방사선 또는 입사광(120)(예를 들어, 하부의 픽셀 영역(103a, 103b)을 향한 광)을 포커싱하도록 구성된다. CMOS 이미지 센서의 동작 동안에, 입사 방사선 또는 입사광(120)은 마이크로 렌즈 (118)에 의해 하부의 픽셀 영역(103a, 103b)으로 포커싱된다. 충분한 에너지의 입사 방사선 또는 입사광이 포토다이오드(104)에 부딪칠 때, 포토전류를 생성하는 전자-홀 쌍을 생성한다. 특히, 마이크로 렌즈(118)가 도 1의 이미지 센서 상에 고정되는 것으로 도시되어 있지만, 이미지 센서는 마이크로 렌즈를 포함하지 않을 수도 있고, 마이크로 렌즈는 별개의 제조 활동에 있어서 나중에 이미지 센서에 부착될 수도 있음을 알 수 있다.
도 2는 BDTI 구조물(111)에 의해 둘러싸인 포토다이오드(104)를 포함하는 CMOS 이미지 센서의 일부 추가 실시예의 횡단면도를 도시한다. 도 2에 도시된 바와 같이, 일부실실시예에서, 도 1에 도시되고 설명된 유사한 피처 외에도, BDTI 구조물(111)은 도핑 층(114)과 유전체 충전 층(112) 사이에 배치된 하이-k 유전체 라이너(113)를 더 포함한다. 하이-k 유전체 라이너(113)는 패시베이션 층으로서 기능할 수도 있고, 도핑 층(114)을 유전체 충전 층(112)으로부터 격리시킬 수도 있다. 하이-k 유전체 라이너(113)는 예를 들어, 산화 알루미늄(AlO), 산화 하프늄(HfO), 하프늄 산화 규소(HfSiO), 산화 하프늄 알루미늄(HfAlO) 또는 산화 하프늄 탄탈(HfTaO)을 포함할 수도 있다. 일부 실시예에서, 도 1에 도시된 것과 달리, 도 2에서, 도핑 층(114) 및 유전체 충전 층(112)은 기판(102)의 후방 측(124)의 측방 표면과 동일 평면인 상부 표면을 가지며, 도핑 층(114), 하이-k 유전체 라이너(113) 및 유전체 충전 층(112)은, 기판(102)의 후방 측(124) 위의 깊은 트렌치로부터 상향으로 연장되며, 기판(102)의 후방 측을 따라 측방향으로 배치될 수 있다. 도핑 층(114) 및 하이-k 유전체 라이너(113)는 컨포멀(conformal) 층일 수도 있다. 도 2에 도시된 이미지 센서는 중간 구조물일 수도 있으며, 도핑 층 (114), 하이-k 유전체 라이너(113) 및 유전체 충전 층(112)은 평탄화 프로세스를 거칠 수도 있고 그렇지 않을 수도 있어, 층들의 상부 표면이 변경될 수 있다.
일부 실시예에서, 플로팅 확산 웰(204)은 인접한 픽셀 영역(103a, 103b) 사이에 기판(102)의 전방 측(122)으로부터 기판(102) 내의 위치까지 배치된다. 트랜스퍼 게이트(202)는 포토다이오드(104)와 플로팅 확산 웰(204) 사이의 측방향 위치에서 기판(102)의 전방 측(122) 상에 배열된다. 동작 동안에, 트랜스퍼 게이트(202)는 포토다이오드(104)로부터 플로팅 확산 웰(204)로의 전하 전송을 제어한다. 전하 레벨이 플로팅 확산 웰(204) 내에서 충분히 높으면, 어드레싱을 위해 사용되는 로우(row) 선택 트랜지스터(도시되지 않음)의 동작에 따라 소스 팔로워 트랜지스터(도시되지 않음)가 활성화되고 전하가 선택적으로 출력된다. 노광 기간들 사이에서 포토다이오드(104)를 리셋하기 위해 리셋 트랜지스터(도시되지 않음)가 사용될 수 있다.
도 3은 BDTI 구조물(111)에 의해 둘러싸인 포토다이오드(104)를 포함하는 CMOS 이미지 센서의 일부 추가 실시예의 횡단면도를 도시한다. 도 3에 도시된 바와 같이, 일부 실시예에서, 도 1 및 도 2에 대해 도시되고 설명된 유사한 피처 외에도, STI(shallow trench isolation) 구조물(302)이 인접한 화소 영역(103a, 103b) 사이에 기판(102)의 측방 측(122)으로부터 기판(102) 내의 위치로 배치된다. STI 구조물(302) 및 BDTI 구조물(111)은 수직 정렬된다(예를 들어, 도핑된 격리 층(110)의 수직 부분(110b)과 중심선을 공유하거나 공유할 수도 있 공통 중심선(304)을 공유함). 일부 실시예에서, 도핑된 격리 층(110)의 수직부(110b)는 기판(102)의 전방 측(122)으로부터 기판(102) 내의 위치로 연장되고, STI 구조물(302)을 둘러싼다. 도핑된 격리 층(110)의 수직부(110b)는 STI 구조물(302)을 BDTI 구조물(111)로부터 격리시킬 수도 있다. 따라서, BDTI 구조물(111), 도핑된 격리 층(110) 및 STI 구조물(302)은 픽셀 영역(103a, 103b)에 대한 격리물로서 집합적으로 기능하여, 픽셀 영역(103a, 103b) 사이의 크로스토크 및 블루밍이 감소될 수 있다. 또한, BDTI 구조물(111) 및 도핑된 격리 층(110)은 동작 동안에 포토다이오드(104)의 공핍을 집합적으로 촉진하여, 완전한 웰 용량 및 핀형 전압이 개선된다.
도 4는 BDTI 구조물(111)에 의해 둘러싸인 포토다이오드(104)를 포함하는 CMOS 이미지 센서의 일부 추가 실시예의 횡단면도를 도시한다. 도 4에 도시된 바와 같이, 도핑 된 격리 층(110)이 STI 구조물(302)을 BDTI 구조물(111)로부터 격리시키는 도 3의 다른 실시예로서, BDTI 구조물(111)은 기판(102) 내로 깊게 연장되어 STI 구조물(302)을 만난다. 일부 실시예에서, BDTI 구조물(111)의 도핑 층(114)은 STI 구조물(302)의 평탄한 또는 리세상된 상부 표면 상에 놓이는 반면에, BDTI 구조물 (111)의 하이-k 유전체 라이너(113) 및/또는 유전체 충전 층은 또한, STI 구조물(302)의 오목한 리세스까지 하향 연장된다.
도 5a는 BDTI 구조물(111)로 둘러싸인 포토다이오드(104)를 갖는 이미지 센서를 포함하는 집적 칩의 일부 실시예의 횡단면도를 도시한다. 위에 도시되고 설명된 유사한 피처 이외에도, 일부 실시예에서, 도 5a에 도시된 바와 같이, BEOL(back-end-of-the-line) 금속 배선 스택(108)이 기판(102)의 전방 측(122) 상에 배열된다. BEOL 금속 배선 스택(108)은 하나 이상의 레벨간 유전체(ILD) 층(106) 내에 배열된 복수의 금속 상호접속 층을 포함한다. ILD 층(106)은 로우-k 유전체 층(즉, 유전 상수가 약 3.9 미만인 유전체), 울트라 로우-k 유전체 층 또는 산화물(예를 들어, 산화 규소) 중 하나 이상을 포함할 수도 있다. 논리 게이트 디바이스(502)는 이미지 센서의 동일한 집적 칩 내에 배치되고, 논리 STI 구조물(504)에 의해 격리될 수 있다. 도전성 콘택트(506)은 ILD 층(106) 내에 배열된다. 도전성 콘택트(506)는 트랜스퍼 게이트(202) 및 플로팅 확산 웰(204)로부터 하나 이상의 금속 와이어 층(508)으로 연장된다. 다양한 실시예에서, 전도성 콘택트(506)는 예를 들어 구리 또는 텅스텐과 같은 도전성 금속을 포함할 수도 있다.
도 5b는 BDTI 구조물(111)로 둘러싸인 포토다이오드(104)를 갖는 이미지 센서를 포함하는 집적 칩의 일부 추가 실시예의 횡단면도를 도시한다. 위에 개시된 실시예들의 대안으로서, 이미지 센서는 제1 영역(104a)의 측방 치수보다 작은 측방 치수를 갖는 포토다이오드(104)의 제2 영역(104b)을 가질 수도 있다. 플로팅 확산 웰(204)은 STI 구조물(302) 사이에 포토다이오드(104)에 반대되는 트랜스퍼 게이트(202)의 다른 측에 배치된다. 논리 STI 구조물(504)은 STI 구조물(302)의 동일하거나 상이한 치수를 가질 수도 있다.
도 6 내지 도 11은 후방 측 깊은 트렌치 격리(BDTI) 구조물에 둘러싸인 포토다이오드를 갖는 CMOS 이미지 센서를 형성하는 방법을 도시하는 횡단면도의 일부 실시예를 도시한다.
도 6의 횡단면도(600)에 도시된 바와 같이, 도펀트 종(species)은 기판(102)의 전방 측(122) 내에 포토다이오드(104) 및 도핑된 격리 층(110)을 포함하는 도핑 영역을 형성하도록 기판(102)에 주입된다. 다양한 실시예에서, 기판(102)은 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이뿐만 아니라 임의의 다른 유형의 반도체 및/또는 그 반도체 위에 형성되고 및/또는 다른 방법으로 이와 연관되는 에피택셜 층과 같은 임의의 유형의 반도체 바디(예를 들어, 실리콘/CMOS 벌크, SiGe, SOI 등)를 포함할 수도 있다. 기판(102)은 포토다이오드의 제1 영역 (104a)이 제1 도핑 타입(예를 들어, p형)으로 형성되도록 준비될 수도 있다. 그 후, 블랭킷 주입 또는 경사 에피택셜 성장 프로세스가 수행되어 제1 도핑 유형(예를 들어, p형)으로 형성될 포토다이오드의 제2 영역(104b)을 형성할 수 있다. 그 후, 도펀트 종이 기판(102)의 전방 측(122)으로 주입되어 도핑된 격리 층(110)을 형성한다. 일부 실시예에서, 도펀트 종은 기판(102)의 전방 층(122)에 주입되는 제1 도핑 유형(예를 들어, 붕소와 같은 p형 도펀트)을 포함할 수도 있다. 다른 실시예에서, 도펀트 종은 n형 도펀트(예를 들어, 인)를 포함할 수도 있다. 일부 실시예에서, 도펀트 종은 전방 측(122)으로부터 기판(102)의 제1 깊이로 연장되는 측방부(110a)를 형성하기 위해 블랭킷 주입(즉, 마스킹되지 않은 주입)으로서 주입되고, 이어서 선택적 주입(즉, 마스킹된 주입)을 사용하여 제1 깊이보다 깊은 기판(102)의 제2 깊이로 연장되는 복수의 칼럼을 포함하는 수직부(110b)를 형성한다. 측방부(110a)는 수직부(110b)보다 더 큰 도핑 농도를 가질 수도 있다.
도 7의 횡단면도(700)에 도시된 바와 같이, 트랜스퍼 게이트(202)가 기판(102)의 전방 측(122) 위에 형성된다. 트랜스퍼 게이트(202)는 기판(102) 위에 게이트 유전체 막 및 게이트 전극 막을 증착함으로써 형성될 수도 있다. 이어서, 게이트 유전체 막 및 게이트 전극 막은 게이트 유전체 층 및 게이트 전극을 형성하도록 패터닝된다. 측벽 스페이서는 게이트 전극의 외부 측벽 상에 형성될 수 있다. 일부 실시예에서, 측벽 스페이서는 기판(102)의 전방 측(122) 상에 질화물을 증착하고, 그 질화물을 선택적으로 에칭하여 측벽 스페이서를 형성함으로써 형성될 수 있다. 주입 프로세스는 기판(102)의 전방 측(122) 내에서 수행되어도 7에 도시된 바와 같이 트랜스퍼 게이트(202)의 일측 또는 한 쌍의 트랜스퍼 게이트(202)의 반대 측을 따라 플로팅 확산 웰(204)을 형성한다. 일부 실시예에서, 기판(102)은 포토레지스트를 포함하는 패터닝된 마스킹 층(도시되지 않음)에 따라 선택적으로 주입될 수있다.
일부 실시예에서, 도 10의 단면도(1000)에 도시된 바와 같이, 하나 이상의 격리 구조물(302)(예를 들어, 얕은 트렌치 격리 영역들)이 픽셀 영역(103a, 103b)의 반대 측에서의 기판(102)의 전방 측(122) 내에 형성될 수도 있다. 하나 이상의 격리 구조물(302)은 기판 (102)의 전방 측(122)을 선택적으로 에칭하여 얕은 트렌치를 형성하고, 이어서 얕은 트렌치 내에 산화물을 형성함으로써 형성될 수 있다. 하나 이상의 격리 구조물(302)은 트랜스퍼 게이트(202), 및/또는 플로팅 확산 웰(204)의 형성 전에 또는 형성 후에 형성될 수도 있다.
도 6 또는 도 10에 도시되지는 않았지만, ILD 층(예를 들어, BEOL 금속 배선 스택(108) 및 ILD 층(106)에 대해 도 5a 또는 도 5b를 참조) 내에 배열된 복수의 금속 상호접속 층을 포함하는 BEOL 금속 배선 스택은 기판(102)의 전방 측(122) 위에 형성될 수 있다. 일부 실시예에서, BEOL 금속 배선 스택은, 기판(102)의 전방 측(122) 위에, ILD 재료의 하나 이상의 층을 포함하는 ILD 층을 형성함으로써 형성될 수도 있다. 이어서, ILD 층은 에칭되어 비아 홀 및/또는 금속 트렌치를 형성한다. 그 후, 비아 홀 및/또는 금속 트렌치는 도전성 재료로 충전되어 복수의 금속 상호접속 층을 형성한다. 일부 실시예에서, ILD 층은 물리적 기상 증착 기술(예를 들어, PVD, CVD 등)에 의해 증착될 수도 있다. 복수의 금속 상호접속 층은 증착 프로세스 및/또는 도금 프로세스(예를 들어, 전기 도금, 무전해 도금 등)를 사용하여 형성될 수도 있다. 다양한 실시예에서, 복수의 금속 상호접속 층은 예를 들어 텅스텐, 구리 또는 알루미늄 구리를 포함할 수도 있다. 그 후, ILD 층은 핸들 기판(도시되지 않음)에 결합(bond)될 수 있다. 일부 실시예에서, 결합 프로세스는 ILD 층과 핸들 기판 사이에 배열된 중간 결합 산화물 층을 사용할 수도 있다. 일부 실시예에서, 결합 프로세스는 융합 결합 프로세스를 포함할 수도 있다.
도 8의 횡단면도(800)에 도시된 바와 같이, 기판(102)은 전방 측(122)에 반대되는 후방 측(124) 상에서 추가 처리를 위해 뒤집혀진다. 기판(102)은 기판 (102)의 후방 측 (124) 내에 깊은 트렌치(802)를 형성하도록 선택적으로 에칭된다. 일부 실시예에서, 기판(102)은 기판(102)의 후방 측(124) 상에 마스킹 층을 형성함으로써 에칭될 수도 있다. 그 후, 기판 (102)은 마스킹 층에 의해 덮이지 않은 영역에서 에칭제에 노출된다. 에칭제는 기판(102)을 에칭하여 기판(102)까지 연장되는 깊은 트렌치(802)를 형성한다. 다양한 실시예에서, 마스킹 층은 포토리소그래피 프로세스를 사용하여 패터닝된 포토레지스트 또는 질화물(예를 들어, SiN)을 포함할 수도 있다. 다양한 실시예에서, 에칭제는 플루오르 종(예를 들어, CF4, CHF3, C4F8 등) 또는 습식 에칭제(예를 들어, 하이드로플루오르 산(HF) 또는 테트라메틸암모늄 하이드록사이드(TMAH))를 포함하는 에칭 화학제를 갖는 건식 에칭제를 포함할 수 있다. 깊은 트렌치(802)는 도핑된 격리 층(110)을 통해 기판(102) 내의 위치로 연장되고, 포토다이오드(104)를 측방향으로 격리시킨다. 기판(102)은 깊은 트렌치를 형성하기 이전에 기판(102)의 두께를 감소시키고 복사선이 기판(102)의 후방 측(124)을 통해 포토다이오드(104)로 통과되게 하기 위하여 박막화될 수도 있다. 일부 실시예에서, 기판(102)은 반도체 기판의 후방 측(124)을 에칭함으로써 박막화될 수도 있다. 다른 실시예에서, 기판(102)은 반도체 기판의 후방 측(124)을 기계적으로 연마함으로써 박막화될 수 있다.
도 9의 횡단면도(900) 또는 도 11의 횡단면도(1100)에 도시된 바와 같이, 자기 정렬된 도핑 층(114)은 깊은 트렌치(802)의 측벽을 따라 형성된다. 도핑 층(114)은 주입 프로세스, 플라즈마 도핑 프로세스, 에피택셜 성장 프로세스, 원자층 증착 프로세스 또는 다른 적절한 기술에 의해 형성될 수 있다. 그 후, 깊은 트렌치(802)는 유전체 재료로 충전된다. 일부 실시예에서, 하이-k 유전체 라이너(113)는 깊은 트렌치(802) 내에서 도핑 층(114) 위에 형성된다. 하이-k 유전체 라이너(113)는 증착 기술에 의해 형성될 수 있으며, 산화 알루미늄(AlO), 산화 하프늄(HfO), 산화 탄탈(TaO) 또는 산화 규소의 유전 상수보다 큰 유전 상수를 갖는 다른 유전체 재료를 포함할 수도 있다. 도핑 층(114) 및 하이-k 유전체 라이너(113)는 깊은 트렌치(802)의 측벽 및 바닥 표면을 라이닝한다. 일부 실시예에서, 도핑 층(114) 및 하이-k 유전체 라이너(113)는 깊은 트렌치(802) 사이에서 기판(102)의 후방 측(124) 위로 연장될 수 있다. 유전체 충전 층(112)은 깊은 트렌치(802)의 나머지를 충전하기 위해 형성된다. 일부 실시예에서, 평탄화 프로세스는 유전체 충전 층(112)을 형성한 후에 수행되어 하이-k 유전체 라이너(113) 및 유전체 충진 층(112)의 상부 표면을 따라 연장되는 평탄한 표면을 형성한다. 일부 실시예에서, 하이-k 유전체 라이너(113) 및 유전체 충전 층(112)은 물리적 기상 증착 기술을 사용하여 증착될 수도 있다. 결과적으로, BDTI 구조물(111)은 기판(102) 내에 형성되고, 후방 측(124)으로부터 기판(102) 내의 위치까지 연장된다. BDTI 구조물(111)은 인접한 픽셀 영역(103a, 103b) 사이에 형성되고 인접한 픽셀 영역(103a, 103b)을 격리시킨다.
도면에 도시되지는 않았지만, 복수의 컬러 필터(예를 들어, 도 1에 도시된 컬러 필터 (116)를 참조)가 기판(102)의 후방 측(124) 위에 후속적으로 형성될 수 있다. 일부 실시예에서, 복수의 컬러 필터는 컬러 필터층을 형성하고 컬러 필터층을 패터닝함으로써 형성될 수 있다. 컬러 필터 층은 특정 범위의 파장을 갖는 복사선(예를 들어, 광)의 투과를 허용하면서 특정 범위를 벗어난 파장의 광을 차단하는 재료로 형성된다. 또한, 일부 실시예에서, 컬러 필터 층은 형성 후에 평탄화된다. 복수의 마이크로 렌즈(예를 들어, 도 1에 도시된 마이크로 렌즈(118)를 참조)는 복수의 컬러 필터 위에 형성될 수도 있다. 일부 실시예에서, 복수의 마이크로 렌즈는 (예를 들어, 스핀-온 방법 또는 증착 프로세스에 의해) 복수의 컬러 필터 위에 마이크로 렌즈 재료를 증착함으로써 형성될 수도 있다. 만곡된 상부 표면을 갖는 마이크로 렌즈 템플릿이 마이크로 렌즈 재료 위에 패터닝된다. 일부 실시예에서, 마이크로 렌즈 템플릿은 분포 노광 광량을 사용하여 노광된 포토레지스트 재료를 포함할 수 있고(예를 들어, 네가티브 포토레지스트에 대해, 더 많은 광이 굴곡부의?바닥에 노출되고, 굴곡부의 상부에서 더 적은 광이 노출됨), 개발되고 베이킹되어 둥근 형상을 형성한다. 그 후, 마이크로 렌즈 템플릿에 따라 마이크로 렌즈 재료를 선택적으로 에칭함으로써 복수의 마이크로 렌즈가 형성된다.
도 12는 후방 측 깊은 트렌치 격리(BDTI) 구조물에 의해 둘러싸인 포토다이오드를 갖는 CMOS 이미지 센서를 형성하는 방법 (1200)의 일부 실시예의 흐름도를 도시한다.
개시된 방법(1200)은 본 명세서에서 일련의 동작들 또는 이벤트들로서 도시되고 설명되었지만, 이러한 동작들 또는 이벤트들의 예시 순서는 제한적인 의미로 해석되어서는 안된다는 것을 이해할 것이다. 예를 들어, 일부 동작들은 본 명세서에서 예시되거나 설명된 것들 이외의 다른 동작 또는 이벤트와 함께 상이한 순서로 및/또는 동시에 발생할 수도 있다. 또한, 도시된 모든 동작이 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하도록 요구될 수는 없다. 또한, 본 명세서에 묘사된 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
1202에서, 포토다이오드 및 도핑된 격리 층이 기판의 전방 측 내에 형성된다. 일부 실시예에서, 포토다이오드 및/또는 도핑된 격리 층의 일 부분은 도펀트 종(species)을 기판의 전방 측에 주입함으로써 형성될 수도 있다. 도핑된 격리 층은 측방부를 형성하기 위하여 블랭킷 주입(blanket implantation)으로서 주입되고, 이어서 선택적 주입에 의해, 측방부보다 기판 내로 더 연장되는 복수의 칼럼(column)을 포함하는 수직부를 형성할 수 있다. 측방부는 수직부보다 더 큰 도핑 농도를 가질 수도 있다. 도 6은 동작(1202)에 대응하는 일부 실시예에 대응하는 횡단면도를 도시한다.
1204에서, 기판의 전방 측 내에 플로팅 확산 웰 및 트랜스퍼 게이트가 형성된다. BEOL 금속 배선 스택은 기판의 전방 측의 트랜스퍼 트랜지스터 위에 형성된다. 도 7은 동작(1204)에 대응하는 일부 실시예에 대응하는 횡단면도를 도시한다.
1206에서, 얕은 트렌치 격리 영역은 얕은 트렌치를 형성하기 위해 기판을 선택적으로 에칭한 후 얕은 트렌치 내에 유전체(예를 들어, 산화물)를 형성함으로써 기판의 전방 측 내에 형성될 수도 있다. 하나 이상의 격리 구조물은 트랜스퍼 게이트 및/또는 플로팅 확산 웰의 형성 이전 또는 형성 후에 형성될 수도 있다. 도 10은 동작(1206)에 대응하는 일부 실시예에 대응하는 횡단면도를 도시한다.
1208에서, 기판은 추후 처리를 위해 뒤집혀진다. 기판의 후방 측은 기판 내로 연장되는 깊은 트렌치를 형성하도록 선택적으로 에칭된다. 깊은 트렌치는 도핑된 격리 층 및/또는 얕은 트렌치 격리 영역의 수직부의 중심선과 정렬된 중심선을 가질 수도 있다. 도 8은 동작(1208)에 대응하는 일부 실시예에 대응하는 횡단면도를 도시한다.
1210에서, 깊은 트렌치는 도핑된 격리 층에 의해 포토다이오드로부터 격리된 후방 측 깊은 트렌치 격리(BDTI) 구조물을 형성하기 위해 충전된다. 도 9는 동작(1210)에 대응하는 일부 실시예에 대응하는 횡단면도를 도시한다. 1212에서, 도핑 층이 깊은 트렌치의 측벽을 따라 형성된다. 1214에서, 하이-k 유전체 라이너가 깊은 트렌치 내에서 도핑 층 상에 형성된다. 1216에서, 유전체 충전 층은 깊은 트렌치의 나머지를 충전하기 위하여 형성된다.
1218에서, 컬러 필터 및 마이크로 렌즈가 반도체 기판의 후방 측 위에 형성된다.
따라서, 본 개시 내용은 후방 측 깊은 트렌치 격리(BDTI) 구조물로 둘러싸인 포토다이오드를 갖는 CMOS 이미지 센서 및 이와 연관된 형성 방법에 관한 것이다. 상기 BDTI 구조물은 깊은 트렌치의 측벽 표면을 라이닝하는 도핑 층 및 상기 깊은 트렌치의 나머지 공간을 충전하는 유전체 층을 포함한다. 도핑된 웰 및 격리 구조물로서 기능하는 개시된 BDTI 구조물을 형성함으로써, 기판의 전방 측으로부터의 주입 프로세스가 단순화되고, 따라서 노광 분해능, 포토다이오드의 전체 웰 용량, 및 핀형(pinned) 전압이 개선되고, 블루밍(blooming) 및 크로스토크가 감소된다.
일부 실시예에서, 본 개시 내용은 CMOS 이미지 센서에 관한 것이다. 이미지 센서는 전방 측 및 상기 전방 측에 반대되는 후방 측을 갖는 기판을 포함한다. 복수의 픽셀 영역은 기판 내에 배치되고, 후방 측으로부터 기판에 진입하는 방사선을 전기 신호로 변환하도록 구성된 포토다이오드를 각각 포함한다. 후방 측 깊은 트렌치 격리(BDTI) 구조물은 인접한 픽셀 영역들 사이에 배치되고, 기판의 후방 측으로부터 기판 내의 위치까지 연장된다. 상기 BDTI 구조물은 제1 도핑 유형을 가지는 도핑 층 및 유전체 충전 층을 포함하며, 상기 도핑 층은 깊은 트렌치의 측벽 표면을 라이닝하고, 상기 유전체 충전 층은 깊은 트렌치의 나머지 공간을 충전한다.
일부 다른 실시예에서, 본 개시 내용은 CMOS 이미지 센서에 관한 것이다. 상기 이미지 센서는 전방 측 및 전방 측에 반대되는 후방 측을 갖는 기판을 포함한다. 포토다이오드는 기판 내에 배열된다. 후방 측 깊은 트렌치 격리(BDTI) 구조물은 기판의 후방 측으로부터 포토다이오드의 반대 측에서의 기판 내의 위치까지 연장된다. BEOL(back-end-of-the-line) 금속 배선 스택은 기판의 전방 측 상에 배열되고 레벨간 유전체 층 내에 배열된 복수의 금속 상호접속 층을 포함한다. 상기 BDTI 구조물은 제1 도핑 유형을 가지는 도핑 층 및 유전체 충전 층을 포함하며, 상기 도핑 층은 깊은 트렌치의 측벽 표면을 라이닝하고, 유전체 충전 층은 깊은 트렌치의 나머지 공간을 충전한다. 복수의 금속 상호접속 층은 레벨간 유전체 층 내에 배열된다.
또 다른 실시예에서, 본 개시 내용은 이미지 센서를 형성하는 방법에 관한 것이다. 상기 방법은 기판의 전방 측으로부터 복수의 픽셀 영역의 포토다이오드에 대응하는 도핑 층을 형성하는 단계를 포함한다. 상기 방법은 복수의 주입 프로세스를 통해 도펀트 종을 기판에 주입함으로써 기판의 전방 측으로부터 도핑된 격리 층을 형성하는 단계를 더 포함하며, 상기 도핑된 격리 층은 인접한 픽셀 영역들 사이에 수직부를 포함한다. 이 방법은 기판 위를 뒤집어서 기판의 후방 측으로부터 에칭하여 인접한 픽셀 영역들 사이에 깊은 트렌치를 형성하고 기판 내로 연장하는 단계를 더 포함하며, 상기 기판의 후방 측은 기판의 전방 측에 반대된다. 상기 방법은 상기 인접한 픽셀 영역들 사이에 배치되는 후방 측 깊은 트렌치 격리(BDTI) 구조물을 형성하고 상기 인접한 픽셀 영역들의 포토다이오드를 격리하도록 깊은 트렌치를 도핑 층 및 유전체 충전 층으로 충전하는 단계를 더 포함한다.
전술한 개시 내용은 당업자들이 본 개시 내용의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 피처를 개략 설명하였다. 당업자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 및/또는 동일한 이점을 성취하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수도 있다는 것을 알 수 있다. 당업자들은 또한 이러한 등가의 구성들이 본 개시 내용의 사상 및 범위로부터 벗어나지 않는다는 것과, 이들이 첨부된 청구범위의 사상 및 범위로부터 벗어나지 않으면서 본 명세서의 다양한 변경, 치환, 및 교체를 행할 수도 있다는 것을 인식해야 한다.
<부 기>
1. CMOS 이미지 센서에 있어서,
전방 측(front-side) 및 상기 전방 측에 반대되는 후방 측(back-side)을 갖는 기판과,
상기 기판 내에 배치되고, 상기 후방 측+으로부터 상기 기판에 진입하는 방사선(radiation)을 전기 신호로 변환하도록 구성되는 포토다이오드를 각각 구비하는 복수의 픽셀 영역과,
인접한 픽셀 영역들 사이의 깊은(deep) 트렌치 내에 배치되고, 상기 기판의 후방 측으로부터 상기 기판 내의 위치까지 연장되는 BDTI(back-side deep trench isolation; ) 구조물
을 포함하며,
상기 BDTI 구조물은 제1 도핑 유형을 갖는 도핑 층 및 유전체 충전(fill) 층을 포함하고, 상기 도핑 층은 상기 깊은 트렌치의 측벽 표면을 라이닝(lining)하고, 상기 유전체 충전 층은 상기 깊은 트렌치의 나머지 공간을 충전하는 것인 CMOS 이미지 센서.
2. 제1항에 있어서,
상기 제1 도핑 유형을 가지며, 서로 직접 접촉하는 측방부(lateral portion) 및 수직부(vertical portion)를 포함하는 도핑된 격리 층 - 상기 측방부는 상기 기판의 전방 측을 따라 연장되며, 상기 수직부는 인접한 픽셀 영역들 사이에서 상기 기판의 전방 측으로부터 상기 기판 내의 위치까지 연장됨 - 을 더 포함하는 CMOS 이미지 센서.
3. 제2항에 있어서,
상기 포토다이오드는 상기 제1 도핑 유형을 갖는 제1 영역 및 상기 제1 도핑 유형과 상이한 제2 도핑 유형을 갖는 제 2 영역을 포함하며,
상기 제1 영역의 반대 측들은 상기 제2 영역 및 상기 도핑된 격리 층과 접촉하는 것인 CMOS 이미지 센서.
4. 제2항에 있어서, 상기 도핑된 격리 층과 상기 BDTI 구조물은 상기 기판 내에서 만나는 것인 CMOS 이미지 센서.
5. 제2항에 있어서, 상기 BDTI 구조물의 바닥부는 상기 도핑된 격리 층의 수직부의 리세싱된 상부 표면 내에 배치되는 것인 CMOS 이미지 센서.
6. 제1항에 있어서, 상기 BDTI 구조물은 상기 도핑 층과 상기 유전체 충전 층 사이에 배치된 하이-k 유전체 라이너를 더 포함하는 것인 CMOS 이미지 센서.
7. 제1항에 있어서, 상기 BDTI 구조물의 상기 도핑 층 및 상기 유전체 충전 층은 상기 깊은 트렌치로부터 상향으로 연장되고, 상기 기판의 후방 측을 따라 측방향으로 배치되는 것인 CMOS 이미지 센서.
8. 제1항에 있어서,
상기 인접한 픽셀 영역들 사이에 상기 기판의 전방 측으로부터 상기 기판 내의 위치까지 배치된 플로팅 확산 웰과,
상기 포토다이오드와 상기 플로팅 확산 웰 사이의 측방향 위치에서 상기 기판의 전방 측에 배치된 트랜스퍼(transfer) 게이트를 더 포함하는 CMOS 이미지 센서.
9. 제1항에 있어서,
상기 인접한 픽셀 영역들 사이에 상기 기판의 전방 측으로부터 상기 기판 내의 위치까지 배치된 STI(shallow trench isolation) 구조물을 더 포함하며,
상기 STI 구조물과 상기 BDTI 구조물은 수직으로 정렬되는 것인 CMOS 이미지 센서.
10. 제9항에 있어서,
상기 기판의 전방 측으로부터 상기 기판 내의 위치까지 연장되는, 상기 제1 도핑 유형을 갖는 도핑된 격리 층을 더 포함하는 CMOS 이미지 센서.
11. 제10항에 있어서, 상기 도핑된 격리 층은 상기 BDTI 구조로부터 상기 STI 구조물을 격리하는 것인 CMOS 이미지 센서.
12. 제9항에 있어서, 상기 BDTI 구조물의 도핑 층은 상기 STI 구조물의 평탄한 상부 표면 상에 놓이는 반면에, 상기 BDTI 구조물의 상기 유전체 충전 층은 상기 STI 구조물의 오목한 리세스까지 더 아래로 연장되는 것인 CMOS 이미지 센서.
13. 제1항에 있어서,
상기 기판의 전방 측 상에 배열되고, 하나 이상의 레벨간 유전체 층 내에 배열된 복수의 금속 상호접속 층을 포함하는 BEOL(back-end-of-the-line) 금속 배선 스택을 더 포함하는 CMOS 이미지 센서.
14. CMOS 이미지 센서에 있어서,
전방 측 및 상기 전방 측에 반대되는 후방 측을 갖는 기판과,
상기 기판 내에 배열된 포토다이오드와,
상기 기판의 후방 측으로부터 상기 포토다이오드의 반대 측에서의 상기 기판 내의 위치까지 연장되는 후방 측 깊은 트렌치 격리(BDTI) 구조물과,
상기 기판의 전방 측 상에 배열되고, 레벨간 유전체 층 내에 배열된 복수의 금속 상호접속 층을 포함하는 BEOL(back-end-of-the-line) 금속 배선 스택
을 포함하며,
상기 BDTI 구조물은 제1 도핑 유형을 갖는 도핑 층 및 유전체 충전 층을 포함하고, 상기 도핑 층은 깊은 트렌치의 측벽 표면을 라이닝하고, 상기 유전체 충전 층은 상기 깊은 트렌치의 나머지 공간을 충전하는 것인 CMOS 이미지 센서.
15. 제14항에 있어서, 상기 BDTI 구조물은 상기 포토다이오드의 측벽과 측 방향으로 인접하는 것인 CMOS 이미지 센서.
16. 제14항에 있어서,
상기 제1 도핑 유형을 가지며, 상기 기판의 전방 측으로부터 연장되고 상기 기판 내의 BDTI 구조물과 만나는 수직부를 포함하는 도핑된 격리 층을 더 포함하는 CMOS 이미지 센서.
17. 제16항에 있어서,
상기 기판의 전방 측으로부터 상기 도핑된 격리 층 내의 위치까지 연장되는 STI(shallow trench isolation) 구조물을 더 포함하며,
상기 STI 구조물과 상기 BDTI 구조물은 수직으로 정렬되는 것인 CMOS 이미지 센서.
18. 제 14 항에있어서, 상기 BDTI 구조물은,
상기 도핑 층과 상기 유전체 충전 층 사이에 배치된 하이-k 유전체 라이너를 더 포함하는 CMOS 이미지 센서.
19. 이미지 센서를 형성하는 방법에 있어서,
기판의 전방 측으로부터 복수의 픽셀 영역의 포토다이오드에 대응하는 도핑 층을 형성하는 단계와,
복수의 주입 프로세스를 통해 상기 기판에 도펀트 종(species)을 주입함으로써 상기 기판의 전방 측으로부터 도핑된 격리 층을 형성하는 단계 - 상기 도핑된 격리 층은 인접한 픽셀 영역들 사이의 수직부를 포함함 - 와,
상기 기판을 회전시키고 상기 기판의 후방 측으로부터 에칭하여 인접한 픽셀 영역들 사이에서 상기 기판 내로 연장되는 깊은 트렌치를 형성하는 단계 - 상기 기판의 상기 후방 측은 상기 기판의 상기 전방 측에 반대됨 - 와,
상기 인접한 픽셀 영역들 사이에 배치되는 BDTI 구조물을 형성하고, 상기 인접한 픽셀 영역들의 포토다이오드들을 격리하기 위하여 상기 깊은 트렌치를 도핑 층 및 유전체 충전 층으로 충전하는 단계
를 포함하는 이미지 센서를 형성하는 방법.
20. 제19항에 있어서, 상기 기판을 뒤집기 전에,
상기 기판의 전방 측 상에 BEOL(back-end-of-the-line) 금속 배선 스택을 형성하는 단계를 포함하며,
상기 BEOL 금속 배선 스택은, 하나 이상의 레벨간 유전체 층 내에 배열된 복수의 금속 상호접속 층을 포함하는 것인 이미지 센서를 형성하는 방법.

Claims (10)

  1. CMOS 이미지 센서에 있어서,
    전방 측(front-side) 및 상기 전방 측에 반대되는 후방 측(back-side)을 갖는 기판과,
    상기 기판 내에 배치되고, 상기 후방 측으로부터 상기 기판에 진입하는 방사선(radiation)을 전기 신호로 변환하도록 구성되는 포토다이오드를 각각 구비하는 복수의 픽셀 영역과,
    인접한 픽셀 영역들 사이의 깊은(deep) 트렌치 내에 배치되고, 상기 기판의 후방 측으로부터 상기 기판 내의 위치까지 연장되는 BDTI(back-side deep trench isolation; ) 구조물
    을 포함하며,
    상기 BDTI 구조물은 제1 도핑 유형을 갖는 도핑 층 및 유전체 충전(fill) 층을 포함하고, 상기 도핑 층은 상기 깊은 트렌치의 측벽 표면을 라이닝(lining)하고, 상기 유전체 충전 층은 상기 깊은 트렌치의 나머지 공간을 충전하는 것인 CMOS 이미지 센서.
  2. 제1항에 있어서,
    상기 제1 도핑 유형을 가지며, 서로 직접 접촉하는 측방부(lateral portion) 및 수직부(vertical portion)를 포함하는 도핑된 격리 층 - 상기 측방부는 상기 기판의 전방 측을 따라 연장되며, 상기 수직부는 인접한 픽셀 영역들 사이에서 상기 기판의 전방 측으로부터 상기 기판 내의 위치까지 연장됨 - 을 더 포함하는 CMOS 이미지 센서.
  3. 제1항에 있어서, 상기 BDTI 구조물은 상기 도핑 층과 상기 유전체 충전 층 사이에 배치된 하이-k 유전체 라이너를 더 포함하는 것인 CMOS 이미지 센서.
  4. 제1항에 있어서, 상기 BDTI 구조물의 상기 도핑 층 및 상기 유전체 충전 층은 상기 깊은 트렌치로부터 상향으로 연장되고, 상기 기판의 후방 측을 따라 측방향으로 배치되는 것인 CMOS 이미지 센서.
  5. 제1항에 있어서,
    상기 인접한 픽셀 영역들 사이에 상기 기판의 전방 측으로부터 상기 기판 내의 위치까지 배치된 플로팅 확산 웰과,
    상기 포토다이오드와 상기 플로팅 확산 웰 사이의 측방향 위치에서 상기 기판의 전방 측에 배열된 트랜스퍼(transfer) 게이트를 더 포함하는 CMOS 이미지 센서.
  6. 제1항에 있어서,
    상기 인접한 픽셀 영역들 사이에 상기 기판의 전방 측으로부터 상기 기판 내의 위치까지 배치된 STI(shallow trench isolation) 구조물을 더 포함하며,
    상기 STI 구조물과 상기 BDTI 구조물은 수직으로 정렬되는 것인 CMOS 이미지 센서.
  7. 제6항에 있어서,
    상기 기판의 전방 측으로부터 상기 기판 내의 위치까지 연장되는, 상기 제1 도핑 유형을 갖는 도핑된 격리 층을 더 포함하는 CMOS 이미지 센서.
  8. 제1항에 있어서,
    상기 기판의 전방 측 상에 배열되고, 하나 이상의 레벨간 유전체 층 내에 배열된 복수의 금속 상호접속 층을 포함하는 BEOL(back-end-of-the-line) 금속 배선(metallization) 스택을 더 포함하는 CMOS 이미지 센서.
  9. CMOS 이미지 센서에 있어서,
    전방 측 및 상기 전방 측에 반대되는 후방 측을 갖는 기판과,
    상기 기판 내에 배열된 포토다이오드와,
    상기 기판의 후방 측으로부터 상기 포토다이오드의 반대 측에서의 상기 기판 내의 위치까지 연장되는 후방 측 깊은 트렌치 격리(BDTI) 구조물과,
    상기 기판의 전방 측 상에 배열되고, 레벨간 유전체 층 내에 배열된 복수의 금속 상호접속 층을 포함하는 BEOL(back-end-of-the-line) 금속 배선 스택
    을 포함하며,
    상기 BDTI 구조물은 제1 도핑 유형을 갖는 도핑 층 및 유전체 충전 층을 포함하고, 상기 도핑 층은 깊은 트렌치의 측벽 표면을 라이닝하고, 상기 유전체 충전 층은 상기 깊은 트렌치의 나머지 공간을 충전하는 것인 CMOS 이미지 센서.
  10. 이미지 센서를 형성하는 방법에 있어서,
    기판의 전방 측으로부터 복수의 픽셀 영역의 포토다이오드에 대응하는 도핑 층을 형성하는 단계와,
    복수의 주입 프로세스를 통해 상기 기판에 도펀트 종(species)을 주입함으로써 상기 기판의 전방 측으로부터 도핑된 격리 층을 형성하는 단계 - 상기 도핑된 격리 층은 인접한 픽셀 영역들 사이의 수직부를 포함함 - 와,
    상기 기판을 회전시키고 상기 기판의 후방 측으로부터 에칭하여 인접한 픽셀 영역들 사이에서 상기 기판 내로 연장되는 깊은 트렌치를 형성하는 단계 - 상기 기판의 상기 후방 측은 상기 기판의 상기 전방 측에 반대됨 - 와,
    상기 인접한 픽셀 영역들 사이에 배치되는 BDTI 구조물을 형성하고, 상기 인접한 픽셀 영역들의 포토다이오드들을 격리하기 위하여 상기 깊은 트렌치를 도핑 층 및 유전체 충전 층으로 충전하는 단계
    를 포함하는 이미지 센서를 형성하는 방법.
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