JP6913840B1 - 測距イメージセンサ及びその製造方法 - Google Patents

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Abstract

測距イメージセンサは、半導体層と、電極層と、を備える。半導体層及び電極層は、複数の画素を構成している。複数の画素のそれぞれは、半導体層において、アバランシェ増倍領域と、電荷振分領域と、第１電荷転送領域と、第２電荷転送領域と、を有する。複数の画素のそれぞれは、電極層において、フォトゲート電極と、第１転送ゲート電極と、第２転送ゲート電極と、有する。アバランシェ増倍領域は、複数の画素に渡って繋がっているか、又は、複数の画素のそれぞれを互いに分離するように半導体層に形成されたトレンチに至っている。

Description

本開示は、測距イメージセンサ及びその製造方法に関する。
間接ＴＯＦ（Time of Flight）方式を利用して対象物の距離画像を取得する測距イメージセンサとして、光感応領域が設けられた半導体層と、半導体層上に画素ごとに設けられたフォトゲート電極及び転送ゲート電極と、を備えるものが知られている（例えば特許文献１，２参照）。このような測距イメージセンサによれば、光の入射によって光感応領域で発生した電荷を高速で転送することができる。
特開２０１１−１３３４６４号公報 特開２０１３−２０６９０３号公報
上述したような測距イメージセンサにおいては、例えば測距可能距離の長距離化のために、受光感度の向上が求められる場合がある。
本開示は、複数の画素において均一に受光感度の向上を図ることができる測距イメージセンサ及びその製造方法を提供することを目的とする。
本開示の一側面の測距イメージセンサは、第１側の第１表面、及び、第１側とは反対側である第２側の第２表面を有し、前記第１表面に沿って配置された複数の画素を構成する半導体層と、第１表面に設けられ、複数の画素を構成する電極層と、を備え、複数の画素のそれぞれは、半導体層に形成された第１導電型の第１増倍領域、及び、半導体層において第１増倍領域の第１側に形成された第２導電型の第２増倍領域を含むアバランシェ増倍領域と、半導体層において第２増倍領域の第１側に形成され、第２増倍領域と接続された第２導電型の電荷振分領域と、半導体層において第２増倍領域の第１側に形成され、電荷振分領域と接続された第２導電型の第１電荷転送領域と、半導体層において第２増倍領域の第１側に形成され、電荷振分領域と接続された第２導電型の第２電荷転送領域と、電極層において電荷振分領域の第１側に形成されたフォトゲート電極と、フォトゲート電極に対して第１電荷転送領域側に位置するように、電極層において電荷振分領域の第１側に形成された第１転送ゲート電極と、フォトゲート電極に対して第２電荷転送領域側に位置するように、電極層において電荷振分領域の第１側に形成された第２転送ゲート電極と、有し、アバランシェ増倍領域は、複数の画素に渡って繋がっているか、又は、複数の画素のそれぞれを互いに分離するように半導体層に形成されたトレンチに至っている。
この測距イメージセンサでは、半導体層に形成されたアバランシェ増倍領域が、複数の画素に渡って繋がっているか、又は、複数の画素のそれぞれを互いに分離するように半導体層に形成されたトレンチに至っている。これにより、複数の画素間での受光感度のばらつき及び１つの画素内での場所による受光感度のばらつきが抑制された状態で、複数の画素のそれぞれにおいて高感度化が実現される。よって、この測距イメージセンサによれば、複数の画素において均一に受光感度の向上を図ることができる。
本開示の一側面の測距イメージセンサでは、トレンチは、第１表面に形成されており、トレンチの底面は、アバランシェ増倍領域に対して第２側に位置していてもよい。これにより、隣り合う画素間でのクロストークの発生を抑制することができる。
本開示の一側面の測距イメージセンサでは、トレンチは、第１表面に形成されており、トレンチの底面は、アバランシェ増倍領域内に位置していてもよい。これにより、トレンチを形成する時間の短縮化を実現しつつ、隣り合う画素間でのクロストークの発生を十分に抑制することができる。
本開示の一側面の測距イメージセンサでは、複数の画素のそれぞれは、半導体層において第２増倍領域の第１側に形成され、第１電荷転送領域及び第２電荷転送領域の少なくとも一方と電気的に接続された読出し回路を構成する第１導電型のウェル領域と、半導体層において第２増倍領域とウェル領域との間に形成された第２導電型のバリア領域と、を更に有してもよい。これにより、アバランシェ増倍領域に高電圧が印加されることで、アバランシェ増倍領域に形成された空乏層が第１導電型のウェル領域に向かって広がったとしても、第２導電型のバリア領域によって、空乏層が第１導電型のウェル領域に至ることが抑制される。つまり、空乏層がウェル領域に至ることに起因してアバランシェ増倍領域とウェル領域との間において電流が流れるのを抑制することができる。
本開示の一側面の測距イメージセンサでは、バリア領域は、半導体層の厚さ方向から見た場合にウェル領域を含んでいてもよい。これにより、空乏層がウェル領域に至ることに起因してアバランシェ増倍領域とウェル領域との間において電流が流れるのを抑制することができる。
本開示の一側面の測距イメージセンサでは、複数の画素のそれぞれは、半導体層においてバリア領域の第１側に形成され、バリア領域と接続された第２導電型のシンク領域を更に有してもよい。これにより、第２導電型のバリア領域の周辺に集まった電荷が第２導電型のシンク領域に引き込まれるため、バリア領域の周辺に集まった電荷が寄生電荷としてノイズとなるのを抑制することができる。
本開示の一側面の測距イメージセンサでは、シンク領域は、第２電荷転送領域と接続されていてもよい。これにより、第２電荷転送領域を不要電荷排出領域として用いた場合に、シンク領域に引き込まれた電荷を第２電荷転送領域に排出することができる。
本開示の一側面の測距イメージセンサは、電極層を覆うように第１表面に設けられ、複数の画素のそれぞれと電気的に接続された配線層を更に備えてもよい。これにより、複数の画素のそれぞれに対する電気信号の入出力を、配線層を介して実施することがきる。
本開示の一側面の測距イメージセンサの製造方法は、上記測距イメージセンサの製造方法であって、アバランシェ増倍領域、電荷振分領域、第１電荷転送領域及び第２電荷転送領域を半導体基板に形成することで、半導体層を形成する第１工程と、第１工程の後に、フォトゲート電極、第１転送ゲート電極及び第２転送ゲート電極を半導体層の第１表面に形成することで、電極層を形成する第２工程と、を備え、第１工程においては、複数の画素に渡って繋がるように半導体基板にアバランシェ増倍領域を形成する。
この測距イメージセンサの製造方法では、複数の画素に渡って繋がるように半導体基板にアバランシェ増倍領域が形成される。これにより、製造された測距イメージセンサにおいては、複数の画素間での受光感度のばらつき及び１つの画素内での場所による受光感度のばらつきが抑制された状態で、複数の画素のそれぞれにおいて高感度化が実現される。よって、この測距イメージセンサの製造方法によれば、複数の画素において均一に受光感度の向上を図られた測距イメージセンサを得ることができる。
本開示の一側面の測距イメージセンサの製造方法は、第１工程においては、少なくともアバランシェ増倍領域を半導体基板に形成した後に、第１表面にトレンチを形成してもよい。これにより、アバランシェ増倍領域がトレンチに至っている構成を容易に且つ確実に得ることができる。
本開示の一側面の測距イメージセンサの製造方法は、第２工程の後に、電極層を覆うように第１表面に配線層を形成し、配線層を複数の画素のそれぞれと電気的に接続する第５工程を更に備えてもよい。これにより、製造された測距イメージセンサにおいて、複数の画素のそれぞれに対する電気信号の入出力を、配線層を介して実施することがきる。
本開示によれば、複数の画素において均一に受光感度の向上を図ることができる測距イメージセンサ及びその製造方法を提供することが可能となる。
図１は、第１実施形態の測距イメージセンサを備える光検出装置の構成図である。 図２は、第１実施形態の測距イメージセンサの画素部の平面図である。 図３は、図２に示されるIII−III線に沿っての断面図である。 図４は、図２に示されるIV−IV線に沿っての断面図である。 図５は、第１実施形態の測距イメージセンサの製造方法を説明するための断面図である。 図６は、第１実施形態の測距イメージセンサの製造方法を説明するための断面図である。 図７は、第２実施形態の測距イメージセンサの一部分の平面図である。 図８は、図７に示されるVIII−VIII線に沿っての断面図である。 図９は、第３実施形態の測距イメージセンサの一部分の平面図である。 図１０は、図９に示されるX−X線に沿っての断面図である。 図１１は、第４実施形態の測距イメージセンサの一部分の平面図である。 図１２は、図１１に示されるXII−XII線に沿っての断面図である。 図１３は、図１１に示されるXIII−XIII線に沿っての断面図である。 図１４は、第５実施形態の測距イメージセンサの一部分の平面図である。 図１５は、図１４に示されるXV−XV線に沿っての断面図である。 図１６は、変形例の測距イメージセンサの断面図である。 図１７は、変形例の測距イメージセンサの断面図である。 図１８は、変形例の測距イメージセンサの断面図である。 図１９は、変形例の測距イメージセンサの断面図である。 図２０は、変形例の測距イメージセンサの断面図である。 図２１は、変形例の測距イメージセンサの断面図である。 図２２は、変形例の測距イメージセンサの断面図である。
以下、本開示の実施形態について、図面を参照して詳細に説明する。なお、各図において同一又は相当部分には同一符号を付し、重複する説明を省略する。
［第１実施形態］
［光検出装置の構成］
図１に示されるように、光検出装置１は、光源２と、測距イメージセンサ１０Ａと、信号処理部３と、制御部４と、表示部５と、を備えている。光検出装置１は、間接ＴＯＦ方式を利用して対象物ＯＪの距離画像（対象物ＯＪまでの距離ｄに関する情報を含む画像）を取得する装置である。
光源２は、パルス光Ｌを出射する。光源２は、例えば赤外ＬＥＤ等によって構成されている。パルス光Ｌは、例えば近赤外光であり、パルス光Ｌの周波数は、例えば１０ｋＨｚ以上である。測距イメージセンサ１０Ａは、光源２から出射されて対象物ＯＪで反射されたパルス光Ｌを検出する。測距イメージセンサ１０Ａは、画素部１１及びＣＭＯＳ読出し回路部１２が半導体基板（例えばシリコン基板）にモノリシックに形成されることで、構成されている。測距イメージセンサ１０Ａは、信号処理部３に実装されている。
信号処理部３は、測距イメージセンサ１０Ａの画素部１１及びＣＭＯＳ読出し回路部１２を制御する。信号処理部３は、測距イメージセンサ１０Ａから出力された信号に所定の処理を施して検出信号を生成する。制御部４は、光源２及び信号処理部３を制御する。制御部４は、信号処理部３から出力された検出信号に基づいて対象物ＯＪの距離画像を生成する。表示部５は、制御部４によって生成された対象物ＯＪの距離画像を表示する。
［測距イメージセンサの構成］
図２、図３及び図４に示されるように、測距イメージセンサ１０Ａは、画素部１１において、半導体層２０と、電極層４０と、を備えている。半導体層２０は、第１表面２０ａ及び第２表面２０ｂを有している。第１表面２０ａは、半導体層２０の厚さ方向における一方の側の表面である。第２表面２０ｂは、半導体層２０の厚さ方向における他方の側の表面である。電極層４０は、半導体層２０の第１表面２０ａに設けられている。半導体層２０及び電極層４０は、第１表面２０ａに沿って配置された複数の画素１１ａを構成している。測距イメージセンサ１０Ａでは、複数の画素１１ａは、第１表面２０ａに沿って２次元に配列されている。以下、半導体層２０の厚さ方向をＺ方向といい、Ｚ方向に垂直な一方向をＸ方向といい、Ｚ方向及びＸ方向の両方向に垂直な方向をＹ方向という。また、Ｚ方向における一方の側を第１側といい、Ｚ方向における他方の側（第１側とは反対側）を第２側という。なお、図２では、後述する配線層６０の図示が省略されている。
各画素１１ａは、半導体層２０において、半導体領域２１と、アバランシェ増倍領域２２と、電荷振分領域２３と、１対の第１電荷転送領域２４，２５と、１対の第２電荷転送領域２６，２７と、複数の電荷阻止領域２８と、ウェル領域３１と、ＬＯＣＯＳ（Local Oxidation of Silicon）領域３３と、バリア領域３４と、１対のシンク領域３５と、を有している。各領域２１〜２８，３１〜３５は、半導体基板（例えばシリコン基板）に対して各種処理（例えば、エッチング、成膜、不純物注入等）を実施することで形成されている。
半導体領域２１は、ｐ型（第１導電型）の領域であって、半導体層２０において第２表面２０ｂに沿って設けられている。半導体領域２１は、光吸収領域（光電変換領域）として機能する。一例として、半導体領域２１は、１×１０１５ｃｍ−３以下のキャリア濃度を有するｐ型の領域であり、半導体領域２１の厚さは、１０μｍ程度である。なお、アバランシェ増倍領域２２等も光吸収領域（光電変換領域）として機能する。
アバランシェ増倍領域２２は、第１増倍領域２２ａ及び第２増倍領域２２ｂを含んでいる。第１増倍領域２２ａは、ｐ型の領域であって、半導体層２０において半導体領域２１の第１側に形成されている。一例として、第１増倍領域２２ａは、１×１０１６ｃｍ−３以上のキャリア濃度を有するｐ型の領域であり、第１増倍領域２２ａの厚さは、１μｍ程度である。第２増倍領域２２ｂは、ｎ型（第２導電型）の領域であって、半導体層２０において第１増倍領域２２ａの第１側に形成されている。一例として、第２増倍領域２２ｂは、１×１０１６ｃｍ−３以上のキャリア濃度を有するｎ型の領域であり、第２増倍領域２２ｂの厚さは、１μｍ程度である。第１増倍領域２２ａ及び第２増倍領域２２ｂは、ｐｎ接合を形成している。
電荷振分領域２３は、ｎ型の領域であって、半導体層２０において第２増倍領域２２ｂの第１側に形成されている。一例として、電荷振分領域２３は、５×１０１５〜１×１０１６ｃｍ−３のキャリア濃度を有するｎ型の領域であり、電荷振分領域２３の厚さは、１μｍ程度である。
各第１電荷転送領域２４，２５は、ｎ型の領域であって、半導体層２０において第２増倍領域２２ｂの第１側に形成されている。各第１電荷転送領域２４，２５は、電荷振分領域２３と接続されている。１対の第１電荷転送領域２４，２５は、電荷振分領域２３のうちの第１側の部分を挟んで、Ｘ方向において向かい合っている。一例として、各第１電荷転送領域２４，２５は、１×１０１８ｃｍ−３以上のキャリア濃度を有するｎ型の領域であり、各第１電荷転送領域２４，２５の厚さは、０．２μｍ程度である。なお、電荷振分領域２３のうちの第２側の部分は、各第１電荷転送領域２４，２５と第２増倍領域２２ｂとの間に入り込んでいる。本実施形態では、各第１電荷転送領域２４，２５は、電荷蓄積領域として機能する。
各第２電荷転送領域２６，２７は、ｎ型の領域であって、半導体層２０において第２増倍領域２２ｂの第１側に形成されている。各第２電荷転送領域２６，２７は、電荷振分領域２３と接続されている。１対の第２電荷転送領域２６，２７は、電荷振分領域２３のうちの第１側の部分を挟んで、Ｙ方向において向かい合っている。一例として、各第２電荷転送領域２６，２７は、１×１０１８ｃｍ−３以上のキャリア濃度を有するｎ型の領域であり、各第２電荷転送領域２６，２７の厚さは、０．２μｍ程度である。なお、電荷振分領域２３のうちの第２側の部分は、各第２電荷転送領域２６，２７と第２増倍領域２２ｂとの間に入り込んでいる。本実施形態では、各第２電荷転送領域２６，２７は、電荷排出領域として機能する。
各電荷阻止領域２８は、ｐ型の領域であって、半導体層２０において各第１電荷転送領域２４，２５と電荷振分領域２３（電荷振分領域２３のうちの第２側の部分）との間に形成されている。一例として、各電荷阻止領域２８は、１×１０１７〜１×１０１８ｃｍ−３のキャリア濃度を有するｐ型の領域であり、各電荷阻止領域２８の厚さは、０．２μｍ程度である。
ウェル領域３１は、ｐ型の領域であって、半導体層２０において第２増倍領域２２ｂの第１側に形成されている。ウェル領域３１は、Ｚ方向から見た場合に電荷振分領域２３を包囲している。ＬＯＣＯＳ領域３３は、半導体層２０においてウェル領域３１の第１側に形成されている。ＬＯＣＯＳ領域３３は、ウェル領域３１と接続されている。ウェル領域３１は、ＬＯＣＯＳ領域３３と共に複数の読出し回路（例えば、ソースフォロワアンプ、リセットトランジスタ等）を構成している。各読出し回路は、各第１電荷転送領域２４，２５と電気的に接続されている。一例として、ウェル領域３１は、１×１０１６〜５×１０１７ｃｍ−３のキャリア濃度を有するｐ型の領域であり、ウェル領域３１の厚さは、１μｍ程度である。なお、画素部と読出し回路部とを電気的に分離するための構造として、ＬＯＣＯＳ領域３３に代えて、ＳＴＩ（Shallow Trench Isolation）を用いてもよいし、或いは、単にウェル領域３１のみを用いてもよい。
バリア領域３４は、ｎ型の領域であって、半導体層２０において第２増倍領域２２ｂとウェル領域３１との間に形成されている。バリア領域３４は、Ｚ方向から見た場合にウェル領域３１を含んでいる。つまり、ウェル領域３１は、Ｚ方向から見た場合にバリア領域３４内に位置している。バリア領域３４は、電荷振分領域２３を包囲している。バリア領域３４のｎ型不純物の濃度は、第２増倍領域２２ｂのｎ型不純物の濃度よりも高い。一例として、バリア領域３４は、第２増倍領域２２ｂのキャリア濃度から第２増倍領域２２ｂのキャリア濃度の倍程度までのキャリア濃度を有するｎ型の領域であり、バリア領域３４の厚さは、１μｍ程度である。
各シンク領域３５は、ｎ型の領域であって、半導体層２０においてバリア領域３４の第１側に形成されている。各シンク領域３５における第２側の端部は、バリア領域３４と接続されている。各シンク領域３５における第１側の端部は、各第２電荷転送領域２６，２７と接続されている。各第２電荷転送領域２６，２７のｎ型不純物の濃度は、各シンク領域３５のｎ型不純物の濃度よりも高く、各シンク領域３５のｎ型不純物の濃度は、バリア領域３４のｎ型不純物の濃度及びウェル領域３１のｐ型不純物の濃度よりも高い。一例として、各シンク領域３５は、ウェル領域３１のキャリア濃度以上のキャリア濃度を有するｎ型の領域であり、各シンク領域３５の厚さは、各第２電荷転送領域２６，２７とバリア領域３４との間の距離に依存する。
各画素１１ａは、電極層４０において、フォトゲート電極４１と、１対の第１転送ゲート電極４２，４３と、１対の第２転送ゲート電極４４，４５と、有している。各ゲート電極４１〜４５は、絶縁膜４６を介して半導体層２０の第１表面２０ａに形成されている。絶縁膜４６は、例えば、シリコン窒化膜、シリコン酸化膜等である。
フォトゲート電極４１は、電極層４０において電荷振分領域２３の第１側に形成されている。フォトゲート電極４１は、導電性及び光透過性を有する材料（例えばポリシリコン）によって形成されている。一例として、フォトゲート電極４１は、Ｚ方向から見た場合に、Ｘ方向において向かい合う２辺、及びＹ方向において向かい合う２辺を有する矩形状を呈している。
第１転送ゲート電極４２は、フォトゲート電極４１に対して第１電荷転送領域２４側に位置するように、電極層４０において電荷振分領域２３の第１側に形成されている。第１転送ゲート電極４３は、フォトゲート電極４１に対して第１電荷転送領域２５側に位置するように、電極層４０において電荷振分領域２３の第１側に形成されている。各第１転送ゲート電極４２，４３は、導電性及び光透過性を有する材料（例えばポリシリコン）によって形成されている。一例として、各第１転送ゲート電極４２，４３は、Ｚ方向から見た場合に、Ｘ方向において向かい合う２辺、及びＹ方向において向かい合う２辺を有する矩形状を呈している。
第２転送ゲート電極４４は、フォトゲート電極４１に対して第２電荷転送領域２６側に位置するように、電極層４０において電荷振分領域２３の第１側に形成されている。第２転送ゲート電極４５は、フォトゲート電極４１に対して第２電荷転送領域２７側に位置するように、電極層４０において電荷振分領域２３の第１側に形成されている。各第２転送ゲート電極４４，４５は、導電性及び光透過性を有する材料（例えばポリシリコン）によって形成されている。一例として、各第２転送ゲート電極４４，４５は、Ｚ方向から見た場合に、Ｘ方向において向かい合う２辺、及びＹ方向において向かい合う２辺を有する矩形状を呈している。
測距イメージセンサ１０Ａは、画素部１１において、対向電極５０と、配線層６０と、を更に備えている。対向電極５０は、半導体層２０の第２表面２０ｂに設けられている。対向電極５０は、Ｚ方向から見た場合に複数の画素１１ａを含んでいる。対向電極５０は、Ｚ方向において電極層４０と向かい合っている。対向電極５０は、例えば金属材料によって形成されている。配線層６０は、電極層４０を覆うように半導体層２０の第１表面２０ａに設けられている。配線層６０は、各画素１１ａ及びＣＭＯＳ読出し回路部１２（図１参照）と電気的に接続されている。配線層６０のうち各画素１１ａのフォトゲート電極４１と向かい合う部分には、光入射開口６０ａが形成されている。
半導体層２０には、各画素１１ａを互いに分離するようにトレンチ２９が形成されている。トレンチ２９は、半導体層２０の第１表面２０ａに形成されている。トレンチ２９の底面２９ａは、アバランシェ増倍領域２２に対して第２側に位置している。つまり、トレンチ２９は、アバランシェ増倍領域２２を完全に分離している。トレンチ２９内には、シリコン酸化物等の絶縁材料４７が配置されている。なお、絶縁材料４７の代わりに、タングステン等の金属材料、ポリシリコン等がトレンチ２９内に配置されていてもよい。
各画素１１ａにおいて、アバランシェ増倍領域２２は、トレンチ２９に至っている。アバランシェ増倍領域２２は、アバランシェ増倍を引き起こす領域である。つまり、各画素１１ａでは、所定値の逆方向バイアスが印加された場合に３×１０５〜４×１０５Ｖ／ｃｍの電界強度を発生し得るアバランシェ増倍領域２２が、トレンチ２９によって包囲された領域全体に広がっている。
以上のように構成された測距イメージセンサ１０Ａの動作の一例は、次のとおりである。測距イメージセンサ１０Ａの各画素１１ａにおいては、フォトゲート電極４１の電位を基準として負の電圧（例えば−５０Ｖ）が対向電極５０に印加されて（つまり、アバランシェ増倍領域２２に形成されたｐｎ接合に逆方向バイアスが印加されて）、アバランシェ増倍領域２２に３×１０５〜４×１０５Ｖ／ｃｍの電界強度が発生する。この状態で、光入射開口６０ａ及びフォトゲート電極４１を介して半導体層２０にパルス光Ｌが入射すると、パルス光Ｌの吸収によって発生した電子が、アバランシェ増倍領域２２で増倍されて電荷振分領域２３に高速で移動する。
対象物ＯＪ（図１参照）の距離画像の生成に際し、各画素１１ａでは、まず、１対の第２転送ゲート電極４４，４５にリセット電圧が印加される。リセット電圧は、フォトゲート電極４１の電位を基準として正の電圧である。これにより、電荷振分領域２３に移動した電子が１対の第２電荷転送領域２６，２７から排出される。
続いて、１対の第１転送ゲート電極４２，４３にパルス電圧信号が印加される。一例として、第１転送ゲート電極４２に印加されるパルス電圧信号は、フォトゲート電極４１の電位を基準として正の電圧及び負の電圧が交互に繰り返される電圧信号であって、光源２（図１参照）から出射されるパルス光Ｌの強度信号と周期、パルス幅及び位相が同一の電圧信号である。一方、第１転送ゲート電極４３に印加されるパルス電圧信号は、位相が１８０°ずれている点を除き、第１転送ゲート電極４２に印加されるパルス電圧信号と同一の電圧信号である。
これにより、電荷振分領域２３に移動した電子が１対の第１電荷転送領域２４，２５に交互に高速で転送される。所定期間の転送によって各第１電荷転送領域２４，２５に蓄積された電子は、ウェル領域３１等によって構成された読出し回路、及び配線層６０を介して、信号としてＣＭＯＳ読出し回路部１２（図１参照）に転送される。
図１に示されるように、パルス光Ｌが光源２から出射されて、対象物ＯＪで反射されたパルス光Ｌが測距イメージセンサ１０Ａで検出されると、測距イメージセンサ１０Ａで検出されるパルス光Ｌの強度信号の位相は、光源２から出射されるパルス光Ｌの強度信号の位相に対して、対象物ＯＪまでの距離ｄに応じてずれることになる。したがって、各第１電荷転送領域２４，２５に蓄積された電子に基づく信号を画素１１ａごとに取得することで、対象物ＯＪの距離画像を生成することができる。
［測距イメージセンサの製造方法］
図５の（ａ）に示されるように、ｐ型の半導体基板２０ｓが用意され、アバランシェ増倍領域２２及び電荷振分領域２３が半導体基板２０ｓに形成される。このとき、複数の画素１１ａ（図５の（ｂ）参照）に渡って繋がるようにアバランシェ増倍領域２２が半導体基板２０ｓに形成される。続いて、図５の（ｂ）に示されるように、半導体層２０の第１表面２０ａにトレンチ２９が形成される。続いて、図６の（ａ）に示されるように、１対の第１電荷転送領域２４，２５、１対の第２電荷転送領域２６，２７、複数の電荷阻止領域２８、ウェル領域３１、ＬＯＣＯＳ領域３３、バリア領域３４及び１対のシンク領域３５を各画素１１ａが有するように、各領域２４〜２８，３１〜３５が半導体基板２０ｓに形成される。以上により、トレンチ２９が形成された半導体層２０が形成される（第１工程）。なお、半導体領域２１は、半導体基板２０ｓが有していた領域である。
続いて、図６の（ｂ）に示されるように、フォトゲート電極４１、１対の第１転送ゲート電極４２，４３及び１対の第２転送ゲート電極４４，４５を各画素１１ａが有するように、各ゲート電極４１〜４５が半導体層２０の第１表面２０ａに形成される。これにより、電極層４０が形成される（第２工程）。続いて、図３に示されるように、電極層４０を覆うように半導体層２０の第１表面２０ａに配線層６０が形成され、配線層６０が各画素１１ａと電気的に接続される（第３工程）。続いて、対向電極５０が半導体層２０の第２表面２０ｂに形成される。以上の半導体基板２０ｓへの画素部１１の形成と並行して、半導体基板２０ｓへのＣＭＯＳ読出し回路部１２の形成が実施される。以上により、測距イメージセンサ１０Ａが製造される。なお、トレンチ２９の形成は、各領域２４〜２８，３１〜３５が半導体基板２０ｓに形成された後、各ゲート電極４１〜４５が半導体層２０の第１表面２０ａに形成される前に、実施されてもよい。
［作用及び効果］
測距イメージセンサ１０Ａでは、半導体層２０に形成されたアバランシェ増倍領域２２が、各画素１１ａを互いに分離するように半導体層２０に形成されたトレンチ２９に至っている。これにより、複数の画素１１ａ間での受光感度のばらつき及び１つの画素１１ａ内での場所による受光感度のばらつきが抑制された状態で、各画素１１ａにおいて高感度化が実現される。よって、測距イメージセンサ１０Ａによれば、複数の画素１１ａにおいて均一に受光感度の向上を図ることができる。
測距イメージセンサ１０Ａでは、トレンチ２９の底面２９ａが、アバランシェ増倍領域２２に対して第２側に位置している。これにより、隣り合う画素１１ａ間でのクロストークの発生を抑制することができる。
測距イメージセンサ１０Ａでは、ｎ型の第２増倍領域２２ｂと、読出し回路を構成するｐ型のウェル領域３１との間に、ｎ型のバリア領域３４が形成されている。これにより、アバランシェ増倍領域２２に高電圧が印加されることで、アバランシェ増倍領域２２に形成された空乏層がｐ型のウェル領域３１に向かって広がったとしても、ｎ型のバリア領域３４によって、空乏層がｐ型のウェル領域３１に至ることが抑制される。つまり、空乏層がウェル領域３１に至ることに起因してアバランシェ増倍領域２２とウェル領域３１との間において電流が流れるのを抑制することができる。
測距イメージセンサ１０Ａでは、バリア領域３４が、Ｚ方向から見た場合にウェル領域３１を含んでいる。これにより、空乏層がウェル領域３１に至ることに起因してアバランシェ増倍領域２２とウェル領域３１との間において電流が流れるのを抑制することができる。
測距イメージセンサ１０Ａでは、バリア領域３４の第１側に、バリア領域３４と接続されたｎ型のシンク領域３５が形成されている。これにより、ｎ型のバリア領域３４の周辺に集まった電子がｎ型のシンク領域３５に引き込まれるため、バリア領域３４の周辺に集まった電子が寄生電子としてノイズとなるのを抑制することができる。なお、第１電荷転送領域２４と各シンク領域３５との間の領域、及び第１電荷転送領域２５と各シンク領域３５との間の領域において不純物濃度を調整することで、寄生電子が各第１電荷転送領域２４，２５よりもシンク領域３５に引き込まれ易くなるポテンシャル状態を形成することができる。
測距イメージセンサ１０Ａでは、シンク領域３５が各第２電荷転送領域２６，２７と接続されている。これにより、シンク領域３５に引き込まれた寄生電子を、不要電荷排出領域として機能する各第２電荷転送領域２６，２７に排出することができる。
測距イメージセンサ１０Ａは、電極層４０を覆うように半導体層２０の第１表面２０ａに配線層６０が設けられており、配線層６０が各画素１１ａと電気的に接続されている。これにより、各画素１１ａに対する電気信号の入出力を、配線層６０を介して実施することができる。
測距イメージセンサ１０Ａの製造方法では、複数の画素１１ａに渡って繋がるように半導体基板２０ｓにアバランシェ増倍領域２２が形成される。これにより、製造された測距イメージセンサ１０Ａにおいては、複数の画素１１ａ間での受光感度のばらつき及び１つの画素１１ａ内での場所による受光感度のばらつきが抑制された状態で、各画素１１ａにおいて高感度化が実現される。よって、測距イメージセンサ１０Ａの製造方法によれば、複数の画素１１ａにおいて均一に受光感度の向上を図られた測距イメージセンサ１０Ａを得ることができる。
測距イメージセンサ１０Ａの製造方法では、アバランシェ増倍領域２２の形成の後に、半導体層２０の第１表面２０ａにトレンチ２９が形成される。これにより、アバランシェ増倍領域２２がトレンチ２９に至っている構成を容易に且つ確実に得ることができる。
測距イメージセンサ１０Ａの製造方法では、各ゲート電極４１〜４５の形成の後に、電極層４０を覆うように半導体層２０の第１表面２０ａに配線層６０が形成され、配線層６０が各画素１１ａと電気的に接続される。これにより、製造された測距イメージセンサ１０Ａにおいて、各画素１１ａに対する電気信号の入出力を、配線層６０を介して実施することがきる。
［第２実施形態］
図７及び図８に示されるように、測距イメージセンサ１０Ｂは、Ｘ方向における電荷振分領域２３の両側に第２電荷転送領域２６ａ，２６ｂ，２７ａ，２７ｂが配置されている点、及びＸ方向におけるフォトゲート電極４１の両側に複数の第２転送ゲート電極４４ａ，４４ｂ，４５ａ，４５ｂが配置されている点で、上述した測距イメージセンサ１０Ａと主に相違している。
測距イメージセンサ１０Ｂの各画素１１ａにおいて、１対の第２電荷転送領域２６ａ，２６ｂは、Ｘ方向における電荷振分領域２３の一方の側であって、Ｙ方向における第１電荷転送領域２４の両側に配置されている。１対の第２電荷転送領域２７ａ，２７ｂは、Ｘ方向における電荷振分領域２３の他方の側であって、Ｙ方向における第１電荷転送領域２５の両側に配置されている。第２転送ゲート電極４４ａは、Ｚ方向から見た場合にフォトゲート電極４１と第２電荷転送領域２６ａとの間に配置されている。第２転送ゲート電極４４ｂは、Ｚ方向から見た場合にフォトゲート電極４１と第２電荷転送領域２６ｂとの間に配置されている。第２転送ゲート電極４５ａは、Ｚ方向から見た場合にフォトゲート電極４１と第２電荷転送領域２７ａとの間に配置されている。第２転送ゲート電極４５ｂは、Ｚ方向から見た場合にフォトゲート電極４１と第２電荷転送領域２７ｂとの間に配置されている。
測距イメージセンサ１０Ｂにおいても、上述した測距イメージセンサ１０Ａと同様に、半導体層２０に形成されたアバランシェ増倍領域２２が、各画素１１ａを互いに分離するように半導体層２０に形成されたトレンチ２９に至っている。これにより、複数の画素１１ａ間での受光感度のばらつき及び１つの画素１１ａ内での場所による受光感度のばらつきが抑制された状態で、各画素１１ａにおいて高感度化が実現される。よって、測距イメージセンサ１０Ｂによれば、複数の画素１１ａにおいて均一に受光感度の向上を図ることができる。
［第３実施形態］
図９及び図１０に示されるように、測距イメージセンサ１０Ｃは、第１電荷転送領域２４が電荷振分領域２３の中央部に配置されている点、第２電荷転送領域２６が環状に形成されている点、及び各電極４１，４２，４４が環状に形成されている点で、上述した測距イメージセンサ１０Ａと主に相違している。
測距イメージセンサ１０Ｃの各画素１１ａにおいて、第１電荷転送領域２４は、Ｚ方向から見た場合に電荷振分領域２３の中央部に配置されている。第２電荷転送領域２６は、Ｚ方向から見た場合に、例えば矩形環状を呈しており、電荷振分領域２３の外縁に沿って配置されている。フォトゲート電極４１は、Ｚ方向から見た場合に、例えば矩形環状を呈しており、第１電荷転送領域２４の外側且つ第２電荷転送領域２６の内側に配置されている。第１転送ゲート電極４２は、Ｚ方向から見た場合に、例えば矩形環状を呈しており、第１電荷転送領域２４の外側且つフォトゲート電極４１の内側に配置されている。第２転送ゲート電極４４は、Ｚ方向から見た場合に、例えば矩形環状を呈しており、フォトゲート電極４１の外側且つ第２電荷転送領域２６の内側に配置されている。
測距イメージセンサ１０Ｃにおいても、上述した測距イメージセンサ１０Ａと同様に、半導体層２０に形成されたアバランシェ増倍領域２２が、各画素１１ａを互いに分離するように半導体層２０に形成されたトレンチ２９に至っている。これにより、複数の画素１１ａ間での受光感度のばらつき及び１つの画素１１ａ内での場所による受光感度のばらつきが抑制された状態で、各画素１１ａにおいて高感度化が実現される。よって、測距イメージセンサ１０Ｃによれば、複数の画素１１ａにおいて均一に受光感度の向上を図ることができる。
なお、測距イメージセンサ１０Ｃでは、ウェル領域３１、ＬＯＣＯＳ領域３３、バリア領域３４及びシンク領域３５（図３参照）が半導体層２０に形成されていない。したがって、測距イメージセンサ１０Ｃによれば、複数の画素１１ａの高密度化、及び半導体層２０の構造の単純化を図ることができる。一例として、測距イメージセンサ１０Ｃには、各画素１１ａ用の読出し回路、及びＣＭＯＳ読出し回路部１２が形成された半導体基板が第１側から接合される。
［第４実施形態］
図１１、図１２及び図１３に示されるように、測距イメージセンサ１０Ｄは、第１電荷転送領域２４が電荷振分領域２３の中央部に配置されている点、複数の第２電荷転送領域２６が電荷振分領域２３の外縁に沿って配置されている点、フォトゲート電極４１及び第１転送ゲート電極４２が環状に形成されている点、複数の第２転送ゲート電極４４がフォトゲート電極４１を包囲するように配置されている点、並びに、半導体層２０にトレンチ２９が形成されておらず、アバランシェ増倍領域２２が複数の画素１１ａに渡って繋がっている点で、上述した測距イメージセンサ１０Ａと主に相違している。
測距イメージセンサ１０Ｄの各画素１１ａにおいて、第１電荷転送領域２４は、Ｚ方向から見た場合に電荷振分領域２３の中央部に配置されている。複数の第２電荷転送領域２６は、Ｚ方向から見た場合に、電荷振分領域２３の外縁に沿って配置されている。各第２電荷転送領域２６は、隣り合う２つの画素１１ａによって共有されている。フォトゲート電極４１は、Ｚ方向から見た場合に、例えば矩形環状を呈しており、第１電荷転送領域２４の外側且つ複数の第２電荷転送領域２６の内側に配置されている。第１転送ゲート電極４２は、Ｚ方向から見た場合に、例えば矩形環状を呈しており、第１電荷転送領域２４の外側且つフォトゲート電極４１の内側に配置されている。各第２転送ゲート電極４４は、Ｚ方向から見た場合に、フォトゲート電極４１と各第２電荷転送領域２６との間に配置されている。
測距イメージセンサ１０Ｄの各画素１１ａにおいて、ウェル領域３１及びバリア領域３４は、Ｚ方向から見た場合に、複数の画素１１ａを仕切るように格子状に配置された複数の仮想ラインの交点上に配置されている。そのため、半導体層２０にトレンチ２９が形成されておらず、アバランシェ増倍領域２２が複数の画素１１ａに渡って繋がっている。
測距イメージセンサ１０Ｄでは、半導体層２０に形成されたアバランシェ増倍領域２２が、複数の画素１１ａに渡って繋がっている。これにより、複数の画素１１ａ間での受光感度のばらつき及び１つの画素１１ａ内での場所による受光感度のばらつきが抑制された状態で、各画素１１ａにおいて高感度化が実現される。よって、測距イメージセンサ１０Ｄによれば、複数の画素１１ａにおいて均一に受光感度の向上を図ることができる。
なお、測距イメージセンサ１０Ｄでは、シンク領域３５（図３参照）が半導体層２０に形成されていない。これは、測距イメージセンサ１０Ｄでは、上述した測距イメージセンサ１０Ａに比べて、バリア領域３４が第１電荷転送領域２４から離れることになり、その結果、バリア領域３４の周辺に集まった電子が第１電荷転送領域２４に入り込み難くなるからである。
［第５実施形態］
図１４及び図１５に示されるように、測距イメージセンサ１０Ｅは、第１電荷転送領域２４が各画素１１ａの中央部に配置されている点、複数の第２電荷転送領域２６が各画素１１ａの複数の角部に配置されている点、第１転送ゲート電極４２が環状に形成されている点、フォトゲート電極４１が各画素１１ａの中央部及び複数の角部を避けるように配置されている点、複数の第２転送ゲート電極４４が各画素１１ａの複数の角部に配置されている点、並びに、半導体層２０にトレンチ２９が形成されておらず、アバランシェ増倍領域２２が複数の画素１１ａに渡って繋がっている点で、上述した測距イメージセンサ１０Ａと主に相違している。
測距イメージセンサ１０Ｅの各画素１１ａにおいて、第１電荷転送領域２４は、Ｚ方向から見た場合に各画素１１ａの中央部に配置されている。複数の第２電荷転送領域２６は、Ｚ方向から見た場合に、各画素１１ａの複数の角部に配置されている。フォトゲート電極４１は、各画素１１ａの中央部及び複数の角部を避けるように（すなわち、第１電荷転送領域２４及び複数の第２電荷転送領域２６を避けるように）配置されている。フォトゲート電極４１は、複数の画素１１ａに渡って繋がっている。第１転送ゲート電極４２は、Ｚ方向から見た場合に、例えば矩形環状を呈しており、第１電荷転送領域２４の外側且つフォトゲート電極４１の内側に配置されている。各第２転送ゲート電極４４は、Ｚ方向から見た場合に、フォトゲート電極４１と各第２電荷転送領域２６との間に配置されている。
測距イメージセンサ１０Ｅの各画素１１ａにおいて、対応する第２電荷転送領域２６及び第２転送ゲート電極４４は、隣り合う４つの画素１１ａによって共有されている。そのため、半導体層２０にトレンチ２９が形成されておらず、アバランシェ増倍領域２２が複数の画素１１ａに渡って繋がっている。
測距イメージセンサ１０Ｅでは、半導体層２０に形成されたアバランシェ増倍領域２２が、複数の画素１１ａに渡って繋がっている。これにより、複数の画素１１ａ間での受光感度のばらつき及び１つの画素１１ａ内での場所による受光感度のばらつきが抑制された状態で、各画素１１ａにおいて高感度化が実現される。よって、測距イメージセンサ１０Ｅによれば、複数の画素１１ａにおいて均一に受光感度の向上を図ることができる。
なお、測距イメージセンサ１０Ｅでは、ウェル領域３１、ＬＯＣＯＳ領域３３、バリア領域３４及びシンク領域３５（図３参照）が半導体層２０に形成されていない。したがって、測距イメージセンサ１０Ｅによれば、複数の画素１１ａの高密度化、及び半導体層２０の構造の単純化を図ることができる。一例として、測距イメージセンサ１０Ｅには、各画素１１ａ用の読出し回路、及びＣＭＯＳ読出し回路部１２が形成された半導体基板が第１側から接合される。
［変形例］
本開示は、上述した第１実施形態〜第５実施形態に限定されない。測距イメージセンサ１０Ａ，１０Ｂ，１０Ｃでは、トレンチ２９の底面２９ａがアバランシェ増倍領域２２内に位置していてもよい。その場合には、トレンチ２９を形成する時間の短縮化を実現しつつ、隣り合う画素１１ａ間でのクロストークの発生を十分に抑制することができる。
測距イメージセンサ１０Ａ，１０Ｂ，１０Ｃでは、トレンチ２９の底面２９ａがアバランシェ増倍領域２２に対して第１側に位置しており、アバランシェ増倍領域２２が複数の画素１１ａに渡って繋がっていてもよい。或いは、測距イメージセンサ１０Ａ，１０Ｂでは、半導体層２０にトレンチ２９が形成されておらず、アバランシェ増倍領域２２が複数の画素１１ａに渡って繋がっていてもよい。それらの場合にも、複数の画素１１ａにおいて均一に受光感度の向上を図ることができる。
測距イメージセンサ１０Ａ，１０Ｂでは、各シンク領域３５が各第２電荷転送領域２６，２７と接続されていなくてもよい。測距イメージセンサ１０Ａ，１０Ｂでは、半導体層２０にシンク領域３５が形成されていなくてもよい。測距イメージセンサ１０Ａ，１０Ｂでは、半導体層２０にウェル領域３１及びバリア領域３４が形成されていなくてもよい。測距イメージセンサ１０Ａ，１０Ｂ，１０Ｃでは、半導体層２０に電荷阻止領域２８が形成されていなくてもよい。
測距イメージセンサ１０Ｄでは、バリア領域３４と接続されたシンク領域３５が半導体層２０に形成されていてもよい。測距イメージセンサ１０Ｄでは、バリア領域３４及び第２電荷転送領域２６のそれぞれと接続されたシンク領域３５が半導体層２０に形成されていてもよい。測距イメージセンサ１０Ｄでは、半導体層２０にウェル領域３１及びバリア領域３４が形成されていなくてもよい。測距イメージセンサ１０Ｄ，１０Ｅでは、半導体層２０に電荷阻止領域２８が形成されていてもよい。
図１６〜図２２に示されるように、測距イメージセンサ１０Ａ〜１０Ｅでは、各画素１１ａの半導体層２０に埋込領域３６が形成されていてもよい。各画素１１ａの半導体層２０に形成された埋込領域３６によって、各画素１１ａでの暗電流の発生が抑制される。
図１６及び図１７に示される測距イメージセンサ１０Ａは、各画素１１ａの半導体層２０に複数の電荷阻止領域２８が形成されていない点、及び各画素１１ａの半導体層２０に埋込領域３６が形成されている点で、上述した測距イメージセンサ１０Ａと主に相違している。図１６及び図１７に示される測距イメージセンサ１０Ａにおける各画素１１ａの半導体層２０の構成は、次のとおりである。
図１６及び図１７に示されるように、電荷振分領域２３は、Ｚ方向から見た場合にフォトゲート電極４１と重なり、且つＺ方向から見た場合に複数の転送ゲート電極４２，４３，４４，４５と重ならないように、形成されている。埋込領域３６は、ｐ型の領域であって、半導体層２０において電荷振分領域２３の第１側に形成されている。つまり、電荷振分領域２３は、埋込領域３６によって、半導体層２０に埋め込まれている。ウェル領域３１は、電荷振分領域２３のうちの第１側の部分、及び埋込領域３６を包囲している。ウェル領域３１の一部は、埋込領域３６と各電荷転送領域２４，２５，２６，２７との間に位置している。バリア領域３４は、電荷振分領域２３のうちの第２側の部分を包囲している。Ｚ方向から見た場合に、電荷振分領域２３を包囲するバリア領域３４の内縁は、電荷振分領域２３及び埋込領域３６を包囲するウェル領域３１の内縁よりも内側に位置している。
図１８に示される測距イメージセンサ１０Ｂは、各画素１１ａの半導体層２０に複数の電荷阻止領域２８が形成されていない点、及び各画素１１ａの半導体層２０に埋込領域３６が形成されている点で、上述した測距イメージセンサ１０Ｂと主に相違している。図１８に示される測距イメージセンサ１０Ｂにおける各画素１１ａの半導体層２０の構成は、次のとおりである。
図１８に示されるように、電荷振分領域２３は、Ｚ方向から見た場合にフォトゲート電極４１と重なり、且つＺ方向から見た場合に複数の転送ゲート電極４２，４３，４４ａ，４４ｂ，４５ａ，４５ｂ（図７参照）と重ならないように、形成されている。埋込領域３６は、ｐ型の領域であって、半導体層２０において電荷振分領域２３の第１側に形成されている。つまり、電荷振分領域２３は、埋込領域３６によって、半導体層２０に埋め込まれている。ウェル領域３１は、電荷振分領域２３のうちの第１側の部分、及び埋込領域３６を包囲している。ウェル領域３１の一部は、埋込領域３６と各電荷転送領域２４，２５，２６ａ，２６ｂ，２７ａ，２７ｂ（図７参照）との間に位置している。バリア領域３４は、電荷振分領域２３のうちの第２側の部分を包囲している。Ｚ方向から見た場合に、電荷振分領域２３を包囲するバリア領域３４の内縁は、電荷振分領域２３及び埋込領域３６を包囲するウェル領域３１の内縁よりも内側に位置している。
図１９に示される測距イメージセンサ１０Ｃは、各画素１１ａの半導体層２０に埋込領域３６が形成されている点、各画素１１ａにおいて第１電荷転送領域２４を含むように半導体層２０にウェル領域３１（以下、「内側のウェル領域３１」という）が形成されている点、各画素１１ａにおいて第２電荷転送領域２６を含むように半導体層２０にウェル領域３１（以下、「外側のウェル領域３１」という）が形成されている点、並びに、内側のウェル領域３１及び外側のウェル領域３１のそれぞれの第２側にバリア領域３４が形成されている点で、上述した測距イメージセンサ１０Ｃと主に相違している。図１９に示される測距イメージセンサ１０Ｃにおける各画素１１ａの半導体層２０の構成は、次のとおりである。
図１９に示されるように、電荷振分領域２３のうちの第１側の部分は、Ｚ方向から見た場合にフォトゲート電極４１と重なり、且つＺ方向から見た場合に複数の転送ゲート電極４２，４４と重ならないように、形成されている。埋込領域３６は、ｐ型の領域であって、半導体層２０において電荷振分領域２３の第１側に形成されている。つまり、電荷振分領域２３は、埋込領域３６によって、半導体層２０に埋め込まれている。埋込領域３６は、Ｚ方向から見た場合に、フォトゲート電極４１と同様に、例えば、矩形環状を呈している。埋込領域３６は、Ｚ方向から見た場合に、内側のウェル領域３１を包囲している。外側のウェル領域３１は、Ｚ方向から見た場合に、埋込領域３６を包囲している。
図２０及び図２１に示される測距イメージセンサ１０Ｄは、各画素１１ａの半導体層２０に埋込領域３６が形成されている点、各画素１１ａにおいて第１電荷転送領域２４を含むように半導体層２０にウェル領域３１（以下、「内側のウェル領域３１」という）が形成されている点、各画素１１ａにおいて複数の第２電荷転送領域２６を含むように半導体層２０にウェル領域３１（以下、「外側のウェル領域３１」という）が形成されている点、並びに、内側のウェル領域３１及び外側のウェル領域３１のそれぞれの第２側にバリア領域３４が形成されている点で、上述した測距イメージセンサ１０Ｄと主に相違している。図２０及び図２１に示される測距イメージセンサ１０Ｄにおける各画素１１ａの半導体層２０の構成は、次のとおりである。
図２０及び図２１に示されるように、電荷振分領域２３のうちの第１側の部分は、Ｚ方向から見た場合にフォトゲート電極４１と重なり、且つＺ方向から見た場合に複数の転送ゲート電極４２，４４と重ならないように、形成されている。埋込領域３６は、ｐ型の領域であって、半導体層２０において電荷振分領域２３の第１側に形成されている。つまり、電荷振分領域２３は、埋込領域３６によって、半導体層２０に埋め込まれている。埋込領域３６は、Ｚ方向から見た場合に、フォトゲート電極４１と同様に、例えば、矩形環状を呈している。埋込領域３６は、Ｚ方向から見た場合に、内側のウェル領域３１を包囲している。外側のウェル領域３１は、Ｚ方向から見た場合に、埋込領域３６を包囲している。
図２２に示される測距イメージセンサ１０Ｅは、各画素１１ａの半導体層２０に埋込領域３６が形成されている点、各画素１１ａにおいて第１電荷転送領域２４を含むように半導体層２０にウェル領域３１（以下、「内側のウェル領域３１」という）が形成されている点、各画素１１ａにおいて複数の第２電荷転送領域２６のそれぞれを含むように半導体層２０にウェル領域３１（以下、「外側のウェル領域３１」という）が形成されている点、並びに、内側のウェル領域３１及び外側のウェル領域３１のそれぞれの第２側にバリア領域３４が形成されている点で、上述した測距イメージセンサ１０Ｅと主に相違している。図２２に示される測距イメージセンサ１０Ｅにおける各画素１１ａの半導体層２０の構成は、次のとおりである。
図２２に示されるように、電荷振分領域２３のうちの第１側の部分は、Ｚ方向から見た場合にフォトゲート電極４１と重なり、且つＺ方向から見た場合に複数の転送ゲート電極４２，４４と重ならないように、形成されている。埋込領域３６は、ｐ型の領域であって、半導体層２０において電荷振分領域２３の第１側に形成されている。つまり、電荷振分領域２３は、埋込領域３６によって、半導体層２０に埋め込まれている。埋込領域３６は、Ｚ方向から見た場合に、内側のウェル領域３１を包囲している。
測距イメージセンサ１０Ａ〜１０Ｅでは、第１側及び第２側のいずれからも半導体層２０に光を入射させることが可能である。例えば、第２側から半導体層２０に光を入射させる場合には、対向電極５０が導電性及び光透過性を有する材料（例えばポリシリコン）によって形成されていればよい。半導体領域２１に接続される電極等、第１増倍領域２２ａ側に接続される電極（第１導電型側の電極）は、対向電極５０に限定されず、半導体層２０の第１表面２０ａから半導体領域２１に至る貫通電極、又は半導体層２０の第１表面２０ａに至る半導体領域２１の表面に形成された電極等であってもよい。測距イメージセンサ１０Ａ〜１０Ｅのいずれにおいても、１つの画素１１ａに対して、少なくとも１つの第１電荷転送領域、少なくとも１つの第２電荷転送領域、少なくとも１つの第１転送ゲート電極、及び少なくとも１つの第２転送ゲート電極が設けられていればよく、第１転送ゲート電極及び第２転送ゲート電極への電圧の加え方、並びに、第１電荷転送領域及び第２電荷転送領域からの電荷の取り出し方・排出のさせ方についても、上述したものに限定されない。測距イメージセンサ１０Ａ〜１０Ｅのいずれにおいても、ｐ型及びｎ型の各導電型は、上述したものに対して逆であってもよい。測距イメージセンサ１０Ａ〜１０Ｅのいずれにおいても、複数の画素１１ａは、半導体層２０の第１表面２０ａに沿って１次元に配列されたものであってもよい。
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ…測距イメージセンサ、１１ａ…画素、２０…半導体層、２０ａ…第１表面、２０ｂ…第２表面、２０ｓ…半導体基板、２２…アバランシェ増倍領域、２２ａ…第１増倍領域、２２ｂ…第２増倍領域、２３…電荷振分領域、２４，２５…第１電荷転送領域、２６，２６ａ，２６ｂ，２７，２７ａ，２７ｂ…第２電荷転送領域、２９…トレンチ、２９ａ…底面、３１…ウェル領域、３４…バリア領域、３５…シンク領域、４０…電極層、４１…フォトゲート電極、４２，４３…第１転送ゲート電極、４４，４４ａ，４４ｂ，４５，４５ａ，４５ｂ…第２転送ゲート電極、６０…配線層。

Claims (11)

  1. 第１側の第１表面、及び、前記第１側とは反対側である第２側の第２表面を有し、前記第１表面に沿って配置された複数の画素を構成する半導体層と、
    前記第１表面に設けられ、前記複数の画素を構成する電極層と、を備え、
    前記複数の画素のそれぞれは、
    前記半導体層に形成された第１導電型の第１増倍領域、及び、前記半導体層において前記第１増倍領域の前記第１側に形成された第２導電型の第２増倍領域を含むアバランシェ増倍領域と、
    前記半導体層において前記第２増倍領域の前記第１側に形成され、前記第２増倍領域と接続された第２導電型の電荷振分領域と、
    前記半導体層において前記第２増倍領域の前記第１側に形成され、前記電荷振分領域と接続された第２導電型の第１電荷転送領域と、
    前記半導体層において前記第２増倍領域の前記第１側に形成され、前記電荷振分領域と接続された第２導電型の第２電荷転送領域と、
    前記電極層において前記電荷振分領域の前記第１側に形成されたフォトゲート電極と、
    前記フォトゲート電極に対して前記第１電荷転送領域側に位置するように、前記電極層において前記電荷振分領域の前記第１側に形成された第１転送ゲート電極と、
    前記フォトゲート電極に対して前記第２電荷転送領域側に位置するように、前記電極層において前記電荷振分領域の前記第１側に形成された第２転送ゲート電極と、有し、
    前記アバランシェ増倍領域は、前記複数の画素に渡って繋がっているか、又は、前記複数の画素のそれぞれを互いに分離するように前記半導体層に形成されたトレンチに至っている、測距イメージセンサ。
  2. 前記トレンチは、前記第１表面に形成されており、
    前記トレンチの底面は、前記アバランシェ増倍領域に対して前記第２側に位置している、請求項１に記載の測距イメージセンサ。
  3. 前記トレンチは、前記第１表面に形成されており、
    前記トレンチの底面は、前記アバランシェ増倍領域内に位置している、請求項１に記載の測距イメージセンサ。
  4. 前記複数の画素のそれぞれは、
    前記半導体層において前記第２増倍領域の前記第１側に形成され、前記第１電荷転送領域及び前記第２電荷転送領域の少なくとも一方と電気的に接続された読出し回路を構成する第１導電型のウェル領域と、
    前記半導体層において前記第２増倍領域と前記ウェル領域との間に形成された第２導電型のバリア領域と、を更に有する、請求項１〜３のいずれか一項に記載の測距イメージセンサ。
  5. 前記バリア領域は、前記半導体層の厚さ方向から見た場合に前記ウェル領域を含んでいる、請求項４に記載の測距イメージセンサ。
  6. 前記複数の画素のそれぞれは、
    前記半導体層において前記バリア領域の前記第１側に形成され、前記バリア領域と接続された第２導電型のシンク領域を更に有する、請求項４又は５に記載の測距イメージセンサ。
  7. 前記シンク領域は、前記第２電荷転送領域と接続されている、請求項６に記載の測距イメージセンサ。
  8. 前記電極層を覆うように前記第１表面に設けられ、前記複数の画素のそれぞれと電気的に接続された配線層を更に備える、請求項１〜７のいずれか一項に記載の測距イメージセンサ。
  9. 請求項１に記載の測距イメージセンサの製造方法であって、
    前記アバランシェ増倍領域、前記電荷振分領域、前記第１電荷転送領域及び前記第２電荷転送領域を半導体基板に形成することで、前記半導体層を形成する第１工程と、
    前記第１工程の後に、前記フォトゲート電極、前記第１転送ゲート電極及び前記第２転送ゲート電極を前記半導体層の前記第１表面に形成することで、前記電極層を形成する第２工程と、を備え、
    前記第１工程においては、前記複数の画素に渡って繋がるように前記半導体基板に前記アバランシェ増倍領域を形成する、測距イメージセンサの製造方法。
  10. 前記第１工程においては、少なくとも前記アバランシェ増倍領域を前記半導体基板に形成した後に、前記第１表面に前記トレンチを形成する、請求項９に記載の測距イメージセンサの製造方法。
  11. 前記第２工程の後に、前記電極層を覆うように前記第１表面に配線層を形成し、前記配線層を前記複数の画素のそれぞれと電気的に接続する第３工程を更に備える、請求項１０に記載の測距イメージセンサの製造方法。
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