KR20220119661A - 측거 이미지 센서 및 그 제조 방법 - Google Patents

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준 히라미츠
아키히로 시마다
히로아키 이시이
도시노리 이토
유마 다나카
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하마마츠 포토닉스 가부시키가이샤
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Abstract

측거 이미지 센서는 반도체층과, 전극층을 구비한다. 반도체층 및 전극층은, 복수의 화소를 구성하고 있다. 복수의 화소 각각은, 반도체층에 있어서, 애벌란시 증배 영역과, 전하 배분 영역과, 제1 전하 전송 영역과, 제2 전하 전송 영역을 가진다. 복수의 화소 각각은, 전극층에 있어서, 포토 게이트 전극과, 제1 전송 게이트 전극과, 제2 전송 게이트 전극을 가진다. 애벌란시 증배 영역은 복수의 화소에 걸쳐서 연결되어 있거나, 또는 복수의 화소 각각을 서로 분리하도록 반도체층에 형성된 트렌치에 이르고 있다.

Description

측거 이미지 센서 및 그 제조 방법
본 개시는 측거 이미지 센서 및 그 제조 방법에 관한 것이다.
간접 TOF(Time of Flight) 방식을 이용하여 대상물의 거리 화상을 취득하는 측거 이미지 센서로서, 광 감응 영역이 마련된 반도체층과, 반도체층 상에 화소마다 마련된 포토 게이트 전극 및 전송 게이트 전극을 구비하는 것이 알려져 있다(예를 들면 특허문헌 1, 2 참조). 이와 같은 측거 이미지 센서에 의하면, 광의 입사에 의해서 광 감응 영역에서 발생한 전하를 고속으로 전송할 수 있다.
일본 특허공개 제2011-133464호 공보 일본 특허공개 제2013-206903호 공보
상술한 바와 같은 측거 이미지 센서에 있어서는, 예를 들면 측거 가능 거리의 장거리화를 위해서, 수광 감도의 향상이 요구되는 경우가 있다.
본 개시는 복수의 화소에 있어서 균일하게 수광 감도의 향상을 도모할 수 있는 측거 이미지 센서 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 개시의 일 측면의 측거 이미지 센서는, 제1측의 제1 표면, 및 제1측과는 반대측인 제2측의 제2 표면을 가지고, 상기 제1 표면을 따라서 배치된 복수의 화소를 구성하는 반도체층과, 제1 표면에 마련되어, 복수의 화소를 구성하는 전극층을 구비하고, 복수의 화소 각각은, 반도체층에 형성된 제1 도전형의 제1 증배(增倍) 영역, 및 반도체층에 있어서 제1 증배 영역의 제1측에 형성된 제2 도전형의 제2 증배 영역을 포함하는 애벌란시 증배 영역과, 반도체층에 있어서 제2 증배 영역의 제1측에 형성되어, 제2 증배 영역과 접속된 제2 도전형의 전하 배분 영역과, 반도체층에 있어서 제2 증배 영역의 제1측에 형성되어, 전하 배분 영역과 접속된 제2 도전형의 제1 전하 전송 영역과, 반도체층에 있어서 제2 증배 영역의 제1측에 형성되어, 전하 배분 영역과 접속된 제2 도전형의 제2 전하 전송 영역과, 전극층에 있어서 전하 배분 영역의 제1측에 형성된 포토 게이트 전극과, 포토 게이트 전극에 대해서 제1 전하 전송 영역측에 위치하도록, 전극층에 있어서 전하 배분 영역의 제1측에 형성된 제1 전송 게이트 전극과, 포토 게이트 전극에 대해서 제2 전하 전송 영역측에 위치하도록, 전극층에 있어서 전하 배분 영역의 제1측에 형성된 제2 전송 게이트 전극을 가지며, 애벌란시 증배 영역은 복수의 화소에 걸쳐서 연결되어 있거나, 또는 복수의 화소 각각을 서로 분리하도록 반도체층에 형성된 트렌치에 이르고 있다.
이 측거 이미지 센서에서는, 반도체층에 형성된 애벌란시 증배 영역이, 복수의 화소에 걸쳐서 연결되어 있거나, 또는 복수의 화소 각각을 서로 분리하도록 반도체층에 형성된 트렌치에 이르고 있다. 이것에 의해, 복수의 화소 사이에서의 수광 감도의 편차 및 하나의 화소 내에서의 장소에 따른 수광 감도의 편차가 억제된 상태에서, 복수의 화소 각각에 있어서 고감도화가 실현된다. 따라서, 이 측거 이미지 센서에 의하면, 복수의 화소에 있어서 균일하게 수광 감도의 향상을 도모할 수 있다.
본 개시의 일 측면의 측거 이미지 센서에서는, 트렌치는 제1 표면에 형성되어 있고, 트렌치의 저면은, 애벌란시 증배 영역에 대해서 제2측에 위치하고 있어도 된다. 이것에 의해, 서로 이웃하는 화소 사이에서의 크로스토크(crosstalk)의 발생을 억제할 수 있다.
본 개시의 일 측면의 측거 이미지 센서에서는, 트렌치는 제1 표면에 형성되어 있고, 트렌치의 저면은, 애벌란시 증배 영역 내에 위치하고 있어도 된다. 이것에 의해, 트렌치를 형성하는 시간의 단축화를 실현하면서, 서로 이웃하는 화소 사이에서의 크로스토크의 발생을 충분히 억제할 수 있다.
본 개시의 일 측면의 측거 이미지 센서에서는, 복수의 화소 각각은, 반도체층에 있어서 제2 증배 영역의 제1측에 형성되고, 제1 전하 전송 영역 및 제2 전하 전송 영역 중 적어도 한쪽과 전기적으로 접속된 판독 회로를 구성하는 제1 도전형의 웰 영역과, 반도체층에 있어서 제2 증배 영역과 웰 영역의 사이에 형성된 제2 도전형의 배리어 영역을 더 가져도 된다. 이것에 의해, 애벌란시 증배 영역에 고전압이 인가됨으로써, 애벌란시 증배 영역에 형성된 공핍층이 제1 도전형의 웰 영역을 향하여 확장되었다고 해도, 제2 도전형의 배리어 영역에 의해서, 공핍층이 제1 도전형의 웰 영역에 이르는 것이 억제된다. 즉, 공핍층이 웰 영역에 이르는 것에 기인하여 애벌란시 증배 영역과 웰 영역의 사이에 있어서 전류가 흐르는 것을 억제할 수 있다.
본 개시의 일 측면의 측거 이미지 센서에서는, 배리어 영역은, 반도체층의 두께 방향으로부터 보았을 경우에 웰 영역을 포함하고 있어도 된다. 이것에 의해, 공핍층이 웰 영역에 이르는 것에 기인하여 애벌란시 증배 영역과 웰 영역의 사이에 있어서 전류가 흐르는 것을 억제할 수 있다.
본 개시의 일 측면의 측거 이미지 센서에서는, 복수의 화소 각각은, 반도체층에 있어서 배리어 영역의 제1측에 형성되어, 배리어 영역과 접속된 제2 도전형의 싱크(sink) 영역을 더 가져도 된다. 이것에 의해, 제2 도전형의 배리어 영역의 주변에 모인 전하가 제2 도전형의 싱크 영역으로 인입되기 때문에, 배리어 영역의 주변에 모인 전하가 기생 전하로서 노이즈가 되는 것을 억제할 수 있다.
본 개시의 일 측면의 측거 이미지 센서에서는, 싱크 영역은, 제2 전하 전송 영역과 접속되어 있어도 된다. 이것에 의해, 제2 전하 전송 영역을 불요 전하 배출 영역으로서 이용했을 경우에, 싱크 영역으로 인입된 전하를 제2 전하 전송 영역으로 배출할 수 있다.
본 개시의 일 측면의 측거 이미지 센서는, 전극층을 덮도록 제1 표면에 마련되어, 복수의 화소 각각과 전기적으로 접속된 배선층을 더 구비해도 된다. 이것에 의해, 복수의 화소 각각에 대한 전기 신호의 입출력을, 배선층을 통해서 실시할 수 있다.
본 개시의 일 측면의 측거 이미지 센서의 제조 방법은, 상기 측거 이미지 센서의 제조 방법으로서, 애벌란시 증배 영역, 전하 배분 영역, 제1 전하 전송 영역 및 제2 전하 전송 영역을 반도체 기판에 형성함으로써, 반도체층을 형성하는 제1 공정과, 제1 공정 후에, 포토 게이트 전극, 제1 전송 게이트 전극 및 제2 전송 게이트 전극을 반도체층의 제1 표면에 형성함으로써, 전극층을 형성하는 제2 공정을 구비하고, 제1 공정에 있어서는, 복수의 화소에 걸쳐서 연결되도록 반도체 기판에 애벌란시 증배 영역을 형성한다.
이 측거 이미지 센서의 제조 방법에서는, 복수의 화소에 걸쳐서 연결되도록 반도체 기판에 애벌란시 증배 영역이 형성된다. 이것에 의해, 제조된 측거 이미지 센서에 있어서는, 복수의 화소 사이에서의 수광 감도의 편차 및 하나의 화소 내에서의 장소에 따른 수광 감도의 편차가 억제된 상태에서, 복수의 화소 각각에 있어서 고감도화가 실현된다. 따라서, 이 측거 이미지 센서의 제조 방법에 의하면, 복수의 화소에 있어서 균일하게 수광 감도의 향상이 도모된 측거 이미지 센서를 얻을 수 있다.
본 개시의 일 측면의 측거 이미지 센서의 제조 방법은, 제1 공정에 있어서는, 적어도 애벌란시 증배 영역을 반도체 기판에 형성한 후에, 제1 표면에 트렌치를 형성해도 된다. 이것에 의해, 애벌란시 증배 영역이 트렌치에 이르고 있는 구성을 용이하고 또한 확실하게 얻을 수 있다.
본 개시의 일 측면의 측거 이미지 센서의 제조 방법은, 제2 공정 후에, 전극층을 덮도록 제1 표면에 배선층을 형성하고, 배선층을 복수의 화소 각각과 전기적으로 접속하는 제5 공정을 더 구비해도 된다. 이것에 의해, 제조된 측거 이미지 센서에 있어서, 복수의 화소 각각에 대한 전기 신호의 입출력을, 배선층을 통해서 실시할 수 있다.
본 개시에 의하면, 복수의 화소에 있어서 균일하게 수광 감도의 향상을 도모할 수 있는 측거 이미지 센서 및 그 제조 방법을 제공하는 것이 가능하게 된다.
도 1은 제1 실시 형태의 측거 이미지 센서를 구비하는 광 검출 장치의 구성도이다.
도 2는 제1 실시 형태의 측거 이미지 센서의 화소부의 평면도이다.
도 3은 도 2에 나타내지는 Ⅲ-Ⅲ선을 따른 단면도이다.
도 4는 도 2에 나타내지는 Ⅳ-Ⅳ선을 따른 단면도이다.
도 5는 제1 실시 형태의 측거 이미지 센서의 제조 방법을 설명하기 위한 단면도이다.
도 6은 제1 실시 형태의 측거 이미지 센서의 제조 방법을 설명하기 위한 단면도이다.
도 7은 제2 실시 형태의 측거 이미지 센서의 일부분의 평면도이다.
도 8은 도 7에 나타내지는 Ⅷ-Ⅷ선을 따른 단면도이다.
도 9는 제3 실시 형태의 측거 이미지 센서의 일부분의 평면도이다.
도 10은 도 9에 나타내지는 X-X선을 따른 단면도이다.
도 11은 제4 실시 형태의 측거 이미지 센서의 일부분의 평면도이다.
도 12는 도 11에 나타내지는 XⅡ-XⅡ선을 따른 단면도이다.
도 13은 도 11에 나타내지는 XⅢ-XⅢ선을 따른 단면도이다.
도 14는 제5 실시 형태의 측거 이미지 센서의 일부분의 평면도이다.
도 15는 도 14에 나타내지는 XV-XV선을 따른 단면도이다.
도 16은 변형예의 측거 이미지 센서의 단면도이다.
도 17은 변형예의 측거 이미지 센서의 단면도이다.
도 18은 변형예의 측거 이미지 센서의 단면도이다.
도 19는 변형예의 측거 이미지 센서의 단면도이다.
도 20은 변형예의 측거 이미지 센서의 단면도이다.
도 21은 변형예의 측거 이미지 센서의 단면도이다.
도 22는 변형예의 측거 이미지 센서의 단면도이다.
이하, 본 개시의 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 또한, 각 도면에 있어서 동일 또는 상당 부분에는 동일 부호를 부여하고, 중복되는 설명을 생략한다.
[제1 실시 형태]
[광 검출 장치의 구성]
도 1에 나타내지는 바와 같이, 광 검출 장치(1)는, 광원(2)과, 측거 이미지 센서(10A)와, 신호 처리부(3)와, 제어부(4)와, 표시부(5)를 구비하고 있다. 광 검출 장치(1)는 간접 TOF 방식을 이용하여 대상물(OJ)의 거리 화상(대상물(OJ)까지의 거리 d에 관한 정보를 포함하는 화상)을 취득하는 장치이다.
광원(2)은 펄스광(L)을 출사한다. 광원(2)은 예를 들면 적외 LED 등에 의해서 구성되어 있다. 펄스광(L)은 예를 들면 근적외광이며, 펄스광(L)의 주파수는, 예를 들면 10kHz 이상이다. 측거 이미지 센서(10A)는 광원(2)으로부터 출사되어 대상물(OJ)에서 반사된 펄스광(L)을 검출한다. 측거 이미지 센서(10A)는, 화소부(11) 및 CMOS 판독 회로부(12)가 반도체 기판(예를 들면 실리콘 기판)에 모놀리식으로 형성됨으로써, 구성되어 있다. 측거 이미지 센서(10A)는 신호 처리부(3)에 실장되어 있다.
신호 처리부(3)는 측거 이미지 센서(10A)의 화소부(11) 및 CMOS 판독 회로부(12)를 제어한다. 신호 처리부(3)는 측거 이미지 센서(10A)로부터 출력된 신호에 소정의 처리를 실시하여 검출 신호를 생성한다. 제어부(4)는 광원(2) 및 신호 처리부(3)를 제어한다. 제어부(4)는 신호 처리부(3)로부터 출력된 검출 신호에 기초하여 대상물(OJ)의 거리 화상을 생성한다. 표시부(5)는 제어부(4)에 의해서 생성된 대상물(OJ)의 거리 화상을 표시한다.
[측거 이미지 센서의 구성]
도 2, 도 3 및 도 4에 나타내지는 바와 같이, 측거 이미지 센서(10A)는, 화소부(11)에 있어서, 반도체층(20)과, 전극층(40)을 구비하고 있다. 반도체층(20)은 제1 표면(20a) 및 제2 표면(20b)을 가지고 있다. 제1 표면(20a)은 반도체층(20)의 두께 방향에 있어서의 일방측의 표면이다. 제2 표면(20b)은 반도체층(20)의 두께 방향에 있어서의 타방측의 표면이다. 전극층(40)은 반도체층(20)의 제1 표면(20a)에 마련되어 있다. 반도체층(20) 및 전극층(40)은, 제1 표면(20a)을 따라서 배치된 복수의 화소(11a)를 구성하고 있다. 측거 이미지 센서(10A)에서는, 복수의 화소(11a)는, 제1 표면(20a)을 따라서 2차원으로 배열되어 있다. 이하, 반도체층(20)의 두께 방향을 Z방향이라고 하고, Z방향과 수직인 일 방향을 X방향이라고 하며, Z방향 및 X방향 양 방향에 수직인 방향을 Y방향이라고 한다. 또한, Z방향에 있어서의 일방측을 제1측이라고 하고, Z방향에 있어서의 타방측(제1측과는 반대측)을 제2측이라고 한다. 또한, 도 2에서는, 후술하는 배선층(60)의 도시가 생략되어 있다.
각 화소(11a)는, 반도체층(20)에 있어서, 반도체 영역(21)과, 애벌란시 증배 영역(22)과, 전하 배분 영역(23)과, 한 쌍의 제1 전하 전송 영역(24, 25)과, 한 쌍의 제2 전하 전송 영역(26, 27)과, 복수의 전하 저지 영역(28)과, 웰 영역(31)과, LOCOS(Local Oxidation of Silicon) 영역(33)과, 배리어 영역(34)과, 한 쌍의 싱크 영역(35)을 가지고 있다. 각 영역(21~28, 31~35)은, 반도체 기판(예를 들면 실리콘 기판)에 대해서 각종 처리(예를 들면, 에칭, 성막, 불순물 주입 등)를 실시함으로써 형성되어 있다.
반도체 영역(21)은, p형(제1 도전형)의 영역으로서, 반도체층(20)에 있어서 제2 표면(20b)을 따라서 마련되어 있다. 반도체 영역(21)은 광 흡수 영역(광전 변환 영역)으로서 기능한다. 일례로서, 반도체 영역(21)은 1×1015cm-3 이하의 캐리어 농도를 가지는 p형의 영역이며, 반도체 영역(21)의 두께는, 10㎛ 정도이다. 또한, 애벌란시 증배 영역(22) 등도 광 흡수 영역(광전 변환 영역)으로서 기능한다.
애벌란시 증배 영역(22)은 제1 증배 영역(22a) 및 제2 증배 영역(22b)을 포함하고 있다. 제1 증배 영역(22a)은, p형의 영역으로서, 반도체층(20)에 있어서 반도체 영역(21)의 제1측에 형성되어 있다. 일례로서, 제1 증배 영역(22a)은 1×1016cm-3 이상의 캐리어 농도를 가지는 p형의 영역이며, 제1 증배 영역(22a)의 두께는, 1㎛ 정도이다. 제2 증배 영역(22b)은, n형(제2 도전형)의 영역으로서, 반도체층(20)에 있어서 제1 증배 영역(22a)의 제1측에 형성되어 있다. 일례로서, 제2 증배 영역(22b)은, 1×1016cm-3 이상의 캐리어 농도를 가지는 n형의 영역이며, 제2 증배 영역(22b)의 두께는, 1㎛ 정도이다. 제1 증배 영역(22a) 및 제2 증배 영역(22b)은, pn접합을 형성하고 있다.
전하 배분 영역(23)은, n형의 영역으로서, 반도체층(20)에 있어서 제2 증배 영역(22b)의 제1측에 형성되어 있다. 일례로서, 전하 배분 영역(23)은, 5×1015~1×1016cm-3의 캐리어 농도를 가지는 n형의 영역이며, 전하 배분 영역(23)의 두께는, 1㎛ 정도이다.
각 제1 전하 전송 영역(24, 25)은, n형의 영역으로서, 반도체층(20)에 있어서 제2 증배 영역(22b)의 제1측에 형성되어 있다. 각 제1 전하 전송 영역(24, 25)은, 전하 배분 영역(23)과 접속되어 있다. 한 쌍의 제1 전하 전송 영역(24, 25)은, 전하 배분 영역(23) 중 제1측의 부분을 사이에 두고, X방향에 있어서 서로 마주 보고 있다. 일례로서, 각 제1 전하 전송 영역(24, 25)은, 1×1018cm-3 이상의 캐리어 농도를 가지는 n형의 영역이며, 각 제1 전하 전송 영역(24, 25)의 두께는, 0.2㎛ 정도이다. 또한, 전하 배분 영역(23) 중 제2측의 부분은, 각 제1 전하 전송 영역(24, 25)과 제2 증배 영역(22b)의 사이에 인입되어 있다. 본 실시 형태에서는, 각 제1 전하 전송 영역(24, 25)은, 전하 축적 영역으로서 기능한다.
각 제2 전하 전송 영역(26, 27)은, n형의 영역으로서, 반도체층(20)에 있어서 제2 증배 영역(22b)의 제1측에 형성되어 있다. 각 제2 전하 전송 영역(26, 27)은, 전하 배분 영역(23)과 접속되어 있다. 한 쌍의 제2 전하 전송 영역(26, 27)은, 전하 배분 영역(23) 중 제1측의 부분을 사이에 두고, Y방향에 있어서 서로 마주 보고 있다. 일례로서, 각 제2 전하 전송 영역(26, 27)은, 1×1018cm-3 이상의 캐리어 농도를 가지는 n형의 영역이며, 각 제2 전하 전송 영역(26, 27)의 두께는, 0.2㎛ 정도이다. 또한, 전하 배분 영역(23) 중 제2측의 부분은, 각 제2 전하 전송 영역(26, 27)과 제2 증배 영역(22b)의 사이에 인입되어 있다. 본 실시 형태에서는, 각 제2 전하 전송 영역(26, 27)은, 전하 배출 영역으로서 기능한다.
각 전하 저지 영역(28)은, p형의 영역으로서, 반도체층(20)에 있어서 각 제1 전하 전송 영역(24, 25)과 전하 배분 영역(23)(전하 배분 영역(23) 중 제2측의 부분)의 사이에 형성되어 있다. 일례로서, 각 전하 저지 영역(28)은, 1×1017~1×1018cm-3의 캐리어 농도를 가지는 p형의 영역이며, 각 전하 저지 영역(28)의 두께는, 0.2㎛ 정도이다.
웰 영역(31)은, p형의 영역으로서, 반도체층(20)에 있어서 제2 증배 영역(22b)의 제1측에 형성되어 있다. 웰 영역(31)은 Z방향으로부터 보았을 경우에 전하 배분 영역(23)을 포위하고 있다. LOCOS 영역(33)은 반도체층(20)에 있어서 웰 영역(31)의 제1측에 형성되어 있다. LOCOS 영역(33)은 웰 영역(31)과 접속되어 있다. 웰 영역(31)은 LOCOS 영역(33)과 함께 복수의 판독 회로(예를 들면, 소스 폴로어(source follower) 앰프, 리셋 트랜지스터 등)를 구성하고 있다. 각 판독 회로는, 각 제1 전하 전송 영역(24, 25)과 전기적으로 접속되어 있다. 일례로서, 웰 영역(31)은 1×1016~5×1017cm-3의 캐리어 농도를 가지는 p형의 영역이며, 웰 영역(31)의 두께는, 1㎛ 정도이다. 또한, 화소부와 판독 회로부를 전기적으로 분리하기 위한 구조로서, LOCOS 영역(33)을 대신하여, STI(Shallow Trench Isolation)를 이용해도 되고, 혹은, 간단히 웰 영역(31)만을 이용해도 된다.
배리어 영역(34)은, n형의 영역으로서, 반도체층(20)에 있어서 제2 증배 영역(22b)과 웰 영역(31)의 사이에 형성되어 있다. 배리어 영역(34)은 Z방향으로부터 보았을 경우에 웰 영역(31)을 포함하고 있다. 즉, 웰 영역(31)은 Z방향으로부터 보았을 경우에 배리어 영역(34) 내에 위치하고 있다. 배리어 영역(34)은 전하 배분 영역(23)을 포위하고 있다. 배리어 영역(34)의 n형 불순물의 농도는, 제2 증배 영역(22b)의 n형 불순물의 농도보다도 높다. 일례로서, 배리어 영역(34)은 제2 증배 영역(22b)의 캐리어 농도로부터 제2 증배 영역(22b)의 캐리어 농도의 배(倍) 정도까지의 캐리어 농도를 가지는 n형의 영역이며, 배리어 영역(34)의 두께는, 1㎛ 정도이다.
각 싱크 영역(35)은, n형의 영역으로서, 반도체층(20)에 있어서 배리어 영역(34)의 제1측에 형성되어 있다. 각 싱크 영역(35)에 있어서의 제2측의 단부는, 배리어 영역(34)과 접속되어 있다. 각 싱크 영역(35)에 있어서의 제1측의 단부는, 각 제2 전하 전송 영역(26, 27)과 접속되어 있다. 각 제2 전하 전송 영역(26, 27)의 n형 불순물의 농도는, 각 싱크 영역(35)의 n형 불순물의 농도보다도 높고, 각 싱크 영역(35)의 n형 불순물의 농도는, 배리어 영역(34)의 n형 불순물의 농도 및 웰 영역(31)의 p형 불순물의 농도보다도 높다. 일례로서, 각 싱크 영역(35)은 웰 영역(31)의 캐리어 농도 이상의 캐리어 농도를 가지는 n형의 영역이며, 각 싱크 영역(35)의 두께는, 각 제2 전하 전송 영역(26, 27)과 배리어 영역(34) 사이의 거리에 의존한다.
각 화소(11a)는, 전극층(40)에 있어서, 포토 게이트 전극(41)과, 한 쌍의 제1 전송 게이트 전극(42, 43)과, 한 쌍의 제2 전송 게이트 전극(44, 45)을 가지고 있다. 각 게이트 전극(41~45)은, 절연막(46)을 개재하여 반도체층(20)의 제1 표면(20a)에 형성되어 있다. 절연막(46)은, 예를 들면, 실리콘 질화막, 실리콘 산화막 등이다.
포토 게이트 전극(41)은 전극층(40)에 있어서 전하 배분 영역(23)의 제1측에 형성되어 있다. 포토 게이트 전극(41)은 도전성 및 광 투과성을 가지는 재료(예를 들면 폴리 실리콘)에 의해서 형성되어 있다. 일례로서, 포토 게이트 전극(41)은, Z방향으로부터 보았을 경우에, X방향에 있어서 서로 마주 보는 2변, 및 Y방향에 있어서 서로 마주 보는 2변을 가지는 직사각형 모양을 나타내고 있다.
제1 전송 게이트 전극(42)은, 포토 게이트 전극(41)에 대해서 제1 전하 전송 영역(24)측에 위치하도록, 전극층(40)에 있어서 전하 배분 영역(23)의 제1측에 형성되어 있다. 제1 전송 게이트 전극(43)은, 포토 게이트 전극(41)에 대해서 제1 전하 전송 영역(25)측에 위치하도록, 전극층(40)에 있어서 전하 배분 영역(23)의 제1측에 형성되어 있다. 각 제1 전송 게이트 전극(42, 43)은, 도전성 및 광 투과성을 가지는 재료(예를 들면 폴리 실리콘)에 의해서 형성되어 있다. 일례로서, 각 제1 전송 게이트 전극(42, 43)은, Z방향으로부터 보았을 경우에, X방향에 있어서 서로 마주 보는 2변, 및 Y방향에 있어서 서로 마주 보는 2변을 가지는 직사각형 모양을 나타내고 있다.
제2 전송 게이트 전극(44)은, 포토 게이트 전극(41)에 대해서 제2 전하 전송 영역(26)측에 위치하도록, 전극층(40)에 있어서 전하 배분 영역(23)의 제1측에 형성되어 있다. 제2 전송 게이트 전극(45)은, 포토 게이트 전극(41)에 대해서 제2 전하 전송 영역(27)측에 위치하도록, 전극층(40)에 있어서 전하 배분 영역(23)의 제1측에 형성되어 있다. 각 제2 전송 게이트 전극(44, 45)은, 도전성 및 광 투과성을 가지는 재료(예를 들면 폴리 실리콘)에 의해서 형성되어 있다. 일례로서, 각 제2 전송 게이트 전극(44, 45)은, Z방향으로부터 보았을 경우에, X방향에 있어서 서로 마주 보는 2변, 및 Y방향에 있어서 서로 마주 보는 2변을 가지는 직사각형 모양을 나타내고 있다.
측거 이미지 센서(10A)는, 화소부(11)에 있어서, 대향 전극(50)과, 배선층(60)을 더 구비하고 있다. 대향 전극(50)은 반도체층(20)의 제2 표면(20b)에 마련되어 있다. 대향 전극(50)은 Z방향으로부터 보았을 경우에 복수의 화소(11a)를 포함하고 있다. 대향 전극(50)은 Z방향에 있어서 전극층(40)과 서로 마주 보고 있다. 대향 전극(50)은 예를 들면 금속 재료에 의해서 형성되어 있다. 배선층(60)은 전극층(40)을 덮도록 반도체층(20)의 제1 표면(20a)에 마련되어 있다. 배선층(60)은 각 화소(11a) 및 CMOS 판독 회로부(12)(도 1 참조)와 전기적으로 접속되어 있다. 배선층(60) 중 각 화소(11a)의 포토 게이트 전극(41)과 서로 마주 보는 부분에는, 광 입사 개구(60a)가 형성되어 있다.
반도체층(20)에는, 각 화소(11a)를 서로 분리하도록 트렌치(29)가 형성되어 있다. 트렌치(29)는 반도체층(20)의 제1 표면(20a)에 형성되어 있다. 트렌치(29)의 저면(29a)은, 애벌란시 증배 영역(22)에 대해서 제2측에 위치하고 있다. 즉, 트렌치(29)는 애벌란시 증배 영역(22)을 완전하게 분리하고 있다. 트렌치(29) 내에는, 실리콘 산화물 등의 절연 재료(47)가 배치되어 있다. 또한, 절연 재료(47) 대신에, 텅스텐 등의 금속 재료, 폴리 실리콘 등이 트렌치(29) 내에 배치되어 있어도 된다.
각 화소(11a)에 있어서, 애벌란시 증배 영역(22)은, 트렌치(29)에 이르고 있다. 애벌란시 증배 영역(22)은 애벌란시 증배를 일으키는 영역이다. 즉, 각 화소(11a)에서는, 소정값의 역방향 바이어스가 인가되었을 경우에 3×105~4×105V/cm의 전계 강도를 발생시킬 수 있는 애벌란시 증배 영역(22)이, 트렌치(29)에 의해서 포위된 영역 전체로 확장되어 있다.
이상과 같이 구성된 측거 이미지 센서(10A)의 동작의 일례는, 다음과 같다. 측거 이미지 센서(10A)의 각 화소(11a)에 있어서는, 포토 게이트 전극(41)의 전위를 기준으로 하여 음의 전압(예를 들면 -50V)이 대향 전극(50)에 인가되어(즉, 애벌란시 증배 영역(22)에 형성된 pn접합에 역방향 바이어스가 인가되어), 애벌란시 증배 영역(22)에 3×105~4×105V/cm의 전계 강도가 발생한다. 이 상태에서, 광 입사 개구(60a) 및 포토 게이트 전극(41)을 통해서 반도체층(20)에 펄스광(L)이 입사하면, 펄스광(L)의 흡수에 의해서 발생한 전자가, 애벌란시 증배 영역(22)에서 증배되어 전하 배분 영역(23)으로 고속으로 이동한다.
대상물(OJ)(도 1 참조)의 거리 화상의 생성시에, 각 화소(11a)에서는, 먼저, 한 쌍의 제2 전송 게이트 전극(44, 45)에 리셋 전압이 인가된다. 리셋 전압은 포토 게이트 전극(41)의 전위를 기준으로 하여 양의 전압이다. 이것에 의해, 전하 배분 영역(23)으로 이동한 전자가 한 쌍의 제2 전하 전송 영역(26, 27)으로부터 배출된다.
이어서, 한 쌍의 제1 전송 게이트 전극(42, 43)에 펄스 전압 신호가 인가된다. 일례로서, 제1 전송 게이트 전극(42)에 인가되는 펄스 전압 신호는, 포토 게이트 전극(41)의 전위를 기준으로 하여 양의 전압 및 음의 전압이 교호로 반복되는 전압 신호로서, 광원(2)(도 1 참조)으로부터 출사되는 펄스광(L)의 강도 신호와 주기, 펄스 폭 및 위상이 동일한 전압 신호이다. 한편, 제1 전송 게이트 전극(43)에 인가되는 펄스 전압 신호는, 위상이 180° 시프트되어 있는 점을 제외하고, 제1 전송 게이트 전극(42)에 인가되는 펄스 전압 신호와 동일한 전압 신호이다.
이것에 의해, 전하 배분 영역(23)으로 이동한 전자가 한 쌍의 제1 전하 전송 영역(24, 25)으로 교호로 고속으로 전송된다. 소정 기간의 전송에 의해서 각 제1 전하 전송 영역(24, 25)에 축적된 전자는, 웰 영역(31) 등에 의해서 구성된 판독 회로, 및 배선층(60)을 통해서, 신호로서 CMOS 판독 회로부(12)(도 1 참조)에 전송 된다.
도 1에 나타내지는 바와 같이, 펄스광(L)이 광원(2)으로부터 출사되어, 대상물(OJ)에서 반사된 펄스광(L)이 측거 이미지 센서(10A)로 검출되면, 측거 이미지 센서(10A)로 검출되는 펄스광(L)의 강도 신호의 위상은, 광원(2)으로부터 출사되는 펄스광(L)의 강도 신호의 위상에 대해서, 대상물(OJ)까지의 거리 d에 따라 시트프되게 된다. 따라서, 각 제1 전하 전송 영역(24, 25)에 축적된 전자에 기초하는 신호를 화소(11a)마다 취득함으로써, 대상물(OJ)의 거리 화상을 생성할 수 있다.
[측거 이미지 센서의 제조 방법]
도 5의 (a)에 나타내지는 바와 같이, p형의 반도체 기판(20s)이 준비되고, 애벌란시 증배 영역(22) 및 전하 배분 영역(23)이 반도체 기판(20s)에 형성된다. 이때, 복수의 화소(11a)(도 5의 (b) 참조)에 걸쳐서 연결되도록 애벌란시 증배 영역(22)이 반도체 기판(20s)에 형성된다. 이어서, 도 5의 (b)에 나타내지는 바와 같이, 반도체층(20)의 제1 표면(20a)에 트렌치(29)가 형성된다. 이어서, 도 6의 (a)에 나타내지는 바와 같이, 한 쌍의 제1 전하 전송 영역(24, 25), 한 쌍의 제2 전하 전송 영역(26, 27), 복수의 전하 저지 영역(28), 웰 영역(31), LOCOS 영역(33), 배리어 영역(34) 및 한 쌍의 싱크 영역(35)을 각 화소(11a)가 가지도록, 각 영역(24~28, 31~35)이 반도체 기판(20s)에 형성된다. 이상에 의해, 트렌치(29)가 형성된 반도체층(20)이 형성된다(제1 공정). 또한, 반도체 영역(21)은 반도체 기판(20s)이 가지고 있던 영역이다.
이어서, 도 6의 (b)에 나타내지는 바와 같이, 포토 게이트 전극(41), 한 쌍의 제1 전송 게이트 전극(42, 43) 및 한 쌍의 제2 전송 게이트 전극(44, 45)을 각 화소(11a)가 가지도록, 각 게이트 전극(41~45)이 반도체층(20)의 제1 표면(20a)에 형성된다. 이것에 의해, 전극층(40)이 형성된다(제2 공정). 이어서, 도 3에 나타내지는 바와 같이, 전극층(40)을 덮도록 반도체층(20)의 제1 표면(20a)에 배선층(60)이 형성되고, 배선층(60)이 각 화소(11a)와 전기적으로 접속된다(제3 공정). 이어서, 대향 전극(50)이 반도체층(20)의 제2 표면(20b)에 형성된다. 이상의 반도체 기판(20s)에의 화소부(11)의 형성과 병행하여, 반도체 기판(20s)에의 CMOS 판독 회로부(12)의 형성이 실시된다. 이상에 의해, 측거 이미지 센서(10A)가 제조된다. 또한, 트렌치(29)의 형성은, 각 영역(24~28, 31~35)이 반도체 기판(20s)에 형성된 후, 각 게이트 전극(41~45)이 반도체층(20)의 제1 표면(20a)에 형성되기 전에, 실시되어도 된다.
[작용 및 효과]
측거 이미지 센서(10A)에서는, 반도체층(20)에 형성된 애벌란시 증배 영역(22)이, 각 화소(11a)를 서로 분리하도록 반도체층(20)에 형성된 트렌치(29)에 이르고 있다. 이것에 의해, 복수의 화소(11a) 사이에서의 수광 감도의 편차 및 하나의 화소(11a) 내에서의 장소에 따른 수광 감도의 편차가 억제된 상태에서, 각 화소(11a)에 있어서 고감도화가 실현된다. 따라서, 측거 이미지 센서(10A)에 의하면, 복수의 화소(11a)에 있어서 균일하게 수광 감도의 향상을 도모할 수 있다.
측거 이미지 센서(10A)에서는, 트렌치(29)의 저면(29a)이, 애벌란시 증배 영역(22)에 대해서 제2측에 위치하고 있다. 이것에 의해, 서로 이웃하는 화소(11a) 사이에서의 크로스토크의 발생을 억제할 수 있다.
측거 이미지 센서(10A)에서는, n형의 제2 증배 영역(22b)과, 판독 회로를 구성하는 p형의 웰 영역(31)의 사이에, n형의 배리어 영역(34)이 형성되어 있다. 이것에 의해, 애벌란시 증배 영역(22)에 고전압이 인가됨으로써, 애벌란시 증배 영역(22)에 형성된 공핍층이 p형의 웰 영역(31)을 향하여 확장되었다고 해도, n형의 배리어 영역(34)에 의해서, 공핍층이 p형의 웰 영역(31)에 이르는 것이 억제된다. 즉, 공핍층이 웰 영역(31)에 이르는 것에 기인하여 애벌란시 증배 영역(22)과 웰 영역(31)의 사이에 있어서 전류가 흐르는 것을 억제할 수 있다.
측거 이미지 센서(10A)에서는, 배리어 영역(34)이, Z방향으로부터 보았을 경우에 웰 영역(31)을 포함하고 있다. 이것에 의해, 공핍층이 웰 영역(31)에 이르는 것에 기인하여 애벌란시 증배 영역(22)과 웰 영역(31)의 사이에 있어서 전류가 흐르는 것을 억제할 수 있다.
측거 이미지 센서(10A)에서는, 배리어 영역(34)의 제1측에, 배리어 영역(34)과 접속된 n형의 싱크 영역(35)이 형성되어 있다. 이것에 의해, n형의 배리어 영역(34)의 주변에 모인 전자가 n형의 싱크 영역(35)으로 인입되기 때문에, 배리어 영역(34)의 주변에 모인 전자가 기생 전자로서 노이즈가 되는 것을 억제할 수 있다. 또한, 제1 전하 전송 영역(24)과 각 싱크 영역(35) 사이의 영역, 및 제1 전하 전송 영역(25)과 각 싱크 영역(35) 사이의 영역에 있어서 불순물 농도를 조정함으로써, 기생 전자가 각 제1 전하 전송 영역(24, 25)보다도 싱크 영역(35)으로 인입되기 쉬워지는 포텐셜 상태를 형성할 수 있다.
측거 이미지 센서(10A)에서는, 싱크 영역(35)이 각 제2 전하 전송 영역(26, 27)과 접속되어 있다. 이것에 의해, 싱크 영역(35)으로 인입된 기생 전자를, 불요 전하 배출 영역으로서 기능하는 각 제2 전하 전송 영역(26, 27)으로 배출할 수 있다.
측거 이미지 센서(10A)는 전극층(40)을 덮도록 반도체층(20)의 제1 표면(20a)에 배선층(60)이 마련되어 있고, 배선층(60)이 각 화소(11a)와 전기적으로 접속되어 있다. 이것에 의해, 각 화소(11a)에 대한 전기 신호의 입출력을, 배선층(60)을 통해서 실시할 수 있다.
측거 이미지 센서(10A)의 제조 방법에서는, 복수의 화소(11a)에 걸쳐서 연결되도록 반도체 기판(20s)에 애벌란시 증배 영역(22)이 형성된다. 이것에 의해, 제조된 측거 이미지 센서(10A)에 있어서는, 복수의 화소(11a) 사이에서의 수광 감도의 편차 및 하나의 화소(11a) 내에서의 장소에 따른 수광 감도의 편차가 억제된 상태에서, 각 화소(11a)에 있어서 고감도화가 실현된다. 따라서, 측거 이미지 센서(10A)의 제조 방법에 의하면, 복수의 화소(11a)에 있어서 균일하게 수광 감도의 향상이 도모된 측거 이미지 센서(10A)를 얻을 수 있다.
측거 이미지 센서(10A)의 제조 방법에서는, 애벌란시 증배 영역(22)의 형성 후에, 반도체층(20)의 제1 표면(20a)에 트렌치(29)가 형성된다. 이것에 의해, 애벌란시 증배 영역(22)이 트렌치(29)에 이르고 있는 구성을 용이하고 또한 확실하게 얻을 수 있다.
측거 이미지 센서(10A)의 제조 방법에서는, 각 게이트 전극(41~45)의 형성 후에, 전극층(40)을 덮도록 반도체층(20)의 제1 표면(20a)에 배선층(60)이 형성되고, 배선층(60)이 각 화소(11a)와 전기적으로 접속된다. 이것에 의해, 제조된 측거 이미지 센서(10A)에 있어서, 각 화소(11a)에 대한 전기 신호의 입출력을, 배선층(60)을 통해서 실시할 수 있다.
[제2 실시 형태]
도 7 및 도 8에 나타내지는 바와 같이, 측거 이미지 센서(10B)는, X방향에 있어서의 전하 배분 영역(23)의 양측에 제2 전하 전송 영역(26a, 26b, 27a, 27b)이 배치되어 있는 점, 및 X방향에 있어서의 포토 게이트 전극(41)의 양측에 복수의 제2 전송 게이트 전극(44a, 44b, 45a, 45b)이 배치되어 있는 점에서, 상술한 측거 이미지 센서(10A)와 주로 차이가 있다.
측거 이미지 센서(10B)의 각 화소(11a)에 있어서, 한 쌍의 제2 전하 전송 영역(26a, 26b)은, X방향에 있어서의 전하 배분 영역(23)의 일방측으로서, Y방향에 있어서의 제1 전하 전송 영역(24)의 양측에 배치되어 있다. 한 쌍의 제2 전하 전송 영역(27a, 27b)은, X방향에 있어서의 전하 배분 영역(23)의 타방측으로서, Y방향에 있어서의 제1 전하 전송 영역(25)의 양측에 배치되어 있다. 제2 전송 게이트 전극(44a)은 Z방향으로부터 보았을 경우에 포토 게이트 전극(41)과 제2 전하 전송 영역(26a)의 사이에 배치되어 있다. 제2 전송 게이트 전극(44b)은 Z방향으로부터 보았을 경우에 포토 게이트 전극(41)과 제2 전하 전송 영역(26b)의 사이에 배치되어 있다. 제2 전송 게이트 전극(45a)은 Z방향으로부터 보았을 경우에 포토 게이트 전극(41)과 제2 전하 전송 영역(27a)의 사이에 배치되어 있다. 제2 전송 게이트 전극(45b)은 Z방향으로부터 보았을 경우에 포토 게이트 전극(41)과 제2 전하 전송 영역(27b)의 사이에 배치되어 있다.
측거 이미지 센서(10B)에 있어서도, 상술한 측거 이미지 센서(10A)와 마찬가지로, 반도체층(20)에 형성된 애벌란시 증배 영역(22)이, 각 화소(11a)를 서로 분리하도록 반도체층(20)에 형성된 트렌치(29)에 이르고 있다. 이것에 의해, 복수의 화소(11a) 사이에서의 수광 감도의 편차 및 하나의 화소(11a) 내에서의 장소에 따른 수광 감도의 편차가 억제된 상태에서, 각 화소(11a)에 있어서 고감도화가 실현된다. 따라서, 측거 이미지 센서(10B)에 의하면, 복수의 화소(11a)에 있어서 균일하게 수광 감도의 향상을 도모할 수 있다.
[제3 실시 형태]
도 9 및 도 10에 나타내지는 바와 같이, 측거 이미지 센서(10C)는, 제1 전하 전송 영역(24)이 전하 배분 영역(23)의 중앙부에 배치되어 있는 점, 제2 전하 전송 영역(26)이 고리 모양으로 형성되어 있는 점, 및 각 전극(41, 42, 44)이 고리 모양으로 형성되어 있는 점에서, 상술한 측거 이미지 센서(10A)와 주로 차이가 있다.
측거 이미지 센서(10C)의 각 화소(11a)에 있어서, 제1 전하 전송 영역(24)은, Z방향으로부터 보았을 경우에 전하 배분 영역(23)의 중앙부에 배치되어 있다. 제2 전하 전송 영역(26)은, Z방향으로부터 보았을 경우에, 예를 들면 직사각형 고리 모양을 나타내고 있고, 전하 배분 영역(23)의 외측 가장자리를 따라서 배치되어 있다. 포토 게이트 전극(41)은, Z방향으로부터 보았을 경우에, 예를 들면 직사각형 고리 모양을 나타내고 있고, 제1 전하 전송 영역(24)의 외측 그리고 제2 전하 전송 영역(26)의 내측에 배치되어 있다. 제1 전송 게이트 전극(42)은, Z방향으로부터 보았을 경우에, 예를 들면 직사각형 고리 모양을 나타내고 있고, 제1 전하 전송 영역(24)의 외측 그리고 포토 게이트 전극(41)의 내측에 배치되어 있다. 제2 전송 게이트 전극(44)은, Z방향으로부터 보았을 경우에, 예를 들면 직사각형 고리 모양을 나타내고 있고, 포토 게이트 전극(41)의 외측 그리고 제2 전하 전송 영역(26)의 내측에 배치되어 있다.
측거 이미지 센서(10C)에 있어서도, 상술한 측거 이미지 센서(10A)와 마찬가지로, 반도체층(20)에 형성된 애벌란시 증배 영역(22)이, 각 화소(11a)를 서로 분리하도록 반도체층(20)에 형성된 트렌치(29)에 이르고 있다. 이것에 의해, 복수의 화소(11a) 사이에서의 수광 감도의 편차 및 하나의 화소(11a) 내에서의 장소에 따른 수광 감도의 편차가 억제된 상태에서, 각 화소(11a)에 있어서 고감도화가 실현된다. 따라서, 측거 이미지 센서(10C)에 의하면, 복수의 화소(11a)에 있어서 균일하게 수광 감도의 향상을 도모할 수 있다.
또한, 측거 이미지 센서(10C)에서는, 웰 영역(31), LOCOS 영역(33), 배리어 영역(34) 및 싱크 영역(35)(도 3 참조)이 반도체층(20)에 형성되어 있지 않다. 따라서, 측거 이미지 센서(10C)에 의하면, 복수의 화소(11a)의 고밀도화, 및 반도체층(20)의 구조의 단순화를 도모할 수 있다. 일례로서, 측거 이미지 센서(10C)에는, 각 화소(11a)용의 판독 회로, 및 CMOS 판독 회로부(12)가 형성된 반도체 기판이 제1측으로부터 접합된다.
[제4 실시 형태]
도 11, 도 12 및 도 13에 나타내지는 바와 같이, 측거 이미지 센서(10D)는, 제1 전하 전송 영역(24)이 전하 배분 영역(23)의 중앙부에 배치되어 있는 점, 복수의 제2 전하 전송 영역(26)이 전하 배분 영역(23)의 외측 가장자리를 따라서 배치되어 있는 점, 포토 게이트 전극(41) 및 제1 전송 게이트 전극(42)이 고리 모양으로 형성되어 있는 점, 복수의 제2 전송 게이트 전극(44)이 포토 게이트 전극(41)을 포위하도록 배치되어 있는 점, 그리고 반도체층(20)에 트렌치(29)가 형성되어 있지 않고, 애벌란시 증배 영역(22)이 복수의 화소(11a)에 걸쳐서 연결되어 있는 점에서, 상술한 측거 이미지 센서(10A)와 주로 차이가 있다.
측거 이미지 센서(10D)의 각 화소(11a)에 있어서, 제1 전하 전송 영역(24)은, Z방향으로부터 보았을 경우에 전하 배분 영역(23)의 중앙부에 배치되어 있다. 복수의 제2 전하 전송 영역(26)은, Z방향으로부터 보았을 경우에, 전하 배분 영역(23)의 외측 가장자리를 따라서 배치되어 있다. 각 제2 전하 전송 영역(26)은, 서로 이웃하는 2개의 화소(11a)에 의해서 공유되어 있다. 포토 게이트 전극(41)은, Z방향으로부터 보았을 경우에, 예를 들면 직사각형 고리 모양을 나타내고 있고, 제1 전하 전송 영역(24)의 외측 그리고 복수의 제2 전하 전송 영역(26)의 내측에 배치되어 있다. 제1 전송 게이트 전극(42)은, Z방향으로부터 보았을 경우에, 예를 들면 직사각형 고리 모양을 나타내고 있고, 제1 전하 전송 영역(24)의 외측 그리고 포토 게이트 전극(41)의 내측에 배치되어 있다. 각 제2 전송 게이트 전극(44)은, Z방향으로부터 보았을 경우에, 포토 게이트 전극(41)과 각 제2 전하 전송 영역(26)의 사이에 배치되어 있다.
측거 이미지 센서(10D)의 각 화소(11a)에 있어서, 웰 영역(31) 및 배리어 영역(34)은, Z방향으로부터 보았을 경우에, 복수의 화소(11a)를 구획하도록 격자 모양으로 배치된 복수의 가상 라인의 교점 상에 배치되어 있다. 그 때문에, 반도체층(20)에 트렌치(29)가 형성되어 있지 않고, 애벌란시 증배 영역(22)이 복수의 화소(11a)에 걸쳐서 연결되어 있다.
측거 이미지 센서(10D)에서는, 반도체층(20)에 형성된 애벌란시 증배 영역(22)이, 복수의 화소(11a)에 걸쳐서 연결되어 있다. 이것에 의해, 복수의 화소(11a) 사이에서의 수광 감도의 편차 및 하나의 화소(11a) 내에서의 장소에 따른 수광 감도의 편차가 억제된 상태에서, 각 화소(11a)에 있어서 고감도화가 실현된다. 따라서, 측거 이미지 센서(10D)에 의하면, 복수의 화소(11a)에 있어서 균일하게 수광 감도의 향상을 도모할 수 있다.
또한, 측거 이미지 센서(10D)에서는, 싱크 영역(35)(도 3 참조)이 반도체층(20)에 형성되어 있지 않다. 이것은, 측거 이미지 센서(10D)에서는, 상술한 측거 이미지 센서(10A)에 비해, 배리어 영역(34)이 제1 전하 전송 영역(24)으로부터 멀어지게 되고, 그 결과, 배리어 영역(34)의 주변에 모인 전자가 제1 전하 전송 영역(24)으로 인입되기 어려워지기 때문이다.
[제5 실시 형태]
도 14 및 도 15에 나타내지는 바와 같이, 측거 이미지 센서(10E)는, 제1 전하 전송 영역(24)이 각 화소(11a)의 중앙부에 배치되어 있는 점, 복수의 제2 전하 전송 영역(26)이 각 화소(11a)의 복수의 모서리부에 배치되어 있는 점, 제1 전송 게이트 전극(42)이 고리 모양으로 형성되어 있는 점, 포토 게이트 전극(41)이 각 화소(11a)의 중앙부 및 복수의 모서리부를 비키도록 배치되어 있는 점, 복수의 제2 전송 게이트 전극(44)이 각 화소(11a)의 복수의 모서리부에 배치되어 있는 점, 그리고 반도체층(20)에 트렌치(29)가 형성되어 있지 않고, 애벌란시 증배 영역(22)이 복수의 화소(11a)에 걸쳐서 연결되어 있는 점에서, 상술한 측거 이미지 센서(10A)와 주로 차이가 있다.
측거 이미지 센서(10E)의 각 화소(11a)에 있어서, 제1 전하 전송 영역(24)은, Z방향으로부터 보았을 경우에 각 화소(11a)의 중앙부에 배치되어 있다. 복수의 제2 전하 전송 영역(26)은, Z방향으로부터 보았을 경우에, 각 화소(11a)의 복수의 모서리부에 배치되어 있다. 포토 게이트 전극(41)은 각 화소(11a)의 중앙부 및 복수의 모서리부를 비키도록(즉, 제1 전하 전송 영역(24) 및 복수의 제2 전하 전송 영역(26)을 비키도록) 배치되어 있다. 포토 게이트 전극(41)은 복수의 화소(11a)에 걸쳐서 연결되어 있다. 제1 전송 게이트 전극(42)은, Z방향으로부터 보았을 경우에, 예를 들면 직사각형 고리 모양을 나타내고 있고, 제1 전하 전송 영역(24)의 외측 그리고 포토 게이트 전극(41)의 내측에 배치되어 있다. 각 제2 전송 게이트 전극(44)은, Z방향으로부터 보았을 경우에, 포토 게이트 전극(41)과 각 제2 전하 전송 영역(26)의 사이에 배치되어 있다.
측거 이미지 센서(10E)의 각 화소(11a)에 있어서, 대응하는 제2 전하 전송 영역(26) 및 제2 전송 게이트 전극(44)은, 서로 이웃하는 4개의 화소(11a)에 의해서 공유되어 있다. 그 때문에, 반도체층(20)에 트렌치(29)가 형성되어 있지 않고, 애벌란시 증배 영역(22)이 복수의 화소(11a)에 걸쳐서 연결되어 있다.
측거 이미지 센서(10E)에서는, 반도체층(20)에 형성된 애벌란시 증배 영역(22)이, 복수의 화소(11a)에 걸쳐서 연결되어 있다. 이것에 의해, 복수의 화소(11a) 사이에서의 수광 감도의 편차 및 하나의 화소(11a) 내에서의 장소에 따른 수광 감도의 편차가 억제된 상태에서, 각 화소(11a)에 있어서 고감도화가 실현된다. 따라서, 측거 이미지 센서(10E)에 의하면, 복수의 화소(11a)에 있어서 균일하게 수광 감도의 향상을 도모할 수 있다.
또한, 측거 이미지 센서(10E)에서는, 웰 영역(31), LOCOS 영역(33), 배리어 영역(34) 및 싱크 영역(35)(도 3 참조)이 반도체층(20)에 형성되어 있지 않다. 따라서, 측거 이미지 센서(10E)에 의하면, 복수의 화소(11a)의 고밀도화, 및 반도체층(20)의 구조의 단순화를 도모할 수 있다. 일례로서, 측거 이미지 센서(10E)에는, 각 화소(11a)용의 판독 회로, 및 CMOS 판독 회로부(12)가 형성된 반도체 기판이 제1측으로부터 접합된다.
[변형예]
본 개시는 상술한 제1 실시 형태 ~ 제5 실시 형태로 한정되지 않는다. 측거 이미지 센서(10A, 10B, 10C)에서는, 트렌치(29)의 저면(29a)이 애벌란시 증배 영역(22) 내에 위치하고 있어도 된다. 그 경우에는, 트렌치(29)를 형성하는 시간의 단축화를 실현하면서, 서로 이웃하는 화소(11a) 사이에서의 크로스토크의 발생을 충분히 억제할 수 있다.
측거 이미지 센서(10A, 10B, 10C)에서는, 트렌치(29)의 저면(29a)이 애벌란시 증배 영역(22)에 대해서 제1측에 위치하고 있고, 애벌란시 증배 영역(22)이 복수의 화소(11a)에 걸쳐서 연결되어 있어도 된다. 혹은, 측거 이미지 센서(10A, 10B)에서는, 반도체층(20)에 트렌치(29)가 형성되어 있지 않고, 애벌란시 증배 영역(22)이 복수의 화소(11a)에 걸쳐서 연결되어 있어도 된다. 그러한 경우에도, 복수의 화소(11a)에 있어서 균일하게 수광 감도의 향상을 도모할 수 있다.
측거 이미지 센서(10A, 10B)에서는, 각 싱크 영역(35)이 각 제2 전하 전송 영역(26, 27)과 접속되어 있지 않아도 된다. 측거 이미지 센서(10A, 10B)에서는, 반도체층(20)에 싱크 영역(35)이 형성되어 있지 않아도 된다. 측거 이미지 센서(10A, 10B)에서는, 반도체층(20)에 웰 영역(31) 및 배리어 영역(34)이 형성되어 있지 않아도 된다. 측거 이미지 센서(10A, 10B, 10C)에서는, 반도체층(20)에 전하 저지 영역(28)이 형성되어 있지 않아도 된다.
측거 이미지 센서(10D)에서는, 배리어 영역(34)과 접속된 싱크 영역(35)이 반도체층(20)에 형성되어 있어도 된다. 측거 이미지 센서(10D)에서는, 배리어 영역(34) 및 제2 전하 전송 영역(26) 각각과 접속된 싱크 영역(35)이 반도체층(20)에 형성되어 있어도 된다. 측거 이미지 센서(10D)에서는, 반도체층(20)에 웰 영역(31) 및 배리어 영역(34)이 형성되어 있지 않아도 된다. 측거 이미지 센서(10D, 10E)에서는, 반도체층(20)에 전하 저지 영역(28)이 형성되어 있어도 된다.
도 16~도 22에 나타내지는 바와 같이, 측거 이미지 센서(10A~10E)에서는, 각 화소(11a)의 반도체층(20)에 매립 영역(36)이 형성되어 있어도 된다. 각 화소(11a)의 반도체층(20)에 형성된 매립 영역(36)에 의해서, 각 화소(11a)에서의 암전류의 발생이 억제된다.
도 16 및 도 17에 나타내지는 측거 이미지 센서(10A)는, 각 화소(11a)의 반도체층(20)에 복수의 전하 저지 영역(28)이 형성되어 있지 않은 점, 및 각 화소(11a)의 반도체층(20)에 매립 영역(36)이 형성되어 있는 점에서, 상술한 측거 이미지 센서(10A)와 주로 차이가 있다. 도 16 및 도 17에 나타내지는 측거 이미지 센서(10A)에 있어서의 각 화소(11a)의 반도체층(20)의 구성은, 다음과 같다.
도 16 및 도 17에 나타내지는 바와 같이, 전하 배분 영역(23)은, Z방향으로부터 보았을 경우에 포토 게이트 전극(41)과 중첩되고, 또한 Z방향으로부터 보았을 경우에 복수의 전송 게이트 전극(42, 43, 44, 45)과 중첩되지 않게, 형성되어 있다. 매립 영역(36)은, p형의 영역으로서, 반도체층(20)에 있어서 전하 배분 영역(23)의 제1측에 형성되어 있다. 즉, 전하 배분 영역(23)은, 매립 영역(36)에 의해서, 반도체층(20)에 매립되어 있다. 웰 영역(31)은, 전하 배분 영역(23) 중 제1측의 부분, 및 매립 영역(36)을 포위하고 있다. 웰 영역(31)의 일부는, 매립 영역(36)과 각 전하 전송 영역(24, 25, 26, 27)의 사이에 위치하고 있다. 배리어 영역(34)은 전하 배분 영역(23) 중 제2측의 부분을 포위하고 있다. Z방향으로부터 보았을 경우에, 전하 배분 영역(23)을 포위하는 배리어 영역(34)의 내측 가장자리는, 전하 배분 영역(23) 및 매립 영역(36)을 포위하는 웰 영역(31)의 내측 가장자리보다도 내측에 위치하고 있다.
도 18에 나타내지는 측거 이미지 센서(10B)는, 각 화소(11a)의 반도체층(20)에 복수의 전하 저지 영역(28)이 형성되어 있지 않은 점, 및 각 화소(11a)의 반도체층(20)에 매립 영역(36)이 형성되어 있는 점에서, 상술한 측거 이미지 센서(10B)와 주로 차이가 있다. 도 18에 나타내지는 측거 이미지 센서(10B)에 있어서의 각 화소(11a)의 반도체층(20)의 구성은, 다음과 같다.
도 18에 나타내지는 바와 같이, 전하 배분 영역(23)은, Z방향으로부터 보았을 경우에 포토 게이트 전극(41)과 중첩되고, 또한 Z방향으로부터 보았을 경우에 복수의 전송 게이트 전극(42, 43, 44a, 44b, 45a, 45b)(도 7 참조)과 중첩되지 않게, 형성되어 있다. 매립 영역(36)은, p형의 영역으로서, 반도체층(20)에 있어서 전하 배분 영역(23)의 제1측에 형성되어 있다. 즉, 전하 배분 영역(23)은, 매립 영역(36)에 의해서, 반도체층(20)에 매립되어 있다. 웰 영역(31)은 전하 배분 영역(23) 중 제1측의 부분, 및 매립 영역(36)을 포위하고 있다. 웰 영역(31)의 일부는, 매립 영역(36)과 각 전하 전송 영역(24, 25, 26a, 26b, 27a, 27b)(도 7 참조)의 사이에 위치하고 있다. 배리어 영역(34)은 전하 배분 영역(23) 중 제2측의 부분을 포위하고 있다. Z방향으로부터 보았을 경우에, 전하 배분 영역(23)을 포위하는 배리어 영역(34)의 내측 가장자리는, 전하 배분 영역(23) 및 매립 영역(36)을 포위하는 웰 영역(31)의 내측 가장자리보다도 내측에 위치하고 있다.
도 19에 나타내지는 측거 이미지 센서(10C)는, 각 화소(11a)의 반도체층(20)에 매립 영역(36)이 형성되어 있는 점, 각 화소(11a)에 있어서 제1 전하 전송 영역(24)을 포함하도록 반도체층(20)에 웰 영역(31)(이하, 「내측의 웰 영역(31)」이라고 함)이 형성되어 있는 점, 각 화소(11a)에 있어서 제2 전하 전송 영역(26)을 포함하도록 반도체층(20)에 웰 영역(31)(이하, 「외측의 웰 영역(31)」이라고 함)이 형성되어 있는 점, 그리고 내측의 웰 영역(31) 및 외측의 웰 영역(31) 각각의 제2측에 배리어 영역(34)이 형성되어 있는 점에서, 상술한 측거 이미지 센서(10C)와 주로 차이가 있다. 도 19에 나타내지는 측거 이미지 센서(10C)에 있어서의 각 화소(11a)의 반도체층(20)의 구성은, 다음과 같다.
도 19에 나타내지는 바와 같이, 전하 배분 영역(23) 중 제1측의 부분은, Z방향으로부터 보았을 경우에 포토 게이트 전극(41)과 중첩되고, 또한 Z방향으로부터 보았을 경우에 복수의 전송 게이트 전극(42, 44)과 중첩되지 않게, 형성되어 있다. 매립 영역(36)은, p형의 영역으로서, 반도체층(20)에 있어서 전하 배분 영역(23)의 제1측에 형성되어 있다. 즉, 전하 배분 영역(23)은, 매립 영역(36)에 의해서, 반도체층(20)에 매립되어 있다. 매립 영역(36)은, Z방향으로부터 보았을 경우에, 포토 게이트 전극(41)과 마찬가지로, 예를 들면, 직사각형 고리 모양을 나타내고 있다. 매립 영역(36)은, Z방향으로부터 보았을 경우에, 내측의 웰 영역(31)을 포위하고 있다. 외측의 웰 영역(31)은, Z방향으로부터 보았을 경우에, 매립 영역(36)을 포위하고 있다.
도 20 및 도 21에 나타내지는 측거 이미지 센서(10D)는, 각 화소(11a)의 반도체층(20)에 매립 영역(36)이 형성되어 있는 점, 각 화소(11a)에 있어서 제1 전하 전송 영역(24)을 포함하도록 반도체층(20)에 웰 영역(31)(이하, 「내측의 웰 영역(31)」이라고 함)이 형성되어 있는 점, 각 화소(11a)에 있어서 복수의 제2 전하 전송 영역(26)을 포함하도록 반도체층(20)에 웰 영역(31)(이하, 「외측의 웰 영역(31)」이라고 함)이 형성되어 있는 점, 그리고 내측의 웰 영역(31) 및 외측의 웰 영역(31) 각각의 제2측에 배리어 영역(34)이 형성되어 있는 점에서, 상술한 측거 이미지 센서(10D)와 주로 차이가 있다. 도 20 및 도 21에 나타내지는 측거 이미지 센서(10D)에 있어서의 각 화소(11a)의 반도체층(20)의 구성은, 다음과 같다.
도 20 및 도 21에 나타내지는 바와 같이, 전하 배분 영역(23) 중 제1측의 부분은, Z방향으로부터 보았을 경우에 포토 게이트 전극(41)과 중첩되고, 또한 Z방향으로부터 보았을 경우에 복수의 전송 게이트 전극(42, 44)과 중첩되지 않게, 형성되어 있다. 매립 영역(36)은, p형의 영역으로서, 반도체층(20)에 있어서 전하 배분 영역(23)의 제1측에 형성되어 있다. 즉, 전하 배분 영역(23)은, 매립 영역(36)에 의해서, 반도체층(20)에 매립되어 있다. 매립 영역(36)은, Z방향으로부터 보았을 경우에, 포토 게이트 전극(41)과 마찬가지로, 예를 들면, 직사각형 고리 모양을 나타내고 있다. 매립 영역(36)은, Z방향으로부터 보았을 경우에, 내측의 웰 영역(31)을 포위하고 있다. 외측의 웰 영역(31)은, Z방향으로부터 보았을 경우에, 매립 영역(36)을 포위하고 있다.
도 22에 나타내지는 측거 이미지 센서(10E)는, 각 화소(11a)의 반도체층(20)에 매립 영역(36)이 형성되어 있는 점, 각 화소(11a)에 있어서 제1 전하 전송 영역(24)을 포함하도록 반도체층(20)에 웰 영역(31)(이하, 「내측의 웰 영역(31)」이라고 함)이 형성되어 있는 점, 각 화소(11a)에 있어서 복수의 제2 전하 전송 영역(26) 각각을 포함하도록 반도체층(20)에 웰 영역(31)(이하, 「외측의 웰 영역(31)」이라고 함)이 형성되어 있는 점, 그리고 내측의 웰 영역(31) 및 외측의 웰 영역(31) 각각의 제2측에 배리어 영역(34)이 형성되어 있는 점에서, 상술한 측거 이미지 센서(10E)와 주로 차이가 있다. 도 22에 나타내지는 측거 이미지 센서(10E)에 있어서의 각 화소(11a)의 반도체층(20)의 구성은, 다음과 같다.
도 22에 나타내지는 바와 같이, 전하 배분 영역(23) 중 제1측의 부분은, Z방향으로부터 보았을 경우에 포토 게이트 전극(41)과 중첩되고, 또한 Z방향으로부터 보았을 경우에 복수의 전송 게이트 전극(42, 44)과 중첩되지 않게, 형성되어 있다. 매립 영역(36)은, p형의 영역으로서, 반도체층(20)에 있어서 전하 배분 영역(23)의 제1측에 형성되어 있다. 즉, 전하 배분 영역(23)은, 매립 영역(36)에 의해서, 반도체층(20)에 매립되어 있다. 매립 영역(36)은, Z방향으로부터 보았을 경우에, 내측의 웰 영역(31)을 포위하고 있다.
측거 이미지 센서(10A~10E)에서는, 제1측 및 제2측 중 어느 측으로부터도 반도체층(20)에 광을 입사시키는 것이 가능하다. 예를 들면, 제2측으로부터 반도체층(20)에 광을 입사시키는 경우에는, 대향 전극(50)이 도전성 및 광 투과성을 가지는 재료(예를 들면 폴리 실리콘)에 의해서 형성되어 있으면 된다. 반도체 영역(21)에 접속되는 전극 등, 제1 증배 영역(22a)측에 접속되는 전극(제1 도전형측의 전극)은, 대향 전극(50)으로 한정되지 않고, 반도체층(20)의 제1 표면(20a)으로부터 반도체 영역(21)에 이르는 관통 전극, 또는 반도체층(20)의 제1 표면(20a)에 이르는 반도체 영역(21)의 표면에 형성된 전극 등이어도 된다. 측거 이미지 센서(10A~10E) 중 어느 것에 있어서도, 하나의 화소(11a)에 대해서, 적어도 하나의 제1 전하 전송 영역, 적어도 하나의 제2 전하 전송 영역, 적어도 하나의 제1 전송 게이트 전극, 및 적어도 하나의 제2 전송 게이트 전극이 마련되어 있으면 되고, 제1 전송 게이트 전극 및 제2 전송 게이트 전극으로의 전압을 가하는 방법, 그리고 제1 전하 전송 영역 및 제2 전하 전송 영역으로부터의 전하를 취출하는 방법·배출시키는 방법에 대해서도, 상술한 것으로 한정되지 않는다. 측거 이미지 센서(10A~10E) 중 어느 것에 있어서도, p형 및 n형의 각 도전형은, 상술한 것에 대해서 반대여도 된다. 측거 이미지 센서(10A~10E) 중 어느 것에 있어서도, 복수의 화소(11a)는, 반도체층(20)의 제1 표면(20a)을 따라서 1차원으로 배열된 것이어도 된다.
10A, 10B, 10C, 10D, 10E…측거 이미지 센서
11a…화소 20…반도체층
20a…제1 표면 20b…제2 표면
20s…반도체 기판 22…애벌란시 증배 영역
22a…제1 증배 영역 22b…제2 증배 영역
23…전하 배분 영역 24, 25…제1 전하 전송 영역
26, 26a, 26b, 27, 27a, 27b…제2 전하 전송 영역
29…트렌치 29a…저면
31…웰 영역 34…배리어 영역
35…싱크 영역 40…전극층
41…포토 게이트 전극 42, 43…제1 전송 게이트 전극
44, 44a, 44b, 45, 45a, 45b…제2 전송 게이트 전극
60…배선층

Claims (11)

  1. 제1측의 제1 표면, 및 상기 제1측과는 반대측인 제2측의 제2 표면을 가지고, 상기 제1 표면을 따라서 배치된 복수의 화소를 구성하는 반도체층과,
    상기 제1 표면에 마련되어, 상기 복수의 화소를 구성하는 전극층을 구비하고,
    상기 복수의 화소 각각은,
    상기 반도체층에 형성된 제1 도전형의 제1 증배 영역, 및 상기 반도체층에 있어서 상기 제1 증배 영역의 상기 제1측에 형성된 제2 도전형의 제2 증배 영역을 포함하는 애벌란시 증배 영역과,
    상기 반도체층에 있어서 상기 제2 증배 영역의 상기 제1측에 형성되어, 상기 제2 증배 영역과 접속된 제2 도전형의 전하 배분 영역과,
    상기 반도체층에 있어서 상기 제2 증배 영역의 상기 제1측에 형성되어, 상기 전하 배분 영역과 접속된 제2 도전형의 제1 전하 전송 영역과,
    상기 반도체층에 있어서 상기 제2 증배 영역의 상기 제1측에 형성되어, 상기 전하 배분 영역과 접속된 제2 도전형의 제2 전하 전송 영역과,
    상기 전극층에 있어서 상기 전하 배분 영역의 상기 제1측에 형성된 포토 게이트 전극과,
    상기 포토 게이트 전극에 대해서 상기 제1 전하 전송 영역측에 위치하도록, 상기 전극층에 있어서 상기 전하 배분 영역의 상기 제1측에 형성된 제1 전송 게이트 전극과,
    상기 포토 게이트 전극에 대해서 상기 제2 전하 전송 영역측에 위치하도록, 상기 전극층에 있어서 상기 전하 배분 영역의 상기 제1측에 형성된 제2 전송 게이트 전극을 가지며,
    상기 애벌란시 증배 영역은 상기 복수의 화소에 걸쳐서 연결되어 있거나, 또는 상기 복수의 화소 각각을 서로 분리하도록 상기 반도체층에 형성된 트렌치에 이르고 있는 측거 이미지 센서.
  2. 청구항 1에 있어서,
    상기 트렌치는 상기 제1 표면에 형성되어 있고,
    상기 트렌치의 저면은, 상기 애벌란시 증배 영역에 대해서 상기 제2측에 위치하고 있는 측거 이미지 센서.
  3. 청구항 1에 있어서,
    상기 트렌치는 상기 제1 표면에 형성되어 있고,
    상기 트렌치의 저면은, 상기 애벌란시 증배 영역 내에 위치하고 있는 측거 이미지 센서.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 복수의 화소 각각은,
    상기 반도체층에 있어서 상기 제2 증배 영역의 상기 제1측에 형성되어, 상기 제1 전하 전송 영역 및 상기 제2 전하 전송 영역 중 적어도 한쪽과 전기적으로 접속된 판독 회로를 구성하는 제1 도전형의 웰 영역과,
    상기 반도체층에 있어서 상기 제2 증배 영역과 상기 웰 영역의 사이에 형성된 제2 도전형의 배리어 영역을 더 가지는 측거 이미지 센서.
  5. 청구항 4에 있어서,
    상기 배리어 영역은 상기 반도체층의 두께 방향으로부터 보았을 경우에 상기 웰 영역을 포함하고 있는 측거 이미지 센서.
  6. 청구항 4 또는 청구항 5에 있어서,
    상기 복수의 화소 각각은,
    상기 반도체층에 있어서 상기 배리어 영역의 상기 제1측에 형성되어, 상기 배리어 영역과 접속된 제2 도전형의 싱크 영역을 더 가지는 측거 이미지 센서.
  7. 청구항 6에 있어서,
    상기 싱크 영역은 상기 제2 전하 전송 영역과 접속되어 있는 측거 이미지 센서.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 전극층을 덮도록 상기 제1 표면에 마련되어, 상기 복수의 화소 각각과 전기적으로 접속된 배선층을 더 구비하는 측거 이미지 센서.
  9. 청구항 1에 기재된 측거 이미지 센서의 제조 방법으로서,
    상기 애벌란시 증배 영역, 상기 전하 배분 영역, 상기 제1 전하 전송 영역 및 상기 제2 전하 전송 영역을 반도체 기판에 형성함으로써, 상기 반도체층을 형성하는 제1 공정과,
    상기 제1 공정 후에, 상기 포토 게이트 전극, 상기 제1 전송 게이트 전극 및 상기 제2 전송 게이트 전극을 상기 반도체층의 상기 제1 표면에 형성함으로써, 상기 전극층을 형성하는 제2 공정을 구비하고
    상기 제1 공정에 있어서는, 상기 복수의 화소에 걸쳐서 연결되도록 상기 반도체 기판에 상기 애벌란시 증배 영역을 형성하는 측거 이미지 센서의 제조 방법.
  10. 청구항 9에 있어서,
    상기 제1 공정에 있어서는, 적어도 상기 애벌란시 증배 영역을 상기 반도체 기판에 형성한 후에, 상기 제1 표면에 상기 트렌치를 형성하는 측거 이미지 센서의 제조 방법.
  11. 청구항 10에 있어서,
    상기 제2 공정 후에, 상기 전극층을 덮도록 상기 제1 표면에 배선층을 형성하고, 상기 배선층을 상기 복수의 화소 각각과 전기적으로 접속하는 제3 공정을 더 구비하는 측거 이미지 센서의 제조 방법.
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