KR20220101906A - 이미지 센싱 장치 - Google Patents

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Abstract

본 기술의 일 실시예에 따른 이미지 센싱 장치는, 입사된 광을 변환하여 신호 캐리어들(signal carriers)을 생성하고 복조 제어 신호에 따른 전위차를 이용하여 상기 신호 캐리어들을 캡쳐하는 광전 변환 영역, 및 상기 광전 변환 영역의 일측에 위치하며 상기 광전 변환 영역에서 갭쳐된 신호 캐리어들에 대응되는 픽셀 신호를 생성하여 출력하는 복수의 픽셀 트랜지스터들을 포함하는 회로 영역을 포함할 수 있으며, 상기 회로 영역은 제 1 방향으로 제 1 길이만큼 연장되게 형성되는 제 1 웰 영역 및 상기 제 1 웰 영역과 연결되게 상기 제 1 웰 영역의 아래에 형성되며 상기 제 1 방향으로 상기 제 1 길이보다 짧은 제 2 길이만큼 연장되게 형성되는 제 2 웰 영역을 포함할 수 있다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 이미지 센싱 장치에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 장치이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라, 디지털 카메라, 캠코더, PCS(personal communication system), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 또는 로봇 등의 다양한 분야에서 이미지 센서의 수요가 증가하고 있다.
이미지 센서를 이용해 3차원 영상을 얻기 위해서는, 색상(color)에 관한 정보뿐만 아니라 대상 물체(target object)에 대한 거리(depth) 정보가 필요하다.
대상 물체에 대한 depth를 측정하는 방식은 삼각 측량(triangulation) 방식과 ToF(time of flight) 방식 등이 있다. 이들 중 ToF 방식이 활용 할 수 있는 범위가 넓고 처리속도가 빠르며 비용 면에서도 유리하기 때문에 중요도가 높아지고 있다. ToF 방식은 직접(direct) 방식과 간접(in-direct) 방식으로 구분될 수 있다. 직접 방식과 간접 방식은 빛을 조사한 후 대상 물체에서 반사되어 돌아오는 빛을 이용하여 거리를 구한다는 점에서 유사하나, 직접 방식은 빛의 왕복 시간을 이용하는 반면에 간접 방식은 위상 차이를 이용한다는 점에서 차이가 있다. 직접 방식은 장거리에 유리하여 자동차 등에 많이 사용되고 있으며, 간접 방식은 거리가 보다 가깝고 빠른 처리속도가 요구되는 게임기나 모바일 카메라에 주로 이용되고 있다.
간접 방식 ToF 센서의 픽셀 구조 중 하나인 CAPD(Current-Assisted Photonic Demodulator) 구조는 기판에 전압을 인가하여 홀 전류(hole current)를 발생시켜 기판 내부의 전자들을 검출하는 방식으로, 전자들을 빠르게 검출 할 수 있으며, 깊은 위치에 있는 전자들까지 검출 할 수 있어 효율 면에서도 우수하다고 볼 수 있다.
본 발명의 실시예는 센싱을 위한 소비 전력을 감소시키면서 깊이(depth) 특성을 향상시킬 수 있는 이미지 센싱 장치를 제공하고자 한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 기술의 일 실시예에 따른 이미지 센싱 장치는, 입사된 광을 변환하여 신호 캐리어들(signal carriers)을 생성하고 복조 제어 신호에 따른 전위차를 이용하여 상기 신호 캐리어들을 캡쳐하는 광전 변환 영역, 및 상기 광전 변환 영역의 일측에 위치하며 상기 광전 변환 영역에서 갭쳐된 신호 캐리어들에 대응되는 픽셀 신호를 생성하여 출력하는 복수의 픽셀 트랜지스터들을 포함하는 회로 영역을 포함할 수 있으며, 상기 회로 영역은 제 1 방향으로 제 1 길이만큼 연장되게 형성되는 제 1 웰 영역 및 상기 제 1 웰 영역과 연결되게 상기 제 1 웰 영역의 아래에 형성되며 상기 제 1 방향으로 상기 제 1 길이보다 짧은 제 2 길이만큼 연장되게 형성되는 제 2 웰 영역을 포함할 수 있다.
본 발명의 실시예에 따른 이미지 센싱 장치는 센싱을 위한 소비 전력을 감소시키면서 깊이(depth) 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도.
도 2는 도 1의 픽셀 어레이에서 어느 한 유닛 픽셀의 레이아웃을 간략하게 나타낸 도면.
도 3은 도 2의 유닛 픽셀에서 탭들과 픽셀 트랜지스터들의 회로 구조를 예시적으로 보여주는 도면.
도 4a 및 도 4b는 각각 도 2에서 B-B'절취선을 따라 절단된 단면의 모습을 예시적으로 보여주는 도면.
도 5a 및 도 5b는 도 4a에서 회로 영역의 웰 구조를 형성하는 방법을 예시적으로 보여주는 도면들.
도 6a 및 도 6b는 도 4a에서 회로 영역의 웰 구조를 형성하는 다른 방법을 예시적으로 나타낸 도면들.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 1을 참조하면, 이미지 센싱 장치(ISD)는 간접(in-direct) ToF(time of flight) 방식을 이용하여 대상 물체(1)와의 거리를 측정할 수 있다. 간접 ToF 방식은 대상 물체(1)를 향해 변조광을 조사하고(emit), 대상 물체(1)로부터 반사되어 입사되는 반사광을 감지하여, 변조광과 반사광 간의 위상차(phase difference)에 기초하여 간접적으로 이미지 센싱 장치(ISD)와 대상 물체(1) 간의 거리를 측정하는 방식을 의미할 수 있다.
이러한 이미지 센싱 장치(ISD)는 광원(10), 렌즈 모듈(20), 픽셀 어레이(30) 및 제어 블록(40)을 포함할 수 있다.
광원(10)은 제어 블록(40)으로부터 제공되는 광 변조 신호(MLS)에 응답하여 대상 물체(1)에 광을 조사한다. 광원(10)은 특정 파장 대역의 광(예를 들어, 근적외선, 적외선 또는 가시광)을 발광하는 레이저 다이오드(LD; Laser Diode)나 발광 다이오드(LED; Light Emitting Diode), 근적외선 레이저(NIR; Near Infrared Laser), 포인트 광원, 백색 램프와 모노크로메이터(monochromator)가 조합된 단색(monochromatic) 조명원, 또는 다른 레이저 광원의 조합일 수 있다. 예를 들어, 광원(10)은 800㎚ 내지 1000㎚의 파장을 가지는 적외선을 발광할 수 있다. 도 1에서는 설명의 편의를 위해 하나의 광원(10)만을 도시하였으나, 복수의 광원들이 렌즈 모듈(20)의 주변에 배열될 수도 있다.
렌즈 모듈(20)은 대상 물체(1)로부터 반사된 광을 수집하여 픽셀 어레이(30)의 픽셀들(PX)에 집중 시킬 수 있다. 렌즈 모듈(20)은 유리 또는 플라스틱 표면의 집중 렌즈 또는 다른 원통형 광학 원소를 포함할 수 있다. 렌즈 모듈(20)은 광축을 중심으로 정렬된 복수의 렌즈들을 포함할 수 있다.
픽셀 어레이(30)는 2차원 매트릭스 구조로 연속적으로 배열된{예를 들어, 컬럼(column) 방향 및 로우(row) 방향으로 연속적으로 배열된} 복수의 유닛 픽셀들(PX)을 포함할 수 있다. 유닛 픽셀들(PX)은 반도체 기판에 형성될 수 있으며, 각 유닛 픽셀(PX)은 렌즈 모듈(20)을 통해 수신된 광을 광의 세기에 대응하는 전기 신호로 변환하여 픽셀 신호를 출력할 수 있다. 이때, 픽셀 신호는 대상 물체(1)와의 거리를 나타내는 신호일 수 있다. 각 유닛 픽셀(PX)은 입사광에 의해 반도체 기판 내에서 생성된 광전하를 전계의 포텐셜 차이를 이용하여 캡쳐하는 CAPD(Current-Assisted Photonic Demodulator) 픽셀을 포함할 수 있다. 각 유닛 픽셀(PX)의 보다 상세한 구조 및 동작에 대해서는 도 2 이하를 참조하여 후술하기로 한다.
제어 블록(40)은 광원(100)을 제어하여 대상 물체(1)에 광을 조사하고, 픽셀 어레이(30)의 유닛 픽셀들(PX)을 구동시켜 대상 물체(1)로부터 반사된 광에 대응되는 픽셀 신호들을 처리하여 대상 물체(1)의 표면에 대한 거리를 측정한다.
이러한 제어 블록(40)은 로우 드라이버(row driver, 41), 복조 드라이버(demodulation driver, 42), 광원 드라이버(light source driver, 43), 타이밍 컨트롤러(timing controller; T/C, 44) 및 리드아웃 회로(readout circuit, 45)를 포함할 수 있다.
로우 드라이버(41)와 복조 드라이버(42)는 제어 회로(control circuit)로 통칭될 수 있다.
제어 회로는 타이밍 컨트롤러(44)로부터 출력된 타이밍 신호에 응답하여 픽셀 어레이(30)의 유닛 픽셀들(PX)을 구동할 수 있다.
제어 회로는 픽셀 어레이(30)의 복수의 로우 라인들(row lines) 중에서 적어도 하나의 로우 라인을 선택 및 제어할 수 있는 제어 신호를 생성할 수 있다. 이러한 제어 신호는 기판 내 픽셀 전류(pixel current)를 발생시키기 위한 복조 제어 신호, 리셋 트랜지스터를 제어하는 리셋 신호, 검출 노드에 축적된 광전하의 전달을 제어하는 전송 신호, 고조도 조건에서 추가적인 정전 용량을 제공하기 위한 플로팅 디퓨전 신호, 선택 트랜지스터를 제어하는 선택 신호 등을 포함할 수 있다. 픽셀 전류는 기판에서 생성된 광전하를 검출 노드 방향으로 이동시키기 위한 전류를 의미할 수 있다.
여기서, 로우 드라이버(41)는 리셋 신호, 전송 신호, 플로팅 디퓨전 신호 및 선택 신호를 생성할 수 있고, 복조 드라이버(42)는 복조 제어 신호를 생성할 수 있다. 본 실시예에서는 로우 드라이버(41)와 복조 드라이버(42)가 독립적인 구성으로 설명되었으나, 다른 실시예에 따라 로우 드라이버(41)와 복조 드라이버(42)는 하나의 구성으로 구현되어 픽셀 어레이(30)의 일측에 배치될 수 있다.
광원 드라이버(43)는 타이밍 컨트롤러(44)의 제어에 따라 광원(10)을 구동시킬 수 있는 광 변조 신호(MLS)를 생성할 수 있다. 광 변조 신호(MLS)는 미리 정해진 주파수로 변조된 신호일 수 있다.
타이밍 컨트롤러(44)는 로우 드라이버(41), 복조 드라이버(42), 광원 드라이버(43) 및 리드아웃 회로(45)의 동작을 제어하기 위한 타이밍 신호를 생성할 수 있다.
리드아웃 회로(45)는 타이밍 컨트롤러(44)의 제어에 따라 픽셀 어레이(30)로부터 출력되는 픽셀 신호들을 처리하여 디지털 신호 형태의 픽셀 데이터를 생성할 수 있다. 이를 위해, 리드아웃 회로(45)는 픽셀 어레이(30)로부터 출력된 픽셀 신호들에 대해 상관 이중 샘플링(correlated double sampling)을 수행하기 위한 상관 이중 샘플러(CDS: correlated double sampler)를 포함할 수 있다. 또한, 리드아웃 회로(45)는 상관 이중 샘플러로부터의 출력 신호들을 디지털 신호들로 변환하기 위한 아날로그-디지털 컨버터를 포함할 수 있다. 아울러, 리드아웃 회로(45)는 아날로그-디지털 컨버터로부터 출력되는 픽셀 데이터를 임시 저장하고 타이밍 컨트롤러(44)의 제어에 따라 외부로 출력하기 위한 버퍼 회로를 포함할 수 있다. 한편, 픽셀 어레이(30)가 CAPD 픽셀들로 구성됨에 따라, 픽셀 신호를 전달하기 위한 컬럼 라인은 픽셀 어레이(30)의 한 컬럼당 2개씩 구비될 수 있으며, 각 컬럼 라인으로부터 출력되는 픽셀 신호를 처리하기 위한 구성들 역시 각 컬럼 라인에 대응하여 구비될 수 있다.
광원(10)은 이미지 센싱 장치(ISD)가 촬영하는 장면을 향해 미리 정해진 주파수로 변조된 변조광을 조사하고, 이미지 센싱 장치(ISD)는 장면 내의 대상 물체들(1)로부터 반사된 변조광(즉, 입사광)을 감지하여 각 유닛 픽셀(PX) 마다 깊이 정보를 생성할 수 있다. 변조광과 입사광 사이에는 이미지 센싱 장치(ISD)와 대상 물체(1) 간의 거리에 따른 시간 지연(time delay)이 존재하게 된다. 이러한 시간 지연은 이미지 센싱 장치(ISD)가 생성하는 신호와 광원(10)을 제어하는 광 변조 신호(MLS) 간의 위상차(phase difference)로 나타나게 된다. 이미지 프로세서(미도시)는 이미지 센싱 장치(ISD)로부터 출력되는 신호에 나타난 위상차를 연산하여 각 유닛 픽셀(PX)마다의 깊이 정보를 포함하는 깊이 이미지를 생성할 수 있다.
도 2는 도 1의 픽셀 어레이에서 어느 한 유닛 픽셀의 레이아웃을 간략하게 나타낸 도면이다.
도 2를 참조하면, 유닛 픽셀(PX)은 도 1에 도시된 유닛 픽셀들(PXs) 중 어느 하나일 수 있다. 설명의 편의를 위해, 도 2에서는 어느 하나의 유닛 픽셀(PX)을 예시적으로 설명하나, 픽셀 어레이(30)에 포함된 임의의 픽셀(PX)에 실질적으로 동일한 구조 및 동작이 적용될 수 있다.
유닛 픽셀(PX)은 광전 변환 영역(100) 및 회로 영역(200)을 포함할 수 있다.
광전 변환 영역(100)은 반도체 기판 내에 형성되는 제 1 탭(또는 제 1 복조 노드)(TA)과 제 2 탭(또는 제 2 복조 노드)(TB)을 포함할 수 있다. 본 개시에서는 하나의 유닛 픽셀(PX) 내에 2개의 탭들(TA, TB)이 포함되는 경우를 예시하고 있으나, 본 발명의 범위는 이에 한정되지 않는다. 예를 들어, 하나의 유닛 픽셀(PX) 내에 3개 이상의 탭들이 포함될 수도 있으며, 이 경우 복수의 탭들은 서로 동일하거나 서로 다른 종류(또는 타이밍)의 복조 제어 신호를 인가받을 수 있다.
본 개시에서는 제 1 탭(TA)과 제 2 탭(TB)이 Y 방향(또는 컬럼 방향)을 따라 배열되는 것으로 도시되었으나, X 방향(또는 로우 방향) 또는 사선 방향으로 배치될 수도 있다.
제 1 탭(TA)은 제 1 제어 노드(CNA) 및 제 1 제어 노드(CNA)를 둘러싸는 제 1 검출 노드(DNA)를 포함할 수 있다. 도 2에서는 제 1 제어 노드(CNA)가 팔각형 구조로 형성되고, 제 1 검출 노드(DNA)가 팔각형의 고리 형태(annular shape)로 형성되는 경우가 예시적으로 도시되었으나, 이에 한정되지 않고 원형 또는 임의의 다각형 형태로 형성될 수 있다.
이처럼 제 1 검출 노드(DNA)가 고리 형태로 형성되는 이유는 제 1 제어 노드(CNA)를 가능한 넓은 면적으로 둘러싸도록 하기 위함이다. 이러한 형태를 갖는 제 1 검출 노드(DNA)는 제 1 제어 노드(CNA)에 의해 형성되는 픽셀 전류를 따라 이동하는 신호 캐리어(signal carrier)를 보다 용이하게 캡쳐할 수 있다. 제 1 검출 노드(DNA)는 제 1 제어 노드(CNA)를 고리 형태로 완전히 둘러싸는 형태가 아니라 적어도 일부 영역이 분리된 형태로 형성될 수 있다.
제 2 탭(TB)은 제 2 제어 노드(CNB) 및 제 2 제어 노드(CNB)를 둘러싸는 제 2 검출 노드(DNB)를 포함할 수 있다. 제 2 제어 노드(CNB) 및 제 2 검출 노드(DNB)의 구조는 제 1 제어 노드(CNA) 및 제 1 검출 노드(DNA)의 구조에 대응되므로, 이에 대한 설명은 생략하기로 한다.
제 1 및 제 2 제어 노드(CNA, CNB)와, 제 1 및 제 2 검출 노드(DNA, DNB)는 기판 내부에 형성될 수 있다. 제 1 및 제 2 제어 노드(CNA, CNB)는 P형 불순물(P+) 영역이고, 제 1 및 제 2 검출 노드(DNA, DNB)는 N형 불순물(N+) 영역일 수 있다.
제 1 제어 노드(CNA)와 제 1 검출 노드(DNA)는 소자분리막(ISO)에 의해 일정 거리 이격되게 배치됨으로써 물리적으로 분리될 수 있다. 또한, 제 2 제어 노드(CNB)와 제 2 검출 노드(DNB)도 소자분리막(ISO)에 의해 분리될 수 있다. 소자분리막(ISO)은 기판이 일정 깊이로 식각된 트렌치 내에 절연물질이 갭필(gap-fill)된 STI(Shallow Trench Isolation) 구조를 포함할 수 있다.
제 1 탭(TA)과 제 2 탭(TB)도 소자분리막(ISO)에 의해 일정 거리 이격되게 배치될 수 있다.
회로 영역(200)은 광전 변환 영역(100)의 일측에 위치할 수 있다. 회로 영역(200)은 검출 노드들(DNA, DNB)에서 캡쳐된 신호 캐리어에 대응되는 픽셀 신호를 생성하여 출력하기 위한 픽셀 트랜지스터들(DX_A, SX_A, FDX_A, TX_A, RX_A, DX_B, SX_B, FDX_B, TX_B, RX_B)을 포함할 수 있다. 도 2에서는, 설명의 편의를 위해, 픽셀 트랜지스터들의 참조번호들을 해당 트랜지스터의 게이트에 표시하였다.
픽셀 트랜지스터들(DX_A, SX_A, FDX_A, TX_A, RX_A)은 제 1 검출 노드(DNA)에서 캡쳐된 신호 캐리어에 대응되는 픽셀 신호를 생성하여 출력할 수 있다. 픽셀 트랜지스터들(DX_A, SX_A, FDX_A, TX_A, RX_A)은 제 1 탭(TA)의 일측에 위치할 수 있다.
픽셀 트랜지스터들(DX_B, SX_B, FDX_B, TX_B, RX_B)은 제 2 검출 노드(DNB)에서 캡쳐된 신호 캐리어에 대응되는 픽셀 신호를 생성하여 출력할 수 있다. 픽셀 트랜지스터들(DX_B, SX_B, FDX_B, TX_B, RX_B)은 제 2 탭(TB)의 일측에 위치할 수 있다.
픽셀 트랜지스터들(DX_A, SX_A, FDX_A, TX_A, RX_A, DX_B, SX_B, FDX_B, TX_B, RX_B)은 회로 영역(200)에 일렬로 배열되게 형성될 수 있다. 이때, 제 1 탭(TA) 용 픽셀 트랜지스터들(DX_A, SX_A, FDX_A, TX_A, RX_A)과 제 2 탭(TB) 용 픽셀 트랜지스터들(DX_B, SX_B, FDX_B, TX_B, RX_B)은, 도 2에서와 같이, 서로 대칭되게 배치될 수 있다. 픽셀 트랜지스터들(SX_A, FDX_A) 사이 및 픽셀 트랜지스터들(SX_B, FDX_B) 사이에는 각각 웰 영역에 바이어스 전압(VSS)을 인가하기 위한 콘택이 형성될 수 있다.
픽셀 트랜지스터들(DX_A, SX_A, FDX_A, TX_A, RX_A, DX_B, SX_B, FDX_B, TX_B, RX_B)은 액티브 영역(ACT)에 형성될 수 있으며, 액티브 영역(ACT)은 소자분리막(ISO)에 의해 탭들(TA, TB)과 분리될 수 있다. 액티브 영역(ACT)은 회로 영역(200)에 전체적으로 형성될 수 있다. 예를 들어, 액티브 영역(ACT)은 회로 영역(200) 전체에 걸쳐 Y 방향으로 길게 연장되는 라인 타입으로 형성될 수 있다. 픽셀 트랜지스터들(DX_A, SX_A, FDX_A, TX_A, RX_A, DX_B, SX_B, FDX_B, TX_B, RX_B)의 게이트들은 X 방향의 길이가 액티브 영역(ACT)의 X 방향의 길이보다 짧게 형성될 수 있다.
회로 영역(200)에서, 웰(P웰) 영역은 상부 영역의 X 방향의 폭과 하부 영역의 X 방향의 폭이 서로 다른 구조로 형성될 수 있다. 예를 들어, 웰(P웰) 영역은 액티브 영역(ACT)에 형성되는 웰 영역보다 액티브 영역(ACT) 아래에 형성되는 웰 영역의 폭(X 방향의 폭)이 좁게 형성되는 구조를 가질 수 있다. 이러한 웰 영역의 구조에 대해서는 후술된다.
도 3은 도 2의 유닛 픽셀에 대한 회로 구조를 예시적으로 보여주는 도면이다. 도 3에서, 광전 변환 영역(100)은 도 2의 A-A'절취선을 따라 절단된 광전 변환 영역의 단면 구조를 예시적으로 보여주며, 회로 영역(200)은 픽셀 트랜지스터들의 회로 구조를 예시적으로 보여준다.
도 3을 참조하면, 제 1 제어 노드(CNA)는 복조 드라이버(42)로부터 제 1 복조 제어 신호(CSa)를 수신하고, 제 2 제어 노드(CNB)는 복조 드라이버(42)로부터 제 2 복조 제어 신호(CSb)를 수신할 수 있다. 제 1 복조 제어 신호(CSa)와 제 2 복조 제어 신호(CSb) 간의 전위차는 입사광에 의해 기판 내에 생성된 신호 캐리어의 흐름을 제어하는 픽셀 전류(pixel current, PC)를 발생시킬 수 있다. 예를 들어, 제 1 복조 제어 신호(CSa)의 전압이 제 2 복조 제어 신호(CSb)의 전압보다 높은 경우, 픽셀 전류(PC)는 제 1 제어 노드(CNA)로부터 제 2 제어 노드(CNB)로 흐르게 된다. 반대로, 제 1 복조 제어 신호(CSa)의 전압이 제 2 복조 제어 신호(CSb)의 전압보다 낮은 경우, 픽셀 전류(PC)는 제 2 제어 노드(CNB)로부터 제 1 제어 노드(CNA)로 흐르게 된다.
제 1 및 제 2 검출 노드(DNA, DNB) 각각은 픽셀 전류(PC)의 흐름에 따라 이동하는 신호 캐리어(광전하)를 캡쳐(capture)하고 축적하는 기능을 수행할 수 있다.
광전 변환 영역(100)에서의 광전하 캡쳐 동작은 순차적인 시간 구간들인 제 1 구간 및 제 2 구간에 걸쳐 수행될 수 있다.
제 1 구간에서, 픽셀(PX) 내부로 입사된 입사광은 광전 효과에 따라 광전 변환되어, 입사광의 세기에 대응하는 전자(electron) 및 정공(hole) 쌍을 발생시킬 수 있다. 본 실시예에서 입사광의 세기에 대응하여 생성된 전자들은 광전하(photocharge)를 의미할 수 있다. 복조 드라이버(42)는 제 1 제어 노드(CNA)에 제 1 복조 제어 신호(CSa)를 인가하고, 제 2 제어 노드(CNB)에 제 2 복조 제어 신호(CSb)를 인가할 수 있다. 이때, 제 1 복조 제어 신호(CSa)의 전압은 제 2 복조 제어 신호(CSb)의 전압보다 높을 수 있다. 이러한, 제 1 복조 제어 신호(CSa)의 전압은 활성화 전압(active voltage), 그리고 제 2 복조 제어 신호(CSb)의 전압은 비활성화 전압(inactive voltage)으로 각각 정의될 수 있다. 예를 들어, 제 1 복조 제어 신호(CSa)의 전압은 1.2V이고, 제 2 복조 제어 신호(CSb)의 전압은 0V일 수 있다.
제 1 복조 제어 신호(CSa)의 전압과 제 2 복조 제어 신호(CSb)의 전압 간의 전압 차로 인해 제 1 제어 노드(CNA)와 제 2 제어 노드(CNB) 사이에 전계가 발생하고, 제 1 제어 노드(CNA)로부터 제 2 제어 노드(CNB)로 픽셀 전류(PC)가 흐를 수 있다. 즉, 기판 내의 정공들은 제 2 제어 노드(CNB)를 향하여 이동하게 되며, 기판 내의 전자들은 제 1 제어 노드(CNA)를 향하여 이동하게 된다.
제 1 제어 노드(CNA)를 향하여 이동하는 전자들은 제 1 제어 노드(CNA)에 인접한 제 1 검출 노드(DNA)에 의해 캡쳐될 수 있다. 따라서, 기판 내의 전자들은 입사광의 광량을 검출하는 신호 캐리어로 이용될 수 있다.
제 1 구간에 연속되는 제 2 구간에서, 픽셀(PX) 내부로 입사된 입사광은 광전 효과에 따라 광전 변환되어, 입사광의 세기에 대응하는 전자 및 정공 쌍을 발생시킬 수 있다. 복조 드라이버(42)는 제 1 제어 노드(CNA)에 제 1 복조 제어 신호(CSa)를 인가하고, 제 2 제어 노드(CNB)에 제 2 복조 제어 신호(CSb)를 인가할 수 있다. 이때, 제 1 복조 제어 신호(CSa)의 전압은 제 2 복조 제어 신호(CSb)의 전압보다 낮을 수 있다. 이러한, 제 1 복조 제어 신호(CSa)의 전압은 비활성화 전압으로 정의되고, 제 2 복조 제어 신호(CSb)의 전압은 활성화 전압으로 정의될 수 있다. 예를 들어, 제 1 복조 제어 신호(CSa)의 전압은 0V이고, 제 2 복조 제어 신호(CSb)의 전압은 1.2V일 수 있다.
제 1 복조 제어 신호(CSa)의 전압과 제 2 복조 제어 신호(CSb)의 전압 간의 전압차로 인해 제 1 제어 노드(CNA)와 제 2 제어 노드(CNB) 사이에 전계가 발생하고, 제 2 제어 노드(CNB)로부터 제 1 제어 노드(CNA)로 픽셀 전류(PC)가 흐를 수 있다. 즉, 기판 내의 정공들은 제 1 제어 노드(CNA)를 향하여 이동하게 되며, 기판 내의 전자들은 제 2 제어 노드(CNB)를 향하여 이동하게 된다.
제 2 제어 노드(CNB)를 향하여 이동하는 전자들은 제 2 제어 노드(CNB)에 인접한 제 2 검출 노드(DNB)에 의해 캡쳐될 수 있다. 따라서, 기판 내의 전자는 입사광의 광량을 검출하는 신호 캐리어로 이용될 수 있다.
실시예에 따라, 제 1 구간과 제 2 구간의 순서는 변경될 수도 있다.
회로 영역(200)은 제 1 검출 노드(DNA)와 제 2 검출 노드(DNB)에 의해 캡쳐된 광전하를 처리하여 전기 신호로 변환하기 위한 소자들(픽셀 트랜지스터들)(DX_A, SX_A, FDX_A, TX_A, RX_A, DX_B, SX_B, FDX_B, TX_B, RX_B) 및 이들 간의 전기적 연결을 위한 배선들을 포함할 수 있다. 회로 영역(200)에 공급되는 제어 신호들(RST, TRG, FDG, SEL)은 로우 드라이버(41)로부터 공급될 수 있다. 또한, 픽셀 전압(Vpx)은 전원 전압(VDD)일 수 있다.
먼저, 제 1 검출 노드(DNA)에 의해 캡쳐된 광전하를 처리하기 위한 소자들에 대해 설명하기로 한다. 회로 영역(200)은 리셋 트랜지스터(RX_A), 전송 트랜지스터(TX_A), 제 1 커패시터(C1_A), 제 2 커패시터(C2_A), 플로팅 디퓨전 트랜지스터(FDX_A), 드라이브 트랜지스터(DX_A) 및 선택 트랜지스터(SX_A)를 포함할 수 있다.
리셋 트랜지스터(RX_A)는 게이트 전극에 공급되는 리셋 신호(RST)의 로직 하이에 응답하여 액티브 상태가 됨으로써, 플로팅 디퓨전 노드(FD_A)와 제 1 검출 노드(DNA)의 전위를 픽셀 전압(Vpx) 레벨로 리셋할 수 있다. 또한, 리셋 트랜지스터(RX_A)가 액티브 상태가 될 때, 플로팅 디퓨전 노드(FD_A)의 리셋을 위해 전송 트랜지스터(TX_A)도 동시에 액티브 상태가 될 수 있다.
전송 트랜지스터(TX_A)는 게이트 전극에 공급되는 전송 신호(TRG)의 로직 하이에 응답하여 액티브 상태가 됨으로써, 제 1 검출 노드(DNA)에 축적되어 있는 전하를 플로팅 디퓨전 노드(FD_A)로 전송할 수 있다.
제 1 커패시터(C1_A)는 플로팅 디퓨전 노드(FD_A)에 연결되어 소정의 정전 용량을 제공할 수 있으며, 제 2 커패시터(C2_A)는 플로팅 디퓨전 트랜지스터(FDX_A)의 동작에 따라 선택적으로 플로팅 디퓨전 노드(FD_A)에 연결되어 부가적인 소정의 정전 용량을 제공할 수 있다.
제 1 커패시터(C1_A)와 제 2 커패시터(C2_A) 각각은 예를 들어 MIM(Metal-Insulator-Metal) 커패시터, MIP(Metal-Insulator-Polysilicon) 커패시터, MOS(Metal-Oxide-Semiconductor) 커패시터, 정션(junction) 커패시터 중 적어도 하나로 구성될 수 있다.
플로팅 디퓨전 트랜지스터(FDX_A)는 게이트 전극에 공급되는 플로팅 디퓨전 신호(FDG)의 로직 하이에 응답하여 액티브 상태가 됨으로써, 제 2 커패시터(C2_A)를 플로팅 디퓨전 노드(FD_A)에 연결시킬 수 있다.
로우 드라이버(41)는, 예를 들면, 입사광의 광량이 상대적으로 많은 고조도일 때, 플로팅 디퓨전 트랜지스터(FDX_A)를 턴 온시켜 플로팅 디퓨전 노드(FD_A)와 제 2 커패시터(C2_A)를 연결시킬 수 있다. 이에 의해, 고조도의 경우, 플로팅 디퓨전(FD_A)은 보다 많은 광전하를 축적할 수 있어 HDR(high dynamic range)을 구현할 수 있다.
한편, 입사광의 광량이 상대적으로 적은 저조도일 때에는, 로우 드라이버(41)는 플로팅 디퓨전 트랜지스터(FDX_A)를 턴 오프시켜 플로팅 디퓨전 노드(FD_A)와 제 2 커패시터(C2_A)를 분리시킬 수 있다.
다른 실시예에 따라, 플로팅 디퓨전 트랜지스터(FDX_A)와 제 2 커패시터(C2_A)는 생략될 수도 있다.
드라이브 트랜지스터(DX_A)는 드레인 전극이 픽셀 전압(Vpx)에 접속되고 소스 전극이 선택 트랜지스터(SX_A)를 통하여 수직 신호선(SL_A)에 연결될 수 있다. 드라이브 트랜지스터(DX_A)는 게이트 전극이 플로팅 디퓨전 노드(FD_A)와 연결됨으로써, 플로팅 디퓨전 노드(FD_A)의 전위에 대응하는 크기의 전류(픽셀 신호)를 출력하는 소스 팔로워 트랜지스터로서 동작할 수 있다.
선택 트랜지스터(SX_A)는 게이트 전극에 공급되는 선택 신호(SEL)의 로직 하이에 응답하여 액티브 상태가 됨으로써, 드라이브 트랜지스터(DX_A)로부터 출력되는 픽셀 신호를 수직 신호선(SL_A)에 출력할 수 있다.
제 2 검출 노드(DNB)에 의해 캡쳐된 광전하를 처리하기 위해 회로 영역(200)은 리셋 트랜지스터(RX_B), 전송 트랜지스터(TX_B), 제 1 커패시터(C1_B), 제 2 커패시터(C2_B), 플로팅 디퓨전 트랜지스터(FDX_B), 드라이브 트랜지스터(DX_B) 및 선택 트랜지스터(SX_B)를 포함할 수 있다. 제 2 검출 노드(DNB)에 의해 캡쳐된 광전하를 처리하기 위한 소자들은, 앞서 설명된 제 1 검출 노드(DNA)에 의해 캡쳐된 광전하를 처리하기 위한 소자들과 비교하여, 동작하는 타이밍이 상이할 뿐 구조 및 동작은 실질적으로 동일하다. 따라서, 제 2 검출 노드(DNB)에 대응되는 소자들에 대한 설명은 생략하기로 한다.
회로 영역(200)으로부터 수직 신호선(SL_A, SL_B)으로 출력된 각 픽셀 신호는 노이즈 제거 및 아날로그-디지털 변환을 거쳐 영상 데이터로 변환될 수 있다.
도 3에서는 리셋 신호(RST), 전송 신호(TRG), 플로팅 디퓨전 신호(FDG) 및 선택 신호(SEL)가 각각 하나의 신호선을 통해 회로 영역(200)에 공급되는 것으로 도시되어 있으나, 제 1 검출 노드(DNA)에 의해 캡쳐된 광전하를 처리하기 위한 소자들과 제 2 검출 노드(DNB)에 의해 캡쳐된 광전하를 처리하기 위한 소자들이 서로 다른 타이밍에 따라 동작하도록 리셋 신호(RST), 전송 신호(TRG), 플로팅 디퓨전 신호(FDG) 및 선택 신호(SEL) 각각은 복수(예컨대, 2개)의 신호선들을 통해 회로 영역(200)에 공급될 수 있다.
이미지 프로세서(미도시)는 제 1 검출 노드(DNA)에 의해 캡쳐된 광전하로부터 획득된 영상 데이터와, 제 2 검출 노드(DNB)에 의해 캡쳐된 광전하로부터 획득된 영상 데이터를 연산하여 위상차를 계산할 수 있으며, 각 픽셀에 대응하는 위상차로부터 대상 물체(1)와의 거리를 나타내는 깊이 정보를 연산할 수 있고, 이를 근거로 각 픽셀에 대응하는 깊이 정보를 포함하는 깊이 이미지를 생성할 수 있다.
도 4a는 도 2에서 B-B'절취선을 따라 절단된 단면의 모습을 예시적으로 보여주는 도면이며, 도 4b는 도 2에서 C-C'절취선을 따라 절단된 단면의 모습을 예시적으로 보여주는 도면이다.
도 4a 및 도 4b를 참조하면, 광전 변환 영역(100)에서, 제 1 제어 노드(CNA)는 도핑 농도가 서로 다른 P형 불순물 영역들(P+ 영역, P- 영역)을 포함할 수 있다. 이러한 제 1 제어 노드(CNA)는 기판(310) 내에 도핑 농도가 상대적으로 낮은 P형 불순물 영역(P- 영역)이 주입되고, 동일한 위치에 도핑 농도가 상대적으로 높은 P형 불순물 영역(P+ 영역)이 P- 영역보다 작은 깊이를 갖도록 주입됨으로써 형성될 수 있다.
제 1 검출 노드(DNA)는 도핑 농도가 서로 다른 N형 불순물 영역들(N+ 영역, N- 영역)을 포함할 수 있다. 이러한 제 1 검출 노드(DNA)는 기판(310) 내로 도핑 농도가 상대적으로 낮은 N형 불순물 영역(N- 영역)이 주입되고, 동일한 위치에 도핑 농도가 상대적으로 높은 N형 불순물 영역(N+ 영역)이 N- 영역보다 작은 깊이를 갖도록 주입됨으로써 형성될 수 있다. 이때, 픽셀 전류(PC)의 흐름을 보다 용이하게 하기 위해, 제 1 제어 노드(CNA)의 P- 영역은 제 1 검출 노드(DNA)의 N- 영역 보다 더 깊게 형성될 수 있다.
도 4a에는 제 1 탭(TA)의 구조만 도시되었으나, 제 2 탭(TB)의 제 2 제어 노드(CNB) 및 제 2 검출 노드(DNB)는 각각 제 1 제어 노드(CNA) 및 제 1 검출 노드(DNA)와 동일한 구조로 형성될 수 있다.
회로 영역(200)에서, 웰 영역(320)은 X 방향의 폭이 서로 다르게 형성되는 상부 웰 영역(320U)과 하부 웰 영역(320D)을 포함할 수 있다.
본 실시예에서, 상부 웰 영역(320U)은 액티브 영역(ACT)에 전체적으로 형성될 수 있다. 픽셀 트랜지스터들(DX_A, SX_A, FDX_A, TX_A, RX_A, DX_B, SX_B, FDX_B, TX_B, RX_B)의 소스/드레인 영역들(S/D)은 상부 웰 영역(320U) 내에 형성될 수 있다. 상부 웰 영역(320U)은 P형 불순물(P-)을 포함할 수 있다.
하부 웰 영역(320D)은 상부 웰 영역(320U)의 하부면과 연결되게 액티브 영역(ACT) 아래에 형성될 수 있다. 예를 들어, 하부 웰 영역(320D)은 상부 웰 영역(320)의 하부면으로부터 아래쪽으로 돌출되는 형태로 상부 웰 영역(320U)에 연결될 수 있다. 이때, 하부 웰 영역(320D)은 제어 노드들(CNA, CNB) 보다 작은 깊이로 형성될 수 있다. 하부 웰 영역(320D)은 상부 웰 영역(320U)과 같은 도핑 농도를 갖는 P형 불순물(P-)을 포함할 수 있다.
또한, 하부 웰 영역(320D)은 X 방향의 길이(폭)가 상부 웰 영역(320U)의 X 방향의 길이(폭)보다 좁게 형성될 수 있다. 예를 들어, 하부 웰 영역(320D)은 Y 방향으로는 상부 웰 영역(320U)과 같은 길이로 길게 연장되게 형성되는 반면에, X 방향으로는 상부 웰 영역(320U) 보다 폭이 좁게 형성될 수 있다. 이때, 상부 웰 영역(320U)과 하부 웰 영역(320D)의 Y 방향의 길이는 해당 유닛 픽셀의 회로 영역(200)의 Y 방향의 길이와 동일할 수 있다.
종래에 픽셀 트랜지스터들이 형성되는 회로 영역에서, 웰 영역 중 액티브 영역의 아래에 형성되는 영역은 양옆으로 광전 변환 영역의 소자분리막(ISO)과 수직 방향으로 중첩되도록 소자분리막(ISO)의 아래까지 넓게 확장되고 아래쪽으로도 깊게 형성되었었다. 그러나, 본 실시예에서는 픽셀 트랜지스터들이 형성되는 회로 영역(200)의 웰 영역(320)에서, 액티브 영역(ACT) 아래에 형성되는 하부 웰 영역(320D)의 폭을 상부 웰 영역(320U)의 폭보다 감소시키고, 하부 웰 영역(320D)의 깊이도 제어 노드들(CNA, CNB)의 불순물 영역(P- 영역)의 깊이보다 감소시킨다.
이처럼, 하부 웰 영역(320D)의 폭이 감소됨으로써, 그렇지 않은 경우에 비해, 웰 영역(320)과 제어 노드들(CNA, CNB)이 보다 멀어지게 된다. 더욱이, 하부 웰 영역(320D)의 깊이가 감소되면, 웰 영역(320)과 제어 노드들(CNA, CNB)이 보다 더 멀어지게 된다. 즉, 도 4a에 표시한 바와 같이, 웰 영역(320)과 제어 노드들(CNA, CNB) 사이의 거리가 증가함으로써 웰 영역(320)과 제어 노드들(CNA, CNB) 사이의 저항이 증가하게 된다.
이처럼, 본 실시예에서는 웰 영역(320)과 제어 노드들(CNA, CNB)이 보다 멀리 떨어지도록 하여 웰 영역(320)과 제어 노드들(CNA, CNB) 사이의 저항을 증가시킴으로써, 제어 노드들(CNA, CNB)로부터 회로 영역(200) 쪽으로의 전류(픽셀 전류) 누설을 감소시켜 전력 소비를 감소시킬 수 있다. 또한, 픽셀 전류의 누설이 감소됨으로써, 픽셀 전류가 광전 변환 영역(100) 내에 보다 집중될 수 있어 깊이(depth) 특성이 향상될 수 있다.
그런데, 웰 영역(320)이 전체적으로 하부 웰 영역(320D)과 같이 좁은 폭을 갖도록 형성되는 경우, 액티브 영역(ACT)에서 웰 영역이 형성되지 않은 영역(에지 영역)에서 암전류(dark current)가 발생할 수 있다. 따라서, 본 실시예에서는 액티브 영역(ACT)에는 전체적으로 웰 영역(320U)이 형성되도록 한다.
하부 웰 영역(320D)은 Y 방향으로의 중심축이 상부 웰 영역(320U)의 Y 방향으로의 중심축과 서로 중첩되도록 상부 웰 영역(320U)의 아래에 형성될 수 있다. 하부 웰 영역(320D)의 X 방향의 길이(폭)는 픽셀 트랜지스터들(DX_A, SX_A, FDX_A, TX_A, RX_A, DX_B, SX_B, FDX_B, TX_B, RX_B)의 소스/드레인 영역들(S/D)의 X 방향의 길이보다는 넓게 형성될 수 있다.
도 5a 및 도 5b는 도 4a에서 회로 영역의 웰 영역을 형성하는 방법을 예시적으로 보여주는 도면들이다. 설명의 편의를 위해, 도 5a 및 도 5b에서는 회로 영역(200) 만이 도시되었다.
도 5a를 참조하면, 기판(310) 상부에 회로 영역(200)을 정의하는 마스크 패턴(410)이 형성될 수 있다. 마스크 패턴(410)은 포토레지스트 패턴을 포함할 수 있다.
다음에, 마스크 패턴(410)을 이용한 이온 주입 공정을 통해 기판(310)의 상부 영역(upper portion)에 제 1 깊이만큼 P형 불순물(P-)이 주입됨으로써 상부 웰 영역(320U)이 형성될 수 있다. 이때, 상부 웰 영역(320U)은, 도 4에서와 같이, 회로 영역(200)의 액티브 영역(ACT)과 광전변환영역(100)의 탭들(TA, TB)을 분리시키기 위한 소자분리막(ISO)의 깊이만큼 형성될 수 있다.
도 5b를 참조하면, 상부 웰 영역(320U)이 형성된 기판(310) 상부에 하부 웰 영역(320D)을 정의하는 마스크 패턴(420)이 형성될 수 있다. 마스크 패턴(420)은 포토레지스트 패턴을 포함할 수 있다.
다음에, 마스크 패턴(420)을 이용한 이온 주입 공정을 통해 상부 웰 영역(320U) 아래에 제 2 깊이만큼 P형 불순물(P-)이 주입됨으로써 하부 웰 영역(320D)이 형성될 수 있다. 이때, 제 2 깊이는 제어 노드들(CNA, CNB)의 불순물 영역(P- 영역)보다 낮은 깊이가 될 수 있다.
이 후, 상부 웰 영역(320U)이 형성된 액티브 영역(ACT)과 광전 변환 영역(100)의 탭들(TA, TB)을 분리시키기 위한 소자분리막(미도시)이 형성될 수 있다. 소자분리막은 STI(Shallow Trench Isolation) 구조로 형성될 수 있다.
도 6a 및 도 6b는 도 4a에서 회로 영역의 웰 영역을 형성하는 다른 방법을 예시적으로 나타낸 도면들이다. 설명의 편의를 위해, 도 6a 및 도 6b에서는 회로 영역(200) 만이 도시되었다.
도 6a를 참조하면, 기판(310) 상부에 하부 웰 영역(320D)을 정의하는 마스크 패턴(420)이 형성될 수 있다.
다음에, 마스크 패턴(420)을 이용한 이온 주입 공정을 통해 기판(310)의 상부면에서부터 제 2 깊이만큼 P형 불순물(P-)이 주입됨으로써 불순물 영역들(320U1, 320D)이 형성될 수 있다. 이때, 제 2 깊이는 제어 노드들(CNA, CNB)의 불순물 영역(P- 영역)보다 낮은 깊이가 될 수 있다.
도 6a에서는, 불순물 영역들(320U1, 320D)이 서로 구분되게 표시되었으나, 불순물 영역들(320U1, 320D)은 동일한 도핑 농도로 형성될 수 있다.
도 6b를 참조하면, 불순물 영역들(320U1, 320D)이 형성된 기판(310) 상부에, 회로 영역(200)에서 불순물 영역들(320U1, 320D)을 제외한 영역을 노출시키는 마스크 패턴(430)이 형성될 수 있다.
다음에, 마스크 패턴(430)을 이용한 이온 주입 공정을 통해 기판(310)의 상부 영역(upper portion)에서 불순물 영역(320U1)의 양측에 제 1 깊이만큼 P형 불순물(P-)(320U2)이 주입됨으로써 불순물 영역(320U)이 형성될 수 있다.
이 후, 상부 웰 영역(320U)이 형성된 액티브 영역(ACT)과 광전 변환 영역(100)의 탭들(TA, TB)을 분리시키기 위한 소자분리막(미도시)이 형성될 수 있다. 소자분리막은 STI(Shallow Trench Isolation) 구조로 형성될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 광원
20: 렌즈 모듈
30: 픽셀 어레이
40: 제어 블록
41: 로우 드라이버
42: 복조 드라이버
43: 광원 드라이버
44: 타이밍 컨트롤러
45: 리드아웃 회로
100: 광전 변환 영역
200: 회로 영역

Claims (14)

  1. 입사된 광을 변환하여 신호 캐리어들(signal carriers)을 생성하고, 복조 제어 신호에 따른 전위차를 이용하여 상기 신호 캐리어들을 캡쳐하는 광전 변환 영역; 및
    상기 광전 변환 영역의 일측에 위치하며, 상기 광전 변환 영역에서 갭쳐된 신호 캐리어들에 대응되는 픽셀 신호를 생성하여 출력하는 복수의 픽셀 트랜지스터들을 포함하는 회로 영역을 포함하며,
    상기 회로 영역은
    제 1 방향으로 제 1 길이만큼 연장되게 형성되는 제 1 웰 영역; 및
    상기 제 1 웰 영역과 연결되게 상기 제 1 웰 영역의 아래에 형성되며, 상기 제 1 방향으로 상기 제 1 길이보다 짧은 제 2 길이만큼 연장되게 형성되는 제 2 웰 영역을 포함하는 이미지 센싱 장치.
  2. 청구항 1에 있어서, 상기 제 2 길이는
    상기 복수의 픽셀 트랜지스터들의 소스/드레인 영역들의 상기 제 1 방향의 길이보다 긴 것을 특징으로 하는 이미지 센싱 장치.
  3. 청구항 1에 있어서, 상기 제 1 웰 영역 및 상기 제 2 웰 영역은
    상기 제 1 방향과 교차되는 제 2 방향으로 상기 제 1 길이보다 긴 제 3 길이만큼 연장되는 라인 타입으로 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  4. 청구항 3에 있어서, 상기 제 3 길이는
    상기 회로 영역의 상기 제 2 방향의 길이와 같은 것을 특징으로 하는 이미지 센싱 장치.
  5. 청구항 1에 있어서, 상기 제 1 웰 영역과 상기 제 2 웰 영역은
    제 1 타입의 불순물들이 동일한 도핑 농도로 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  6. 청구항 1에 있어서, 상기 제 1 웰 영역은
    상기 복수의 픽셀 트랜지스터들이 형성되는 액티브 영역에 전체적으로 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  7. 청구항 6에 있어서, 상기 복수의 픽셀 트랜지스터들은
    게이트의 상기 제 1 방향의 길이가 상기 액티브 영역의 상기 제 1 방향의 길이보다 짧은 것을 특징으로 하는 이미지 센싱 장치.
  8. 청구항 1에 있어서, 상기 광전 변환 영역은
    상기 전위차를 이용하여 반도체 기판에 픽셀 전류를 발생시켜 상기 신호 캐리어의 이동을 제어하고 상기 픽셀 전류에 따라 이동하는 상기 신호 캐리어들을 캡쳐하는 복수의 탭들을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  9. 청구항 8에 있어서, 상기 제 2 웰 영역은
    상기 복수의 탭들의 불순물 영역보다 작은 깊이로 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  10. 청구항 8에 있어서, 상기 회로 영역은
    상기 복수의 픽셀 트랜지스터들이 형성되며 소자분리막에 의해 상기 복수의 탭들과 분리되는 액티브 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  11. 청구항 10에 있어서, 상기 제 2 웰 영역은
    상기 소자분리막과 수직 방향으로 중첩되지 않게 위치하는 것을 특징으로 하는 이미지 장치.
  12. 청구항 8에 있어서, 상기 복수의 탭들은
    일정 거리 이격되며, 상기 복조 제어 신호에 따른 전위차를 이용하여 상기 반도체 기판 내에 상기 픽셀 전류를 발생시키는 제 1 제어 노드와 제 2 제어 노드;
    상기 제 1 제어 노드를 둘러싸도록 형성되며, 상기 픽셀 전류에 의해 이동하는 상기 신호 캐리어들을 캡쳐하는 제 1 검출 노드; 및
    상기 제 2 제어 노드를 둘러싸도록 형성되며, 상기 픽셀 전류에 의해 이동하는 상기 신호 캐리어들을 캡쳐하는 제 2 검출 노드를 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  13. 청구항 12에 있어서, 상기 제 1 제어 노드와 상기 제 2 제어 노드는
    서로 다른 도핑 농도를 갖는 제 1 타입의 불순물 영역들을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  14. 청구항 12에 있어서, 상기 제 2 검출 노드와 상기 제 2 검출 노드는
    서로 다른 도핑 농도를 갖는 제 2 타입의 불순물 영역들을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
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