JP7145454B2 - フォトセンサ、イメージセンサ及びフォトセンサの駆動方法 - Google Patents

フォトセンサ、イメージセンサ及びフォトセンサの駆動方法 Download PDF

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Description

本開示は、フォトセンサ、イメージセンサ及びフォトセンサの駆動方法に関し、特に微弱な光を高速で検出するフォトセンサに関する。
近年、医療、通信、バイオ、化学、監視、車載、放射線検出など多岐に渡る分野において、高感度なフォトセンサが利用されている。高感度化のための手段の一つとして、アバランシェフォトダイオード（Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅ；以下、ＡＰＤともいう）が用いられている。ＡＰＤは、光電変換で発生した信号電荷を、アバランシェ降伏を用いて増倍することで光の検出感度を高めたフォトダイオードである。現在までに、ＡＰＤを用いることで、わずかな数の光子でも検出可能な、フォトンカウンティング型の光検出器（特許文献１）及び高感度イメージセンサ（特許文献２）が考案されている。
ＡＰＤの動作モードには、ＡＰＤに印加される電圧によって、異なる２つの動作モードがあり、一方はリニア増倍モード、もう一方はガイガー増倍モードと呼ばれる。リニア増倍モードは、ＡＰＤに印加される電圧が比較的低い場合の動作モードであり、伝導に寄与する電子と正孔の内、一方のみのアバランシェ増倍が支配的であるため、アバランシェ増倍された電荷が増倍領域を通り抜けるまでの時間でアバランシェ増倍は終了してしまい、有限の増倍率にとどまり、増倍率は高々１００倍程度である（特許文献２）。この場合には、微弱光を高Ｓ／Ｎで検出する用途には適さない。
一方、ガイガー増倍モードは、ＡＰＤに印加される電圧が比較的高い場合の動作モードであり、電子と正孔の両方の電荷がアバランシェ増倍されるため、アバランシェ増倍により発生した電荷がさらに増倍を繰返すため、増倍率は無限大になる。以降、本明細書では、リニア増倍モードとガイガー増倍モードとが切り替わる時の動作電圧をブレークダウン電圧と呼ぶ。ガイガー増倍モードでは、電荷の増倍率が非常に高いため、１光子の微弱光も高Ｓ／Ｎで検出可能であるが、１つの電荷が無限大に増倍されるため、大電流が発生し、素子が破壊される懸念がある。
特許文献１では、ガイガー増倍モード時でも素子が破壊されないデバイス構成が提案されている。これらの技術によれば、ＡＰＤに直列に接続された抵抗に流れる電流によって、電圧降下が生じ、ＡＰＤの増倍領域に印加される電圧が低下するため、アバランシェ増倍が停止し、素子が破壊されるのを防止することができる。しかし、この構成では、大電流を防ぐにはＡＰＤに接続する抵抗の値を大きくする必要がある。しかしながら、抵抗の値を大きくすると、ＡＰＤの電圧をリセットするまでの時間が長くなるというトレードオフの関係があり、高速性、つまりリセットとリセットの間の繰返し周期が要求される用途には適さない。また、このトレードオフを満たすように抵抗の値を制御する特殊なプロセスが必要となる。また、抵抗の分だけ微細化が困難になる。
特許文献２、特許文献３では、ＡＰＤをアレイ状に配列するデバイス構成が提案されている。しかしながら、特許文献２、特許文献３には、ガイガー増倍モードでのアバランシェ増倍を停止させる方法や、ガイガー増倍モードで発生した電荷を画素内に留める方法の記載はなく、リニア増倍モードに限定される。
特許文献２、特許文献４のように、ＡＰＤをアレイ状に複数配列し、イメージセンサとして用いる回路構成が提案されている。しかしながら、特許文献２、特許文献４には、ガイガー増倍モードでの増倍を停止させるための方法や、それに適したデバイス構成は示されていない。
国際公開第２００８／００４５４７号 国際公開第２０１４／０９７５１９号 特開２０１５－５７５２号公報 国際公開第２０１７／０９８７１０号
上記背景を鑑み、本開示は、微弱光を高Ｓ／Ｎ、かつ高速で検出するフォトセンサ、イメージセンサ及びフォトセンサの駆動方法を提供することを目的とする。
上記目的を達成するために、本開示の一形態に係るフォトセンサは、フォトセンサは、光電変換部と、前記光電変換部と並列に接続される第１容量と、を有するアバランシェフォトダイオードと、前記アバランシェフォトダイオードと第１電源との間に接続される第１リセットトランジスタと、前記アバランシェフォトダイオードと第２電源との間に接続される第２リセットトランジスタとを備え、前記第１リセットトランジスタは、バイアス設定期間において、前記アバランシェフォトダイオードと前記第１電源とを接続することにより、前記アバランシェフォトダイオードのアノードとカソードとの間に前記アバランシェフォトダイオードのブレークダウン電圧より大きい電源電圧を逆バイアスで印加し、露光期間において、前記アバランシェフォトダイオードと前記第１電源との接続を切り離すことにより、前記アバランシェフォトダイオードにおけるアバランシェ増倍現象によって発生した電荷を前記第１容量に蓄積させることで、前記アバランシェ増倍現象を停止させ、前記第２リセットトランジスタは、前記バイアス設定期間において、オフ状態となり、前記露光期間において、オン状態となる。
上記目的を達成するために、本開示の一形態に係るイメージセンサは、アレイ状に配列された上記フォトセンサを備える。
上記目的を達成するために、本開示の一形態に係るフォトセンサの駆動方法は、光電変換部と、前記光電変換部と並列に接続される第１容量と、を有するアバランシェフォトダイオードを備えるフォトセンサの駆動方法であって、前記アバランシェフォトダイオードと第１電源との間に接続される第１リセットトランジスタは、バイアス設定期間において、前記アバランシェフォトダイオードと前記第１電源とを接続することにより、前記アバランシェフォトダイオードのアノードとカソードとの間に前記アバランシェフォトダイオードのブレークダウン電圧より大きい電源電圧を逆バイアスで印加し、露光期間において、前記アバランシェフォトダイオードと前記第１電源との接続を切り離すことにより、前記アバランシェフォトダイオードにおけるアバランシェ増倍現象によって発生した電荷を前記第１容量に蓄積させることで、前記アバランシェ増倍現象を停止させ、前記アバランシェフォトダイオードと第２電源との間に接続される第２リセットトランジスタは、前記バイアス設定期間において、オフ状態となり、前記露光期間において、オン状態となる。
本開示により、微弱光を高Ｓ／Ｎ、かつ高速で検出するフォトセンサ、イメージセンサ及びフォトセンサの駆動方法が提供される。
図１は、実施の形態に係るフォトセンサの駆動方法の一例を示すフローチャートである。 図２は、実施の形態に係るフォトセンサの回路構成の一例を示す図である。 図３は、図２のＡＰＤの増倍領域における電子及び正孔の挙動を説明するための図である。 図４は、実施の形態に係るフォトセンサの回路構成の別の一例である。 図５は、図４に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。 図６は、実施の形態に係るフォトセンサを構成するＡＰＤのデバイス構成の一例を示す図である。 図７は、実施の形態に係るフォトセンサを構成するＡＰＤのデバイス構成の別の一例を示す図である。 図８は、実施の形態に係るフォトセンサを構成するＡＰＤのデバイス構成の別の一例を示す図である。 図９は、実施の形態に係るフォトセンサを構成するＡＰＤのデバイス構成の別の一例を示す図である。 図１０は、実施の形態に係るフォトセンサを構成するＡＰＤのデバイス構成の別の一例を示す図である。 図１１は、実施の形態に係る、ＡＰＤをアレイ状に配置して構成されるイメージセンサのデバイス構成の一例を示す図である。 図１２は、実施の形態に係るフォトセンサを構成するＡＰＤ、第１トランジスタ及び読み出し回路を含めたデバイス構成の一例を示す図である。 図１３は、実施の形態に係るフォトセンサを構成するＡＰＤ、第１トランジスタ及び読み出し回路を含めたデバイス構成の別の一例を示す図である。 図１４は、図１３に記載のＡＰＤ及び読み出し回路を複数配列して構成されるイメージセンサのデバイス構成の一例を示す図である。 図１５は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。 図１６は、実施の形態のフォトセンサの回路構成の別の一例を示す図である。 図１７は、実施の形態のフォトセンサの回路構成の別の一例を示す図である。 図１８は、図１５～図１７に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。 図１９は、図１５～図１８に示されるフォトセンサを構成するＡＰＤのデバイス構成の一例を示す図である。 図２０は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。 図２１は、図２０に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。 図２２は、図２０に示されるフォトセンサの駆動方法の別の一例を示すタイミングチャートである。 図２３は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。 図２４は、図２３に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。 図２５は、図２３に示されるフォトセンサの駆動方法の別の一例を示すタイミングチャートである。 図２６は、図２３に示されるフォトセンサのデバイス構成の一例を示す図である。 図２７は、図２３に示されるフォトセンサのデバイス構成の別の一例を示す図である。 図２８は、図２３に示されるフォトセンサのデバイス構成の別の一例を示す図である。 図２９は、実施の形態に係るフォトセンサで構成されるイメージセンサを用いて撮像した画像の例を示す図である。 図３０は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。 図３１は、図３０に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。 図３２は、図３０及び図３１に示されるフォトセンサを用いて、光子の検出回数をヒストグラムとして評価した結果を示す図である。 図３３は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。 図３４は、図３３に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。 図３５は、図３３に示されるフォトセンサの駆動方法の別の一例を示すタイミングチャートである。 図３６は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。 図３７は、図３６に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。 図３８は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。 図３９は、図３８に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。 図４０は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。 図４１は、図４０に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。 図４２は、図４０に示されるフォトセンサをアレイ状に配置して構成されるイメージセンサの一例を示す回路図である。 図４３は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。 図４４は、図４３に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。 図４５は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。 図４６は、図４５に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。 図４７は、実施の形態に係るフォトセンサを用いたイメージセンサの構成の一例を示す回路図である。 図４８は、実施の形態に係るフォトセンサあるいはイメージセンサを用いた距離測定システムの一例を示すブロック図である。
以下、本開示に係るフォトセンサ、イメージセンサ及びフォトセンサの駆動方法の実施の形態について、図面を参照しながら具体的に説明する。実質的に同一の構成に対して同一の符号を付し、説明を省略する場合がある。本開示は以下の実施の形態に限定されない。また、本開示の複数の実施の形態を組合せることも可能である。また、本開示は、以下の実施の形態において、Ｐ型とＮ型とを逆転させた構造を排除するものではない。
まず、図１～図３を参照しながら、実施の形態に係るフォトセンサの回路構成と駆動方法、及び、ガイガー増倍モード時のフォトセンサの動作を説明する。図１は本実施の形態におけるフォトセンサの駆動方法の一例を示すフローチャートである。本実施の形態では、フォトセンサを構成するＡＰＤの増倍領域に電圧を印可するバイアス設定期間（Ｓ１０）と、ＡＰＤに入射した光を検出する露光期間（Ｓ１１）とを、所定回数、交互に繰り返す。その後に、信号を読み出す（Ｓ１２）。
図２は実施の形態に係るフォトセンサの回路構成の一例を示す図である。図２に示すように、本実施の形態の回路構成では、フォトセンサは、直列に接続されたＡＰＤ１００１とスイッチ１００４とで構成される。ＡＰＤ１００１は、光電変換部を含む増倍領域１００２、増倍領域１００２と並列に接続された第１容量１００３を有する。ＡＰＤ１００１のアノードは基準電源の電位である電圧ＶＡに設定される。バイアス設定期間において、スイッチ１００４がオンし、ＡＰＤ１００１のカソードが第１電源（図示せず）の電圧である電圧ＶＣに設定され、増倍領域１００２の両端には、ＶＣ－ＶＡの大きさの電源電圧が逆バイアスで印可される。以降、本明細書では、スイッチ１００４をオンにすることで、ＡＰＤ１００１に逆バイアスで電圧を印加する動作を「リセット」と定義する。露光期間には、スイッチ１００４をオフにすることで、第１電源とＡＰＤ１００１とを切り離し、ＡＰＤ１００１の電位を不定にする。ＶＣ－ＶＡの大きさの電圧をブレークダウン電圧ＶＢＤより大きく設定することで、ＡＰＤ１００１をガイガー増倍モードで動作させることができる。以降、本明細書では、ＡＰＤ１００１に逆バイアスで印加される電圧（ＶＣ－ＶＡ）とブレークダウン電圧ＶＢＤとの差を、オーバー電圧Ｖｏｖ（＝ＶＣ－ＶＡ－ＶＢＤ）と定義する。ガイガー増倍モードでは、増倍率は無限大であるので、高いＳ／Ｎ比の信号を得ることができる。図２では、露光期間において、ＡＰＤ１００１のカソード側を第１電源（電圧ＶＣ）から切り離す構成としているが、アノード側を基準電源（電圧ＶＡ）から切り離す構成としてもよく、アノード側、カソード側の両方を切り離す構成としても良い。
本実施の形態に係るフォトセンサの駆動方法によれば、ガイガー増倍モードでも、大電流が流れることを防止し、素子が破壊されることを防ぐことができる。電子、正孔のインパクトイオン化率はそれぞれ下記の式（１）、（２）によって記述される。
Figure 0007145454000001
ただし、αは電子のインパクトイオン化率、α０は定数、ａ０は定数、Ｅは電界強度、βは正孔のインパクトイオン化率、β０は定数、ｂ０は定数である。また、インパクトイオン化率は単位走行距離あたりにインパクトイオン化が起こる確率である。式（１）、（２）によると、電界が低下することで、インパクトイオン化率が低下する。アバランシェ増倍により発生した電荷は第１容量１００３に蓄積され、第１容量１００３に蓄積された電荷は下記の式（３）に従い、増倍領域１００２の両端に印加される電圧を低下させる。
Figure 0007145454000002
ただし、ΔＶは増倍領域１００２の両端に印加される電圧の変化量、Ｑはアバランシェ増倍により発生する電荷量、Ｃは第１容量１００３の容量値である。増倍領域１００２中での電子の速度をｖｅ，空乏層中での正孔の速度をｖｈとすると、平均して、電子は時間ｔ０ｅ＝ｖｅ・αに一回インパクトイオン化を起こし、正孔は時間ｔ０ｈ＝ｖｈ・βに一回インパクトイオン化を起こす。また、増倍領域１００２の幅をＷとすると、電子は時間ｔ１ｅ＝Ｗ／ｖｅの間に増倍領域１００２を通過し、正孔は時間ｔ１ｈ＝Ｗ／ｖｈの間に増倍領域１００２を通過する。増倍領域１００２を通過した電子は第１容量１００３に蓄積され、増倍領域１００２を通過した正孔はＶＡ電源に排出される。上記の関係をモデル化したのが下記の微分方程式である式（４）、式（５）、式（６）、式（７）である。
Figure 0007145454000003
ただし、ｔは時刻、Ｎｅｄは増倍領域１００２内の電子数、Ｎｈｄは増倍領域１００２内の正孔数、Ｎｅｃは増倍領域１００２を通過し、第１容量１００３に蓄積された電子数である。
ここで、図３を参照しながら、上記微分方程式（式（４）～（７））の解析結果を説明する。図３は、図２のＡＰＤ１００１の増倍領域１００２における電子及び正孔の挙動を説明するための図である。計算は、理想的なＰＩＮ接合のＡＰＤを仮定し、電界強度は増倍領域１００２内で一定としている。計算に用いたパラメータは、次の通りである。つまり、増倍領域１００２の幅Ｗ＝０．５μｍ、ブレークダウン電圧ＶＢＤ＝１８．９Ｖ、容量値Ｃ＝６ｆＦ、増倍領域１００２に印加する初期電圧ＶＣ－ＶＡ＝２０Ｖ、オーバー電圧Ｖｏｖ＝１．１Ｖ、電子と正孔の速度は飽和速度、増倍領域１００２に発生する電子数は１、電子が発生する時刻はｔ＝０等である。図３の（ａ）は電子のインパクトイオン化率α、及び正孔のインパクトイオン化率βの時間変化、図３の（ｂ）はＮｅｄ，Ｎｈｄ，Ｎｅｃの時間変化、図３の（ｃ）は電子の増倍領域１００２に印加される逆バイアスＶＣ－ＶＡの時間変化を示す図である。図３の（ａ）に示す通り、ｔ＝０ｓでは、α及びβの値が大きく、図３の（ｂ）に示す通り、アバランシェ増倍により、増倍領域１００２内の電子数Ｎｃｄと正孔数Ｎｈｄ、及び第１容量１００３に蓄積される電子数Ｎｅｃが時間とともに増加する。Ｎｅｄ，Ｎｈｄ、Ｎｅｃの増加に伴い、式（７）に従い、図３の（ｃ）に示す通り、ＶＣ－ＶＡが低下し、ＶＣ－ＶＡが低下することにより、図３の（ａ）の通り、α、βが低下する。α、βが低下することでインパクトイオン化が発生しにくくなり、図３の（ｂ）に示す通り、増倍領域１００２内の電子数Ｎｃｄと正孔数Ｎｈｄが減少する。アバランシェ増倍が開始してからおよそ２００ｐｓ後には増倍領域内の電子及び正孔はなくなり、アバランシェ増倍が停止する。この時、図３の（ｃ）に示す通り、ＶＣ－ＶＡは１７．９Ｖで、電圧振幅は２．１Ｖである。この電圧振幅２．１Ｖは、オーバー電圧Ｖｏｖ＝１．１Ｖとオーバーシュート１．０Ｖの和で、オーバー電圧と依存関係がある。特に、オーバー電圧が小さい時には、オーバーシュート成分も小さく、電圧振幅はオーバー電圧にほとんど一致する。このため、複数のＡＰＤのアレイで構成されるイメージセンサでは、隣接するＡＰＤ間や、ＡＰＤと他の素子との間を分離するポテンシャル障壁はオーバー電圧以上であることが好ましい。この時に発生する電子数はおよそ８００００個で、発生期間はおよそ１００ｐｓなので、電流値に換算すると、０．１ｍＡ程度と小さく、素子が破壊に至ることは無い。このように、本実施の形態に係るフォトセンサを用いることによって、ＡＰＤ１００１の増倍領域１００２で発生した電荷が、第１容量１００３に蓄積され、自己整合的にアバランシェ増倍が停止する。以降、本明細書では、第１容量１００３による自己整合的なアバランシェ増倍の停止機構を「容量クエンチング」と呼ぶ。容量クエンチングにより、素子が破壊されることなく、光子１個から数ボルトの大振幅の信号を得ることができ、高Ｓ／Ｎで光子を検出することができる。
特許文献１、特許文献３では、ＡＰＤに直列に接続された抵抗に流れる電流によって、電圧降下を起こし、ＡＰＤの増倍領域に印加される電圧を低下させ、アバランシェ増倍を停止させる機構が提案されている。しかし、この構成では、大電流を防ぐにはＡＰＤに接続する抵抗の値を大きくする必要がある。しかしながら、抵抗の値を大きくすると、ＡＰＤの電圧をリセットするまでの時間が長くなるというトレードオフの関係があり、高速性が要求される用途には適さない。
一方、本実施の形態で示す容量クエンチングによれば、アバランシェ増倍が発生しても、容量に蓄積された電荷によって電圧降下が起こり、大電流が流れる前にアバランシェ増倍が停止するため、大電流が流れる懸念がない。また、ＡＰＤ１００１をリセットする際には、スイッチ１００４をオンすることで、第１電源（電圧ＶＣ）とＡＰＤ１００１とは低抵抗で接続されるため、短時間でリセットを完了することができる。このように、本実施の形態で提供される容量クエンチングの駆動方法を用いることで、従来の特許文献の課題である大電流とリセット遅延とのトレードオフを解消することができる。
容量クエンチングでは、第１容量１００３に一度電荷を蓄積し、蓄積した電荷を信号として読み出す。このため、容量クエンチングを用いたＡＰＤ１００１はＣＭＯＳセンサの画素回路に組み込むことが可能である。ＣＭＯＳセンサの画素回路にＡＰＤ１００１を組み込むことで、第１容量１００３に蓄積された電荷による信号を、画素回路で増幅して出力できるため、ＡＰＤ１００１に印加する逆バイアスを低くし、電荷をアバランシェ増倍させずに出力するノーマルモードの駆動方法を追加ことで、入射光量に対応するアナログ信号を高いＳ／Ｎで出力することができる。つまり、入射光量が低い場合には、ガイガー増倍モードでの容量クエンチングを用い、一方、入射光量が比較的高い場合には、ノーマルモードを用いることで、広いダイナミックレンジを実現することができる。
次に、図４及び図５を参照しながら、本実施の形態に係るフォトセンサの回路構成及び駆動方法を説明する。
図４は本実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。図２に示されるフォトセンサにおいて、第１容量１００３はＡＰＤ１００１自体の容量（ＡＰＤ容量１１０１）で構成され、スイッチ１００４は、ＡＰＤ１００１と第１電源（電圧ＶＣ）との間に接続される第１リセットトランジスタの一例である第１トランジスタ１２０１によって実現されている。ＡＰＤ容量１１０１は、増倍領域１００２の接合容量及びＡＰＤ１００１の寄生容量などである。この場合、第１トランジスタ１２０１のゲートはＲＳＴ端子に接続され、ＲＳＴ端子の電圧によって、第１トランジスタ１２０１のオンとオフが制御される。図４に示した回路は、第１トランジスタ１２０１として、Ｎ型トランジスタを用いた場合を示している。第１トランジスタ１２０１は、ＲＳＴ端子の電圧が高い時にはオン、ＲＳＴ端子の電圧が低い時にはオフとなる。以降、本明細書では、トランジスタをオンするゲート電圧をハイバイアス、トランジスタをオフするゲート電圧をローバイアスと定義する。典型的に、ハイバイアスはトランジスタのゲート閾値電圧Ｖｔｈ以上で、ローバイアスはトランジスタのゲート閾値電圧Ｖｔｈ以下である。また、図４に示されるフォトセンサは、ＡＰＤ１００１のカソード側の電圧Ｖｏｕｔを読み出す読み出し回路１００５を備えている。読み出し回路１００５は、配線のみで構成しても良く、ソースフォロワ回路や、インバータ回路などを用いても良い。また、ＡＰＤ１００１の電圧振幅はオーバー電圧Ｖｏｖ以上となるので、読み出し回路１００５及びトランジスタの耐圧はオーバー電圧Ｖｏｖ以上であることが望ましい。また、第１容量１００３には、読み出し回路１００の入力容量が含まれてもよい。
図５は図４に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。ここでは、図４におけるＲＳＴ端子のバイアス電圧（図中の「ＲＳＴ」）、及び、ＡＰＤ１００１のカソード側の電圧Ｖｏｕｔが示されている。バイアス設定期間には、ＲＳＴ端子の電圧がハイバイアスに設定されるので、図４の第１トランジスタ１２０１がオンとなり、ＡＰＤ１００１の両端はＶＣ－ＶＡの電圧に設定される。露光期間には、ＲＳＴ端子の電圧がローバイアスに設定されるので、第１トランジスタ１２０１がオフとなり、ＡＰＤ１００１は第１電源（電圧ＶＣ）から切り離される。図５中のＨ、Ｌの記号はそれぞれハイバイアス、ローバイアスを意味し、以降の図でも同様である。露光期間にＡＰＤ１００１に光子（図中のｈν）が入射すると、光電変換により発生した電荷、及びアバランシェ増倍により発生した電荷により、ＡＰＤ１００１のカソード側の電圧が変化する。前述の通り、容量クエンチングにより、ＡＰＤ１００１のカソード側の電圧Ｖｏｕｔの変化分はオーバー電圧程度である。図５中に明示していないが、Ｖｏｕｔ端子のハイバイアスとローバイアスとの電圧差はオーバー電圧程度である。これにより、光子１個による信号を数百ｍＶ～数ボルトの大振幅の信号として検出することができ、ＡＰＤ１００１に入射した光子数を高いＳ／Ｎでカウントすることができる。
次に、図６～図１３を参照しながら、本実施の形態に係るフォトセンサを構成するＡＰＤ１００１のデバイス構成について説明する。なお、図６の（ａ）～図１３の（ａ）は平面視における本実施形態に係るフォトセンサの配置を明確に示すため、一部透視図とし、一部配線層は省略している。なお、本明細書において、「平面視」とは、光電変換部の受光面の法線方向からフォトセンサを見ることを指す。また、以降、本明細書において「上」、「浅い」は断面図における半導体基板２００１の表面側を指し、「下」、「深い」は断面図における半導体基板２００１の裏面側を指す。また、本明細書中での電圧の値は、グラウンドを基準として記載している。
図６は、本実施の形態に係るフォトセンサを構成するＡＰＤ１００１のデバイス構成の一例を示す図である。図６の（ａ）はＡＰＤ１００１の平面図、図６の（ｂ）は図６の（ａ）のＸ－Ｘ’における断面図、図６の（ｃ）は図６の（ｂ）におけるＡ－Ａ’断面のポテンシャルを示した図である。ＡＰＤ１００１は、図６の（ｂ）に示されるように、半導体基板２００１及び配線層２００２を備える。半導体基板２００１は、第１主面Ｓ１及び第２主面Ｓ２を有する。半導体基板２００１内には、第１導電型を有する第１半導体層２１０１、第１導電型と逆の極性である第２導電型を有する第２半導体層２１０２、第１半導体層２１０１と第２半導体層２１０２との間に配置され、第１導電型又は第２導電型を有する第３半導体層２１０３、第３半導体層２１０３が配置された領域を除く第１半導体層２１０１の平面視での周囲に配置された第２導電型を有する第４半導体層２１０４が形成されている。また、配線層２００２内には、第１半導体層２１０１に接続された第１電極２３０１が形成されている。第２半導体層２１０２には、第２電極２３０２が接続されている。第１半導体層２１０１の一部と、第２半導体層２１０２の一部と、第３半導体層２１０３とは光電変換部２２０１を形成する。第１導電型をＮ型、第２導電型をＰ型とした場合には、バイアス設定期間に、第１電極２３０１を介して第１半導体層２１０１に接続されたスイッチ１００４（図６には図示せず）がオンし、第１半導体層２１０１は電圧ＶＣに設定され、第２半導体層２１０２は電圧ＶＡに設定され、第１半導体層２１０１の一部と、第２半導体層２１０２の一部と、第３半導体層２１０３とに電界が発生し、光子（図６の（ｂ）中のｈν）の入射によって光電変換された電子及び正孔をアバランシェ増倍させる増倍領域２２０２が形成される。図６では、光電変換部２２０１と増倍領域２２０２とは同じ領域である。図６の（ｃ）に示した通り、増倍領域２２０２は第４半導体層２１０４のポテンシャルによって、他の素子と電気的に分離される。特に、ガイガー増倍モードでは、一つの光子からオーバー電圧程度の電圧振幅が発生するので、デバイス内で隣接するフォトセンサへ電荷の漏れ出しが発生しないように、ポテンシャル障壁Ｖｓｅｐａがオーバー電圧Ｖｏｖより大きくなっていることを特徴としている。
なお、図６では、第１導電型をＮ型、第２導電型をＰ型としたが、逆の構成としてもよい。また、図６では、第１半導体層２１０１と第４半導体層２１０４の深さ（つまり、厚み）は同じとしているが、第１半導体層２１０１と第４半導体層２１０４の深さ（つまり、厚み）の関係については、同一に限定されない。
特許文献１、３のように、ＡＰＤに直列に接続した抵抗に流れる電流によって、電圧降下を起こす構成では、ＡＰＤ外部の抵抗素子に流れる電荷量によって、発生する電荷量を制御するため、ＡＰＤ内部の素子分離用のポテンシャル障壁は課題となりにくい。一方、本実施の形態に係るフォトセンサの駆動方法では、ＡＰＤ１００１内の接合容量にアバランシェ増倍で発生した電荷が蓄積されるため、接合部のポテンシャル障壁がアバランシェ増倍による電圧振幅に対して十分大きいことが必要となる。この点で、本実施の形態は特許文献１、３と明確に異なる。
特許文献４は、アバランシェ増倍した電荷をＡＰＤに接続された容量に蓄積する構成をとっているが、本実施の形態で記載してきたような、ガイガー増倍モードで容量クエンチングを用いて光子を検出するために必要な回路構成、デバイス構成、駆動方法については触れておらず、特許文献４の発明をガイガー増倍モードでのフォトセンサの駆動方法として利用することは困難である。この点で、本実施の形態は特許文献４と明確に異なる。
次に、図７を参照しながら、本実施の形態に係るフォトセンサを構成するＡＰＤ１００１のデバイス構成の別の一例について説明する。図７の（ａ）はＡＰＤ１００１の平面図、図７の（ｂ）は図７の（ａ）のＸ－Ｘ’における断面図、図７の（ｃ）は図７の（ｂ）におけるＡ－Ａ’断面のポテンシャルを示した図である。図６の構成に対して、さらに第２導電型の第５半導体層２１０５が備えられ、増倍領域２２０２と、光電変換部２２０１とが積層される。この場合、高電界が発生する増倍領域２２０２が半導体基板２００１の浅い領域に限定されるので、ブレークダウン電圧ＶＢＤを低下できる利点がある。
次に、図８を参照しながら、本実施の形態に係るフォトセンサを構成するＡＰＤ１００１のデバイス構成の別の一例について説明する。図８の（ａ）はＡＰＤ１００１の平面図、図８の（ｂ）は図８の（ａ）のＸ－Ｘ’における断面図、図８の（ｃ）は図８の（ｂ）におけるＡ－Ａ’断面のポテンシャルを示した図である。図８では、図７の構成に加え、第４半導体層２１０４の平面視での周囲に第２導電型の第６半導体層２１０６が備えられている。また、第２電極２３０２は配線層２００２内に形成され、第６半導体層２１０６に接続されている。第２電極２３０２と、第６半導体層２１０６とを介して、第２半導体層２１０２、第３半導体層２１０３、第４半導体層２１０４、及び、第５半導体層２１０５は、電圧ＶＡに設定される。これにより、隣接するフォトセンサとの間のポテンシャル障壁が大きくなり、電荷の漏れ出しをより低減できる。また、図８では、第１半導体層２１０１と第４半導体層２１０４と第６半導体層２１０６の深さ（つまり、厚み）は同じとしているが、第１半導体層２１０１と第４半導体層２１０４と第６半導体層２１０６の深さ（つまり、厚み）の関係については、同一に限定されない。
次に、図９を参照しながら、本実施の形態に係るフォトセンサを構成するＡＰＤ１００１のデバイス構成の別の一例について説明する。図９の（ａ）はＡＰＤ１００１の平面図、図９の（ｂ）は図９の（ａ）のＸ－Ｘ’における断面図、図９の（ｃ）は図９の（ｂ）におけるＡ－Ａ’断面のポテンシャルを示した図である。図９のデバイス構成は、図７の構成に加え、第４半導体層２１０４の平面視での周囲に絶縁体層である第７半導体層２１０７が備えられている。これにより、隣接するフォトセンサとの間のポテンシャル障壁が大きくなり、電荷の漏れ出しをより低減できる。また、図９では、第１半導体層２１０１と第４半導体層２１０４と第７半導体層２１０７の深さ（つまり、厚み）が同じように描画しているが、第１半導体層２１０１と第４半導体層２１０４と第７半導体層２１０７の深さ（つまり、厚み）の関係については、同一に限定されない。特に、第７半導体層２１０７が第１半導体層２１０１と第４半導体層２１０４に比べて深く（つまり、厚く）することで、分離障壁を大きくすることができる。
次に、図１０を参照しながら、本実施の形態に係るフォトセンサを構成するＡＰＤ１００１のデバイス構成の別の一例について説明する。図１０の（ａ）はＡＰＤ１００１の平面図、図１０の（ｂ）は図１０の（ａ）のＸ－Ｘ’における断面図、図１０の（ｃ）は図１０の（ｂ）におけるＡ－Ａ’断面のポテンシャルを示した図である。図１０のデバイス構成は、図９の構成に加え、第７半導体層２１０７内に反射板２１０８が備えられている。これにより、隣接するフォトセンサ間での光学的クロストークを防ぐことができ、混色を低減できる。特に、アバランシェ増倍時には電荷どうしの散乱の際に、光子が発生する場合があり、発生した光子を介して周辺の画素に影響を与える場合があるが、反射板２１０８を備えることで、これを防ぐことができる。
なお、図８～図１０のデバイス構成は、図７の構成をもとにしたが、図６の構成をもとにしていても良く、隣接するフォトセンサの間がオーバー電圧Ｖｏｖ以上の分離ポテンシャルで分離されていればよい。
次に、図１１を参照しながら、本実施の形態に係る、ＡＰＤ１００１をアレイ状に配置して構成されるイメージセンサのデバイス構成の一例について説明する。図１１の（ａ）はイメージセンサの平面図、図１１の（ｂ）は図１１の（ａ）のＸ－Ｘ’における断面図、図１１の（ｃ）は図１１の（ｂ）におけるＡ－Ａ’断面のポテンシャルを示した図である。図１１では、図７のＡＰＤ１００１を複数アレイ状に配置し、第４半導体層２１０４によって、隣接するＡＰＤとの間で第１半導体層２１０１を分離した構成が図示されている。特に、第４半導体層２１０４が完全に空乏化される。この場合、ポテンシャル障壁Ｖｓｅｐａは第１半導体層２１０１の不純物濃度、第４半導体層２１０４の不純物濃度、第４半導体層２１０４の領域幅によって制御することができ、ポテンシャル障壁Ｖｓｅｐａはオーバー電圧Ｖｏｖよりも大きくしている。第４半導体層２１０４を完全に空乏化することで、第１半導体層２１０１と第４半導体層２１０４の間での横方向の電界を低減することができ、横方向でのブレークダウンが発生しにくくなる。これにより、増倍領域２２０２を短い間隔でアレイ状に配置することができ、微細化に有利である。
次に、図１２を参照しながら、本実施の形態に係るフォトセンサを構成するＡＰＤ１００１、第１トランジスタ１２０１、及び読み出し回路１００５を含めたデバイス構成の一例について説明する。図１２の（ａ）はＡＰＤ１００１、及び第１トランジスタ１２０１、及び読み出し回路１００５の平面図、図１２の（ｂ）は図１２の（ａ）のＸ－Ｘ’における断面図、図１２の（ｃ）は図１２の（ｂ）におけるＡ－Ａ’断面のポテンシャルを示した図である。図１２のデバイス構成は、図９の構成に加え、第１トランジスタ１２０１のゲートに接続され、電圧によって第１トランジスタ１２０１のオンとオフを切り替えるための第３電極２３０３、第１トランジスタ１２０１のドレインに接続され、第１トランジスタ１２０１のドレインを電圧ＶＣに固定するための第４電極２３０４、第１電極２３０１を介して、ＡＰＤ１００１に接続され、ＡＰＤ１００１のカソード電圧を読み出すための第５電極２３０５、リセット用の第１トランジスタ１２０１のウェル領域である第１ウェル２４０１が備えられている。図１２では、読み出し回路１００５は第５電極２３０５であり、ＡＰＤ１００１で発生した電荷あるいは電圧変動を直接読み出すためのものである。この場合、図１２の（ｃ）の通り、第１半導体層２１０１と第１ウェル２４０１は第４半導体層２１０４により分離される。第４半導体層２１０４は完全に空乏化することが望ましく、分離のポテンシャル障壁はＶｓｅｐａである。ポテンシャル障壁Ｖｓｅｐａはオーバー電圧Ｖｏｖよりも大きくする必要がある。これにより、ＡＰＤ１００１と第１ウェル２４０１とは分離され、ＡＰＤ１００１においてアバランシェ増倍により発生した電荷が第１ウェル２４０１を介して読み出し回路１００５に流出することが抑制される。図１２では、隣接する第１半導体層２１０１同士の間の分離障壁と、第１半導体層２１０１と第１ウェル２４０１との間の分離障壁は同一に記載しているが、必ずしも同一である必要はない。また、ポテンシャル障壁の大きさは、第４半導体層２１０４内において、位置によって変化しても良い。ここで、第１ウェル２４０１の耐圧は増倍領域２２０２の耐圧よりも高くことが望ましい。これにより、第１ウェル２４０１においてアバランシェ降伏やツェナー降伏などによる過剰な電流が流れることを防ぎ、第１トランジスタ１２０１、及び読み出し回路１００５の電位を固定でき、基板裏面の電圧に依存せず、読み出し回路１００５の特性を保持できる。
次に、図１３を参照しながら、本実施の形態に係るフォトセンサ構成するＡＰＤ１００１、第１トランジスタ１２０１、及び読み出し回路１００５を含めたデバイス構成の別の一例について説明する。図１３の（ａ）はＡＰＤ１００１、及び第１トランジスタ１２０１、及び読み出し回路１００５の平面図、図１３の（ｂ）は図１３の（ａ）のＸ－Ｘ’における断面図、図１３の（ｃ）は図１３の（ｂ）におけるＡ－Ａ’断面のポテンシャルを示した図である。図１３では、図１２の構成において、第１ウェル２４０１が、第２導電型の第２ウェル２４０２、第１導電型の第３ウェル２４０３によって構成され、第１トランジスタ１２０１の導電型は第１導電型となる。この場合、第２ウェル２４０２と第２半導体層２１０２とが第３ウェル２４０３によって分離されるため、第２ウェル２４０２の電位を自由に設定でき、安定して第１トランジスタ１２０１を動作させることができる。
図１４は、図１３に示されるＡＰＤ１００１及び読み出し回路１００５を複数配列して構成されるイメージセンサのデバイス構成の一例を示す図である。図１４の（ａ）はＡＰＤ１００１、及び読み出し回路１００５を複数配列して構成されるイメージセンサの平面図、図１４の（ｂ）は図１４の（ａ）のＸ－Ｘ’断面におけるポテンシャルを示した図である。なお、図１４の（ａ）では、１つのＡＰＤ１００１に対し、１つの読み出し回路１００５を備える例を示したが、複数のＡＰＤ１００１によって、１つの読み出し回路１００５を共有する構成としても良い。図１４では、隣接する第１半導体層２１０１同士の間の分離幅より、第１半導体層２１０１と第１ウェル２４０１との間の分離幅を短く記載しているが、隣接する第１半導体層２１０１同士の間の分離幅と、第１半導体層２１０１と第１ウェル２４０１との間の分離幅は同一であっても良く、隣接する第１半導体層２１０１同士の間の分離幅より、第１半導体層２１０１と第１ウェル２４０１との間の分離幅を長くても良い。
次に、図１５～図１８を参照しながら、本実施の形態に係るフォトセンサの回路構成及び駆動方法の別の一例について説明する。
図１５は本実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。図４の構成に加え、読み出し回路１００５は、第２トランジスタ１２０２、第３トランジスタ１２０３を備え、第２トランジスタ１２０２はＡＰＤ１００１のカソードがゲート電極に接続される。第３トランジスタ１２０３は第２トランジスタ１２０２と直列に接続され、第３トランジスタ１２０３のゲートはＳＥＬ端子に接続され、ＳＥＬ端子の電圧によって、第３トランジスタ１２０３のオンとオフが制御される。これにより、第３トランジスタ１２０３をオンとしたＡＰＤの信号を選択的に読み出すことができる。本実施の形態の回路をアレイ状に配置してイメージセンサを構成することで、オンとする第３トランジスタ１２０３を順次変更しながら、Ｖｏｕｔをサンプリングすることで、ＡＰＤからの信号を画像に変換することができる。
図１６は本実施の形態のフォトセンサの回路構成の別の一例を示す図である。図１５の構成に加え、第１容量１００３は、増倍領域１００２に接続された寄生容量１１０２を含む。寄生容量１１０２は、典型的には、増倍領域１００２に接続されたコンタクトの接合容量、金属配線と基板間の容量、金属配線間の容量、第２トランジスタ１２０２のゲート容量、ゲートフリンジ容量、第１トランジスタ１２０１のソース容量などを含むが、これらには限定されない。また、図１６では、寄生容量１１０２の端の内、ＡＰＤと接続されていない端は、グラウンドに接続されているが、必ずしもグラウンドと接続する必要はない。これにより、クエンチングに係る容量の容量値を調整し、発生する電荷の量を制御することができる。
図１７は本実施の形態のフォトセンサの回路構成の別の一例を示す図である。図１６の構成に加え、第１容量１００３は、増倍領域１００２に配線で接続されたＰＮ接合１３０１の接合容量１１０３を含む。ＰＮ接合１３０１は第１トランジスタ１２０１のソース又はドレインとウェルとの接合などである。これにより、クエンチングに係る容量の容量値をさらに調整することができる。また、増倍領域で発生した電荷を、ＰＮ接合１３０１を介して、グラウンドに排出することが可能となる。この場合、カソード電圧ＶＣは正の電圧であることが望ましい。
図１５～図１７の回路構成とすることで、増倍領域１００２を、信号線やパッドから切り離すことができ、第１容量１００３の容量値を低減し、アバランシェ増倍により発生する電荷量を低減することができる。これにより、消費電力を低減し、読み出し回路を高速化することができる。
図１８は、図１５～図１７に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。ここでは、図５の電圧に加えて、図１５～図１７におけるＳＥＬ端子のバイアス電圧（図中の「ＳＥＬ」）が示されている。図５の駆動に加えて、露光期間にＳＥＬ端子に印加する電圧を高くすることで、ＡＰＤ１００１のカソード側の電圧をＶｏｕｔ端子に出力することができる。これにより、電圧を出力するＡＰＤ１００１を選択することができ、選択したＡＰＤ１００１の出力を座標ごとに出力することで、検出した光子の分布を画像として出力することができる。
次に、図１９を参照しながら、図１５～図１８に示されるフォトセンサを構成するＡＰＤ１００１のデバイス構成について説明する。なお、図示の煩雑さを防ぐため、第４電極２３０４及び、第２トランジスタ１２０２のドレイン電源の配線は一部省略している。図１９の（ａ）はＡＰＤ１００１、及び第１トランジスタ１２０１、及び読み出し回路１００５の平面図、図１９の（ｂ）は図１９の（ａ）のＸ－Ｘ’における断面図、図１９の（ｃ）は図１９の（ｂ）におけるＡ－Ａ’断面のポテンシャルを示した図である。
図１９のデバイス構成は、図１３の構成に加え、読み出し回路１００５として、第２トランジスタ１２０２、第３トランジスタ１２０３を備える。第１電極２３０１を介して、ＡＰＤ１００１の第１半導体層２１０１は第１トランジスタ１２０１のソース、及び第２トランジスタ１２０２のゲートに接続される。また、第３トランジスタのゲートは第６電極２３０６に接続され、第６電極２３０６を介して電圧が与えられ、信号を読み出すＡＰＤ１００１が選択され、第５電極２３０５を介して、信号が読み出される。
次に、図２０～図２２を参照しながら、本実施の形態に係るフォトセンサの回路構成及び回路駆動方法の別の一例について説明する。
図２０は、本実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。この回路構成は、図１７の回路構成に加えて、ＡＰＤ１００１（より詳しくは、増倍領域１００２）と第２電源（電圧ＶＣ２）との間に接続され、ゲート電極をＯＶＦ配線に接続された第２リセットトランジスタの一例である第４トランジスタ１２０４を備える。図２１、図２２は図２０に示しされるフォトセンサの駆動方法の一例を示すタイミングチャートである。図２１、図２２では、図１８の電圧に加えて、ＯＶＦ配線のバイアス電圧（図中の「ＯＶＦ」）が示されている。図２１では、バイアス設定期間にＲＳＴ端子をハイバイアスに設定し、ＡＰＤ１００１をリセットする。露光期間には、ＲＳＴ端子はローバイアス、ＯＶＦ配線はＲＳＴ端子のローバイアスとハイバイアスの中間値に設定する。これにより、ＡＰＤ１００１で発生した過剰電荷は第４トランジスタ１２０４を介して排出される。図２２では、バイアス設定期間１とバイアス設定期間２を交互に繰り返す駆動方法を示している。バイアス設定期間１では、第１トランジスタ１２０１を介してＡＰＤ１００１をリセットし、バイアス設定期間２では、第４トランジスタ１２０４を介してＡＰＤ１００１をリセットする。これにより、異なるバイアス設定期間で、異なる電圧にＡＰＤ１００１が設定され、発生する電荷量を変調することができる。
なお、全てのバイアス設定期間で第４トランジスタ１２０４を介してリセットする駆動方法を用いても良い。また、露光期間に第４トランジスタ１２０４をローバイアスあるいはハイバイアスに設定する駆動方法も本実施の形態に含まれる。また、本回路構成では、第１容量１００３には、第４トランジスタ１２０４のソース又はドレインの接合容量が含まれてもよい。
次に、図２３～図２９を参照しながら、本実施の形態に係るフォトセンサの回路構成、駆動方法及びデバイス構成の別の一例について説明する。
図２３は、本実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。この回路構成は、図２０の回路構成に加え、ＡＰＤ１００１と第１トランジスタ１２０１及び読み出し回路１００５との間に接続される転送トランジスタの一例である第５トランジスタ１２０５、第５トランジスタ１２０５を介して増倍領域１００２に接続された第２容量１００６を備える。第２容量１００６は、第５トランジスタ１２０５のドレイン容量、第１トランジスタ１２０１のソース容量、第２トランジスタ１２０２のゲート容量、ゲートフリンジ容量、配線容量、ＭＩＭ容量などを含む。なお、第１容量１００３には、第５トランジスタ１２０５のソース又はドレインの接合容量が含まれてもよい。
図２４は図２３に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。ここでは、図１８の電圧に加えて、ＴＧ端子のバイアス電圧、ＳＥＬ端子のバイアス電圧、電圧Ｖａｐｄ、及び、電圧Ｖｆｄが示されている。電圧Ｖａｐｄ、電圧Ｖｆｄは図２３中に記載したノードのバイアスであり、それぞれＡＰＤ１００１のカソード側の電圧、第２容量１００６の読み出し回路１００５側の電圧に対応する。バイアス設定期間では、ＴＧ端子及びＲＳＴ端子をハイバイアスに設定し、ＡＰＤ１００１をリセットする。これにより、電圧Ｖａｐｄ及び、電圧Ｖｆｄは電圧ＶＣに設定される。露光期間ではＴＧ端子をハイバイアスに設定し、ＲＳＴ端子をローバイアスに設定する。これにより、電圧Ｖａｐｄ及び電圧Ｖｆｄは、第１電源（電圧ＶＣ）から切り離された電圧となり、ＡＰＤ１００１は容量クエンチングを起こす。この時、式（７）の容量値Ｃは第１容量１００３と第２容量１００６との和となる。これにより、第１容量１００３だけの場合に比べ、アバランシェ増倍により発生する電荷量を多くすることができ、Ｓ／Ｎを高めることができる。
図２５は図２３に示されるフォトセンサの駆動方法の別の一例を示すタイミングチャートである。ここでは、図２４と同じ箇所の電圧が示されている。この場合、バイアス設定期間と、露光期間と、転送期間を交互に繰り返す。バイアス設定期間では、ＴＧ端子及びＲＳＴ端子をハイバイアスに設定し、ＡＰＤ１００１をリセットする。これにより、Ｖａｐｄ及び、Ｖｆｄは電圧ＶＣに設定される。露光期間ではＴＧ端子及びＲＳＴ端子をローバイアスに設定する。これにより、ＡＰＤ１００１は第１電源（電圧ＶＣ）から切り離され、ＡＰＤ１００１は容量クエンチングを起こす。この時、式（７）の容量値Ｃは第１容量１００３のみである。転送期間ではＴＧ端子をハイバイアスに設定し、ＲＳＴ端子をローバイアスに設定する。これにより、ＡＰＤ１００１で発生し、第１容量１００３に蓄積された電荷は第２容量１００６に転送され、読み出し回路１００５を介して読み出される。
なお、図２５は第１容量１００３で発生した電荷を容量分配により転送する場合を示しているが、第１容量１００３で発生した電荷を容量分配することなくすべて転送する完全転送であっても良い。アバランシェ増倍により発生した電荷を容量分配で転送する場合には、アバランシェ増倍の際に発生する電圧振幅のノイズが第１容量１００３と第２容量１００６とに分配されるため、振幅のばらつきを低減することができる。一方、アバランシェ増倍により発生した電荷を完全転送で転送する場合には、第１容量１００３の容量値と第２容量１００６の容量値の比だけ電圧振幅を増幅することができ、Ｓ／Ｎを高めることができる。
図２６は、図２３に示されるフォトセンサのデバイス構成の一例を示す図である。図２６の（ａ）はＡＰＤ１００１、及び第１トランジスタ１２０１、及び読み出し回路１００５の平面図、図２６の（ｂ）は図２６の（ａ）のＸ－Ｘ’における断面図である。図２６のデバイス構成は、図１９のデバイス構造に加えて、第５トランジスタ１２０５、第５トランジスタ１２０５と第２トランジスタ１２０２のゲートとを接続する電極である第７電極２３０７、第５トランジスタ１２０５のゲート電極である第８電極２３０８を備える。第５トランジスタ１２０５はＡＰＤ１００１から第１電極２３０１を介して接続され、第５トランジスタ１２０５は第７電極２３０７を介して第２トランジスタ１２０２のゲートに接続される。第５トランジスタ１２０５のゲートは第８電極２３０８を介して電圧を与えられ、オンとオフが切り替えられる。
図２７は、図２３に示されるフォトセンサのデバイス構成の別の一例を示す図である。図２７の（ａ）はＡＰＤ１００１、及び第１トランジスタ１２０１、及び読み出し回路１００５の平面図、図２７の（ｂ）は図２７の（ａ）のＸ－Ｘ’における断面図である。図２７の構成では、図２６の構成において、ＡＰＤ１００１に接続された第１電極２３０１は、第５トランジスタ１２０５に含まれ、第５トランジスタ１２０５のソースがＡＰＤ１００１の第１半導体層２１０１となる。これにより、ＡＰＤ１００１に接続される配線の容量をなくすことができる。
図２８は、図２３に示されるフォトセンサのデバイス構成の別の一例を示す図である。図２８の（ａ）はＡＰＤ１００１、及び第１トランジスタ１２０１、及び読み出し回路１００５の平面図、図２８の（ｂ）は図２８の（ａ）のＸ－Ｘ’における断面図である。図２８のデバイス構成は、図２７の構成に加え、第１半導体層２１０１の第１主面Ｓ１側に第２導電型の第９半導体層２１０９を備える。これにより、ＡＰＤ１００１の第１半導体層２１０１はデバイス内部に埋め込まれ、発生する暗電流量を低減することができる。
図２９は本実施の形態のフォトセンサで構成されるイメージセンサを用いて撮像した画像の例を示す図である。撮像は画面内の明るい領域で、一画素につき数光子が入射する環境下で行った。図２９の（ａ）に示す通り、増倍領域１００２の両端に印加される逆バイアスの電圧（ＶＣ－ＶＡ）がブレークダウン電圧以下の場合には、被写体を確認するのは困難であるが、図２９の（ｂ）に示す通り、増倍領域１００２の両端に印加される逆バイアスの電圧（ＶＣ－ＶＡ）がブレークダウン電圧以上の場合には、被写体が明瞭に確認できる。図２９の（ｂ）に示す通り、光子を検出した画素の出力は大きく、光子を検出していない画素の出力は小さく、明瞭に二分される。
特に、光子を検出した画素での電圧振幅は平均２Ｖで、２．５Ｖを超過することは無く、ブルーミングは発生しなかった。これは、容量クエンチングにより電荷のアバランシェ増倍が抑制されたことによるものである。また、光子を検出した画素についても、一画素あたりに流れる電流値は１ｎＡ以下であり、素子が破壊されることはなかった。一方、第１トランジスタ１２０１をオンとし、光応答の評価を行ったところ、一画素あたりに流れる電流値は１ｍＡ以上となり、素子が破壊された。以上より、本実施の形態の駆動方法を用いることで、素子を破壊することも、ブルーミングを発生させることも抑制され、光子を高Ｓ／Ｎで検出することができる。
次に、図３０～図３５を参照しながら、本実施の形態に係るフォトセンサの回路構成及び駆動方法の別の一例について説明する。
図３０は、本実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。この回路構成は、図１７の回路に加え、ＡＰＤ１００１と接続され、読み出し回路１００５と並列に接続されるカウントトランジスタの一例である第６トランジスタ１２０６と、第６トランジスタ１２０６を介してＡＰＤ１００１に接続された第３容量１００７を備える。特に、第３容量１００７は第１容量１００３より大きい。
図３１は、図３０に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。ここでは、図１８の電圧に加えて、ＣＮＴ端子のバイアス電圧（図中の「ＣＮＴ」）、電圧Ｖａｐｄ、及び、電圧Ｖｃｎｔが示されている。電圧Ｖｃｎｔは、図３０中に記載したノードＶｃｎｔのバイアスである。この場合、バイアス設定期間、露光期間、及び、第１容量１００３に蓄積された電荷を第３容量１００７に転送して第３容量１００７に蓄積させる蓄積期間を複数回繰返した後に、第３容量１００７に蓄積された電荷量を読み出す読み出し期間を設ける。容量クエンチングの効果により、一回のアバランシェ増倍によって発生する電荷数はオーバー電圧Ｖｏｖに対応する一定値になるため、第３容量１００７には、光子の検出回数に応じた離散的な電荷が蓄積され、第３容量１００７の電圧を読み出すことで、光子の検出回数を計数することが可能となる。
図３２は図３０及び図３１に示されるフォトセンサを用いて、光子の検出回数を、ヒストグラムとして評価した結果を示す図である。横軸は、ＡＰＤ１００１の出力（相対的な大きさ）を示し、縦軸は、ＡＰＤ１００１の出力ごとの発生頻度（度数）を示す。評価は複数のＡＰＤ１００１をアレイ状配置して構成されるイメージセンサを用い、各画素に平均１．５光子程度が入射する環境下で、ＡＰＤ１００１の出力ごとの発生頻度（つまり、積算回数）の評価を行った。このように、光子の検出回数に応じて、ＡＰＤ１００１の出力が離散的な値をとっており（つまり、ヒストグラムにおいて複数のピークが形成されており）、図３０及び図３１の回路を用いて、光子の検出回数を計数できることがわかる。
図３０及び図３１では、第５トランジスタ１２０５を備えない回路構成に対して、第６トランジスタ１２０６を追加した構成が示されたが、第５トランジスタ１２０５をＡＰＤ１００１と読み出し回路１００５との間に配置しても良い。この場合の回路構成は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図３３のようになり、ＡＰＤ１００１と読み出し回路１００５との間に第５トランジスタ１２０５が配置されている。
図３４は図３３に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。ここでは、図３１の電圧に加え、第５トランジスタ１２０５のゲートバイアス（ＴＧ端子のバイアス；図中の「ＴＧ」）と第２容量１００６の電圧Ｖｆｄを加えている。この場合には、バイアス設定期間、転送期間にはＴＧ端子はハイバイアス、蓄積期間にはＴＧ端子はローバイアスとする。また、読み出し期間の直前のバイアス設定期間には、ＴＧ端子はローバイアスに設定する。これにより、各蓄積期間に第３容量１００７に蓄積される電荷量を第２容量１００６の容量値によって制御することができ、蓄積回数を増加することで、Ｓ／Ｎの向上が可能となる。
図３５は図３３に示されるフォトセンサの駆動方法の別の一例を示すタイミングチャートである。ここでは、図３４と同じ電圧が示されている。露光期間にＴＧ端子をローバイアスに設定し、その後の転送期間にＴＧ端子をハイバイアスに設定する。図２５で述べた通り、ＡＰＤ１００１及び第１容量１００３で容量クエンチングを起こして発生した電荷を第２容量１００６に転送することで、容量分配の場合には低ノイズ化が可能であり、一方、完全転送の場合には電圧振幅の増幅や低暗電流化が可能である。
次に、図３６及び図３７を参照しながら、本実施の形態に係るフォトセンサの回路構成及び駆動方法の別の一例について説明する。
図３６は本実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。この回路構成は、図１７の回路に加えて、第１電源（電圧ＶＣ）と第１トランジスタ１２０１との間に接続される第３リセットトランジスタの一例である第７トランジスタ１２０７と、第７トランジスタのゲート電極（ＲＳＴ２端子）と、第１トランジスタ１２０１と第７トランジスタ１２０７との接続点に配置された第４容量１００８とを備える。第４容量１００８の容量値は、第１容量１００３の容量値よりも大きいことを特徴とする。
図３７は図３６に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。ここでは、図１８の電圧に加えて、ＲＳＴ２端子のバイアス電圧（図中の「ＲＳＴ２」）、電圧Ｖａｐｄ、電圧Ｖｒｓｔ、及び、電圧ＶＣが示されている。電圧ＶＣは、図３６中に記載したノードＶＣのバイアスである。バイアス設定期間が二分され、バイアス設定期間の前半でＲＳＴ２端子がハイバイアス、ＲＳＴ端子がローバイアスに設定され、第４容量１００８が電圧ＶＣに設定される。バイアス設定期間の後半で、ＲＳＴ２端子がローバイアス、ＲＳＴ端子がハイバイアスに設定され、第４容量１００８と第１容量１００３の容量分配により、ＡＰＤ１００１のカソード側の電圧が設定される。
この駆動方法によれば、バイアス設定期間に第１電源（電圧ＶＣ）とＡＰＤ１００１とが常に切り離されているため、バイアス設定期間に光子がＡＰＤ１００１に入射し、アバランシェ増倍が発生した場合でも、ＡＰＤ１００１から第１電源（電圧ＶＣ）へと大電流が流れることが抑制され、信頼性を高めることができるだけでなく、第１電源の電圧ＶＣの変動が抑制されるので、画像のシェーディングやブルーミングなどが発生することが抑制される。
図３８は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。この回路構成は、図２３の回路構成に加えて、ＡＰＤ１００１（より詳しくは、増倍領域１００２）と第３電源（電圧ＶＣ）との間に接続され、ゲート電極をＲＳＴ２端子に接続された第２リセットトランジスタの一例である第４トランジスタ１２０４ａを備える。
図３９は、図３８に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。図２５の電圧に加えて、ＲＳＴ２端子のバイアス電圧が示されている。本図に示されるように、バイアス設定期間では、ＲＳＴ端子及びＲＳＴ２端子をハイバイアスに設定し、ＡＰＤ１００１及び第２容量１００６をリセットする。これにより、Ｖａｐｄ及び、Ｖｆｄは電圧ＶＣに設定される。露光期間では、ＲＳＴ端子、ＲＳＴ２端子及びＴＧ端子をローバイアスに設定する。これにより、ＡＰＤ１００１は第３電源（電圧ＶＣ）から切り離され、ＡＰＤ１００１は容量クエンチングを起こす。この時、式（７）の容量値Ｃは第１容量１００３のみである。転送期間では、ＴＧ端子をハイバイアスに設定し、ＲＳＴ端子及びＲＳＴ２端子をローバイアスに設定する。これにより、ＡＰＤ１００１で発生し、第１容量１００３に蓄積された電荷は第２容量１００６に転送され、読み出し回路１００５を介して読み出される。本回路構成によれば、転送トランジスタである第５トランジスタ１２０５を介してＡＰＤ１００１と第２容量１００６とが分離され、ＡＰＤ１００１と第２容量１００６とは、独立してリセットすることが可能になる。
なお、図３８の回路構成では、第３電源の電圧は、第１電源の電圧と同じ（電圧ＶＣ）であったが、これに限定されず、第１電源の電圧と異なっていてもよい。
図４０は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。この回路構成は、図１６の回路に加えて、第１電源（電圧ＶＣ）と第１トランジスタ１２０１との間に接続された抵抗１２１０と、抵抗１２１０と第１トランジスタ１２０１との接続点に接続された第５容量１００９とを備える。抵抗１２１０は、ＡＰＤ１００１でのアバランシェ増倍を止めることができるように十分大きな値とすることが好ましく、具体的には、ＡＰＤ１００１の構造に依存するが、典型的には、１ｋΩよりも大きいことが望ましい。第５容量１００９の容量値は、第１容量１００３の容量値よりも小さいことが望ましい。第５容量１００９の容量を小さくすることで、クエンチングにかかる時間を短縮でき、より高速な駆動が可能になる。
図４１は、図４０に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。図１８の電圧に加えて、図４１に示されるノードＶａｐｄの電圧「Ｖａｐｄ」、ノードＶｒｓｔの電圧「Ｖｒｓｔ」、及び、ノードＶＣの電圧「ＶＣ」も示されている。本図に示されるように、バイアス設定期間で第１トランジスタ１２０１をＯＮしている時に、ＡＰＤ１００１においてアバランシェ降伏が起きても、抵抗１２１０によって電流が制限されるので、ノードＶＣの電圧が変動することが抑制される。
図４２は、図４０に示されるフォトセンサをアレイ状に配置して構成されるイメージセンサの一例を示す回路図である。本回路図に示されるように、複数のＡＰＤ１００１で第１電源が共通化されるので、抵抗１２１０は隣接するＡＰＤ１００１の間を分離するように配置することが好ましい。抵抗１２１０は、フォトセンサの製造プロセスにおいて形成することができ、例えば、ポリシリコンなど、高抵抗の材料で配線を形成するなどの方法を用いると良い。抵抗１２１０の抵抗値が高すぎるとＡＰＤ１００１のリセット時間が長大化するので、それを抑制するために、その抵抗値に上限を設けるのが好ましい。例えば、抵抗１２１０の抵抗値は、典型的には１ＭΩ以下が好ましい。
図４３は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。この回路は、図４０の回路構成において、抵抗１２１０をＰ型チャネルの第８トランジスタ１２０８で置き換えた構成を備える。第８トランジスタ１２０８のゲートは、ローバイアスに固定された端子ＲＳＴ２に接続されている。この回路では、第１トランジスタ１２０１をＯＮしている期間（具体的にはリセット期間）に、ＡＰＤ１００１においてアバランシェ降伏が起きると、アバランシェ増倍により発生した電荷により、ノードＶｒｓｔの電圧が変動するが、この電圧変動により、第８トランジスタ１２０８のチャネルが閉じるため、第１電源（電圧ＶＣ）のノードＶＣには電流が流れにくく（つまり、第８トランジスタ１２０８が高抵抗として機能し）、電圧ＶＣの電圧変動が小さい。本回路構成においても、第５容量１００９の容量値は、第１容量１００３の容量値よりも小さいことが望ましい。
図４４は、図４３に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。図４１の電圧に加えて、端子ＲＳＴ２の電圧「ＲＳＴ２」が示されている。第８トランジスタ１２０８はＰ型なので、端子ＲＳＴ２がハイ電圧（Ｈ）の時にＯＦＦ（絶縁状態）し、ロー電圧（Ｌ）の時にＯＮ（導通状態）する。第８トランジスタ１２０８は、通常、バイアス設定期間も露光期間も導通状態である。なお、必ずしも端子ＲＳＴ２のＨおよびＬでの印加電圧は他のトランジスタのＨおよびＬでの印加電圧と同じである必要はない。
なお、本回路では、第８トランジスタ１２０８は、ＡＰＤ１００１のカソードに接続されているので、Ｐ型としたが、ＡＰＤ１００１のアノードに接続される場合には、Ｎ型のトランジスタを用いる必要がある。要するに、第８トランジスタ１２０８として、ＡＰＤ１００１の接続する端子と逆の導電型のチャネルを持つトランジスタを配置すればよい。ただし、一般的にＮ型トランジスタに比べ、Ｐ型トランジスタの方が高抵抗であるため、本回路のように、ＡＰＤ１００１のカソードにＰ型トランジスタを接続する構成とすることが好ましい。
また、図４０及び図４３は、基本的な回路図である図１６の回路図をもとにしたが、本明細書のいずれの回路構成と組み合わせても良い。
図４５は、実施の形態に係るフォトセンサの回路構成の別の一例を示す図である。本回路は、図２３の回路構成において、第１トランジスタ１２０１を、逆の導電型、つまり、Ｐ型チャネルの第９トランジスタ１２０９に置き換えたものに相当する。Ｐ型チャネルの第９トランジスタ１２０９は、ＡＰＤ１００１のアノードまたはカソードの内、第９トランジスタ１２０９に接続されたアノードまたはカソードとは逆の極性の導電型を有する。この回路では、第９トランジスタ１２０９をＯＮしている期間（具体的にはリセット期間）に、ＡＰＤ１００１においてアバランシェ降伏が起きると、アバランシェ増倍により発生した電荷により、ノードＶｆｄの電圧が変動するが、この電圧変動により、第９トランジスタ１２０９のチャネルが閉じるため、第１電源（電圧ＶＣ）のノードＶＣには電流が流れにくく（つまり、第９トランジスタ１２０９が高抵抗として機能し）、電圧ＶＣの電圧変動が小さい。
図４６は図４５に示されるフォトセンサの駆動方法の一例を示すタイミングチャートである。このタイミングチャートは、図２５のタイミングチャートにおいて、ＲＳＴの電圧のＨとＬとを逆転させ、さらに、電源電圧のノードであるＶＣの電圧を追加したものに相当する。バイアス設定期間に光が入射しても、電源電圧のノードであるＶＣの電圧は不変である。
図４７は、実施の形態に係るフォトセンサを用いたイメージセンサの構成の一例を示す回路図である。図１６のフォトセンサをアレイ状に配列しており、第１トランジスタ１２０１を制御する垂直走査回路３０００、各フォトセンサからの信号を読み出す水平読出し回路３００１、水平読出し回路３００１からの信号を増幅するアンプ３００２、水平読出し回路３００１を駆動する水平走査回路３００３を備える。また、ＡＰＤ１００１、第１トランジスタ１２０１、第２トランジスタ１２０２、第３トランジスタ１２０３はフォトセンサ一つにつき一つ備えられる。なお、図４７では、基本的な回路図である図１６の回路図をもとにしたが、本明細書のいずれの回路構成と組み合わせても良い。
図４８は、実施の形態に係るフォトセンサあるいはイメージセンサを用いた距離測定システム３１００の一例を示すブロック図である。距離測定システム３１００は、パルス光を測定対象物３１０１に向けて発光する発光部３１０２と、測定対象物３１０１で反射したパルス光を受光する受光部３１０３と、発光部３１０２および受光部３１０３を制御する制御回路３１０４と、受光部３１０３からの信号を出力する出力部３１０５とを備える。この受光部３１０３に、実施の形態に係るフォトセンサあるいはイメージセンサを用いることができる。制御回路３１０４は発光部３１０２と受光部３１０３を同期させ、パルス光が測定対象物３１０１から反射して、受光部３１０３に戻るまでの時間を測定することで、測定対象物３１０１までの距離を測定する。出力部３１０５は測定対象物３１０１までの距離を数値データあるいは画像などの形式で出力する。本実施の形態に係るフォトセンサあるいはイメージセンサは、第１トランジスタ１２０１によって、露光のタイミングを任意に設定することが可能であるため、距離測定システム３１００として用いることで、バックグラウンド光による距離の誤検知を抑制し、高精度で物体までの距離を求めることができる。
以上のように、本実施の形態に係るフォトセンサは、光電変換部を含む増倍領域１００２と、増倍領域１００２と並列に接続される第１容量１００３とを有するＡＰＤ１００１と、ＡＰＤ１００１と第１電源（電圧ＶＣ）との間に接続される第１リセットトランジスタである第１トランジスタ１２０１とを備え、第１トランジスタ１２０１は、バイアス設定期間において、ＡＰＤ１００１と第１電源（電圧ＶＣ）とを接続することにより、ＡＰＤ１００１のアノードとカソードとの間にＡＰＤ１００１のブレークダウン電圧ＶＢＤより大きい電源電圧（ＶＣ－ＶＡ）を逆バイアスで印加し、露光期間において、ＡＰＤ１００１と第１電源（電圧ＶＣ）との接続を切り離すことにより、ＡＰＤ１００１におけるアバランシェ増倍現象によって発生した電荷を第１容量１００３に蓄積させることで、アバランシェ増倍現象を停止させる。
これにより、ＡＰＤ１００１の増倍領域１００２で発生した電荷が第１容量１００３に蓄積され、自己整合的にアバランシェ増倍が停止する。このような容量クエンチングにより、素子が破壊されることなく、光子１個から数ボルトの大振幅の信号を得ることができ、高Ｓ／Ｎで光子を検出することができる。
また、フォトセンサは、さらに、第１容量１００３に蓄積された電荷を読み出す読み出し回路１００５を備えてもよい。これにより、露光期間においてアバランシェ増倍現象によって発生した電荷に相当する信号が出力される。
ここで、第１容量１００３は、（１）ＡＰＤ１００１の接合容量、（２）ＡＰＤ１００１の寄生容量、（３）ＡＰＤ１００１に接続される配線の配線容量、（４）第１トランジスタ１２０１のソース又はドレインの接合容量、及び、（５）読み出し回路１００５の入力容量の少なくともいずれか一つを含んでもよい。
また、読み出し回路１００５への入力信号の振幅は、電源電圧（ＶＣ－ＶＡ）とブレークダウン電圧ＶＢＤとの差であるオーバー電圧Ｖｏｖに依存する。よって、電源電圧を制御することで、読み出し回路１００５への入力信号の振幅を制御することが可能になる。
また、読み出し回路１００５は、第１ウェル２４０１を備え、第１ウェル２４０１により電源電圧から（つまり、ＡＰＤ１００１のアノード及びカソードのいずれからも）電気的に絶縁されていてもよい。これにより、ＡＰＤ１００１と第１ウェル２４０１とは分離され、ＡＰＤ１００１においてアバランシェ増倍により発生した電荷が第１ウェル２４０１を介して読み出し回路１００５に流出することが抑制される。
また、フォトセンサは、さらに、ＡＰＤ１００１と第２電源（電圧ＶＣ２）との間に接続される第２リセットトランジスタである第４トランジスタ１２０４を備え、第４トランジスタ１２０４は、バイアス設定期間において、オフ状態となり、露光期間において、オン状態となってもよい。これにより、ＡＰＤ１００１で発生した過剰電荷は第４トランジスタ１２０４を介して排出される。
ここで、第１容量１００３は、第４トランジスタ１２０４のソース又はドレインの接合容量を含んでもよい。
また、フォトセンサは、さらに、ＡＰＤ１００１と第１トランジスタ１２０１及び読み出し回路１００５との間に接続される転送トランジスタである第５トランジスタ１２０５と、ＡＰＤ１００１から第５トランジスタ１２０５を介して転送される電荷を蓄積する第２容量１００６とを備えてもよい。これにより、フォトセンサの駆動方法に依存して、第１容量１００３に対して追加的に第２容量１００６を用いることで、Ｓ／Ｎを高めることができる。
このとき、第１容量１００３は、第５トランジスタ１２０５のソース又はドレインの接合容量を含んでもよい。
また、第５トランジスタ１２０５は、露光期間において、オン状態となってもよい。これにより、ＡＰＤ１００１の容量クエンチングに寄与する容量値Ｃを、第１容量１００３と第２容量１００６との和にすることができ、第１容量１００３だけの場合に比べ、アバランシェ増倍により発生する電荷量を多くすることができ、Ｓ／Ｎを高めることができる。
あるいは、第５トランジスタ１２０５は、露光期間において、オフ状態となってもよい。これにより、アバランシェ増倍により発生した電荷を容量分配で転送する場合には、アバランシェ増倍の際に発生する電圧振幅のノイズが第１容量１００３と第２容量１００６とに分配されるため、振幅のばらつきを低減することができる。一方、アバランシェ増倍により発生した電荷を完全転送で転送する場合には、第１容量１００３の容量値と第２容量１００６の容量値の比だけ電圧振幅を増幅することができ、Ｓ／Ｎを高めることができる。
また、フォトセンサは、さらに、ＡＰＤ１００１と第３電源との間に接続される第４トランジスタ１２０４ａを備え、バイアス設定期間において、第４トランジスタ１２０４ａはオン状態となり、第５トランジスタ１２０５はオフ状態となり、露光期間において、第４トランジスタ１２０４ａはオフ状態となり、第５トランジスタ１２０５はオン状態となってもよい。
これにより、転送トランジスタである第５トランジスタ１２０５を介してＡＰＤ１００１と第２容量１００６とが分離され、ＡＰＤ１００１と第２容量１００６とは、独立してリセットすることが可能になる。
また、フォトセンサは、さらに、ＡＰＤ１００１と接続され、読み出し回路１００５と並列に接続されるカウントトランジスタである第６トランジスタ１２０６と、第６トランジスタ１２０６を介してＡＰＤ１００１と接続される第３容量１００７とを備え、第３容量１００７は、第１容量１００３に比べて容量値が大きくてもよい。
これにより、バイアス設定期間、露光期間、及び、第１容量１００３に蓄積された電荷を第３容量１００７に転送して第３容量１００７に蓄積させる蓄積期間を複数回繰返した後に、第３容量１００７に蓄積された電荷量を読み出すことで、光子の検出回数に応じた離散的な電荷が第３容量１００７に蓄積され、第３容量１００７の電圧を読み出すことで、光子の検出回数を計数することが可能となる。
また、フォトセンサは、さらに、第１電源（電圧ＶＣ）と第１トランジスタ１２０１との間に接続される第３リセットトランジスタである第７トランジスタ１２０７と、第１トランジスタ１２０１と第７トランジスタ１２０７との接続点に接続される第４容量１００８とを備え、第４容量１００８は、第１容量１００３に比べて容量値が大きくてもよい。このとき、バイアス設定期間は、第７トランジスタ１２０７がオン状態となり、第１トランジスタ１２０１がオフ状態となる第１の期間と、第７トランジスタ１２０７がオフ状態となり、第１トランジスタ１２０１がオン状態となる第２の期間とを含んでもよい。
これによれば、バイアス設定期間に第１電源（電圧ＶＣ）とＡＰＤ１００１とが常に切り離されているため、バイアス設定期間に光子がＡＰＤ１００１に入射し、アバランシェ増倍が発生した場合でも、ＡＰＤ１００１から第１電源（電圧ＶＣ）へと大電流が流れることがなく、信頼性を高めることができるだけでなく、第１電源の電圧ＶＣが変動しなくなるので、画像のシェーディングやブルーミングなどが発生することを防ぐことができる。
また、フォトセンサは、さらに、第１電源（電圧ＶＣ）と第１トランジスタ１２０１との間に接続される抵抗１２１０と、第１トランジスタ１２０１と抵抗１２１０との接続点に接続される第５容量１００９とを備え、バイアス期間において、ＡＰＤ１００１におけるアバランシェ増倍現象によって発生した電荷を第１容量１００３および第５容量１００９に蓄積させることで、アバランシェ増倍現象を停止させてもよい。
これによれば、バイアス設定期間で第１トランジスタ１２０１をＯＮしている時に、ＡＰＤ１００１においてアバランシェ降伏が起きても、抵抗１２１０によって電流が制限されるので、ノードＶＣの電圧が変動することが抑制される。
また、抵抗１２１０は、第１トランジスタ１２０１と逆の極性の導電型の第８トランジスタ１２０８であってもよい。これにより、第１トランジスタ１２０１をＯＮしている期間（具体的にはリセット期間）に、ＡＰＤ１００１においてアバランシェ降伏が起きると、アバランシェ増倍により発生した電荷により、ノードＶｒｓｔの電圧が変動するが、この電圧変動により、第８トランジスタ１２０８のチャネルが閉じるため、第１電源（電圧ＶＣ）のノードＶＣには電流が流れにくく（つまり、第８トランジスタ１２０８が高抵抗として機能し）、電圧ＶＣの電圧変動が小さい。
また、第１トランジスタ１２０１は、ＡＰＤ１００１のアノードまたはカソードの内、第１トランジスタ１２０１に接続されたアノードまたはカソードとは逆の極性の導電型を有する第９トランジスタ１２０９に置き換えてもよい。これによれば、第９トランジスタ１２０９をＯＮしている期間（具体的にはリセット期間）に、ＡＰＤ１００１においてアバランシェ降伏が起きると、アバランシェ増倍により発生した電荷により、ノードＶｆｄの電圧が変動するが、この電圧変動により、第９トランジスタ１２０９のチャネルが閉じるため、第１電源（電圧ＶＣ）のノードＶＣには電流が流れにくく（つまり、第９トランジスタ１２０９が高抵抗として機能し）、電圧ＶＣの電圧変動が小さい。
また、本開示の一形態は、アレイ状に配列されたフォトセンサを備えるイメージセンサである。これにより、微弱光を高Ｓ／Ｎ、かつ高速で検出するイメージセンサが実現される。
ここで、隣接するＡＰＤ１００１は、ポテンシャル障壁によって分離され、ポテンシャル障壁は、電源電圧（ＶＣ－ＶＡ）とブレークダウン電圧ＶＢＤとの差であるオーバー電圧Ｖｏｖよりも大きくてもよい。これにより、隣接する素子間での電荷の漏れ出しを抑制することができ、複数のＡＰＤからの信号を画像に変換することができる。
また、本開示の一形態は、光電変換部を含む増倍領域１００２と、増倍領域１００２と並列に接続される第１容量１００３と、を有するＡＰＤ１００１を備えるフォトセンサの駆動方法であって、バイアス設定期間において、ＡＰＤ１００１と第１電源（電圧ＶＣ）とを接続することにより、ＡＰＤ１００１のアノードとカソードとの間にＡＰＤ１００１のブレークダウン電圧ＶＢＤより大きい電源電圧（ＶＣ－ＶＡ）を逆バイアスで印加し、露光期間において、ＡＰＤ１００１と電源との接続を切り離すことにより、ＡＰＤ１００１におけるアバランシェ増倍現象によって発生した電荷を第１容量１００３に蓄積させることで、アバランシェ増倍現象を停止させる。
これにより、ＡＰＤ１００１の増倍領域１００２で発生した電荷が第１容量１００３に蓄積され、自己整合的にアバランシェ増倍が停止する。このような容量クエンチングにより、素子が破壊されることなく、光子１個から数ボルトの大振幅の信号を得ることができ、高Ｓ／Ｎで光子を検出することができる。
以上、本開示に係るフォトセンサ、イメージセンサ及びフォトセンサの駆動方法について、実施の形態及び変形例に基づいて説明したが、本開示は、これらの実施の形態及び変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態及び変形例に施したものや、実施の形態及び変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。
例えば、本開示に係るイメージセンサは、本開示に係る任意のフォトセンサが２次元状に配列されて構成され、本開示に係る任意の駆動方法のタイミングで電荷が読み出されてもよい。
本開示に係るフォトセンサ、イメージセンサ及びフォトセンサの駆動方法は、高感度・高速なフォトセンサ、イメージセンサ及びフォトセンサの駆動方法に適用でき、例えば、医療、通信、バイオ、化学、監視、車載、放射線検出など多岐に渡る分野における高感度なフォトセンサ及びイメージセンサとして利用できる。
１００１ ＡＰＤ
１００２ 増倍領域（光電変換部を含む）
１００３ 第１容量
１００４ スイッチ
１００５ 読み出し回路
１００６ 第２容量
１００７ 第３容量
１００８ 第４容量
１００９ 第５容量
１１０１ ＡＰＤ容量
１１０２ 寄生容量
１１０３ 接合容量
１２０１ 第１トランジスタ
１２０２ 第２トランジスタ
１２０３ 第３トランジスタ
１２０４、１２０４ａ 第４トランジスタ
１２０５ 第５トランジスタ
１２０６ 第６トランジスタ
１２０７ 第７トランジスタ
１２０８ 第８トランジスタ
１２０９ 第９トランジスタ
１２１０ 抵抗
１３０１ ＰＮ接合
２００１ 半導体基板
２００２ 配線層
２１０１ 第１半導体層
２１０２ 第２半導体層
２１０３ 第３半導体層
２１０４ 第４半導体層
２１０５ 第５半導体層
２１０６ 第６半導体層
２１０７ 第７半導体層
２１０８ 反射板
２１０９ 第９半導体層
２２０１ 光電変換部
２２０２ 増倍領域
２３０１ 第１電極
２３０２ 第２電極
２３０３ 第３電極
２３０４ 第４電極
２３０５ 第５電極
２３０６ 第６電極
２３０７ 第７電極
２３０８ 第８電極
２４０１ 第１ウェル
２４０２ 第２ウェル
２４０３ 第３ウェル
３０００ 垂直走査回路
３００１ 水平読出し回路
３００２ アンプ
３００３ 水平走査回路
３１００ 距離測定システム
３１０１ 測定対象物
３１０２ 発光部
３１０３ 受光部
３１０４ 制御回路
３１０５ 出力部

Claims (22)

  1. 光電変換部と、前記光電変換部と並列に接続される第１容量と、を有するアバランシェフォトダイオードと、
    前記アバランシェフォトダイオードと第１電源との間に接続される第１リセットトランジスタと、
    前記アバランシェフォトダイオードと第２電源との間に接続される第２リセットトランジスタとを備え、
    前記第１リセットトランジスタは、
    バイアス設定期間において、前記アバランシェフォトダイオードと前記第１電源とを接続することにより、前記アバランシェフォトダイオードのアノードとカソードとの間に前記アバランシェフォトダイオードのブレークダウン電圧より大きい電源電圧を逆バイアスで印加し、
    露光期間において、前記アバランシェフォトダイオードと前記第１電源との接続を切り離すことにより、前記アバランシェフォトダイオードにおけるアバランシェ増倍現象によって発生した電荷を前記第１容量に蓄積させることで、前記アバランシェ増倍現象を停止させ、
    前記第２リセットトランジスタは、
    前記バイアス設定期間において、オフ状態となり、
    前記露光期間において、オン状態となる
    フォトセンサ。
  2. 光電変換部と、前記光電変換部と並列に接続される第１容量と、を有するアバランシェフォトダイオードと、
    前記アバランシェフォトダイオードと第１電源との間に接続される第１リセットトランジスタと、
    前記アバランシェフォトダイオードと前記第１電源との間に接続される第２リセットトランジスタとを備え、
    前記第１リセットトランジスタは、
    バイアス設定期間において、前記アバランシェフォトダイオードと前記第１電源とを接続することにより、前記アバランシェフォトダイオードのアノードとカソードとの間に前記アバランシェフォトダイオードのブレークダウン電圧より大きい電源電圧を逆バイアスで印加し、
    露光期間において、前記アバランシェフォトダイオードと前記第１電源との接続を切り離すことにより、前記アバランシェフォトダイオードにおけるアバランシェ増倍現象によって発生した電荷を前記第１容量に蓄積させることで、前記アバランシェ増倍現象を停止させ、
    前記第２リセットトランジスタは、
    前記バイアス設定期間において、オフ状態となり、
    前記露光期間において、オン状態となる
    フォトセンサ。
  3. さらに、前記第１容量に蓄積された電荷を読み出す読み出し回路を備える
    請求項１又は２に記載のフォトセンサ。
  4. 前記第１容量は、（１）前記アバランシェフォトダイオードの接合容量、（２）前記アバランシェフォトダイオードの寄生容量、（３）前記アバランシェフォトダイオードに接続される配線の配線容量、（４）前記第１リセットトランジスタのソース又はドレインの接合容量、及び、（５）前記読み出し回路の入力容量の少なくともいずれか一つを含む
    請求項３に記載のフォトセンサ。
  5. 前記読み出し回路への入力信号の振幅は、前記電源電圧と前記ブレークダウン電圧との差であるオーバー電圧に依存する
    請求項３に記載のフォトセンサ。
  6. 前記読み出し回路は、ウェル領域を備え、前記ウェル領域により前記電源電圧から電気的に絶縁されている
    請求項３又は５に記載のフォトセンサ。
  7. 前記第１容量は、前記第２リセットトランジスタのソース又はドレインの接合容量を含む
    請求項１又は２に記載のフォトセンサ。
  8. 前記アバランシェフォトダイオードと前記第１リセットトランジスタ及び前記読み出し回路との間に接続される転送トランジスタと、
    前記アバランシェフォトダイオードから前記転送トランジスタを介して転送される電荷を蓄積する第２容量とを備える
    請求項３、５又は６に記載のフォトセンサ。
  9. 前記第１容量は、前記転送トランジスタのソース又はドレインの接合容量を含む
    請求項８記載のフォトセンサ。
  10. 前記転送トランジスタは、前記露光期間において、オン状態となる
    請求項８又は９に記載のフォトセンサ。
  11. 前記転送トランジスタは、前記露光期間において、オフ状態となる
    請求項８又は９に記載のフォトセンサ。
  12. さらに、前記アバランシェフォトダイオードと第３電源との間に接続される第２リセットトランジスタを備え、
    前記バイアス設定期間において、前記第２リセットトランジスタはオン状態となり、前記転送トランジスタはオフ状態となり、
    前記露光期間において、前記第２リセットトランジスタはオフ状態となり、前記転送トランジスタはオン状態となる
    請求項８又は９に記載のフォトセンサ。
  13. さらに、
    前記アバランシェフォトダイオードと接続され、前記読み出し回路と並列に接続されるカウントトランジスタと、
    前記カウントトランジスタを介して前記アバランシェフォトダイオードと接続される第３容量とを備え、
    前記第３容量は、前記第１容量に比べて容量値が大きい
    請求項３、５、６、８～１２のいずれか１項に記載のフォトセンサ。
  14. さらに、
    前記第１電源と前記第１リセットトランジスタとの間に接続される第３リセットトランジスタと、
    前記第１リセットトランジスタと前記第３リセットトランジスタとの接続点に接続される第４容量とを備え、
    前記第４容量は、前記第１容量に比べて容量値が大きい
    請求項１～６のいずれか１項に記載のフォトセンサ。
  15. 前記バイアス設定期間は、
    前記第３リセットトランジスタがオン状態となり、前記第１リセットトランジスタがオフ状態となる第１の期間と、
    前記第３リセットトランジスタがオフ状態となり、前記第１リセットトランジスタがオン状態となる第２の期間とを含む
    請求項１４に記載のフォトセンサ。
  16. さらに、
    前記第１電源と前記第１リセットトランジスタとの間に接続される抵抗と、
    前記第１リセットトランジスタと前記抵抗との接続点に接続される第５容量とを備え、
    前記バイアス設定期間において、前記アバランシェフォトダイオードにおけるアバランシェ増倍現象によって発生した電荷を前記第１容量および前記第５容量に蓄積させることで、前記アバランシェ増倍現象を停止させる
    請求項１～１５のいずれか１項に記載のフォトセンサ。
  17. 前記抵抗は、第１リセットトランジスタと逆の極性の導電型のトランジスタである
    請求項１６に記載のフォトセンサ。
  18. 前記第１リセットトランジスタは、前記アバランシェフォトダイオードのアノードまたはカソードの内、前記第１リセットトランジスタに接続されたアノードまたはカソードとは逆の極性の導電型を有する
    請求項８～１３のいずれか１項に記載のフォトセンサ。
  19. アレイ状に配列された請求項１～１８のいずれか１項に記載のフォトセンサを備える
    イメージセンサ。
  20. 隣接する前記アバランシェフォトダイオードは、ポテンシャル障壁によって分離され、
    前記ポテンシャル障壁は、前記電源電圧と前記ブレークダウン電圧との差であるオーバー電圧よりも大きい
    請求項１９に記載のイメージセンサ。
  21. 光電変換部と、前記光電変換部と並列に接続される第１容量と、を有するアバランシェフォトダイオードを備えるフォトセンサの駆動方法であって、
    前記アバランシェフォトダイオードと第１電源との間に接続される第１リセットトランジスタは、
    バイアス設定期間において、前記アバランシェフォトダイオードと前記第１電源とを接続することにより、前記アバランシェフォトダイオードのアノードとカソードとの間に前記アバランシェフォトダイオードのブレークダウン電圧より大きい電源電圧を逆バイアスで印加し、
    露光期間において、前記アバランシェフォトダイオードと前記第１電源との接続を切り離すことにより、前記アバランシェフォトダイオードにおけるアバランシェ増倍現象によって発生した電荷を前記第１容量に蓄積させることで、前記アバランシェ増倍現象を停止させ、
    前記アバランシェフォトダイオードと第２電源との間に接続される第２リセットトランジスタは、
    前記バイアス設定期間において、オフ状態となり、
    前記露光期間において、オン状態となる
    フォトセンサの駆動方法。
  22. 光電変換部と、前記光電変換部と並列に接続される第１容量と、を有するアバランシェフォトダイオードを備えるフォトセンサの駆動方法であって、
    前記アバランシェフォトダイオードと第１電源との間に接続される第１リセットトランジスタは、
    バイアス設定期間において、前記アバランシェフォトダイオードと前記第１電源とを接続することにより、前記アバランシェフォトダイオードのアノードとカソードとの間に前記アバランシェフォトダイオードのブレークダウン電圧より大きい電源電圧を逆バイアスで印加し、
    露光期間において、前記アバランシェフォトダイオードと前記第１電源との接続を切り離すことにより、前記アバランシェフォトダイオードにおけるアバランシェ増倍現象によって発生した電荷を前記第１容量に蓄積させることで、前記アバランシェ増倍現象を停止させ、
    前記アバランシェフォトダイオードと第２電源との間に接続される第２リセットトランジスタは、
    前記バイアス設定期間において、オフ状態となり、
    前記露光期間において、オン状態となる
    フォトセンサの駆動方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112388621B (zh) * 2019-08-13 2023-04-07 京东科技信息技术有限公司 对接装置、移动机器人和对接装置的对接方法
CN115989395A (zh) 2020-09-29 2023-04-18 松下知识产权经营株式会社 光电探测器、光电探测器阵列以及驱动方法
WO2022202451A1 (ja) * 2021-03-22 2022-09-29 パナソニックＩｐマネジメント株式会社 光検出器および距離測定システム
JP2022186423A (ja) * 2021-06-04 2022-12-15 ソニーセミコンダクタソリューションズ株式会社 光検出素子、光検出素子の製造方法、及び電子機器
US11782867B2 (en) * 2022-02-18 2023-10-10 Honeywell International Inc. Method to improve communication speed in existing control system
WO2023181657A1 (ja) * 2022-03-25 2023-09-28 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
CN114739433B (zh) * 2022-04-15 2023-12-26 北京京东方光电科技有限公司 一种光电传感器信号读取电路及光电传感器装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006126026A1 (en) 2005-05-27 2006-11-30 Sensl Technologies Ltd. Photon counting apparatus
WO2014097519A1 (ja) 2012-12-18 2014-06-26 パナソニック株式会社 半導体光検出器
WO2017098710A1 (ja) 2015-12-07 2017-06-15 パナソニックＩｐマネジメント株式会社 固体撮像装置及び固体撮像装置の駆動方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060002970A1 (en) 2004-07-01 2006-01-05 Aspenberg Per V Method for coating a suture
TWI443817B (zh) 2006-07-03 2014-07-01 Hamamatsu Photonics Kk Photodiode array
GB201014843D0 (en) 2010-09-08 2010-10-20 Univ Edinburgh Single photon avalanche diode for CMOS circuits
GB201219781D0 (en) * 2012-11-02 2012-12-19 St Microelectronics Res & Dev Improvements in time of flight pixel circuits
EP2816601B1 (en) 2013-06-20 2017-03-01 IMEC vzw Improvements in or relating to pinned photodiodes for use in image sensors
CN106165399B (zh) * 2014-04-07 2019-08-20 三星电子株式会社 高分辨率、高帧率、低功率的图像传感器
EP3258228B1 (de) * 2016-06-17 2018-05-09 Sick Ag Lichtempfänger mit lawinenphotodioden im geiger-modus und verfahren zum auslesen

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006126026A1 (en) 2005-05-27 2006-11-30 Sensl Technologies Ltd. Photon counting apparatus
WO2014097519A1 (ja) 2012-12-18 2014-06-26 パナソニック株式会社 半導体光検出器
WO2017098710A1 (ja) 2015-12-07 2017-06-15 パナソニックＩｐマネジメント株式会社 固体撮像装置及び固体撮像装置の駆動方法

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