WO2023181657A1 - 光検出装置及び電子機器 - Google Patents

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WO2023181657A1
WO2023181657A1 PCT/JP2023/003501 JP2023003501W WO2023181657A1 WO 2023181657 A1 WO2023181657 A1 WO 2023181657A1 JP 2023003501 W JP2023003501 W JP 2023003501W WO 2023181657 A1 WO2023181657 A1 WO 2023181657A1
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pixel
photoelectric conversion
section
diffusion region
transistor
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PCT/JP2023/003501
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English (en)
French (fr)
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駿太 中西
祐樹 服部
聡子 飯田
耀介 最上
友基 白井
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ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
    • H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • the present disclosure relates to a photodetection device and an electronic device equipped with the photodetection device.
  • a difference occurs between the spectral and oblique incidence characteristics of a large pixel and the spectral and oblique incidence characteristics of a small pixel, causing coloration.
  • the difference in characteristics becomes larger.
  • the on-chip lens of a large pixel is thick, optical color mixing from the large pixel to the small pixel will increase with respect to light incident at a high angle due to the PKG structure, and the flare resistance of the small pixel will decrease.
  • the present disclosure has been made in view of the above circumstances, and an object of the present disclosure is to provide a photodetection device and an electronic device capable of reducing floating diffusion dark current in a configuration having a plurality of floating diffusion portions in the same pixel. With the goal. Another object of the present disclosure is to provide a photodetection device and electronic equipment that can reduce the difference in characteristics between large pixels and small pixels in a sub-pixel structure.
  • One aspect of the present disclosure includes a first photoelectric conversion section that photoelectrically converts received light according to a first sensitivity, and a second photoelectric conversion section that photoelectrically converts received light according to a second sensitivity lower than the first sensitivity.
  • a wiring layer having a readout circuit that outputs a signal, and each of the plurality of unit pixels includes a first diffusion region capable of accumulating charges photoelectrically converted by the first photoelectric conversion section in a plan view.
  • Another aspect of the present disclosure includes a semiconductor layer in which a plurality of pixels each having a photoelectric conversion unit that photoelectrically converts received light is arranged in a matrix, and a semiconductor layer stacked on a surface opposite to a light incident surface of the semiconductor layer, a wiring layer having a readout circuit that outputs a pixel signal based on the charge output from the pixel, and each of the plurality of pixels has a diffusion region capable of accumulating the charge photoelectrically converted by the photoelectric conversion section.
  • the readout circuit includes three or more pixel transistors, the three or more pixel transistors share the same source region, and the diffusion region is arranged in the source region shared by the three or more pixel transistors. It is a photodetecting device that is
  • another aspect of the present disclosure includes a first photoelectric conversion unit that photoelectrically converts received light according to a first sensitivity, and a first photoelectric conversion unit that photoelectrically converts received light according to a second sensitivity lower than the first sensitivity.
  • the readout circuit includes a common diffusion region that connects a diffusion region and a second diffusion region capable of accumulating charges photoelectrically converted by the second photoelectric conversion section, and the readout circuit includes a common diffusion region of the unit pixel.
  • the electronic device is equipped with a photodetection device that outputs a pixel signal based on the electric charge.
  • another aspect of the present disclosure includes a semiconductor layer in which a plurality of pixels each having a photoelectric conversion unit that photoelectrically converts received light is arranged in a matrix, and a semiconductor layer stacked on a surface opposite to a light incident surface of the semiconductor layer. and a wiring layer having a readout circuit that outputs a pixel signal based on the charge output from the pixel, each of the plurality of pixels has a diffusion layer capable of accumulating the charge photoelectrically converted by the photoelectric conversion section.
  • the readout circuit comprises three or more pixel transistors, the three or more pixel transistors share the same source region, and the diffusion region is a source region shared by the three or more pixel transistors. It is an electronic device equipped with a photodetection device, which is placed in the
  • FIG. 1 is a block diagram illustrating an example of a schematic configuration of a photodetection device according to a first embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing a configuration example of a pixel unit of the photodetection device according to the first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view for explaining an example of a planar layout of each element forming a unit pixel in the pixel array section of the photodetection device according to the first embodiment of the present disclosure.
  • FIG. 4 is a partial vertical sectional view showing an example of a semiconductor structure in a schematic cross section taken along the line A-A' of the unit pixel shown in FIG. 3; FIG.
  • FIG. 2 is a timing chart for explaining an example of a 4AD drive operation of a readout circuit of a photodetecting device according to a first embodiment of the present disclosure.
  • FIG. FIG. 7 is a timing chart for explaining an example of a 3AD drive operation when the readout circuit of the photodetector according to the first embodiment of the present disclosure is not equipped with an EC.
  • FIG. 2 is a timing chart for explaining an example of a 3AD drive operation when the EC of the readout circuit 20 of the photodetection device 1 according to the first embodiment of the present disclosure is installed.
  • FIG. 2 is a circuit diagram showing a configuration example of a pixel unit of a photodetection device according to a first modification of the first embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view illustrating an example of a planar layout of each element constituting a unit pixel in a pixel array section of a photodetector according to a first modification of the first embodiment of the disclosure.
  • 10 is a partial vertical sectional view showing an example of a semiconductor structure in a schematic cross section taken along the line A-A' of the unit pixel shown in FIG. 9;
  • FIG. 7 is a circuit diagram illustrating a configuration example of a pixel unit of a photodetecting device according to a second modification of the first embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view for explaining an example of a planar layout of each element forming a unit pixel in a pixel array section of a photodetection device according to a second modification of the first embodiment of the present disclosure.
  • 13 is a partial longitudinal sectional view showing an example of a semiconductor structure in a schematic cross section taken along the line A-A' of the unit pixel shown in FIG. 12.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a pixel unit of a photodetection device according to a second embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view for explaining an example of a planar layout of each element forming a unit pixel in a pixel array section of a photodetection device according to a second embodiment of the present disclosure.
  • FIG. 16 is a partial vertical sectional view showing an example of a semiconductor structure in a schematic cross section taken along the line A-A' of the unit pixel shown in FIG. 15;
  • FIG. 7 is a timing chart for explaining an example of a 4AD drive operation of a readout circuit of a photodetection device according to a second embodiment of the present disclosure.
  • FIG. FIG. 7 is a circuit diagram illustrating a configuration example of a pixel unit of a photodetection device according to a first modification of the second embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view for explaining an example of a planar layout of each element forming a unit pixel in a pixel array section of a photodetection device according to a first modification of a second embodiment of the present disclosure.
  • 20 is a partial vertical sectional view showing an example of a semiconductor structure in a schematic cross section taken along the line A-A' of the unit pixel shown in FIG. 19;
  • FIG. 7 is a circuit diagram illustrating a configuration example of a pixel unit of a photodetecting device according to a second modification of the second embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view for explaining an example of a planar layout of each element forming a unit pixel in a pixel array section of a photodetection device according to a second modification of the second embodiment of the present disclosure.
  • 23 is a partial longitudinal sectional view showing an example of a semiconductor structure in a schematic cross section taken along the line A-A' of the unit pixel shown in FIG. 22;
  • FIG. 7 is a partial vertical cross-sectional view showing an example of a semiconductor structure of a unit pixel of a photodetection device according to a third embodiment of the present disclosure.
  • FIG. 7 is a partial vertical cross-sectional view showing a cross-sectional structure of an on-chip lens as a comparative example of the third embodiment.
  • FIG. 7 is a cross-sectional view showing a process procedure of an on-chip lens manufacturing method in a comparative example of the third embodiment.
  • FIG. 7 is a cross-sectional view showing a process procedure of an on-chip lens manufacturing method according to a third embodiment of the present disclosure.
  • FIG. 7 is a partial vertical cross-sectional view showing an example of a semiconductor structure of a unit pixel of a photodetection device according to a fourth embodiment of the present disclosure.
  • FIG. 7 is a partial vertical cross-sectional view showing an example of a semiconductor structure of a unit pixel of a photodetection device according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a partial vertical cross-sectional view showing an example of a semiconductor structure of a unit pixel of a photodetection device according to a sixth embodiment of the present disclosure.
  • FIG. 7 is a partial vertical cross-sectional view showing an example of a semiconductor structure of a unit pixel of a photodetection device according to a seventh embodiment of the present disclosure.
  • FIG. 1 is a block diagram illustrating a configuration example of an imaging device as an electronic device to which the present technology is applied.
  • 1 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • 34 is a diagram showing an example of the installation position of the imaging unit shown in FIG. 33.
  • the "first conductivity type” is either P type or N type
  • the "second conductivity type” means one of P type or N type, which is different from the “first conductivity type”.
  • “+” and “-” appended to "N” and “P” refer to semiconductors with relatively high or low impurity density, respectively, compared to semiconductor regions without "+” and “-”. It means a territory. However, even if the semiconductor regions are marked with the same "N” and "N”, this does not mean that the impurity density of each semiconductor region is strictly the same.
  • FIG. 1 is a block diagram illustrating an example of a schematic configuration of a photodetection device according to a first embodiment of the present disclosure.
  • the photodetector 1 uses a photoelectric conversion element such as a photodiode constituting each pixel to convert the amount of charge corresponding to the intensity of light imaged onto the pixel into an electrical signal, and outputs this as image data. It is a semiconductor device configured as a CMOS image sensor, for example.
  • the photodetector 1 may be configured integrally as a system-on-chip (SoC) such as a CMOS LSI, but the following components may also be configured as separate LSIs, for example. .
  • SoC system-on-chip
  • the photodetection device 1 includes, for example, a pixel array section 11, a vertical drive section 12, a column processing section 13, a horizontal drive section 14, a system control section 15, and a signal processing section 16. , and includes components such as a data storage section 17.
  • the pixel array section 11 includes a group of photoelectric conversion elements such as photodiodes that constitute unit pixels 110 arranged in an array in the horizontal direction (row direction) and the vertical direction (column direction).
  • the unit pixel 110 is composed of a large pixel 111 with a large area and a small pixel 112 with a small area.
  • the pixel array section 11 converts the amount of charge corresponding to the intensity of the incident light imaged onto each unit pixel 110 into an electrical signal, and outputs it as a pixel signal.
  • the pixel array section 11 may include, for example, effective pixels arranged in a region that can receive actual light and dummy pixels arranged outside the region and shielded by metal or the like. Note that optical system elements such as a micro-on-chip lens and a color filter for condensing incident light are formed on each unit pixel 110 of the pixel array section 11 (not shown).
  • the vertical drive section 12 includes a shift register, an address decoder, etc.
  • the vertical drive section 12 drives each unit pixel 110 of the pixel array section 11, for example, simultaneously or in row units by supplying drive signals and the like to each unit pixel 110 via a plurality of pixel drive lines 18.
  • the column processing section 13 reads out pixel signals from each pixel via the vertical signal line (VSL) 19 for each pixel row (column) of the pixel array section 11, and performs noise removal processing, correlated double sampling (CDS) processing, and A/D (Analog-to-Digital) conversion processing.
  • the pixel signals processed by the column processing section 13 are output to the signal processing section 16.
  • the horizontal drive section 14 includes a shift register, an address decoder, etc.
  • the horizontal drive unit 14 sequentially selects unit pixels 110 corresponding to the pixel columns of the column processing unit 13. By this selective scanning by the horizontal driving section 14, pixel signals subjected to signal processing for each unit pixel 110 in the column processing section 13 are sequentially output to the signal processing section 16.
  • the system control unit 15 includes a timing generator and the like that generate various timing signals.
  • the system control unit 15 controls the vertical drive unit 12, the column processing unit 13, and the horizontal drive unit 14 based on a timing signal generated by a timing generator (not shown), for example.
  • the signal processing unit 16 performs signal processing such as arithmetic processing on the pixel signals supplied from the column processing unit 13 while temporarily storing data in the data storage unit 17 as necessary, and adds data to each pixel signal. Outputs an image signal based on the Further, the signal processing unit 16 performs signal processing according to the flag output from the column processing unit 13.
  • the photodetection device 1 to which the present technology is applied is not limited to the configuration described above.
  • the data storage section 17 is arranged after the column processing section 13, and the pixel signal output from the column processing section 13 is supplied to the signal processing section 16 via the data storage section 17. It may be configured as follows.
  • the photodetecting device 1 may be configured such that the column processing section 13, data storage section 17, and signal processing section 16 connected in series process each pixel signal in parallel.
  • FIG. 2 is a circuit diagram showing a configuration example of the pixel unit PU of the photodetecting device 1.
  • One pixel unit PU includes a large pixel 111, a small pixel 112, and one readout circuit 20, as shown in FIG.
  • one readout circuit 20 is shared by the large pixel 111 and the small pixel 112, and the output of the large pixel 111 and the output of the small pixel 112 are input to the shared readout circuit 20.
  • the large pixel 111 includes a first photoelectric conversion section 111a and a transfer transistor 111b.
  • the small pixel 112 includes a second photoelectric conversion section 112a.
  • the readout circuit 20 includes a first switching transistor 201, a reset transistor 202, a second switching transistor 203, a charge storage section 204, an amplification transistor 205, and a selection transistor 206.
  • each transistor in the pixel unit PU is an NMOS transistor, but is not limited to this.
  • These drive signals are, for example, pulse signals that turn the NMOS transistor into a conductive (on) state at a high potential level and turn the NMOS transistor into a non-conductive (off) state at a low potential level.
  • the first photoelectric conversion section 111a and the second photoelectric conversion section 112a are, for example, PN junction photodiodes. Each of the first photoelectric conversion unit 111a and the second photoelectric conversion unit 112a generates and accumulates charges according to the amount of received light.
  • the area of the light receiving surface of the first photoelectric converter 111a is configured to be larger than the area of the light receiving surface of the second photoelectric converter 112a.
  • the photoelectric conversion unit 112a is configured to support higher sensitivity than the photoelectric conversion unit 112a. By using such two types of photodiodes with different sensitivities, the photodetecting device 1 can widen the dynamic range of the output voltage level of the pixel signal.
  • the pixel unit PU includes a first floating diffusion section (hereinafter referred to as a first FD section) 211 and a second floating diffusion section (hereinafter referred to as a second FD section) 212.
  • the transfer transistor 111b is an NMOS transistor provided between the first photoelectric conversion section 111a and the first FD section 211.
  • a drive signal TGL is applied to the gate electrode of the transfer transistor 111b. That is, when the drive signal TGL becomes a high potential level, the transfer transistor 111b becomes conductive, and the charges accumulated in the first photoelectric conversion section 111a are transferred to the first FD section 211 via the transfer transistor 111b. be done.
  • the second switching transistor 203 is an NMOS transistor provided between the charge storage section 204 and the second FD section 212.
  • a drive signal FCG is applied to the gate electrode of the second switching transistor 203.
  • the drive signal FCG reaches a high potential level, the second switching transistor 203 becomes conductive, and the potential of the charge storage section 204 and the potential of the second FD section 212 are combined.
  • the first switching transistor 201 is an NMOS transistor provided between the first FD section 211 and the second FD section 212.
  • a drive signal FDG is applied to the gate electrode of the switching transistor 201.
  • the drive signal FDG reaches a high potential level, the first switching transistor 201 becomes conductive, and the potential of the first FD section 211 and the potential of the second FD section 212 are combined.
  • the reset transistor 202 is an NMOS transistor provided between the power supply voltage VDD and the second FD section 212.
  • a drive signal RST is applied to the gate electrode of the reset transistor 202.
  • drive signal RST reaches a high potential level, reset transistor 202 becomes conductive.
  • the potential of the region where the first FD section 211 and the second FD section 212 are coupled, and the potential of the region where the charge storage section 204 and the second FD section 212 are coupled are determined according to the potential levels of the drive signals FCG and FDG.
  • the potential of the region where the charge storage section 204, the first FD section 211, and the second FD section 212 are combined is reset to the level of the power supply voltage VDD.
  • the charge storage section 204 consists of a polysilicon (CI) capacitor 204a.
  • One electrode of the charge storage section 204 is connected to the power supply voltage VDD, and the other electrode is connected to the cathode electrode of the second photoelectric conversion section 112a and the drain electrode of the second switching transistor 203.
  • the charge storage unit 204 stores charges photoelectrically converted by the second photoelectric conversion unit 112a.
  • the first FD section 211 is a diffusion region that can hold a predetermined amount of charge.
  • One electrode of the first FD section 211 is grounded, and the other electrode is connected to the drain electrode of the transfer transistor 111b, the drain electrode of the first switching transistor 201, and the gate electrode of the amplification transistor 205, respectively.
  • the charges accumulated in the first FD section 211 are converted into a voltage signal and read out.
  • the second FD section 212 is also a diffusion region that can hold a predetermined amount of charge.
  • the charges accumulated in the second FD section 212 are overflow charges among the charges photoelectrically converted by the first photoelectric conversion section 111a.
  • the second FD section 212 is composed of a wiring capacitance formed by a source diffusion region of the first switching transistor 201, a wiring connected to the source electrode of the first switching transistor 201, and a metal wiring pattern. The charges accumulated in the second FD section 212 are converted into a voltage signal and read out.
  • the amplification transistor 205 is an NMOS transistor whose gate electrode is connected to the first FD section 211 and whose drain electrode is connected to the power supply voltage VDD.
  • the amplification transistor 205 serves as an input section of a readout circuit for reading out the charges held in the first FD section 211 or the second FD section 212.
  • the source electrode of the amplification transistor 205 is connected to the vertical signal line 19 via the selection transistor 206.
  • the selection transistor 206 is an NMOS transistor provided between the source electrode of the amplification transistor 205 and the vertical signal line 19.
  • a drive signal SEL is applied to the gate electrode of the selection transistor 206.
  • the drive signal SEL becomes a high potential level
  • the selection transistor 206 becomes conductive, and the unit pixel 110 becomes selected.
  • the pixel signal output from the amplification transistor 205 is read out to the vertical signal line 19 via the selection transistor 206.
  • FIG. 3 is a diagram for explaining an example of a planar layout of each element forming a unit pixel 110 in the pixel array section 11 of the photodetecting device 1 according to the first embodiment of the present disclosure.
  • This figure shows a planar layout when viewed from the surface (front surface) opposite to the incident surface of the unit pixel 110 into which light enters.
  • FIG. 4 is a partial vertical cross-sectional view showing an example of a semiconductor structure in a schematic cross section taken along the line A-A' of the unit pixel 110 shown in FIG.
  • a plane parallel to the front surface of the unit pixel 110 is referred to as an XY plane
  • a direction perpendicular to the XY plane is referred to as a Z direction or a depth direction.
  • a first photoelectric conversion section 111a is formed approximately at the center of the unit pixel 110.
  • the first photoelectric conversion section 111a is formed in an octagonal shape.
  • a second photoelectric conversion section 112a is formed on the Y direction side of the first photoelectric conversion section 111a.
  • a gate electrode 11b1 of a transfer transistor 111b is formed on the active region 301 approximately at the center of the first photoelectric conversion section 111a.
  • the active region 301 is an ion implantation region, and extends in the Y direction from approximately the center of the first photoelectric conversion section 111a, and further extends to approximately the center of the second photoelectric conversion section 112a.
  • a gate electrode 201a of the first switching transistor 201, a gate electrode 202a of the reset transistor 202, and a gate electrode 203a of the second switching transistor 203 are formed.
  • the first switching transistor 201, the reset Transistor 202 and second switching transistor 203 are electrically connected over active region 301 .
  • a sidewall 311 is formed on each sidewall of the gate electrode 201a of the first switching transistor 201, the gate electrode 202a of the reset transistor 202, and the gate electrode 203a of the second switching transistor 203.
  • the sidewall 311 is made of an insulating film such as a silicon nitride film (SiN) or a silicon oxide film (SiO2), for example.
  • a first photovoltaic transistor is provided between the gate electrode 201a of the first switching transistor 201, the gate electrode 202a of the reset transistor 202, and the gate electrode 203a of the second switching transistor 203.
  • a common diffusion region 312 (indicated by dots in FIG. 3) is formed between the conversion section 111a and the second photoelectric conversion section 112a.
  • the common diffusion region 312 is a diffusion region in which the first FD section 211 and the second FD section 212 are connected together.
  • the common diffusion region 312 is formed in the active region 301 after the sidewalls 311 are formed on the gate electrode 201a of the first switching transistor 201, the gate electrode 202a of the reset transistor 202, and the gate electrode 203a of the second switching transistor 203, respectively. It is formed. Therefore, the area of the common diffusion region 312 can be minimized.
  • a capacitor 204a of the charge storage section 204 is formed in the active region 302. Furthermore, the gate electrode 205a of the amplification transistor 205 and the gate electrode 206a of the selection transistor 206 are formed in the active region 303.
  • the capacitor 204a of the charge storage section 204 is connected to the drain electrode of the second switching transistor 203 via a wiring layer to be described later.
  • the gate electrode 205a of the amplification transistor 205 is connected to the drain electrode of the transfer transistor 111b and the drain electrode of the first switching transistor 201 via a wiring layer to be described later.
  • the semiconductor structure 40 of the unit pixel 110 is generally configured to include, for example, a photoelectric conversion layer 41 as a semiconductor layer, a wiring layer 42, a color filter 43, and an on-chip lens 44.
  • a semiconductor structure 40 includes, for example, integrally bonding a first silicon substrate including a photoelectric conversion layer 41 and a second silicon substrate including a wiring layer 42 and various logic circuits (not shown). It can be configured by
  • the on-chip lens 44 efficiently condenses light that enters the photodetector 1 from the outside and focuses it on each large pixel 111 (i.e., the first photoelectric conversion unit 111a) and the small pixel 112 ( That is, it is an optical lens for forming an image on the second photoelectric conversion unit 112a).
  • the on-chip lens 44 is typically arranged for each large pixel 111 and small pixel 112.
  • the color filter 43 is an optical filter that selectively transmits light of a predetermined wavelength out of the light collected by the on-chip lens 44.
  • four color filters 43 that selectively transmit wavelengths of red light, green light, blue light, and near-infrared light are used, but the present invention is not limited thereto.
  • a color filter 43 corresponding to one of the colors (wavelengths) is arranged in each large pixel 111 and small pixel 112.
  • the photoelectric conversion layer 41 is a functional layer in which a first photoelectric conversion section 111a, a second photoelectric conversion section 112a, a transfer transistor 111b, and the like are formed.
  • the first photoelectric conversion section 111a and the second photoelectric conversion section 112a of the photoelectric conversion layer 41 generate an amount of charge according to the intensity of light incident through the on-chip lens 44 and the color filter 43, and Converts it into an electrical signal and outputs it as a pixel signal.
  • a part of the light for example, near-infrared light, etc.
  • the incident surface of the photoelectric conversion layer 41 may pass through the surface (i.e., the front surface) opposite to the incident surface (i.e., the back surface). .
  • the photoelectric conversion layer 41 is manufactured on a silicon substrate by a semiconductor manufacturing process.
  • the first photoelectric conversion section 111a, the second photoelectric conversion section 112a, and the transfer transistor 111b are electrically connected to predetermined metal wiring in the wiring layer 42.
  • an inter-pixel separation section 45 that separates each large pixel 111 and each small pixel 112 may be formed in the photoelectric conversion layer 41 .
  • the inter-pixel isolation section 45 has a trench structure formed by etching, for example.
  • the inter-pixel separation unit 45 prevents light incident on the large pixel 111 from entering the adjacent small pixel 112, and also prevents light incident on the small pixel 112 from entering the adjacent large pixel 111.
  • the photoelectric conversion layer 41 is provided with a contact 46 for grounding to GND (ground) on the front surface side.
  • the wiring layer 42 is a metal layer for transmitting power and various drive signals to each large pixel 111 and small pixel 112 in the photoelectric conversion layer 41, and for transmitting pixel signals read from each large pixel 111 and small pixel 112. This is a layer on which a wiring pattern is formed.
  • the wiring layer 42 may typically be configured by stacking a plurality of metal wiring pattern layers with an interlayer insulating film interposed therebetween. Furthermore, the laminated metal wiring patterns are electrically connected, for example, via vias, if necessary.
  • the wiring layer 42 is made of metal such as aluminum (Al) or copper (Cu), for example.
  • the interlayer insulating film is formed of silicon oxide or the like, for example.
  • the wiring layer 42 includes the readout circuit 20 and may include the gate electrode 111b1 of the transfer transistor 111b. Further, the wiring layer 42 includes a polysilicon capacitor 204a of the charge storage section 204.
  • FIG. 5 is a timing chart for explaining an example of the 4AD drive operation of the readout circuit 20 of the photodetection device 1 according to the first embodiment of the present disclosure, and specifically, the pixel signal from the unit pixel 110 is 3 is a timing chart showing an example of read processing.
  • a timing chart of drive signals SEL, RST, FDG, TGL, and FCG and power supply FCVDD for the unit pixel 110 is shown. This process is performed, for example, in a predetermined scanning order after a predetermined time after the exposure process is performed for each unit pixel row of the pixel array section 11 or for each unit pixel row.
  • a pixel signal SP1L based on the potential due to the coupling between the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Ru. Note that the pixel signal SP1L is at the potential level in the initial state immediately after the start of reading.
  • the drive signal FDG becomes a low potential level, and the first switching transistor 201 becomes non-conductive.
  • the potential coupling between the first FD section 211 and the second FD section 212 is eliminated.
  • a pixel signal SP1H based on the potential of the first FD section 211 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive. As a result, reading out the pixel signal from the unit pixel 110 is temporarily stopped.
  • the drive signal TGL becomes a high potential level, and the transfer transistor 111b becomes conductive. Thereby, the charge generated and accumulated in the first photoelectric conversion section 111a during the exposure period is transferred to the first FD section 211 via the transfer transistor 111b.
  • the drive signal TGL becomes a low potential level, and the transfer transistor 111b becomes non-conductive.
  • the transfer of charges from the first photoelectric conversion unit 111a to the first FD unit 211 is stopped, and preparations for reading out pixel signals based on the charges in the first FD unit 211 are completed.
  • the drive signal SEL becomes a high potential level
  • the selection transistor 206 becomes conductive.
  • the pixel signal SP1H based on the potential of the first FD section 211 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206.
  • This pixel signal SP1H is generated by the first photoelectric conversion unit 111a during the exposure period and is based on the charges accumulated in the first FD unit 211. This is the phase pixel signal.
  • the drive signal SEL becomes a low potential level and the selection transistor 206 becomes non-conductive, while the drive signal FDG becomes a high potential level and the first switching transistor 201 becomes conductive.
  • the reading of pixel signals from the unit pixel 110 is temporarily stopped, while the potential of the first FD section 211 and the potential of the second FD section 212 are combined.
  • the drive signal TGL becomes a high potential level, and the transfer transistor 111b becomes conductive.
  • the charges that could not be transferred from the first photoelectric conversion section 111a are transferred to the region coupled to the first FD section 211 and the second FD section 212 via the transfer transistor 111b.
  • the drive signal TGL becomes a low potential level
  • the transfer transistor 111b becomes a low potential level. This stops the transfer of the remaining charges from the first photoelectric conversion section 111a to the region where the first FD section 211 and the second FD section 212 are combined.
  • the drive signal SEL becomes a high potential level
  • the selection transistor 206 becomes conductive.
  • the pixel signal SP1L based on the potential due to the combination of the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Ru.
  • This pixel signal SP1L is a D-phase pixel signal relative to the P-phase pixel signal SP1L output at time T1.
  • the D-phase pixel signal SP1 based on the potential due to the coupling between the first FD section 211 and the second FD section 212 is transmitted to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. is output to.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive.
  • the drive signal RST becomes a high potential level, and the reset transistor 202 becomes conductive.
  • the potential of the region where the first FD section 211 and the second FD section 212 are coupled is reset to the level of the power supply voltage VDD.
  • the drive signal RST becomes a low potential level, and the reset transistor 202 becomes non-conductive.
  • the drive signal SEL becomes a high potential level, and the selection transistor 206 becomes conductive.
  • the pixel signal SP1 based on the potential resulting from the combination of the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Ru.
  • This pixel signal SP1 is a P-phase pixel signal relative to the D-phase pixel signal SP1 output at time T5.
  • the drive signal FCG becomes a high potential level, and the second switching transistor 203 becomes conductive.
  • the potential of the first FD section 211, the potential of the second FD section 212, and the potential of the charge storage section 204 are combined.
  • the pixel signal SP2 based on the potential resulting from the combination of the first FD section 211, the second FD section 212, and the charge storage section 204 is converted into a vertical signal via the amplification transistor 205 and the selection transistor 206. It is output on line 19.
  • This pixel signal SP2 is a D-phase pixel signal corresponding to bright light containing charges accumulated in the second photoelectric conversion section 112a.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive.
  • the drive signal RST becomes a high potential level, and the reset transistor 202 becomes conductive.
  • the potential of the region where the first FD section 211, the second FD section 212, and the charge storage section 204 are coupled is reset to the level of the power supply voltage VDD.
  • the drive signal RST becomes a low potential level, and the reset transistor 202 becomes non-conductive.
  • the drive signal SEL becomes a high potential level, and the selection transistor 206 becomes conductive.
  • the pixel signal SP2 based on the potential resulting from the combination of the first FD section 211, the second FD section 212, and the charge storage section 204 is converted into a vertical signal via the amplification transistor 205 and the selection transistor 206. It is output on line 19.
  • This pixel signal SP2 is a P-phase pixel signal relative to the D-phase pixel signal SP2 output at time T7.
  • FIG. 6 is a timing chart for explaining an example of the 3AD drive operation when the readout circuit 20 of the photodetector 1 according to the first embodiment of the present disclosure is not equipped with an EC (Extra Capacitor).
  • 2 is a timing chart showing an example of a process for reading out pixel signals from the unit pixel 110.
  • FIG. 6 is a timing chart for explaining an example of the 3AD drive operation when the readout circuit 20 of the photodetector 1 according to the first embodiment of the present disclosure is not equipped with an EC (Extra Capacitor).
  • a pixel signal SP1L based on the potential resulting from the combination of the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Note that the pixel signal SP1L is at the potential level in the initial state immediately after the start of reading.
  • the drive signal FDG becomes a low potential level, and the first switching transistor 201 becomes non-conductive.
  • the potential coupling between the first FD section 211 and the second FD section 212 is eliminated.
  • a pixel signal SP1H based on the potential of the first FD section 211 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive. As a result, reading out the pixel signal from the unit pixel 110 is temporarily stopped.
  • the drive signal TGL becomes a high potential level, and the transfer transistor 111b becomes conductive. Thereby, the charge generated and accumulated in the first photoelectric conversion section 111a during the exposure period is transferred to the first FD section 211 via the transfer transistor 111b.
  • the drive signal TGL becomes a low potential level, and the transfer transistor 111b becomes non-conductive.
  • the transfer of charges from the first photoelectric conversion unit 111a to the first FD unit 211 is stopped, and preparations for reading out pixel signals based on the charges in the first FD unit 211 are completed.
  • the drive signal SEL becomes a high potential level
  • the selection transistor 206 becomes conductive.
  • the pixel signal SP1H based on the potential of the first FD section 211 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206.
  • This pixel signal SP1H is generated by the first photoelectric conversion unit 111a during the exposure period, and is based on the charges accumulated in the first FD unit 211. This is the phase pixel signal.
  • the drive signal SEL becomes a low potential level and the selection transistor 206 becomes non-conductive, while the drive signal FDG becomes a high potential level and the first switching transistor 201 becomes conductive.
  • the reading of pixel signals from the unit pixel 110 is temporarily stopped, while the potential of the first FD section 211 and the potential of the second FD section 212 are combined.
  • the drive signal TGL becomes a high potential level, and the transfer transistor 111b becomes conductive.
  • the charges that could not be transferred from the first photoelectric conversion section 111a are transferred to the region coupled to the first FD section 211 and the second FD section 212 via the transfer transistor 111b.
  • the drive signal TGL becomes a low potential level
  • the transfer transistor 111b becomes a low potential level. This stops the transfer of the remaining charges from the first photoelectric conversion section 111a to the region where the first FD section 211 and the second FD section 212 are combined.
  • the drive signal SEL becomes a high potential level
  • the selection transistor 206 becomes conductive.
  • the pixel signal SP1L based on the potential due to the combination of the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Ru.
  • This pixel signal SP1L is a D-phase pixel signal relative to the P-phase pixel signal SP1L output at time T1.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive.
  • the drive signal RST becomes a high potential level, and the reset transistor 202 becomes conductive.
  • the potential of the region where the first FD section 211 and the second FD section 212 are coupled is reset to the level of the power supply voltage VDD.
  • the drive signal RST becomes a low potential level, and the reset transistor 202 becomes non-conductive.
  • the drive signal SEL becomes a high potential level, and the selection transistor 206 becomes conductive.
  • the drive signal FCG becomes a high potential level, and the second switching transistor 203 becomes conductive.
  • the potential of the first FD section 211, the potential of the second FD section 212, and the potential of the charge storage section 204 are combined.
  • the pixel signal SP2 based on the potential resulting from the combination of the first FD section 211, the second FD section 212, and the charge storage section 204 is converted into a vertical signal via the amplification transistor 205 and the selection transistor 206. It is output on line 19.
  • This pixel signal SP2 is a D-phase pixel signal corresponding to bright light containing charges accumulated in the second photoelectric conversion unit 112a.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive.
  • the drive signal RST becomes a high potential level, and the reset transistor 202 becomes conductive.
  • the potential of the region where the first FD section 211, the second FD section 212, and the charge storage section 204 are coupled is reset to the level of the power supply voltage VDD.
  • the drive signal RST becomes a low potential level, and the reset transistor 202 becomes non-conductive.
  • the drive signal SEL becomes a high potential level, and the selection transistor 206 becomes conductive.
  • the pixel signal SP2 based on the potential resulting from the combination of the first FD section 211, the second FD section 212, and the charge storage section 204 is converted into a vertical signal via the amplification transistor 205 and the selection transistor 206. It is output on line 19.
  • This pixel signal SP2 is a P-phase pixel signal relative to the D-phase pixel signal SP2 output at time T7.
  • FIG. 7 is a timing chart for explaining an example of the 3AD drive operation when the EC of the readout circuit 20 of the photodetector 1 according to the first embodiment of the present disclosure is installed.
  • 5 is a timing chart illustrating an example of processing for reading out pixel signals from pixels 110.
  • the first switching transistor 201 is in a conductive state during the exposure period. Thereby, during the exposure period, the region where the first FD section 211 and the second FD section 212 are combined functions as a storage node.
  • a pixel signal SP1L based on the potential resulting from the combination of the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Note that the pixel signal SP1L is at the potential level in the initial state immediately after the start of reading.
  • the drive signal TGL becomes a high potential level, and the transfer transistor 111b becomes conductive.
  • the charges that could not be transferred from the first photoelectric conversion section 111a are transferred to the region coupled to the first FD section 211 and the second FD section 212 via the transfer transistor 111b.
  • the drive signal TGL becomes a low potential level
  • the transfer transistor 111b becomes a low potential level. This stops the transfer of the remaining charges from the first photoelectric conversion section 111a to the region where the first FD section 211 and the second FD section 212 are combined.
  • the drive signal SEL becomes a high potential level
  • the selection transistor 206 becomes conductive.
  • the pixel signal SP1H based on the potential due to the combination of the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Ru.
  • This pixel signal SP1H is a D-phase pixel signal with respect to the P-phase pixel signal SP1L output at time T1.
  • the pixel signal SP1L based on the potential due to the combination of the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Ru.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive.
  • the drive signal RST becomes a high potential level
  • the reset transistor 202 becomes conductive.
  • the potential of the region where the first FD section 211 and the second FD section 212 are coupled is reset to the level of the power supply voltage VDD.
  • the drive signal RST becomes a low potential level, and the reset transistor 202 becomes non-conductive.
  • the drive signal SEL becomes a high potential level, and the selection transistor 206 becomes conductive.
  • the pixel signal SP1 based on the potential resulting from the combination of the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive.
  • the drive signal RST becomes a high potential level, and the reset transistor 202 becomes conductive.
  • the potential of the region where the first FD section 211 and the second FD section 212 are coupled is reset to the level of the power supply voltage VDD.
  • the drive signal RST becomes a low potential level, and the reset transistor 202 becomes non-conductive.
  • the drive signal SEL becomes a high potential level, and the selection transistor 206 becomes conductive.
  • the drive signal FCG becomes a high potential level, and the second switching transistor 203 becomes conductive.
  • the potential of the first FD section 211, the potential of the second FD section 212, and the potential of the charge storage section 204 are combined.
  • the pixel signal SP2 based on the potential resulting from the combination of the first FD section 211, the second FD section 212, and the charge storage section 204 is converted into a vertical signal via the amplification transistor 205 and the selection transistor 206. It is output on line 19.
  • This pixel signal SP2 is a D-phase pixel signal corresponding to bright light containing charges accumulated in the second photoelectric conversion unit 112a.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive.
  • the drive signal RST becomes a high potential level, and the reset transistor 202 becomes conductive.
  • the potential of the region where the first FD section 211, the second FD section 212, and the charge storage section 204 are coupled is reset to the level of the power supply voltage VDD.
  • the drive signal RST becomes a low potential level, and the reset transistor 202 becomes non-conductive.
  • the drive signal SEL becomes a high potential level, and the selection transistor 206 becomes conductive.
  • the pixel signal SP2 based on the potential resulting from the combination of the first FD section 211, the second FD section 212, and the charge storage section 204 is converted into a vertical signal via the amplification transistor 205 and the selection transistor 206. It is output on line 19.
  • This pixel signal SP2 is a P-phase pixel signal relative to the D-phase pixel signal SP2 output at time T7.
  • the first FD section 211 and the second FD section 212 formed in the photoelectric conversion layer 41 are connected to form one common diffusion region 312 in plan view.
  • the area of the common diffusion region 312 can be reduced compared to a layout in which the first FD section 211 and the second FD section 212 are coupled via the wiring layer 42. , it is possible to reduce the FD dark current.
  • the number of diffusion regions can be reduced in the layout, it is advantageous for reducing the size of the unit pixel 110.
  • the polysilicon capacitor 204a as the capacitor connected to the common diffusion region 312, the bias dependence of the capacitance value can be reduced.
  • FIG. 8 is a circuit diagram showing a configuration example of a pixel unit PU of a photodetection device 1A according to a first modification of the first embodiment of the present disclosure.
  • the charge storage section 204 includes an MIM (Metal Insulator Metal) capacitor 204b.
  • FIG. 9 is a diagram for explaining an example of the planar layout of each element constituting the unit pixel 110A in the pixel array section 11 of the photodetecting device 1A according to the first modification of the first embodiment of the present disclosure. be.
  • the same parts as those in FIG. 3 are given the same reference numerals and detailed explanations will be omitted.
  • the MIM capacitor 204b is formed using the metal wiring pattern of the wiring layer 42, so the active region 302 is not required.
  • FIG. 10 is a partial longitudinal cross-sectional view showing an example of a semiconductor structure in a schematic cross section taken along the line AA' of the unit pixel 110A shown in FIG.
  • the MIM capacitor 204b is formed of the same material as the metal wiring pattern of the wiring layer 42.
  • FIG. 11 is a circuit diagram showing a configuration example of a pixel unit PU of a photodetection device 1B according to a second modification of the first embodiment of the present disclosure.
  • the charge storage section 204 includes a wiring capacitor 204c.
  • FIG. 12 is a diagram for explaining an example of the planar layout of each element constituting the unit pixel 110B in the pixel array section 11 of the photodetection device 1B according to the second modification of the first embodiment of the present disclosure. be.
  • the same parts as those in FIG. 3 are given the same reference numerals and detailed explanations will be omitted.
  • the metal wiring pattern of the wiring layer 42 is used to form the wiring capacitance 204c, so the active region 302 is not required.
  • FIG. 13 is a partial longitudinal cross-sectional view showing an example of a semiconductor structure in a schematic cross-section taken along the AA' cross-section of the unit pixel 110B shown in FIG. 12.
  • the wiring capacitor 204c is formed of the same material as the metal wiring pattern of the wiring layer 42.
  • FIG. 14 is a circuit diagram showing a configuration example of a pixel unit PU of a photodetection device 1C according to the second embodiment of the present disclosure.
  • the same parts as those in FIG. 2 are given the same reference numerals and detailed explanations will be omitted.
  • the second embodiment of the present disclosure differs from the first embodiment in that the small pixel 112 including the second photoelectric conversion unit 112a is deleted.
  • FIG. 15 is a diagram for explaining an example of the planar layout of each element forming a unit pixel 110C in the pixel array section 11 of the photodetection device 1C according to the second embodiment of the present disclosure.
  • a first photoelectric conversion section 111a is formed approximately at the center of the unit pixel 110.
  • the first photoelectric conversion section 111a is formed in a rectangular shape.
  • a gate electrode 11b1 of a transfer transistor 111b is formed on the active region 301 approximately at the center of the first photoelectric conversion section 111a.
  • the active region 301 is an ion implantation region, and extends in the Y direction from approximately the center of the first photoelectric conversion section 111a.
  • a gate electrode 201a of the first switching transistor 201, a gate electrode 202a of the reset transistor 202, and a gate electrode 203a of the second switching transistor 203 are formed. Therefore, when a drive signal is applied to each of the gate electrode 201a of the first switching transistor 201, the gate electrode 202a of the reset transistor 202, and the gate electrode 203a of the second switching transistor 203, the first switching transistor 201 , the reset transistor 202 , and the second switching transistor 203 are electrically connected on the active region 301 .
  • a sidewall 311 is formed on each sidewall of the gate electrode 201a of the first switching transistor 201, the gate electrode 202a of the reset transistor 202, and the gate electrode 203a of the second switching transistor 203.
  • the sidewall 311 is made of an insulating film such as a silicon nitride film (SiN) or a silicon oxide film (SiO2), for example.
  • a common diffusion region 312 is provided between the gate electrode 201a of the first switching transistor 201, the gate electrode 202a of the reset transistor 202, and the gate electrode 203a of the second switching transistor 203. (indicated by dots in FIG. 15) is formed.
  • the common diffusion region 312 is a diffusion region in which the first FD section 211 and the second FD section 212 are connected together.
  • the common diffusion region 312 is formed in the active region 301 after the sidewalls 311 are formed on the gate electrode 201a of the first switching transistor 201, the gate electrode 202a of the reset transistor 202, and the gate electrode 203a of the second switching transistor 203, respectively. It is formed. Therefore, the area of the common diffusion region 312 can be minimized.
  • a capacitor 204a of the charge storage section 204 is formed in the active region 302. Furthermore, the gate electrode 205a of the amplification transistor 205 and the gate electrode 206a of the selection transistor 206 are formed in the active region 303.
  • the capacitor 204a of the charge storage section 204 is connected to the drain electrode of the second switching transistor 203 via a wiring layer to be described later.
  • the gate electrode 205a of the amplification transistor 205 is connected to the drain electrode of the transfer transistor 111b and the drain electrode of the first switching transistor 201 via a wiring layer to be described later.
  • FIG. 16 is a partial longitudinal cross-sectional view showing an example of a schematic cross-section of the semiconductor structure 40 taken along the line AA' of the unit pixel 110C shown in FIG. 15.
  • the semiconductor structure 40 of the unit pixel 110 is generally configured to include, for example, a photoelectric conversion layer 41 as a semiconductor layer, a wiring layer 42, a color filter 43, and an on-chip lens 44.
  • the on-chip lens 44 efficiently condenses light that enters the photodetector 1 from the outside and forms an image on each large pixel 111 (i.e., the first photoelectric conversion unit 111a) of the photoelectric conversion layer 41. This is an optical lens.
  • On-chip lens 44 is typically arranged for each large pixel 111.
  • the color filter 43 is an optical filter that selectively transmits light of a predetermined wavelength out of the light collected by the on-chip lens 44.
  • four color filters 43 that selectively transmit wavelengths of red light, green light, blue light, and near-infrared light are used, but the present invention is not limited thereto.
  • a color filter 43 corresponding to any color (wavelength) is arranged in each large pixel 111.
  • the photoelectric conversion layer 41 is a functional layer in which the first photoelectric conversion section 111a, the transfer transistor 111b, etc. are formed.
  • the first photoelectric conversion section 111a of the photoelectric conversion layer 41 generates an amount of charge according to the intensity of light incident through the on-chip lens 44 and color filter 43, converts this into an electric signal, and converts it into a pixel signal. Output as .
  • a part of the light for example, near-infrared light, etc.
  • the incident surface of the photoelectric conversion layer 41 may pass through the surface (i.e., the front surface) opposite to the incident surface (i.e., the back surface). .
  • the photoelectric conversion layer 41 is manufactured on a silicon substrate by a semiconductor manufacturing process.
  • the first photoelectric conversion unit 111a and the transfer transistor 111b are electrically connected to predetermined metal wiring in the wiring layer 42.
  • an inter-pixel isolation section 45 that isolates each large pixel 111 may be formed in the photoelectric conversion layer 41 .
  • the inter-pixel isolation section 45 has a trench structure formed by etching, for example.
  • the inter-pixel separation section 45 prevents light incident on a large pixel 111 from entering an adjacent large pixel 111.
  • the photoelectric conversion layer 41 is provided with a contact 46 for grounding to GND (ground) on the front surface side.
  • the wiring layer 42 is a layer in which a metal wiring pattern is formed for transmitting power and various drive signals to each large pixel 111 in the photoelectric conversion layer 41 and for transmitting pixel signals read out from each large pixel 111.
  • the wiring layer 42 may typically be configured by stacking a plurality of metal wiring pattern layers with an interlayer insulating film interposed therebetween. Furthermore, the laminated metal wiring patterns are electrically connected, for example, via vias, if necessary.
  • the wiring layer 42 is made of metal such as aluminum (Al) or copper (Cu), for example.
  • the interlayer insulating film is formed of silicon oxide or the like, for example.
  • the wiring layer 42 includes the readout circuit 20 and may include the gate electrode 111b1 of the transfer transistor 111b. Further, the wiring layer 42 includes a polysilicon capacitor 204a of the charge storage section 204.
  • FIG. 17 is a timing chart for explaining an example of the 4AD drive operation of the readout circuit 20 of the photodetection device 1C according to the second embodiment of the present disclosure.
  • the pixel signal from the unit pixel 110 is 3 is a timing chart showing an example of read processing.
  • a timing chart of drive signals SEL, RST, FDG, TGL, and FCG and power supply FCVDD for the unit pixel 110 is shown. This process is performed, for example, in a predetermined scanning order after a predetermined time after the exposure process is performed for each unit pixel row of the pixel array section 11 or for each unit pixel row.
  • the drive signal SEL becomes a high potential level and the selection transistor 206 becomes conductive
  • the drive signal FDG becomes a high potential level and the first switching transistor becomes conductive
  • a pixel signal SP1L based on the potential due to the coupling between the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Ru. Note that the pixel signal SP1L is at the potential level in the initial state immediately after the start of reading.
  • the drive signal FDG becomes a low potential level, and the first switching transistor 201 becomes non-conductive.
  • the potential coupling between the first FD section 211 and the second FD section 212 is eliminated.
  • a pixel signal SP1H based on the potential of the first FD section 211 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive. As a result, reading out the pixel signal from the unit pixel 110C is temporarily stopped.
  • the drive signal TGL becomes a high potential level, and the transfer transistor 111b becomes conductive. Thereby, the charge generated and accumulated in the first photoelectric conversion section 111a during the exposure period is transferred to the first FD section 211 via the transfer transistor 111b.
  • the drive signal TGL becomes a low potential level, and the transfer transistor 111b becomes non-conductive.
  • the transfer of charges from the first photoelectric conversion unit 111a to the first FD unit 211 is stopped, and preparations for reading out pixel signals based on the charges in the first FD unit 211 are completed.
  • the drive signal SEL becomes a high potential level
  • the selection transistor 206 becomes conductive.
  • the pixel signal SP1H based on the potential of the first FD section 211 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206.
  • This pixel signal SP1H is generated by the first photoelectric conversion unit 111a during the exposure period, and is based on the charges accumulated in the first FD unit 211. This is the phase pixel signal.
  • the drive signal SEL becomes a low potential level and the selection transistor 206 becomes non-conductive, while the drive signal FDG becomes a high potential level and the first switching transistor 201 becomes conductive.
  • the reading of pixel signals from the unit pixel 110 is temporarily stopped, while the potential of the first FD section 211 and the potential of the second FD section 212 are combined.
  • the drive signal TGL becomes a high potential level, and the transfer transistor 111b becomes conductive.
  • the charges that could not be transferred from the first photoelectric conversion section 111a are transferred to the region coupled to the first FD section 211 and the second FD section 212 via the transfer transistor 111b.
  • the drive signal TGL becomes a low potential level
  • the transfer transistor 111b becomes a low potential level. This stops the transfer of the remaining charges from the first photoelectric conversion section 111a to the region where the first FD section 211 and the second FD section 212 are combined.
  • the drive signal SEL becomes a high potential level
  • the selection transistor 206 becomes conductive.
  • the pixel signal SP1L based on the potential due to the combination of the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Ru.
  • This pixel signal SP1L is a D-phase pixel signal relative to the P-phase pixel signal SP1L output at time T1.
  • the pixel signal SP1EC based on the potential due to the combination of the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Ru.
  • This pixel signal SP1EC is a D-phase pixel signal with respect to a P-phase pixel signal SP1EC output at time T8, which will be described later.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive.
  • the drive signal FCG becomes a high potential level, and the second switching transistor 203 becomes conductive.
  • the potential of the first FD section 211, the potential of the second FD section 212, and the potential of the charge storage section 204 are combined.
  • the drive signal SEL becomes a high potential level, and the selection transistor 206 becomes conductive.
  • the D-phase pixel signal SP1FC based on the potential resulting from the combination of the first FD section 211, the second FD section 212, and the charge storage section 204 is transmitted via the amplification transistor 205 and the selection transistor 206. , are output to the vertical signal line 19.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive.
  • the drive signal RST becomes a high potential level, and the reset transistor 202 becomes conductive.
  • the potential of the region where the first FD section 211 and the second FD section 212 are coupled is reset to the level of the power supply voltage VDD.
  • the drive signal RST becomes a low potential level, and the reset transistor 202 becomes non-conductive.
  • the drive signal SEL becomes a high potential level, and the selection transistor 206 becomes conductive.
  • the pixel signal SP1FC based on the potential resulting from the combination of the first FD section 211, the second FD section 212, and the charge storage section 204 is converted into a vertical signal via the amplification transistor 205 and the selection transistor 206. It is output on line 19.
  • This pixel signal SP1FC is a P-phase pixel signal relative to the D-phase pixel signal SP1FC output at time T6.
  • the drive signal SEL becomes a low potential level, and the selection transistor 206 becomes non-conductive.
  • the drive signal FCG becomes a low potential level, and the second switching transistor 203 becomes non-conductive.
  • the drive signal SEL becomes a high potential level, and the selection transistor 206 becomes conductive.
  • the pixel signal SP1EC based on the potential due to the combination of the first FD section 211 and the second FD section 212 is output to the vertical signal line 19 via the amplification transistor 205 and the selection transistor 206. Ru.
  • This pixel signal SP1EC is a P-phase pixel signal with respect to the D-phase pixel signal SP1EC output at time T5.
  • the first FD section 211 and the second FD section 212 formed in the photoelectric conversion layer 41 are connected to each other.
  • the area of the common diffusion region 312 is It is possible to reduce the FD dark current.
  • FIG. 18 is a circuit diagram illustrating a configuration example of a pixel unit PU of a photodetection device 1D according to a first modification of the second embodiment of the present disclosure.
  • the charge storage section 204 includes an MIM (Metal Insulator Metal) capacitor 204b.
  • FIG. 19 is a diagram for explaining an example of the planar layout of each element constituting a unit pixel 110D in the pixel array section 11 of the photodetecting device 1D according to the first modification of the second embodiment of the present disclosure. be.
  • the same parts as those in FIG. 15 are given the same reference numerals and detailed explanations will be omitted.
  • the MIM capacitor 204b is formed using the metal wiring pattern of the wiring layer 42, so the active region 302 is not required.
  • FIG. 20 is a partial vertical cross-sectional view showing an example of a semiconductor structure in a schematic cross section taken along the line AA' of the unit pixel 110D shown in FIG. 19.
  • the MIM capacitor 204b is formed of the same material as the metal wiring pattern of the wiring layer 42.
  • FIG. 21 is a circuit diagram showing a configuration example of a pixel unit PU of a photodetecting device 1B according to a second modification of the second embodiment of the present disclosure.
  • the charge storage section 204 includes a wiring capacitor 204c.
  • FIG. 22 is a diagram for explaining an example of the planar layout of each element forming a unit pixel 110E in the pixel array section 11 of the photodetecting device 1E according to the second modification of the second embodiment of the present disclosure. be.
  • the same parts as those in FIG. 15 are given the same reference numerals and detailed explanations will be omitted.
  • FIG. 23 is a partial longitudinal sectional view showing an example of a semiconductor structure in a schematic cross section taken along the AA' cross section of the unit pixel 110E shown in FIG. 22.
  • the wiring capacitor 204c is formed of the same material as the metal wiring pattern of the wiring layer 42.
  • FIG. 24 is a partial vertical cross-sectional view showing an example of the semiconductor structure of the unit pixel 110F of the photodetection device 1F according to the third embodiment of the present disclosure.
  • the semiconductor structure 50 of the unit pixel 110F is generally configured to include, for example, a photoelectric conversion layer 51 as a semiconductor layer, a color filter 52, and an on-chip lens 53.
  • Such a semiconductor structure 50 may be formed of a silicon substrate including a photoelectric conversion layer 51, for example.
  • the on-chip lens 53 is composed of an on-chip lens 531 for the large pixel 111 and an on-chip lens 532 for the small pixel 112, and efficiently condenses light that enters the photodetector 1F from the outside. This is an optical lens for forming an image on each large pixel 111 (that is, the first photoelectric conversion section 111a) and the small pixel 112 (that is, the second photoelectric conversion section 112a) of the photoelectric conversion layer 51.
  • the on-chip lens 53 is typically arranged for each large pixel 111 and small pixel 112.
  • the color filter 52 is an optical filter that selectively transmits light of a predetermined wavelength out of the light collected by the on-chip lens 53.
  • four color filters 43 that selectively transmit wavelengths of red light, green light, blue light, and near-infrared light are used, but the present invention is not limited thereto.
  • a color filter 52 corresponding to one of the colors (wavelengths) is arranged in each large pixel 111 and small pixel 112. Furthermore, the color filter 52 is provided with an optical black area 54 .
  • the photoelectric conversion layer 51 is a functional layer in which a first photoelectric conversion section 111a, a second photoelectric conversion section 112a, a transfer transistor 111b, and the like are formed.
  • the first photoelectric conversion section 111a and the second photoelectric conversion section 112a of the photoelectric conversion layer 51 generate an amount of charge according to the intensity of light incident through the on-chip lens 53 and the color filter 52, and Converts it into an electrical signal and outputs it as a pixel signal.
  • a part of the light for example, near-infrared light
  • the incident surface of the photoelectric conversion layer 51 may pass through the surface (i.e., the front surface) opposite to the incident surface (i.e., the back surface). .
  • the photoelectric conversion layer 51 is manufactured on a silicon substrate by a semiconductor manufacturing process.
  • the first photoelectric conversion unit 111a, the second photoelectric conversion unit 112a, and the transfer transistor are electrically connected to predetermined metal wiring in a wiring layer (not shown).
  • an inter-pixel separation section 55 that separates the unit pixels 110F may be formed in the photoelectric conversion layer 51.
  • the inter-pixel isolation section 55 has a trench structure formed by, for example, an etching process.
  • FIG. 25 is a partial vertical cross-sectional view showing the cross-sectional structure of an on-chip lens 900 as a comparative example of the third embodiment.
  • a thick on-chip lens 901 is provided in the large pixel 111 in order to increase the sensitivity of the large pixel 111.
  • the small pixel 112 is provided with an on-chip lens 902 that is thinner than the on-chip lens 901.
  • a difference occurs between the spectral and oblique incidence characteristics of the large pixel 111 and the spectral and oblique incidence characteristics of the small pixel, causing coloration.
  • the difference in characteristics becomes larger.
  • the on-chip lens 901 of the large pixel 111 is thick, optical color mixture from the large pixel 111 to the small pixel 112 will increase with respect to light incident at a high angle due to the PKG structure, and the flare resistance of the small pixel 112 will decrease. .
  • the lens thickness of the on-chip lens 531 of the large pixel 111 is reduced to a size such that the aspect ratio is equal to or less than the aspect ratio of the on-chip lens 532 of the small pixel 112.
  • the aspect ratio between the radial direction of the on-chip lens 531 (direction indicated by arrow X or Y in FIG. 24) and the direction perpendicular to the radial direction is the same as that of the on-chip lens 532. Make it smaller than the aspect ratio.
  • the spectral and oblique incidence characteristics of the second photoelectric conversion section 112a approach those of the first photoelectric conversion section 111a, and the difference becomes smaller. Further, optical color mixing of obliquely incident light from the on-chip lens 531 is reduced, and the flare resistance of the second photoelectric conversion section 112a is improved.
  • the diameter of the on-chip lens 532 for the small pixel 112 is made larger than the aperture width 541 of the optical black region 54.
  • FIG. 26 is a cross-sectional view showing a process procedure of a method for manufacturing an on-chip lens 900 in a comparative example of the third embodiment.
  • a lens material 910 is applied (FIG. 26(a)), and an on-chip lens 902 for the small pixel 112 is formed by litho on the lens material 910 (FIG. 26(b)). UV irradiation is performed on (FIG. 26(c)). Subsequently, an on-chip lens 901 for the large pixel 111 is formed by litho on the lens material 910 (FIG. 26(d)), and the lens material 910 is shaved by dry processing (FIG. 26(e)).
  • FIG. 27 is a cross-sectional view showing a process procedure of a method for manufacturing an on-chip lens 53 according to the third embodiment of the present disclosure.
  • a lens material 533 is applied (FIG. 27(a)), and an on-chip lens 531 for a large pixel 111 and an on-chip lens 532 for a small pixel 112 are formed on the lens material 533 by a KrF process (FIG. 27(a)).
  • FIG. 27(b) the lens material 533 is shaved by dry processing (FIG. 27(c)). This prevents the on-chip lens 531 for the large pixel 111 and the on-chip lens 532 for the small pixel 112 from being misaligned.
  • the third embodiment by lowering the lens thickness of the on-chip lens 531 for the large pixel 111 and making it smaller than the aspect ratio of the on-chip lens 532 for the small pixel 112, the small pixel
  • the spectral and oblique incidence characteristics of the second photoelectric conversion unit 112a of the large pixel 112 approach those of the first photoelectric conversion unit 111a of the large pixel 111, and the difference becomes small.
  • optical color mixing from the on-chip lens 531 of the large pixel 111 of obliquely incident light is reduced, and the flare resistance of the second photoelectric conversion unit 112a is improved.
  • the on-chip lens 532 for the small pixel 112 has the following characteristics: The diameter of the focused spot determined by the diffraction limit of light can be reduced.
  • FIG. 28 is a partial vertical cross-sectional view showing an example of the semiconductor structure of the unit pixel 110G of the photodetector 1G according to the fourth embodiment of the present disclosure.
  • the same parts as those in FIG. 24 are given the same reference numerals and detailed explanations will be omitted.
  • an interpixel separation section 61 that separates each large pixel 111 and small pixel 112 may be formed in the photoelectric conversion layer 51.
  • the inter-pixel isolation section 61 has a dug structure that does not penetrate the photoelectric conversion layer 51. That is, it is dug halfway in the depth direction (direction indicated by arrow Z in FIG. 28) from the light incident surface (back surface) of the photoelectric conversion layer 51.
  • the inter-pixel separation section 61 prevents light incident on the large pixel 111 from entering the adjacent small pixel 112, and also prevents light incident on the small pixel 112 from entering the adjacent large pixel 111.
  • FIG. 29 is a partial vertical cross-sectional view showing an example of the semiconductor structure of the unit pixel 110H of the photodetection device 1H according to the fifth embodiment of the present disclosure.
  • an inter-pixel separation section 71 that separates each large pixel 111 and small pixel 112 may be formed in the photoelectric conversion layer 51.
  • the inter-pixel isolation section 71 has a dug structure penetrating the photoelectric conversion layer 51. That is, it is dug from the light incident surface (back surface) of the photoelectric conversion layer 51 to the front surface.
  • the inter-pixel separation section 71 prevents light incident on the large pixel 111 from entering the adjacent small pixel 112, and also prevents light incident on the small pixel 112 from entering the adjacent large pixel 111.
  • FIG. 30 is a partial vertical cross-sectional view showing an example of the semiconductor structure of a unit pixel 110I of a photodetecting device 1I according to the sixth embodiment of the present disclosure.
  • the color filter 52 is configured by alternately arranging a color filter 521 for the large pixel 111 and a color filter 522 for the small pixel 112.
  • a low refraction wall portion 81 is provided between the color filter 521 for the large pixel 111 and the color filter 522 for the small pixel 112.
  • the low refraction wall portion 81 has a lower refractive index than the color filter 521 for the large pixel 111 and the color filter 522 for the small pixel 112.
  • the low refraction wall section 81 provided between the color filter 521 for the large pixel 111 and the color filter 522 for the small pixel 112 allows the large pixel to receive obliquely incident light. Since the light from the on-chip lens 531 for 111 can be reflected without being refracted, the flare resistance of the second photoelectric conversion section 112a of the small pixel 112 is improved.
  • FIG. 31 is a partial vertical cross-sectional view showing an example of the semiconductor structure of a unit pixel 110J of a photodetection device 1J according to a seventh embodiment of the present disclosure.
  • the same parts as those in FIG. 28 are given the same reference numerals and detailed explanations will be omitted.
  • a moth-eye structure anti-reflection portion (RIG) 91 is formed on the light incident surface (back surface) of the photoelectric conversion layer 51.
  • the anti-reflection section 91 prevents reflection of light incident on the first photoelectric conversion section 111a and the second photoelectric conversion section 112a.
  • the anti-reflection portion 91 having the moth-eye structure can prevent reflection of incident light, thereby preventing light incident on the large pixel 111 from entering the small pixel 112. This improves the flare resistance of the second photoelectric conversion section 112a of the small pixel 112.
  • the present technology is applicable to the first to seventh embodiments, the first modification and second modification of the first embodiment, and the first modification and second modification of the second embodiment.
  • the discussion and drawings that form part of this disclosure should not be understood as limiting the present technology.
  • the first to seventh embodiments, the first modified example and the second modified example of the first embodiment, and the first modified example and the second modified example of the second embodiment are disclosed respectively.
  • the configurations can be combined as appropriate to the extent that no contradiction occurs. For example, configurations disclosed by a plurality of different embodiments may be combined, or configurations disclosed by a plurality of different modifications of the same embodiment may be combined.
  • FIG. 32 is a block diagram showing a configuration example of an imaging device as an electronic device to which the present technology is applied.
  • the imaging device 2201 shown in FIG. 32 includes an optical system 2202, a shutter device 2203, a solid-state image sensor 2204 as a photodetector, a control circuit 2205, a signal processing circuit 2206, a monitor 2207, and two memories 2208. Capable of capturing still images and moving images.
  • the optical system 2202 includes one or more lenses, guides light (incident light) from a subject to the solid-state image sensor 2204, and forms an image on the light-receiving surface of the solid-state image sensor 2204.
  • the shutter device 2203 is disposed between the optical system 2202 and the solid-state image sensor 2204, and controls the light irradiation period and the light shielding period to the solid-state image sensor 2204 under the control of the control circuit 2205.
  • the solid-state image sensor 2204 is configured by a package containing the above-described solid-state image sensor.
  • the solid-state image sensor 2204 accumulates signal charges for a certain period of time according to the light that is imaged on the light receiving surface via the optical system 2202 and the shutter device 2203.
  • the signal charge accumulated in the solid-state image sensor 2204 is transferred according to a drive signal (timing signal) supplied from the control circuit 2205.
  • the control circuit 2205 outputs a drive signal that controls the transfer operation of the solid-state image sensor 2204 and the shutter operation of the shutter device 2203, and drives the solid-state image sensor 2204 and the shutter device 2203.
  • the signal processing circuit 2206 performs various signal processing on the signal charges output from the solid-state image sensor 2204.
  • An image (image data) obtained by signal processing by the signal processing circuit 2206 is supplied to a monitor 2207 and displayed, or supplied to a memory 2208 and stored (recorded).
  • the photodetecting devices 1, 1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 1I, 1J are applied instead of the solid-state imaging device 2204 described above. becomes possible.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 33 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 34 is a diagram showing an example of the installation position of the imaging section 12031.
  • vehicle 12100 includes imaging units 12101, 12102, 12103, 12104, and 12105 as imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the images of the front acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 31 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display section 12062 is controlled so as to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • a first photoelectric conversion section that photoelectrically converts light received according to a first sensitivity
  • a second photoelectric conversion section that photoelectrically converts light received according to a second sensitivity lower than the first sensitivity.
  • a semiconductor layer in which a plurality of unit pixels are arranged in a matrix; a wiring layer laminated on a surface opposite to the light incident surface of the semiconductor layer and having a readout circuit that outputs a pixel signal based on the charge output from the unit pixel;
  • the semiconductor layer is In a plan view, a first diffusion region capable of accumulating charges photoelectrically converted by the first photoelectric conversion unit, and a second diffusion region capable of accumulating charges photoelectrically converted by the second photoelectric conversion unit.
  • the readout circuit is a photodetection device that outputs a pixel signal based on the charge from the common diffusion region.
  • the readout circuit includes, as a pixel transistor, a reset transistor that resets the potential of the common diffusion region to a predetermined potential; an amplification transistor that generates, as the pixel signal, a voltage signal according to the level of charge accumulated in the common diffusion region; a selection transistor that controls output timing of the pixel signal from the amplification transistor; a first switching transistor for transferring charges generated by the first photoelectric conversion section to the common diffusion region; a second switching transistor for transferring the charge generated by the second photoelectric conversion section to the common diffusion region, (1) above, wherein the common diffusion region is arranged between the source region of the reset transistor, the source region of the first switching transistor, and the source region of the second switching transistor in plan view.
  • the photodetection device described in (3) The photodetection device according to (1) above, wherein the capacitor connected to the common diffusion region is a polysilicon capacitor. (4) The photodetection device according to (1) above, wherein the capacitor connected to the common diffusion region is an MIM (Metal Insulator Metal) capacitor. (5) The photodetection device according to (1) above, wherein the capacitance connected to the common diffusion region is a wiring capacitance. (6) The photodetection device according to (1) above, wherein the common diffusion region functions as a storage node during the exposure period.
  • MIM Metal Insulator Metal
  • Each of the plurality of unit pixels is a first on-chip lens provided on the light incident surface side of the semiconductor layer and condensing external light onto the first photoelectric conversion section; a second on-chip lens provided on the light incident surface side of the semiconductor layer and condensing light from the outside onto the second photoelectric conversion section;
  • the photodetection device according to (1) above wherein an aspect ratio between a radial direction of the first on-chip lens and a direction orthogonal to the radial direction is smaller than an aspect ratio of the second on-chip lens.
  • the photodetection device according to (8) above, wherein the second on-chip lens has a diameter larger than an aperture width of an optical black region provided between the semiconductor layer and the second on-chip lens.
  • the unit pixel includes a first pixel having the first photoelectric conversion section and a second pixel having the second photoelectric conversion section,
  • the photodetection device according to (8) above, wherein the separation structure between the first pixel and the second pixel includes a dug structure that does not penetrate the semiconductor layer.
  • the unit pixel includes a first pixel having the first photoelectric conversion section and a second pixel having the second photoelectric conversion section,
  • a first color filter provided between the light incidence surface of the semiconductor layer and the first on-chip lens; a second color filter that is provided between the light incidence surface of the semiconductor layer and the second on-chip lens, and that corresponds to a wavelength of light different from that of the first color filter;
  • the light according to (8) above, comprising a wall portion between the first color filter and the second color filter that has a lower refractive index than the first color filter and the second color filter.
  • Detection device (13) The photodetection device according to (8) above, further comprising an anti-reflection portion having a moth-eye structure on the light incident surface of the semiconductor layer to prevent reflection of incident light.
  • a semiconductor layer in which a plurality of pixels each having a photoelectric conversion unit that photoelectrically converts received light are arranged in a matrix; a wiring layer laminated on a surface opposite to the light incident surface of the semiconductor layer and having a readout circuit that outputs a pixel signal based on the charge output from the pixel;
  • the semiconductor layer is comprising a diffusion region capable of accumulating charges photoelectrically converted by the photoelectric conversion unit,
  • the readout circuit is comprising three or more pixel transistors, the three or more pixel transistors sharing the same source region, The light detection device, wherein the diffusion region is arranged in a source region shared by three or more pixel transistors.
  • the readout circuit includes, as a pixel transistor, a reset transistor that resets the potential of the diffusion region to a predetermined potential; an amplification transistor that generates, as the pixel signal, a voltage signal according to the level of charge accumulated in the diffusion region; a selection transistor that controls output timing of the pixel signal from the amplification transistor; a switching transistor for transferring the charge generated by the photoelectric conversion section to the diffusion region,
  • the photodetection device according to (14) above, wherein the capacitor connected to the diffusion region is a polysilicon capacitor.
  • the capacitor connected to the diffusion region is a MIM (Metal Insulator Metal) capacitor.
  • the capacitance connected to the diffusion region is a wiring capacitance.
  • the diffusion region functions as an accumulation node during the exposure period.
  • the photodetector according to (14), wherein the diffusion region is an ion implantation region after sidewall formation of a gate electrode of a pixel transistor included in the readout circuit.
  • a first photoelectric conversion section that photoelectrically converts light received according to a first sensitivity
  • a second photoelectric conversion section that photoelectrically converts light received according to a second sensitivity lower than the first sensitivity.
  • a semiconductor layer in which a plurality of unit pixels are arranged in a matrix; a wiring layer laminated on a surface opposite to the light incident surface of the semiconductor layer and having a readout circuit that outputs a pixel signal based on the charge output from the unit pixel;
  • the semiconductor layer is In a plan view, a first diffusion region capable of accumulating charges photoelectrically converted by the first photoelectric conversion unit, and a second diffusion region capable of accumulating charges photoelectrically converted by the second photoelectric conversion unit.
  • the readout circuit includes a photodetection device that outputs a pixel signal based on the charge from the common diffusion region.
  • Electronics. (22) a semiconductor layer in which a plurality of pixels each having a photoelectric conversion unit that photoelectrically converts received light are arranged in a matrix; a wiring layer laminated on a surface opposite to the light incident surface of the semiconductor layer and having a readout circuit that outputs a pixel signal based on the charge output from the pixel;
  • the semiconductor layer is comprising a diffusion region capable of accumulating charges photoelectrically converted by the photoelectric conversion unit,
  • the readout circuit is comprising three or more pixel transistors, the three or more pixel transistors sharing the same source region,
  • the diffusion region includes a photodetection device disposed in a source region shared by three or more pixel transistors. Electronics.

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Abstract

同一画素内に複数のフローティングディフュージョン部を有する構成において、フローティングディフュージョン暗電流を低減することが可能な光検出装置を提供する。光検出装置は、半導体層と、配線層とを備える。半導体層は、第１の感度に従って受光した光を光電変換する第１の光電変換部と、第１の感度よりも低い第２の感度に従って受光した光を光電変換する第２の光電変換部と、を有する単位画素が行列状に複数配置される。配線層は、半導体層の光入射面とは反対側の面に積層され、単位画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する。半導体層は、第１の光電変換部により光電変換された電荷を蓄積可能な第１の拡散領域と、第２の光電変換部により光電変換された電荷を蓄積可能な第２の拡散領域と、を繋いだ共通拡散領域を備える。読み出し回路は、共通拡散領域から電荷に基づく画素信号を出力する。

Description

光検出装置及び電子機器
　本開示は、光検出装置、及び光検出装置を備えた電子機器に関する。
　光の明暗の差（明度差）が大きい環境下で光検出装置が良好な画質を得るためには、広いダイナミックレンジを有することが要求され、従来より、種々の方式のダイナミックレンジ拡大技術が提案されている。その中で、画素のダイナミックレンジ拡大を図る構造として、感度の異なる大画素、小画素を有し、小画素で発生した電荷を蓄積する容量を備えたサブピクセル構造がある（例えば、特許文献１）。
　サブピクセル構造では、大画素の感度を上げるために、大画素に厚いオンチップレンズを備える。
国際公開２０２０／１２１７２４号
　上記特許文献１のサブピクセルの画素レイアウトでは、大画素、小画素それぞれの拡散領域が配線層を介して繋がれているため、拡散領域の面積が大きくなる。このため、リセットトランジスタ（ＲＳＴ）と、大画素側の切替トランジスタ（ＦＤＧ）と、小画素側の切替トランジスタ（ＦＣＧ）との間の拡散領域を蓄積期間中に蓄積ノードとして使用するＥＣ（Extra Capacitor）駆動を搭載する新規構造ではフローティングディフュージョン（ＦＤ）暗電流またはＦＤ白点が悪化しＳＮＲ（Signal Noise Ratio）低下につながる。
　また、大画素の分光、斜入射特性と、小画素の分光、斜入射特性との間に、差異が発生し、色付きの原因となる。特に、微細化が進むと特性差異がより大きくなる。
　さらに、大画素のオンチップレンズが厚いとＰＫＧ構造起因の高角度入射の光に対して、大画素から小画素への光学混色が大きくなり、小画素のフレア耐性が低下する。
　本開示はこのような事情に鑑みてなされたもので、同一画素内に複数のフローティングディフュージョン部を有する構成において、フローティングディフュージョン暗電流を低減することが可能な光検出装置及び電子機器を提供することを目的とする。
　また、本開示は、サブピクセル構造において、大画素と小画素との特性差異を小さくすることが可能な光検出装置及び電子機器を提供することを目的とする。
　本開示の一態様は、第１の感度に従って受光した光を光電変換する第１の光電変換部と、前記第１の感度よりも低い第２の感度に従って受光した光を光電変換する第２の光電変換部と、を有する単位画素が行列状に複数配置された半導体層と、前記半導体層の光入射面とは反対側の面に積層され、前記単位画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、複数の前記単位画素のそれぞれは、平面視において、前記第１の光電変換部により光電変換された電荷を蓄積可能な第１の拡散領域と、前記第２の光電変換部により光電変換された電荷を蓄積可能な第２の拡散領域と、を繋いだ共通拡散領域を備え、前記読み出し回路は、前記単位画素の前記共通拡散領域から前記電荷に基づく画素信号を出力する、光検出装置である。
　本開示の他の態様は、受光した光を光電変換する光電変換部を有する画素が行列状に複数配置された半導体層と、前記半導体層の光入射面とは反対側の面に積層され、前記画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、複数の前記画素のそれぞれは、前記光電変換部により光電変換された電荷を蓄積可能な拡散領域を備え、前記読み出し回路は、３つ以上の画素トランジスタを備え、３つ以上の画素トランジスタが同一のソース領域を共有し、前記拡散領域は、３つ以上の画素トランジスタで共有されるソース領域に配置される、光検出装置である。
　また、本開示の他の態様は、第１の感度に従って受光した光を光電変換する第１の光電変換部と、前記第１の感度よりも低い第２の感度に従って受光した光を光電変換する第２の光電変換部と、を有する単位画素が行列状に複数配置された半導体層と、前記半導体層の光入射面とは反対側の面に積層され、前記単位画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、複数の前記単位画素のそれぞれは、平面視において、前記第１の光電変換部により光電変換された電荷を蓄積可能な第１の拡散領域と、前記第２の光電変換部により光電変換された電荷を蓄積可能な第２の拡散領域と、を繋いだ共通拡散領域を備え、前記読み出し回路は、前記単位画素の前記共通拡散領域から前記電荷に基づく画素信号を出力する、光検出装置を備えた、電子機器である。
　さらに、本開示の他の態様は、受光した光を光電変換する光電変換部を有する画素が行列状に複数配置された半導体層と、前記半導体層の光入射面とは反対側の面に積層され、前記画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、複数の前記画素のそれぞれは、前記光電変換部により光電変換された電荷を蓄積可能な拡散領域を備え、前記読み出し回路は、３つ以上の画素トランジスタを備え、３つ以上の画素トランジスタが同一のソース領域を共有し、前記拡散領域は、３つ以上の画素トランジスタで共有されるソース領域に配置される、光検出装置を備えた、電子機器である。
本開示の第１の実施形態に係る光検出装置の概略的構成の一例を示すブロック図である。 本開示の第１の実施形態に係る光検出装置の画素ユニットの構成例を示す回路図である。 本開示の第１の実施形態に係る光検出装置の画素アレイ部における単位画素を構成する各素子の平面レイアウトの一例を説明するための断面図である。 図３に示した単位画素のＡ－Ａ’断面における概略断面の半導体構造の一例を示す部分縦断面図である。 本開示の第１の実施形態に係る光検出装置の読み出し回路の４ＡＤ駆動動作の一例を説明するためのタイミングチャートである。 本開示の第１の実施形態に係る光検出装置の読み出し回路のＥＣを搭載しない場合の３ＡＤ駆動動作の一例を説明するためのタイミングチャートである。 本開示の第１の実施形態に係る光検出装置１の読み出し回路２０のＥＣを搭載した場合の３ＡＤ駆動動作の一例を説明するためのタイミングチャートである。 本開示の第１の実施形態の第１の変形例に係る光検出装置の画素ユニットの構成例を示す回路図である。 開示の第１の実施形態の第１の変形例に係る光検出装置の画素アレイ部における単位画素を構成する各素子の平面レイアウトの一例を説明するための断面図である。 図９に示した単位画素のＡ－Ａ’断面における概略断面の半導体構造の一例を示す部分縦断面図である。 本開示の第１の実施形態の第２の変形例に係る光検出装置の画素ユニットの構成例を示す回路図である。 本開示の第１の実施形態の第２の変形例に係る光検出装置の画素アレイ部における単位画素を構成する各素子の平面レイアウトの一例を説明するための断面図である。 図１２に示した単位画素のＡ－Ａ’断面における概略断面の半導体構造の一例を示す部分縦断面図である。 本開示の第２の実施形態に係る光検出装置の画素ユニットの構成例を示す回路図である。 本開示の第２の実施形態に係る光検出装置の画素アレイ部における単位画素を構成する各素子の平面レイアウトの一例を説明するための断面図である。 図１５に示した単位画素のＡ－Ａ’断面における概略断面の半導体構造の一例を示す部分縦断面図である。 本開示の第２の実施形態に係る光検出装置の読み出し回路の４ＡＤ駆動動作の一例を説明するためのタイミングチャートである。 本開示の第２の実施形態の第１の変形例に係る光検出装置の画素ユニットの構成例を示す回路図である。 本開示の第２の実施形態の第１の変形例に係る光検出装置の画素アレイ部における単位画素を構成する各素子の平面レイアウトの一例を説明するための断面図である。 図１９に示した単位画素のＡ－Ａ’断面における概略断面の半導体構造の一例を示す部分縦断面図である。 本開示の第２の実施形態の第２の変形例に係る光検出装置の画素ユニットの構成例を示す回路図である。 本開示の第２の実施形態の第２の変形例に係る光検出装置の画素アレイ部における単位画素を構成する各素子の平面レイアウトの一例を説明するための断面図である。 図２２に示した単位画素のＡ－Ａ’断面における概略断面の半導体構造の一例を示す部分縦断面図である。 本開示の第３の実施形態に係る光検出装置の単位画素の半導体構造の一例を示す部分縦断面図である。 第３の実施形態の比較例として、オンチップレンズの断面構造を示す部分縦断面図である。 第３の実施形態の比較例におけるオンチップレンズの製造方法の工程手順を示す断面図である。 本開示の第３の実施形態におけるオンチップレンズの製造方法の工程手順を示す断面図である。 本開示の第４の実施形態に係る光検出装置の単位画素の半導体構造の一例を示す部分縦断面図である。 本開示の第５の実施形態に係る光検出装置の単位画素の半導体構造の一例を示す部分縦断面図である。 本開示の第６の実施形態に係る光検出装置の単位画素の半導体構造の一例を示す部分縦断面図である。 本開示の第７の実施形態に係る光検出装置の単位画素の半導体構造の一例を示す部分縦断面図である。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図３３に示した撮像部の設置位置の例を示す図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものと異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　本明細書において、「第１導電型」はＰ型又はＮ型の一方であり、「第２導電型」はＰ型又はＮ型のうちの「第１導電型」とは異なる一方を意味する。また、「Ｎ」や「Ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。但し、同じ「Ｎ」と「Ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　＜第１の実施形態＞　
　＜光検出装置の全体構成＞　
　図１は、本開示の第１の実施形態に係る光検出装置の概略的構成の一例を示すブロックダイアグラムである。光検出装置１は、各画素を構成するフォトダイオード等の光電変換素子を用いて、該画素上に結像した光の強弱に応じた電荷量を電気信号に変換し、これを画像データとして出力する半導体装置であり、例えばＣＭＯＳイメージセンサとして構成される。光検出装置１は、例えば、ＣＭＯＳ　ＬＳＩのようなシステム・オン・チップ（ＳｏＣ）として一体的に構成され得るが、例えば、以下に示すいくつかのコンポーネントが別体のＬＳＩとして構成されても良い。
　同図に示すように、光検出装置１は、例えば、画素アレイ部１１と、垂直駆動部１２と、カラム処理部１３と、水平駆動部１４と、システム制御部１５と、信号処理部１６と、データ格納部１７といったコンポーネントを含み構成される。
　画素アレイ部１１は、水平方向（行方向）及び垂直方向（列方向）にアレイ配列された単位画素１１０を構成するフォトダイオード等の光電変換素子群を含み構成される。単位画素１１０は、大面積の大画素１１１と、小面積の小画素１１２とにより構成される。画素アレイ部１１は、各単位画素１１０上に結像した入射光の強さに応じた電荷量を電気信号に変換し、画素信号として出力する。画素アレイ部１１は、例えば、実際の光を受光可能な領域に配置された有効画素と該領域の外側に配置されメタル等により遮蔽されたダミー画素とを含み得る。なお、画素アレイ部１１の各単位画素１１０上には入射光を集光するマイクロオンチップレンズやカラーフィルタといった光学系素子が形成される（図示せず）。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダ等を含み構成される。垂直駆動部１２は、複数の画素駆動線１８を介して各単位画素１１０に駆動信号等を供給することにより、画素アレイ部１１の各単位画素１１０を例えば同時に又は行単位等で駆動する。
　カラム処理部１３は、画素アレイ部１１の画素列（カラム）ごとに垂直信号線（ＶＳＬ）１９を介して各画素から画素信号を読み出して、ノイズ除去処理、相関二重サンプリング（ＣＤＳ）処理、及びＡ／Ｄ（Analog-to-Digital）変換処理等を行う。カラム処理部１３により処理された画素信号は、信号処理部１６に出力される。
　水平駆動部１４は、シフトレジスタやアドレスデコーダ等を含み構成される。水平駆動部１４は、カラム処理部１３の画素列に対応する単位画素１１０を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位画素１１０ごとに信号処理された画素信号が順番に信号処理部１６に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータ等を含み構成される。システム制御部１５は、例えば図示しないタイミングジェネレータにより生成されたタイミング信号に基づいて、垂直駆動部１２、カラム処理部１３、及び水平駆動部１４の駆動制御を行なう。
　信号処理部１６は、必要に応じてデータ格納部１７にデータを一時的に格納しながら、カラム処理部１３から供給された画素信号に対して演算処理等の信号処理を行ない、各画素信号に基づく画像信号を出力する。また、信号処理部１６は、カラム処理部１３から出力されるフラグに従って、信号処理を行う。
　なお、本技術が適用される光検出装置１は、上述したような構成に限られるものではない。例えば、光検出装置１は、データ格納部１７がカラム処理部１３の後段に配置され、カラム処理部１３から出力される画素信号を、データ格納部１７を経由して信号処理部１６に供給するように構成されても良い。或いは、光検出装置１は、縦続的に接続されたカラム処理部１３とデータ格納部１７と信号処理部１６とが各画素信号を並列的に処理するように構成されても良い。
　（画素ユニットの回路構成例）　
　図２は、光検出装置１の画素ユニットＰＵの構成例を示す回路図である。
　１つの画素ユニットＰＵは、図２に示されるように、大画素１１１と、小画素１１２と、１つの読み出し回路２０とで構成されている。換言すれば、１つの読み出し回路２０は、大画素１１１と、小画素１１２とで共有されており、大画素１１１の出力及び小画素１１２の出力が、共有される読み出し回路２０に入力される。
　大画素１１１は、第１の光電変換部１１１ａと、転送トランジスタ１１１ｂとを含み構成される。小画素１１２は、第２の光電変換部１１２ａを含み構成される。読み出し回路２０は、第１の切替トランジスタ２０１と、リセットトランジスタ２０２と、第２の切替トランジスタ２０３と、電荷蓄積部２０４と、増幅トランジスタ２０５と、選択トランジスタ２０６とを含み構成される。本例では、画素ユニットＰＵにおける各トランジスタはＮＭＯＳトランジスタであるが、これに限られない。
　また、画素ユニットＰＵに対して、図１に示した画素駆動線１８として、各種の駆動信号ＴＧＬ、ＦＣＧ、ＦＤＧ、ＲＳＴ、及びＳＥＬ等を供給するための複数の駆動線が、例えば画素行ごとに配線される。これらの駆動信号は、例えば、高電位レベルでＮＭＯＳトランジスタを導通（オン）状態にする一方、低電位レベルでＮＭＯＳトランジスタを非導通（オフ）状態にするパルス信号である。
　第１の光電変換部１１１ａ及び第２の光電変換部１１２ａは、例えば、ＰＮ接合のフォトダイオードである。第１の光電変換部１１１ａ及び第２の光電変換部１１２ａのそれぞれは、受光した光量に応じた電荷を生成し、蓄積する。本例では、第１の光電変換部１１１ａの受光面の面積は、第２の光電変換部１１２ａの受光面の面積よりも大きく構成され、したがって、第１の光電変換部１１１ａの方が第２の光電変換部１１２ａよりも高い感度に対応するように構成されている。このような２種類の感度の異なるフォトダイオードを用いることにより、光検出装置１は、画素信号の出力電圧レベルのダイナミックレンジを大きく取ることができる。
　さらに、画素ユニットＰＵは、第１のフローティングディフュージョン部（以下、第１のＦＤ部と称する）２１１と、第２のフローティングディフュージョン部（以下、第２のＦＤ部と称する）２１２とを備える。
　転送トランジスタ１１１ｂは、第１の光電変換部１１１ａと第１のＦＤ部２１１との間に設けられたＮＭＯＳトランジスタである。転送トランジスタ１１１ｂのゲート電極には、駆動信号ＴＧＬが印加される。すなわち、駆動信号ＴＧＬが高電位レベルになると、転送トランジスタ１１１ｂは導通状態になり、第１の光電変換部１１１ａに蓄積されている電荷が、転送トランジスタ１１１ｂを介して第１のＦＤ部２１１に転送される。
　第２の切替トランジスタ２０３は、電荷蓄積部２０４と第２のＦＤ部２１２との間に設けられたＮＭＯＳトランジスタである。第２の切替トランジスタ２０３のゲート電極には、駆動信号ＦＣＧが印加される。駆動信号ＦＣＧが高電位レベルになると、第２の切替トランジスタ２０３は導通状態になり、電荷蓄積部２０４の電位と第２のＦＤ部２１２の電位とが結合する。
　第１の切替トランジスタ２０１は、第１のＦＤ部２１１と第２のＦＤ部２１２との間に設けられたＮＭＯＳトランジスタである。切替トランジスタ２０１のゲート電極には、駆動信号ＦＤＧが印加される。駆動信号ＦＤＧが高電位レベルになると、第１の切替トランジスタ２０１は導通状態になり、第１のＦＤ部２１１の電位と第２のＦＤ部２１２の電位とが結合する。
　リセットトランジスタ２０２は、電源電圧ＶＤＤと第２のＦＤ部２１２との間に設けられたＮＭＯＳトランジスタである。リセットトランジスタ２０２のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴが高電位レベルになると、リセットトランジスタ２０２は導通状態になる。これにより、駆動信号ＦＣＧ及びＦＤＧの電位レベルに応じて、第１のＦＤ部２１１と第２のＦＤ部２１２とが結合した領域の電位、電荷蓄積部２０４と第２のＦＤ部２１２とが結合した領域の電位、又は、電荷蓄積部２０４と第１のＦＤ部２１１と第２のＦＤ部２１２とが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　電荷蓄積部２０４は、ポリシリコン（ＣＩ）容量２０４ａからなる。電荷蓄積部２０４の一方の電極は、電源電圧ＶＤＤに接続され、他方の電極は、第２の光電変換部１１２ａのカソード電極及び第２の切替トランジスタ２０３のドレイン電極に接続されている。電荷蓄積部２０４は、第２の光電変換部１１２ａによって光電変換された電荷を蓄積する。
　第１のＦＤ部２１１は、所定の電荷量を保持可能な拡散領域である。第１のＦＤ部２１１の一方の電極は接地され、他方の電極は、転送トランジスタ１１１ｂのドレイン電極、第１の切替トランジスタ２０１のドレイン電極及び増幅トランジスタ２０５のゲート電極のそれぞれに接続されている。第１のＦＤ部２１１に蓄積された電荷は、電圧信号に電荷電圧変換され読み出される。
　第２のＦＤ部２１２もまた、所定の電荷量を保持可能な拡散領域である。本実施形態では、第２のＦＤ部２１２に蓄積される電荷は、第１の光電変換部１１１ａにより光電変換された電荷のうち、オーバーフローした電荷である。第２のＦＤ部２１２は、第１の切替トランジスタ２０１のソース拡散領域と第１の切替トランジスタ２０１のソース電極に接続された配線と金属配線パターンによる配線容量で構成される。第２のＦＤ部２１２に蓄積された電荷は、電圧信号に電荷電圧変換され読み出される。
　増幅トランジスタ２０５は、ゲート電極が第１のＦＤ部２１１に接続され、ドレイン電極が電源電圧ＶＤＤに接続されたＮＭＯＳトランジスタである。増幅トランジスタ２０５は、第１のＦＤ部２１１又は第２のＦＤ部２１２に保持されている電荷を読み出すための読み出し回路の入力部となる。増幅トランジスタ２０５は、ソース電極が選択トランジスタ２０６を介して垂直信号線１９に接続される。
　選択トランジスタ２０６は、増幅トランジスタ２０５のソース電極と垂直信号線１９との間に設けられたＮＭＯＳトランジスタである。選択トランジスタ２０６のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬが高電位レベルになると、選択トランジスタ２０６は導通状態になり、単位画素１１０が選択状態となる。これにより、増幅トランジスタ２０５から出力された画素信号が、選択トランジスタ２０６を介して、垂直信号線１９に読み出される。
　図３は、本開示の第１の実施形態に係る光検出装置１の画素アレイ部１１における単位画素１１０を構成する各素子の平面レイアウトの一例を説明するための図である。同図は、光が入射する単位画素１１０の入射面とは反対側の面（おもて面）から見たときの平面レイアウトを示している。また、図４は、図３に示した単位画素１１０のＡ－Ａ’断面における概略断面の半導体構造の一例を示す部分縦断面図である。なお、本開示において、単位画素１１０のおもて面に平行な面をＸＹ面といい、ＸＹ面に垂直な方向をＺ方向または深さ方向というものとする。
　単位画素１１０の略中央部には第１の光電変換部１１１ａが形成されている。本例では、第１の光電変換部１１１ａは、八角形状に形成されている。第１の光電変換部１１１ａのＹ方向側には、第２の光電変換部１１２ａが形成されている。第１の光電変換部１１１ａの略中央部には、転送トランジスタ１１１ｂのゲート電極１１ｂ１が活性領域３０１上に形成される。
　活性領域３０１は、イオンインプラ領域であり、第１の光電変換部１１１ａの略中央部からＹ方向へ延伸されており、さらに第２の光電変換部１１２ａの略中央部まで延伸されている。活性領域３０１には、第１の切替トランジスタ２０１のゲート電極２０１ａ、リセットトランジスタ２０２のゲート電極２０２ａ、第２の切替トランジスタ２０３のゲート電極２０３ａが形成される。このため、第１の切替トランジスタ２０１のゲート電極２０１ａ、リセットトランジスタ２０２のゲート電極２０２ａ、第２の切替トランジスタ２０３のゲート電極２０３ａそれぞれに駆動信号が与えられることにより、第１の切替トランジスタ２０１、リセットトランジスタ２０２、及び第２の切替トランジスタ２０３は、活性領域３０１上で電気的に接続される。
　第１の切替トランジスタ２０１のゲート電極２０１ａ、リセットトランジスタ２０２のゲート電極２０２ａ、第２の切替トランジスタ２０３のゲート電極２０３ａのそれぞれの側壁には、サイドウォール３１１が形成される。サイドウォール３１１は、例えばシリコン窒化膜（ＳｉＮ）又はシリコン酸化膜（ＳｉＯ２）などの絶縁膜で構成される。
　本開示の第１の実施形態では、第１の切替トランジスタ２０１のゲート電極２０１ａと、リセットトランジスタ２０２のゲート電極２０２ａと、第２の切替トランジスタ２０３のゲート電極２０３ａとの間に、第１の光電変換部１１１ａと第２の光電変換部１１２ａとの共通拡散領域３１２（図３中では、ドットで図示）が形成されている。共通拡散領域３１２は、第１のＦＤ部２１１と第２のＦＤ部２１２とを１つに繋いだ拡散領域である。共通拡散領域３１２は、第１の切替トランジスタ２０１のゲート電極２０１ａ、リセットトランジスタ２０２のゲート電極２０２ａ、第２の切替トランジスタ２０３のゲート電極２０３ａそれぞれにサイドウォール３１１が形成された後の活性領域３０１に形成される。このため、共通拡散領域３１２の面積を最小にすることが可能となる。
　電荷蓄積部２０４の容量２０４ａは活性領域３０２に形成される。また、増幅トランジスタ２０５のゲート電極２０５ａ、及び選択トランジスタ２０６のゲート電極２０６ａは活性領域３０３に形成される。電荷蓄積部２０４の容量２０４ａは、第２の切替トランジスタ２０３のドレイン電極と後述する配線層を介して接続される。増幅トランジスタ２０５のゲート電極２０５ａは、転送トランジスタ１１１ｂのドレイン電極、第１の切替トランジスタ２０１のドレイン電極と後述する配線層を介して接続される。
　単位画素１１０の半導体構造４０は、概略的には、例えば、半導体層としての光電変換層４１と、配線層４２と、カラーフィルタ４３と、オンチップレンズ４４とを含み構成される。このような半導体構造４０は、例えば、光電変換層４１を含む第１のシリコン基板と、配線層４２及び各種のロジック回路（図示せず）を含む第２のシリコン基板とを一体的に接合することにより構成され得る。
　オンチップレンズ４４は、外部から光検出装置１に入射する光を、効率的に集光して光電変換層４１の各大画素１１１（すなわち、第１の光電変換部１１１ａ）、小画素１１２（すなわち、第２の光電変換部１１２ａ）に結像するための光学レンズである。オンチップレンズ４４は、典型的には、大画素１１１、小画素１１２ごとに配置される。
　カラーフィルタ４３は、オンチップレンズ４４により集光された光のうち、所定の波長の光を選択的に透過する光学フィルタである。本例では、赤色光、緑色光、青色光、及び近赤外光の波長をそれぞれ選択的に透過する４つのカラーフィルタ４３が用いられるが、これに限られない。各大画素１１１、小画素１１２には、いずれかの色（波長）に対応するカラーフィルタ４３が配置される。
　光電変換層４１は、第１の光電変換部１１１ａ、第２の光電変換部１１２ａ及び転送トランジスタ１１１ｂ等が形成された機能層である。光電変換層４１の第１の光電変換部１１１ａ及び第２の光電変換部１１２ａは、オンチップレンズ４４及びカラーフィルタ４３を介して入射した光の強さに応じた電荷量を生成し、これを電気信号に変換し、画素信号として出力する。なお、光電変換層４１の入射面に入射した光の一部（例えば近赤外光等）は、入射面（すなわち裏面）とは反対側の面（すなわち、おもて面）に通過し得る。
　光電変換層４１は、半導体製造プロセスによりシリコン基板に作製される。第１の光電変換部１１１ａ、第２の光電変換部１１２ａ及び転送トランジスタ１１１ｂは、配線層４２における所定の金属配線に電気的に接続される。また、光電変換層４１には、各大画素１１１、小画素１１２を分離する画素間分離部４５が形成され得る。画素間分離部４５は、例えばエッチング処理により形成されたトレンチ構造からなる。画素間分離部４５は、大画素１１１に入射した光が隣接する小画素１１２へ入り込むことを防止し、また小画素１１２に入射した光が隣接する大画素１１１へ入り込むことを防止する。さらに、光電変換層４１には、おもて面側にＧＮＤ（グラウンド）に接地するためのコンタクト４６が設けられる。
　配線層４２は、光電変換層４１における各大画素１１１、小画素１１２へ電力及び各種の駆動信号を伝達し、また、各大画素１１１、小画素１１２から読み出される画素信号を伝達するための金属配線パターンが形成された層である。配線層４２は、典型的には、複数の金属配線パターンの層が層間絶縁膜を挟み積層されて構成され得る。また、積層された金属配線パターンは、必要に応じて例えばビアにより電気的に接続される。配線層４２は、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属により形成される。一方、層間絶縁膜は、例えば、酸化シリコン等により形成される。さらに、配線層４２は、読み出し回路２０を含み、転送トランジスタ１１１ｂのゲート電極１１１ｂ１を含み得る。また、配線層４２は、電荷蓄積部２０４のポリシリコン容量２０４ａを含む。
　（光検出装置１の動作）　
　図５は、本開示の第１の実施形態に係る光検出装置１の読み出し回路２０の４ＡＤ駆動動作の一例を説明するためのタイミングチャートであり、具体的には、単位画素１１０からの画素信号の読み出し処理の一例を示すタイミングチャートである。同図では、単位画素１１０に対する駆動信号ＳＥＬ、ＲＳＴ、ＦＤＧ、ＴＧＬ、及びＦＣＧ、電源ＦＣＶＤＤのタイミングチャートが示されている。該処理は、例えば、画素アレイ部１１の単位画素行ごと、又は、複数の単位画素行ごとに、露光処理が行われてから所定の時間後に所定の走査順で行われる。
　次に、時刻Ｔ１において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１Ｌが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。なお、画素信号ＳＰ１Ｌは、読み出し開始直後の初期状態の電位レベルである。
　次に、時刻Ｔ２において、駆動信号ＦＤＧが低電位レベルになり、第１の切替トランジスタ２０１が非導通状態になる。これにより、第１のＦＤ部２１１と第２のＦＤ部２１２との電位の結合が解消される。そして、第１のＦＤ部２１１の電位に基づく画素信号ＳＰ１Ｈが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。これにより、単位画素１１０からの画素信号の読み出しは、一旦、停止される。
　次に、駆動信号ＴＧＬが高電位レベルになり、転送トランジスタ１１１ｂが導通状態になる。これにより、露光期間中に第１の光電変換部１１１ａで生成され蓄積された電荷が、転送トランジスタ１１１ｂを介して第１のＦＤ部２１１に転送される。
　続いて、駆動信号ＴＧＬが低電位レベルになり、転送トランジスタ１１１ｂが非導通状態になる。これにより、第１の光電変換部１１１ａから第１のＦＤ部２１１への電荷の転送が停止し、第１のＦＤ部２１１の電荷に基づく画素信号の読み出しの準備が整う。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　次に、時刻Ｔ３において、第１のＦＤ部２１１の電位に基づく画素信号ＳＰ１Ｈが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ１Ｈは、露光期間中に第１の光電変換部１１１ａで生成され、第１のＦＤ部２１１に蓄積された電荷に基づく、時刻Ｔ３で読み出されたＰ相の画素信号ＳＰ１Ｈに対するＤ相の画素信号である。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる一方、駆動信号ＦＤＧが高電位レベルになり、第１の切替トランジスタ２０１が導通状態になる。これにより、単位画素１１０からの画素信号の読み出しは、一旦、停止される一方、第１のＦＤ部２１１の電位と第２のＦＤ部２１２の電位とが結合する。
　次に、駆動信号ＴＧＬが高電位レベルになり、転送トランジスタ１１１ｂが導通状態になる。これにより、第１の光電変換部１１１ａから転送しきれなかった電荷が、転送トランジスタ１１１ｂを介して、第１のＦＤ部２１１と第２のＦＤ部２１２と結合した領域に転送される。
　続いて、駆動信号ＴＧＬが低電位レベルになり、転送トランジスタ１１１ｂが低電位レベルになる。これにより、第１の光電変換部１１１ａから第１のＦＤ部２１１と第２のＦＤ部２１２とが結合した領域への残存の電荷の転送が停止する。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　次に、時刻Ｔ４において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１Ｌが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ１Ｌは、時刻Ｔ１で出力されたＰ相の画素信号ＳＰ１Ｌに対するＤ相の画素信号である。
　続いて、時刻Ｔ５において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づくＤ相の画素信号ＳＰ１が、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。
　次に、駆動信号ＲＳＴが高電位レベルになり、リセットトランジスタ２０２が導通状態になる。これにより、第１のＦＤ部２１１と第２のＦＤ部２１２とが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、駆動信号ＲＳＴが低電位レベルになり、リセットトランジスタ２０２が非導通状態になる。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　続いて、時刻Ｔ６において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１が、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ１は、時刻Ｔ５で出力されたＤ相の画素信号ＳＰ１に対するＰ相の画素信号である。
　次に、駆動信号ＦＣＧが高電位レベルになり、第２の切替トランジスタ２０３が導通状態になる。これにより、第１のＦＤ部２１１の電位と、第２のＦＤ部２１２の電位と、電荷蓄積部２０４の電位とが結合する。
　続いて、時刻Ｔ７において、第１のＦＤ部２１１、第２のＦＤ部２１２、及び電荷蓄積部２０４の結合による電位に基づく画素信号ＳＰ２が、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ２は、第２の光電変換部１１２ａに蓄積された電荷を含む明るい光に対応したＤ相の画素信号である。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。
　次に、駆動信号ＲＳＴが高電位レベルになり、リセットトランジスタ２０２が導通状態になる。これにより、第１のＦＤ部２１１、第２のＦＤ部２１２、及び電荷蓄積部２０４が結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、駆動信号ＲＳＴが低電位レベルになり、リセットトランジスタ２０２が非導通状態になる。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　続いて、時刻Ｔ８において、第１のＦＤ部２１１、第２のＦＤ部２１２、及び電荷蓄積部２０４の結合による電位に基づく画素信号ＳＰ２が、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ２は、時刻Ｔ７で出力されたＤ相の画素信号ＳＰ２に対するＰ相の画素信号である。
　図６は、本開示の第１の実施形態に係る光検出装置１の読み出し回路２０のＥＣ（Extra Capacitor）を搭載しない場合の３ＡＤ駆動動作の一例を説明するためのタイミングチャートであり、具体的には、単位画素１１０からの画素信号の読み出し処理の一例を示すタイミングチャートである。
　時刻Ｔ１において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１Ｌが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。なお、画素信号ＳＰ１Ｌは、読み出し開始直後の初期状態の電位レベルである。
　次に、時刻Ｔ２において、駆動信号ＦＤＧが低電位レベルになり、第１の切替トランジスタ２０１が非導通状態になる。これにより、第１のＦＤ部２１１と第２のＦＤ部２１２との電位の結合が解消される。そして、第１のＦＤ部２１１の電位に基づく画素信号ＳＰ１Ｈが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。これにより、単位画素１１０からの画素信号の読み出しは、一旦、停止される。
　次に、駆動信号ＴＧＬが高電位レベルになり、転送トランジスタ１１１ｂが導通状態になる。これにより、露光期間中に第１の光電変換部１１１ａで生成され蓄積された電荷が、転送トランジスタ１１１ｂを介して第１のＦＤ部２１１に転送される。
　続いて、駆動信号ＴＧＬが低電位レベルになり、転送トランジスタ１１１ｂが非導通状態になる。これにより、第１の光電変換部１１１ａから第１のＦＤ部２１１への電荷の転送が停止し、第１のＦＤ部２１１の電荷に基づく画素信号の読み出しの準備が整う。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　次に、時刻Ｔ３において、第１のＦＤ部２１１の電位に基づく画素信号ＳＰ１Ｈが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ１Ｈは、露光期間中に第１の光電変換部１１１ａで生成され、第１のＦＤ部２１１に蓄積された電荷に基づく、時刻Ｔ２で読み出されたＰ相の画素信号ＳＰＨ１に対するＤ相の画素信号である。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる一方、駆動信号ＦＤＧが高電位レベルになり、第１の切替トランジスタ２０１が導通状態になる。これにより、単位画素１１０からの画素信号の読み出しは、一旦、停止される一方、第１のＦＤ部２１１の電位と第２のＦＤ部２１２の電位とが結合する。
　次に、駆動信号ＴＧＬが高電位レベルになり、転送トランジスタ１１１ｂが導通状態になる。これにより、第１の光電変換部１１１ａから転送しきれなかった電荷が、転送トランジスタ１１１ｂを介して、第１のＦＤ部２１１と第２のＦＤ部２１２と結合した領域に転送される。
　続いて、駆動信号ＴＧＬが低電位レベルになり、転送トランジスタ１１１ｂが低電位レベルになる。これにより、第１の光電変換部１１１ａから第１のＦＤ部２１１と第２のＦＤ部２１２とが結合した領域への残存の電荷の転送が停止する。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　次に、時刻Ｔ４において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１Ｌが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ１Ｌは、時刻Ｔ１で出力されたＰ相の画素信号ＳＰ１Ｌに対するＤ相の画素信号である。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。
　次に、駆動信号ＲＳＴが高電位レベルになり、リセットトランジスタ２０２が導通状態になる。これにより、第１のＦＤ部２１１と第２のＦＤ部２１２とが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、駆動信号ＲＳＴが低電位レベルになり、リセットトランジスタ２０２が非導通状態になる。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　次に、駆動信号ＦＣＧが高電位レベルになり、第２の切替トランジスタ２０３が導通状態になる。これにより、第１のＦＤ部２１１の電位と、第２のＦＤ部２１２の電位と、電荷蓄積部２０４の電位とが結合する。
　続いて、時刻Ｔ５において、第１のＦＤ部２１１、第２のＦＤ部２１２、及び電荷蓄積部２０４の結合による電位に基づく画素信号ＳＰ２が、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ２は、第２の光電変換部１１２ａに蓄積された電荷を含む明るい光に対応したＤ相の画素信号である。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。
　次に、駆動信号ＲＳＴが高電位レベルになり、リセットトランジスタ２０２が導通状態になる。これにより、第１のＦＤ部２１１、第２のＦＤ部２１２、及び電荷蓄積部２０４が結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、駆動信号ＲＳＴが低電位レベルになり、リセットトランジスタ２０２が非導通状態になる。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　続いて、時刻Ｔ６において、第１のＦＤ部２１１、第２のＦＤ部２１２、及び電荷蓄積部２０４の結合による電位に基づく画素信号ＳＰ２が、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ２は、時刻Ｔ７で出力されたＤ相の画素信号ＳＰ２に対するＰ相の画素信号である。
　図７は、本開示の第１の実施形態に係る光検出装置１の読み出し回路２０のＥＣを搭載した場合の３ＡＤ駆動動作の一例を説明するためのタイミングチャートであり、具体的には、単位画素１１０からの画素信号の読み出し処理の一例を示すタイミングチャートである。
　この例では、露光期間中、第１の切替トランジスタ２０１は、導通状態となる。これにより、露光期間中に、第１のＦＤ部２１１と第２のＦＤ部２１２とを結合した領域を蓄積ノードとして機能する。時刻Ｔ１において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１Ｌが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。なお、画素信号ＳＰ１Ｌは、読み出し開始直後の初期状態の電位レベルである。
　次に、駆動信号ＴＧＬが高電位レベルになり、転送トランジスタ１１１ｂが導通状態になる。これにより、第１の光電変換部１１１ａから転送しきれなかった電荷が、転送トランジスタ１１１ｂを介して、第１のＦＤ部２１１と第２のＦＤ部２１２と結合した領域に転送される。
　続いて、駆動信号ＴＧＬが低電位レベルになり、転送トランジスタ１１１ｂが低電位レベルになる。これにより、第１の光電変換部１１１ａから第１のＦＤ部２１１と第２のＦＤ部２１２とが結合した領域への残存の電荷の転送が停止する。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　次に、時刻Ｔ２において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１Ｈが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ１Ｈは、時刻Ｔ１で出力されたＰ相の画素信号ＳＰ１Ｌに対するＤ相の画素信号である。
　次に、時刻Ｔ３において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１Ｌが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。
　次に、駆動信号ＲＳＴが高電位レベルになり、リセットトランジスタ２０２が導通状態になる。これにより、第１のＦＤ部２１１と第２のＦＤ部２１２とが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、駆動信号ＲＳＴが低電位レベルになり、リセットトランジスタ２０２が非導通状態になる。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　続いて、時刻Ｔ４において、第１のＦＤ部２１１、第２のＦＤ部２１２の結合による電位に基づく画素信号ＳＰ１が、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。
　次に、駆動信号ＲＳＴが高電位レベルになり、リセットトランジスタ２０２が導通状態になる。これにより、第１のＦＤ部２１１と第２のＦＤ部２１２とが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、駆動信号ＲＳＴが低電位レベルになり、リセットトランジスタ２０２が非導通状態になる。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　次に、駆動信号ＦＣＧが高電位レベルになり、第２の切替トランジスタ２０３が導通状態になる。これにより、第１のＦＤ部２１１の電位と、第２のＦＤ部２１２の電位と、電荷蓄積部２０４の電位とが結合する。
　続いて、時刻Ｔ５において、第１のＦＤ部２１１、第２のＦＤ部２１２、及び電荷蓄積部２０４の結合による電位に基づく画素信号ＳＰ２が、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ２は、第２の光電変換部１１２ａに蓄積された電荷を含む明るい光に対応したＤ相の画素信号である。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。
　次に、駆動信号ＲＳＴが高電位レベルになり、リセットトランジスタ２０２が導通状態になる。これにより、第１のＦＤ部２１１、第２のＦＤ部２１２、及び電荷蓄積部２０４が結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、駆動信号ＲＳＴが低電位レベルになり、リセットトランジスタ２０２が非導通状態になる。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　続いて、時刻Ｔ６において、第１のＦＤ部２１１、第２のＦＤ部２１２、及び電荷蓄積部２０４の結合による電位に基づく画素信号ＳＰ２が、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ２は、時刻Ｔ７で出力されたＤ相の画素信号ＳＰ２に対するＰ相の画素信号である。
　＜第１の実施形態による作用効果＞　
　以上のように第１の実施形態によれば、平面視において、光電変換層４１に形成される第１のＦＤ部２１１と、第２のＦＤ部２１２とを繋いで１つの共通拡散領域３１２を活性領域３０１に形成することで、第１のＦＤ部２１１と、第２のＦＤ部２１２とを配線層４２を介して結合するレイアウトに対して、共通拡散領域３１２の面積を小さくすることができ、ＦＤ暗電流を低減することが可能である。また、レイアウト上で拡散領域の数を減らすことができるので、単位画素１１０のサイズ縮小に有利である。
　また、第１の実施形態によれば、共通拡散領域３１２に繋がる容量として、ポリシリコン容量２０４ａを用いることで、容量値のバイアス依存性を小さくできる。
　＜第１の実施形態の第１の変形例＞　
　図８は、本開示の第１の実施形態の第１の変形例に係る光検出装置１Ａの画素ユニットＰＵの構成例を示す回路図である。図８において、上記図２と同一部分には同一符号を付して詳細な説明を省略する。
　第１の変形例では、電荷蓄積部２０４は、ＭＩＭ（Metal Insulator Metal）容量２０４ｂからなる。
　図９は、本開示の第１の実施形態の第１の変形例に係る光検出装置１Ａの画素アレイ部１１における単位画素１１０Ａを構成する各素子の平面レイアウトの一例を説明するための図である。図９において、上記図３と同一部分には同一符号を付して詳細な説明を省略する。
　第１の変形例では、配線層４２の金属配線パターンを利用してＭＩＭ容量２０４ｂを形成するため、活性領域３０２は不要となる。
　また、図１０は、図９に示した単位画素１１０ＡのＡ－Ａ’断面における概略断面の半導体構造の一例を示す部分縦断面図である。図１０において、上記図４と同一部分には同一符号を付して詳細な説明を省略する。
　ＭＩＭ容量２０４ｂは、配線層４２の金属配線パターンと同一の材料により形成される。
　＜第１の実施形態の第１の変形例による作用効果＞　
　以上のように第１の実施形態の第１の変形例によれば、上記第１の実施形態と同様の作用効果が得られる。
　＜第１の実施形態の第２の変形例＞　
　図１１は、本開示の第１の実施形態の第２の変形例に係る光検出装置１Ｂの画素ユニットＰＵの構成例を示す回路図である。図１１において、上記図２と同一部分には同一符号を付して詳細な説明を省略する。
　第２の変形例では、電荷蓄積部２０４は、配線容量２０４ｃからなる。
　図１２は、本開示の第１の実施形態の第２の変形例に係る光検出装置１Ｂの画素アレイ部１１における単位画素１１０Ｂを構成する各素子の平面レイアウトの一例を説明するための図である。図１２において、上記図３と同一部分には同一符号を付して詳細な説明を省略する。
　第２の変形例では、配線層４２の金属配線パターンを利用して配線容量２０４ｃを形成するため、活性領域３０２は不要となる。
　また、図１３は、図１２に示した単位画素１１０ＢのＡ－Ａ’断面における概略断面の半導体構造の一例を示す部分縦断面図である。図１３において、上記図４と同一部分には同一符号を付して詳細な説明を省略する。
　配線容量２０４ｃは、配線層４２の金属配線パターンと同一の材料により形成される。
　＜第１の実施形態の第２の変形例による作用効果＞　
　以上のように第１の実施形態の第２の変形例によれば、上記第１の実施形態と同様の作用効果が得られる。
　＜第２の実施形態＞　
　図１４は、本開示の第２の実施形態に係る光検出装置１Ｃの画素ユニットＰＵの構成例を示す回路図である。図１４において、上記図２と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第２の実施形態では、第２の光電変換部１１２ａを含む小画素１１２を削除した点が上記第１の実施形態と異なる点である。
　図１５は、本開示の第２の実施形態に係る光検出装置１Ｃの画素アレイ部１１における単位画素１１０Ｃを構成する各素子の平面レイアウトの一例を説明するための図である。図１５において、上記図３と同一部分には同一符号を付して詳細な説明を省略する。
　単位画素１１０の略中央部には第１の光電変換部１１１ａが形成されている。本例では、第１の光電変換部１１１ａは、四角形状に形成されている。第１の光電変換部１１１ａの略中央部には、転送トランジスタ１１１ｂのゲート電極１１ｂ１が活性領域３０１上に形成される。
　活性領域３０１は、イオンインプラ領域であり、第１の光電変換部１１１ａの略中央部からＹ方向へ延伸されている。活性領域３０１には、第１の切替トランジスタ２０１のゲート電極２０１ａ、リセットトランジスタ２０２のゲート電極２０２ａ、第２の切替トランジスタ２０３のゲート電極２０３ａが形成される。このため、第１の切替トランジスタ２０１のゲート電極２０１ａ、リセットトランジスタ２０２のゲート電極２０２ａ、第２の切替トランジスタ２０３のゲート電極２０３ａそれぞれに駆動信号が与えられることにトランジスタより、第１の切替トランジスタ２０１、リセットトランジスタ２０２、及び第２の切替トランジスタ２０３は、活性領域３０１上で電気的に接続される。
　第１の切替トランジスタ２０１のゲート電極２０１ａ、リセットトランジスタ２０２のゲート電極２０２ａ、第２の切替トランジスタ２０３のゲート電極２０３ａのそれぞれの側壁には、サイドウォール３１１が形成される。サイドウォール３１１は、例えばシリコン窒化膜（ＳｉＮ）又はシリコン酸化膜（ＳｉＯ２）などの絶縁膜で構成される。
　本開示の第２の実施形態では、第１の切替トランジスタ２０１のゲート電極２０１ａと、リセットトランジスタ２０２のゲート電極２０２ａと、第２の切替トランジスタ２０３のゲート電極２０３ａとの間に、共通拡散領域３１２（図１５中では、ドットで図示）が形成されている。共通拡散領域３１２は、第１のＦＤ部２１１と第２のＦＤ部２１２とを１つに繋いだ拡散領域である。共通拡散領域３１２は、第１の切替トランジスタ２０１のゲート電極２０１ａ、リセットトランジスタ２０２のゲート電極２０２ａ、第２の切替トランジスタ２０３のゲート電極２０３ａそれぞれにサイドウォール３１１が形成された後の活性領域３０１に形成される。このため、共通拡散領域３１２の面積を最小にすることが可能となる。
　電荷蓄積部２０４の容量２０４ａは活性領域３０２に形成される。また、増幅トランジスタ２０５のゲート電極２０５ａ、及び選択トランジスタ２０６のゲート電極２０６ａは活性領域３０３に形成される。電荷蓄積部２０４の容量２０４ａは、第２の切替トランジスタ２０３のドレイン電極と後述する配線層を介して接続される。増幅トランジスタ２０５のゲート電極２０５ａは、転送トランジスタ１１１ｂのドレイン電極、第１の切替トランジスタ２０１のドレイン電極と後述する配線層を介して接続される。
　図１６は、図１５に示した単位画素１１０ＣのＡ－Ａ’断面における概略断面の半導体構造４０の一例を示す部分縦断面図である。図１６において、上記図４と同一部分には同一符号を付して詳細な説明を省略する。
　単位画素１１０の半導体構造４０は、概略的には、例えば、半導体層としての光電変換層４１と、配線層４２と、カラーフィルタ４３と、オンチップレンズ４４とを含み構成される。
　オンチップレンズ４４は、外部から光検出装置１に入射する光を、効率的に集光して光電変換層４１の各大画素１１１（すなわち、第１の光電変換部１１１ａ）に結像するための光学レンズである。オンチップレンズ４４は、典型的には、大画素１１１ごとに配置される。
　カラーフィルタ４３は、オンチップレンズ４４により集光された光のうち、所定の波長の光を選択的に透過する光学フィルタである。本例では、赤色光、緑色光、青色光、及び近赤外光の波長をそれぞれ選択的に透過する４つのカラーフィルタ４３が用いられるが、これに限られない。各大画素１１１には、いずれかの色（波長）に対応するカラーフィルタ４３が配置される。
　光電変換層４１は、第１の光電変換部１１１ａ及び転送トランジスタ１１１ｂ等が形成された機能層である。光電変換層４１の第１の光電変換部１１１ａは、オンチップレンズ４４及びカラーフィルタ４３を介して入射した光の強さに応じた電荷量を生成し、これを電気信号に変換し、画素信号として出力する。なお、光電変換層４１の入射面に入射した光の一部（例えば近赤外光等）は、入射面（すなわち裏面）とは反対側の面（すなわち、おもて面）に通過し得る。
　光電変換層４１は、半導体製造プロセスによりシリコン基板に作製される。第１の光電変換部１１１ａ及び転送トランジスタ１１１ｂは、配線層４２における所定の金属配線に電気的に接続される。また、光電変換層４１には、各大画素１１１を分離する画素間分離部４５が形成され得る。画素間分離部４５は、例えばエッチング処理により形成されたトレンチ構造からなる。画素間分離部４５は、大画素１１１に入射した光が隣接する大画素１１１へ入り込むことを防止する。さらに、光電変換層４１には、おもて面側にＧＮＤ（グラウンド）に接地するためのコンタクト４６が設けられる。
　配線層４２は、光電変換層４１における各大画素１１１へ電力及び各種の駆動信号を伝達し、また、各大画素１１１から読み出される画素信号を伝達するための金属配線パターンが形成された層である。配線層４２は、典型的には、複数の金属配線パターンの層が層間絶縁膜を挟み積層されて構成され得る。また、積層された金属配線パターンは、必要に応じて例えばビアにより電気的に接続される。配線層４２は、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属により形成される。一方、層間絶縁膜は、例えば、酸化シリコン等により形成される。さらに、配線層４２は、読み出し回路２０を含み、転送トランジスタ１１１ｂのゲート電極１１１ｂ１を含み得る。また、配線層４２は、電荷蓄積部２０４のポリシリコン容量２０４ａを含む。
　（光検出装置１Ｃの動作）　
　図１７は、本開示の第２の実施形態に係る光検出装置１Ｃの読み出し回路２０の４ＡＤ駆動動作の一例を説明するためのタイミングチャートであり、具体的には、単位画素１１０からの画素信号の読み出し処理の一例を示すタイミングチャートである。同図では、単位画素１１０に対する駆動信号ＳＥＬ、ＲＳＴ、ＦＤＧ、ＴＧＬ、及びＦＣＧ、電源ＦＣＶＤＤのタイミングチャートが示されている。該処理は、例えば、画素アレイ部１１の単位画素行ごと、又は、複数の単位画素行ごとに、露光処理が行われてから所定の時間後に所定の走査順で行われる。
　本実施形態では、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になるとともに、駆動信号ＦＤＧが高電位レベルになり、第１の切替トランジスタが導通状態になる。
　次に、時刻Ｔ１において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１Ｌが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。なお、画素信号ＳＰ１Ｌは、読み出し開始直後の初期状態の電位レベルである。
　次に、時刻Ｔ２において、駆動信号ＦＤＧが低電位レベルになり、第１の切替トランジスタ２０１が非導通状態になる。これにより、第１のＦＤ部２１１と第２のＦＤ部２１２との電位の結合が解消される。そして、第１のＦＤ部２１１の電位に基づく画素信号ＳＰ１Ｈが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。これにより、単位画素１１０Ｃからの画素信号の読み出しは、一旦、停止される。
　次に、駆動信号ＴＧＬが高電位レベルになり、転送トランジスタ１１１ｂが導通状態になる。これにより、露光期間中に第１の光電変換部１１１ａで生成され蓄積された電荷が、転送トランジスタ１１１ｂを介して第１のＦＤ部２１１に転送される。
　続いて、駆動信号ＴＧＬが低電位レベルになり、転送トランジスタ１１１ｂが非導通状態になる。これにより、第１の光電変換部１１１ａから第１のＦＤ部２１１への電荷の転送が停止し、第１のＦＤ部２１１の電荷に基づく画素信号の読み出しの準備が整う。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　次に、時刻Ｔ３において、第１のＦＤ部２１１の電位に基づく画素信号ＳＰ１Ｈが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ１Ｈは、露光期間中に第１の光電変換部１１１ａで生成され、第１のＦＤ部２１１に蓄積された電荷に基づく、時刻Ｔ２で読み出されたＰ相の画素信号ＳＰ１Ｈに対するＤ相の画素信号である。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる一方、駆動信号ＦＤＧが高電位レベルになり、第１の切替トランジスタ２０１が導通状態になる。これにより、単位画素１１０からの画素信号の読み出しは、一旦、停止される一方、第１のＦＤ部２１１の電位と第２のＦＤ部２１２の電位とが結合する。
　次に、駆動信号ＴＧＬが高電位レベルになり、転送トランジスタ１１１ｂが導通状態になる。これにより、第１の光電変換部１１１ａから転送しきれなかった電荷が、転送トランジスタ１１１ｂを介して、第１のＦＤ部２１１と第２のＦＤ部２１２と結合した領域に転送される。
　続いて、駆動信号ＴＧＬが低電位レベルになり、転送トランジスタ１１１ｂが低電位レベルになる。これにより、第１の光電変換部１１１ａから第１のＦＤ部２１１と第２のＦＤ部２１２とが結合した領域への残存の電荷の転送が停止する。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　次に、時刻Ｔ４において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１Ｌが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ１Ｌは、時刻Ｔ１で出力されたＰ相の画素信号ＳＰ１Ｌに対するＤ相の画素信号である。
　続いて、時刻Ｔ５において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１ＥＣが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ１ＥＣは、後述する時刻Ｔ８で出力されるＰ相の画素信号ＳＰ１ＥＣに対するＤ相の画素信号である。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。
　次に、駆動信号ＦＣＧが高電位レベルになり、第２の切替トランジスタ２０３が導通状態になる。これにより、第１のＦＤ部２１１の電位と、第２のＦＤ部２１２の電位と、電荷蓄積部２０４の電位とが結合する。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。続いて、時刻Ｔ６において、第１のＦＤ部２１１、第２のＦＤ部２１２、及び電荷蓄積部２０４の結合による電位に基づくＤ相の画素信号ＳＰ１ＦＣが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。
　次に、駆動信号ＲＳＴが高電位レベルになり、リセットトランジスタ２０２が導通状態になる。これにより、第１のＦＤ部２１１と第２のＦＤ部２１２とが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、駆動信号ＲＳＴが低電位レベルになり、リセットトランジスタ２０２が非導通状態になる。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　続いて、時刻Ｔ７において、第１のＦＤ部２１１、第２のＦＤ部２１２、及び電荷蓄積部２０４の結合による電位に基づく画素信号ＳＰ１ＦＣが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ１ＦＣは、時刻Ｔ６で出力されたＤ相の画素信号ＳＰ１ＦＣに対するＰ相の画素信号である。
　次に、駆動信号ＳＥＬが低電位レベルになり、選択トランジスタ２０６が非導通状態になる。
　次に、駆動信号ＦＣＧが低電位レベルになり、第２の切替トランジスタ２０３が非導通状態になる。これにより、第１のＦＤ部２１１および第２のＦＤ部２１２と電荷蓄積部２０４の電位の結合が解消される。
　次に、駆動信号ＳＥＬが高電位レベルになり、選択トランジスタ２０６が導通状態になる。
　続いて、時刻Ｔ８において、第１のＦＤ部２１１と第２のＦＤ部２１２との結合による電位に基づく画素信号ＳＰ１ＥＣが、増幅トランジスタ２０５及び選択トランジスタ２０６を介して、垂直信号線１９に出力される。この画素信号ＳＰ１ＥＣは、時刻Ｔ５で出力されたＤ相の画素信号ＳＰ１ＥＣに対するＰ相の画素信号である。
　＜第２の実施形態による作用効果＞　
　以上のように第２の実施形態によれば、上記第１の実施形態と同様に、光電変換層４１に形成される第１のＦＤ部２１１と、第２のＦＤ部２１２とを繋いで１つの共通拡散領域３１２を活性領域３０１に形成することで、第１のＦＤ部２１１と、第２のＦＤ部２１２とを配線層４２を介して結合するレイアウトに対して、共通拡散領域３１２の面積を小さくすることができ、ＦＤ暗電流を低減することが可能である。
　＜第２の実施形態の第１の変形例＞　
　図１８は、本開示の第２の実施形態の第１の変形例に係る光検出装置１Ｄの画素ユニットＰＵの構成例を示す回路図である。図１８において、上記図１４と同一部分には同一符号を付して詳細な説明を省略する。
　第１の変形例では、電荷蓄積部２０４は、ＭＩＭ（Metal Insulator Metal）容量２０４ｂからなる。
　図１９は、本開示の第２の実施形態の第１の変形例に係る光検出装置１Ｄの画素アレイ部１１における単位画素１１０Ｄを構成する各素子の平面レイアウトの一例を説明するための図である。図１９において、上記図１５と同一部分には同一符号を付して詳細な説明を省略する。
　第１の変形例では、配線層４２の金属配線パターンを利用してＭＩＭ容量２０４ｂを形成するため、活性領域３０２は不要となる。
　また、図２０は、図１９に示した単位画素１１０ＤのＡ－Ａ’断面における概略断面の半導体構造の一例を示す部分縦断面図である。図２０において、上記図１６と同一部分には同一符号を付して詳細な説明を省略する。
　ＭＩＭ容量２０４ｂは、配線層４２の金属配線パターンと同一の材料により形成される。
　＜第２の実施形態の第１の変形例による作用効果＞　
　以上のように第２の実施形態の第１の変形例によれば、上記第２の実施形態と同様の作用効果が得られる。
　＜第２の実施形態の第２の変形例＞　
　図２１は、本開示の第２の実施形態の第２の変形例に係る光検出装置１Ｂの画素ユニットＰＵの構成例を示す回路図である。図１１において、上記図１４と同一部分には同一符号を付して詳細な説明を省略する。
　第２の変形例では、電荷蓄積部２０４は、配線容量２０４ｃからなる。
　図２２は、本開示の第２の実施形態の第２の変形例に係る光検出装置１Ｅの画素アレイ部１１における単位画素１１０Ｅを構成する各素子の平面レイアウトの一例を説明するための図である。図２２において、上記図１５と同一部分には同一符号を付して詳細な説明を省略する。
　第２の変形例では、配線層４２の金属配線パターンを利用して配線容量２０４ｃを形成するため、活性領域３０２は不要となる。
　また、図２３は、図２２に示した単位画素１１０ＥのＡ－Ａ’断面における概略断面の半導体構造の一例を示す部分縦断面図である。図２３において、上記図１６と同一部分には同一符号を付して詳細な説明を省略する。
　配線容量２０４ｃは、配線層４２の金属配線パターンと同一の材料により形成される。
　＜第２の実施形態の第２の変形例による作用効果＞　
　以上のように第２の実施形態の第２の変形例によれば、上記第２の実施形態と同様の作用効果が得られる。
　＜第３の実施形態＞　
　図２４は、本開示の第３の実施形態に係る光検出装置１Ｆの単位画素１１０Ｆの半導体構造の一例を示す部分縦断面図である。
　単位画素１１０Ｆの半導体構造５０は、概略的には、例えば、半導体層としての光電変換層５１と、カラーフィルタ５２と、オンチップレンズ５３とを含み構成される。このような半導体構造５０は、例えば、光電変換層５１を含むシリコン基板により構成され得る。
　オンチップレンズ５３は、大画素１１１用のオンチップレンズ５３１と、小画素１１２用のオンチップレンズ５３２とにより構成され、外部から光検出装置１Ｆに入射する光を、効率的に集光して光電変換層５１の各大画素１１１（すなわち、第１の光電変換部１１１ａ）、小画素１１２（すなわち、第２の光電変換部１１２ａ）に結像するための光学レンズである。オンチップレンズ５３は、典型的には、大画素１１１、小画素１１２ごとに配置される。
　カラーフィルタ５２は、オンチップレンズ５３により集光された光のうち、所定の波長の光を選択的に透過する光学フィルタである。本例では、赤色光、緑色光、青色光、及び近赤外光の波長をそれぞれ選択的に透過する４つのカラーフィルタ４３が用いられるが、これに限られない。各大画素１１１、小画素１１２には、いずれかの色（波長）に対応するカラーフィルタ５２が配置される。さらに、カラーフィルタ５２には、オプティカルブラック領域５４が設けられる。
　光電変換層５１は、第１の光電変換部１１１ａ、第２の光電変換部１１２ａ及び転送トランジスタ１１１ｂ等が形成された機能層である。光電変換層５１の第１の光電変換部１１１ａ及び第２の光電変換部１１２ａは、オンチップレンズ５３及びカラーフィルタ５２を介して入射した光の強さに応じた電荷量を生成し、これを電気信号に変換し、画素信号として出力する。なお、光電変換層５１の入射面に入射した光の一部（例えば近赤外光等）は、入射面（すなわち裏面）とは反対側の面（すなわち、おもて面）に通過し得る。
　光電変換層５１は、半導体製造プロセスによりシリコン基板に作製される。第１の光電変換部１１１ａ、第２の光電変換部１１２ａ及び転送トランジスタは、配線層（図示せず）における所定の金属配線に電気的に接続される。また、光電変換層５１には、単位画素１１０Ｆを分離する画素間分離部５５が形成され得る。画素間分離部５５は、例えばエッチング処理により形成されたトレンチ構造からなる。
　＜第３の実施形態の比較例＞　
　図２５は、第３の実施形態の比較例として、オンチップレンズ９００の断面構造を示す部分縦断面図である。
　第３の実施形態の比較例では、大画素１１１の感度を上げるために、大画素１１１に厚いオンチップレンズ９０１を設けている。そして、小画素１１２に、オンチップレンズ９０１よりも薄いオンチップレンズ９０２を設けている。
　このため、比較例では、大画素１１１の分光、斜入射特性と、小画素の分光、斜入射特性との間に、差異が発生し、色付きの原因となる。特に、単位画素１１０Ｆの微細化が進むと特性差異がより大きくなる。
　さらに、大画素１１１のオンチップレンズ９０１が厚いとＰＫＧ構造起因の高角度入射の光に対して、大画素１１１から小画素１１２への光学混色が大きくなり、小画素１１２のフレア耐性が低下する。
　＜第３の実施形態による解決手段＞　
　そこで、本開示の第３の実施形態では、大画素１１１のオンチップレンズ５３１のレンズ厚を下げて、小画素１１２のオンチップレンズ５３２のアスペクト比以下のアスペクト比になるようなサイズにする。つまり、オンチップレンズ５３１の径方向（図２４中矢印ＸまたはＹで示す方向）と、径方向と直交する方向（図２４中矢印Ｚで示す方向）とのアスペクト比が、オンチップレンズ５３２のアスペクト比よりも小さくする。これにより、第２の光電変換部１１２ａの分光、斜入射特性が第１の光電変換部１１１ａの分光、斜入射特性に近づき、差異が小さくなる。また、斜入射光のオンチップレンズ５３１からの光学混色が低下し、第２の光電変換部１１２ａのフレア耐性が向上する。
　また、本開示の第３の実施形態では、小画素１１２用のオンチップレンズ５３２の直径が、オプティカルブラック領域５４の開口幅５４１よりも大きくしている。
　＜第３の実施形態の比較例におけるオンチップレンズの製造方法＞　
　図２６は、第３の実施形態の比較例におけるオンチップレンズ９００の製造方法の工程手順を示す断面図である。
　先ず、レンズ材９１０を塗布し（図２６（ａ））、レンズ材９１０に小画素１１２用のオンチップレンズ９０２をリソ形成し（図２６（ｂ））、小画素１１２用のオンチップレンズ９０２に対しＵＶ照射を行う（図２６（ｃ））。続いて、レンズ材９１０に大画素１１１用のオンチップレンズ９０１をリソ形成し（図２６（ｄ））、ドライ加工によりレンズ材９１０を削る（図２６（ｅ））。
　＜第３の実施形態におけるオンチップレンズの製造方法＞　
　図２７は、本開示の第３の実施形態におけるオンチップレンズ５３の製造方法の工程手順を示す断面図である。
　先ず、レンズ材５３３を塗布し（図２７（ａ））、ＫｒＦプロセスによりレンズ材５３３に大画素１１１用のオンチップレンズ５３１と小画素１１２用のオンチップレンズ５３２とを一括リソ形成し（図２７（ｂ））、ドライ加工によりレンズ材５３３を削る（図２７（ｃ））。これにより、大画素１１１用のオンチップレンズ５３１と小画素１１２用のオンチップレンズ５３２とがずれることがなくなる。
　＜第３の実施形態による作用効果＞　
　以上のように第３の実施形態によれば、大画素１１１用のオンチップレンズ５３１のレンズ厚を下げて、小画素１１２用のオンチップレンズ５３２のアスペクト比よりも小さくすることにより、小画素１１２の第２の光電変換部１１２ａの分光、斜入射特性が大画素１１１の第１の光電変換部１１１ａの分光、斜入射特性に近づき、差異が小さくなる。また、斜入射光の大画素１１１のオンチップレンズ５３１からの光学混色が低下し、第２の光電変換部１１２ａのフレア耐性が向上する。
　また、第３の実施形態によれば、小画素１１２用のオンチップレンズ５３２の直径を、オプティカルブラック領域５４の開口幅５４１よりも大きくすることにより、小画素１１２用のオンチップレンズ５３２において、光の回折限界で決まる集光スポットの径を小さくできる。
　＜第４の実施形態＞　
　図２８は、本開示の第４の実施形態に係る光検出装置１Ｇの単位画素１１０Ｇの半導体構造の一例を示す部分縦断面図である。図２８において、上記図２４と同一部分には同一符号を付して詳細な説明を省略する。
　単位画素１１０Ｇの半導体構造５０において、光電変換層５１には、各大画素１１１、小画素１１２を分離する画素間分離部６１が形成され得る。画素間分離部６１は、光電変換層５１を非貫通の掘り込み構造からなる。つまり、光電変換層５１の光入射面（裏面）から深さ方向（図２８中矢印Ｚで示す方向）の途中まで掘り込まれる。画素間分離部６１は、大画素１１１に入射した光が隣接する小画素１１２へ入り込むことを防止し、また小画素１１２に入射した光が隣接する大画素１１１へ入り込むことを防止する。
　＜第４の実施形態による作用効果＞　
　以上のように第４の実施形態によれば、上記第３の実施形態と同様の作用効果が得られるとともに、大画素１１１と小画素１１２との間に非貫通の画素間分離部６１を設けることにより、小画素１１２において、大画素１１１に入射した光が小画素１１２へ入り込むことを防止でき、第２の光電変換部１１２ａのフレア耐性が向上する。
　＜第５の実施形態＞　
　図２９は、本開示の第５の実施形態に係る光検出装置１Ｈの単位画素１１０Ｈの半導体構造の一例を示す部分縦断面図である。図２９において、上記図２４と同一部分には同一符号を付して詳細な説明を省略する。
　単位画素１１０Ｈの半導体構造５０において、光電変換層５１には、各大画素１１１、小画素１１２を分離する画素間分離部７１が形成され得る。画素間分離部７１は、光電変換層５１を貫通した掘り込み構造からなる。つまり、光電変換層５１の光入射面（裏面）からおもて面まで掘り込まれる。画素間分離部７１は、大画素１１１に入射した光が隣接する小画素１１２へ入り込むことを防止し、また小画素１１２に入射した光が隣接する大画素１１１へ入り込むことを防止する。
　＜第５の実施形態による作用効果＞　
　以上のように第５の実施形態によれば、上記第４の実施形態と同様の作用効果が得られる。
　＜第６の実施形態＞　
　図３０は、本開示の第６の実施形態に係る光検出装置１Ｉの単位画素１１０Ｉの半導体構造の一例を示す部分縦断面図である。図３０において、上記図２８と同一部分には同一符号を付して詳細な説明を省略する。
　単位画素１１０Ｉの半導体構造５０において、カラーフィルタ５２は、大画素１１１用のカラーフィルタ５２１と、小画素１１２用のカラーフィルタ５２２とを交互に配列して構成される。大画素１１１用のカラーフィルタ５２１と、小画素１１２用のカラーフィルタ５２２との間には、低屈折壁部８１が設けられる。低屈折壁部８１は、大画素１１１用のカラーフィルタ５２１、及び小画素１１２用のカラーフィルタ５２２よりも低い屈折率を有する。
　＜第６の実施形態による作用効果＞　
　以上のように第６の実施形態によれば、大画素１１１用のカラーフィルタ５２１と、小画素１１２用のカラーフィルタ５２２との間に設けられる低屈折壁部８１により、斜入射光の大画素１１１用のオンチップレンズ５３１からの光を屈折させずに反射させることができるので、小画素１１２の第２の光電変換部１１２ａのフレア耐性が向上する。
　＜第７の実施形態＞　
　図３１は、本開示の第７の実施形態に係る光検出装置１Ｊの単位画素１１０Ｊの半導体構造の一例を示す部分縦断面図である。図３１において、上記図２８と同一部分には同一符号を付して詳細な説明を省略する。
　単位画素１１０Ｊの半導体構造５０において、光電変換層５１の光入射面（裏面）に、モスアイ構造の反射防止部（ＲＩＧ）９１を形成する。反射防止部９１は、第１の光電変換部１１１ａ及び第２の光電変換部１１２ａに入射される光の反射を防止する。
　＜第７の実施形態による作用効果＞
　以上のように第７の実施形態によれば、モスアイ構造の反射防止部９１により、入射された光の反射を防止でき、これにより大画素１１１に入射した光が小画素１１２へ入り込むことを防止でき、小画素１１２の第２の光電変換部１１２ａのフレア耐性が向上する。
　＜その他の実施形態＞　
　上記のように、本技術は第１から第７の実施形態、第１の実施形態の第１の変形例及び第２の変形例、第２の実施形態の第１の変形例及び第２の変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第７の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第７の実施形態、第１の実施形態の第１の変形例及び第２の変形例、第２の実施形態の第１の変形例及び第２の変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
　＜電子機器への応用例＞　
　上述した光検出装置は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図３２は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
　図３２に示される撮像装置２２０１は、光学系２２０２、シャッタ装置２２０３、光検出装置としての固体撮像素子２２０４、制御回路２２０５、信号処理回路２２０６、モニタ２２０７、および２メモリ２２０８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系２２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２２０４に導き、固体撮像素子２２０４の受光面に結像させる。
　シャッタ装置２２０３は、光学系２２０２および固体撮像素子２２０４の間に配置され、制御回路２２０５の制御に従って、固体撮像素子２２０４への光照射期間および遮光期間を制御する。
　固体撮像素子２２０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子２２０４は、光学系２２０２およびシャッタ装置２２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２２０４に蓄積された信号電荷は、制御回路２２０５から供給される駆動信号（タイミング信号）に従って転送される。
　制御回路２２０５は、固体撮像素子２２０４の転送動作、および、シャッタ装置２２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２２０４およびシャッタ装置２２０３を駆動する。
　信号処理回路２２０６は、固体撮像素子２２０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２２０７に供給されて表示されたり、メモリ２２０８に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置２２０１においても、上述した固体撮像素子２２０４に代えて、光検出装置１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ，１Ｊを適用することが可能となる。
　＜移動体への応用例＞　
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３４は、撮像部１２０３１の設置位置の例を示す図である。
　図３４では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　なお、本開示は以下のような構成も取ることができる。　
（１）
　第１の感度に従って受光した光を光電変換する第１の光電変換部と、前記第１の感度よりも低い第２の感度に従って受光した光を光電変換する第２の光電変換部と、を有する単位画素が行列状に複数配置された半導体層と、
　前記半導体層の光入射面とは反対側の面に積層され、前記単位画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、
　前記半導体層は、
　平面視において、前記第１の光電変換部により光電変換された電荷を蓄積可能な第１の拡散領域と、前記第２の光電変換部により光電変換された電荷を蓄積可能な第２の拡散領域と、を繋いだ共通拡散領域を備え、
　前記読み出し回路は、前記共通拡散領域から前記電荷に基づく画素信号を出力する、光検出装置。
（２）
　前記読み出し回路は、画素トランジスタとして、
　前記共通拡散領域の電位を所定の電位にリセットするリセットトランジスタと、
　前記画素信号として、前記共通拡散領域に蓄積された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、
　前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、
　前記第１の光電変換部により生成された電荷を前記共通拡散領域に転送するための第１の切替トランジスタと、
　前記第２の光電変換部により生成された電荷を前記共通拡散領域に転送するための第２の切替トランジスタと、を備え、
　前記共通拡散領域は、平面視において、前記リセットトランジスタのソース領域と、前記第１の切替トランジスタのソース領域と、前記第２の切替トランジスタのソース領域との間に配置される、上記（１）に記載の光検出装置。
（３）
　前記共通拡散領域に繋がる容量は、ポリシリコン容量である、上記（１）に記載の光検出装置。
（４）
　前記共通拡散領域に繋がる容量は、ＭＩＭ（Metal Insulator Metal）容量である、上記（１）に記載の光検出装置。
（５）
　前記共通拡散領域に繋がる容量は、配線容量である、上記（１）に記載の光検出装置。（６）
　前記共通拡散領域は、露光期間中に蓄積ノードとして機能する、上記（１）に記載の光検出装置。
（７）
　前記共通拡散領域は、前記読み出し回路に含まれる画素トランジスタのゲート電極のサイドウォール形成後のイオンインプラ領域である、上記（１）に記載の光検出装置。
（８）
　複数の前記単位画素のそれぞれは、
　前記半導体層の光入射面側に設けられ、外部からの光を前記第１の光電変換部に集光する第１のオンチップレンズと、
　前記半導体層の光入射面側に設けられ、外部からの光を前記第２の光電変換部に集光する第２のオンチップレンズと、を備え、
　前記第１のオンチップレンズの径方向と前記径方向と直交する方向とのアスペクト比が、前記第２のオンチップレンズのアスペクト比よりも小さい、上記（１）に記載の光検出装置。
（９）
　前記第２のオンチップレンズの直径は、前記半導体層と前記第２のオンチップレンズとの間に設けられるオプティカルブラック領域の開口幅よりも大きい、上記（８）に記載の光検出装置。
（１０）
　前記単位画素は、前記第１の光電変換部を有する第１の画素と、前記第２の光電変換部を有する第２の画素と、を備え、
　前記第１の画素と前記第２の画素との間の分離構造として、前記半導体層を非貫通の掘り込み構造を備える、上記（８）に記載の光検出装置。
（１１）
　前記単位画素は、前記第１の光電変換部を有する第１の画素と、前記第２の光電変換部
を有する第２の画素と、を備え、
　前記第１の画素と前記第２の画素との間の分離構造として、前記半導体層を貫通の掘り込み構造を備える、上記（８）に記載の光検出装置。
（１２）
　前記半導体層の光入射面と、前記第１のオンチップレンズとの間に設けられる第１のカラーフィルタと、
　前記半導体層の光入射面と、前記第２のオンチップレンズとの間に設けられ、前記第１のカラーフィルタとは異なる光の波長に対応する第２のカラーフィルタと、を備え、
　前記第１のカラーフィルタと前記第２のカラーフィルタとの間に、前記第１のカラーフィルタ及び前記第２のカラーフィルタより低い屈折率を有する壁部を備える、上記（８）に記載の光検出装置。
（１３）
　さらに、前記半導体層の光入射面に、入射された光の反射を防止する、モスアイ構造の反射防止部を備える、上記（８）に記載の光検出装置。
（１４）
　受光した光を光電変換する光電変換部を有する画素が行列状に複数配置された半導体層と、
　前記半導体層の光入射面とは反対側の面に積層され、前記画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、
　前記半導体層は、
　前記光電変換部により光電変換された電荷を蓄積可能な拡散領域を備え、
　前記読み出し回路は、
　３つ以上の画素トランジスタを備え、３つ以上の画素トランジスタが同一のソース領域を共有し、
　前記拡散領域は、３つ以上の画素トランジスタで共有されるソース領域に配置される、光検出装置。
（１５）
　前記読み出し回路は、画素トランジスタとして、
　前記拡散領域の電位を所定の電位にリセットするリセットトランジスタと、
　前記画素信号として、前記拡散領域に蓄積された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、
　前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、
　前記光電変換部により生成された電荷を前記拡散領域に転送するための切替トランジスタと、を備え、
　前記拡散領域は、平面視において、前記リセットトランジスタのソース領域と、前記切替トランジスタのソース領域と、他の画素トランジスタのソース領域との間に配置される、上記（１４）に記載の光検出装置。
（１６）
　前記拡散領域に繋がる容量は、ポリシリコン容量である、上記（１４）に記載の光検出装置。
（１７）
　前記拡散領域に繋がる容量は、ＭＩＭ（Metal Insulator Metal）容量である、上記（１４）に記載の光検出装置。
（１８）
　前記拡散領域に繋がる容量は、配線容量である、上記（１４）に記載の光検出装置。
（１９）
　前記拡散領域は、露光期間中に蓄積ノードとして機能する、上記（１４）に記載の光検出装置。
（２０）
　前記拡散領域は、前記読み出し回路に含まれる画素トランジスタのゲート電極のサイドウォール形成後のイオンインプラ領域である、上記（１４）に記載の光検出装置。
（２１）
　第１の感度に従って受光した光を光電変換する第１の光電変換部と、前記第１の感度よりも低い第２の感度に従って受光した光を光電変換する第２の光電変換部と、を有する単位画素が行列状に複数配置された半導体層と、
　前記半導体層の光入射面とは反対側の面に積層され、前記単位画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、
　前記半導体層は、
　平面視において、前記第１の光電変換部により光電変換された電荷を蓄積可能な第１の拡散領域と、前記第２の光電変換部により光電変換された電荷を蓄積可能な第２の拡散領域と、を繋いだ共通拡散領域を備え、
　前記読み出し回路は、前記共通拡散領域から前記電荷に基づく画素信号を出力する、光検出装置を備えた、
電子機器。
（２２）
　受光した光を光電変換する光電変換部を有する画素が行列状に複数配置された半導体層と、
　前記半導体層の光入射面とは反対側の面に積層され、前記画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、
　前記半導体層は、
　前記光電変換部により光電変換された電荷を蓄積可能な拡散領域を備え、
　前記読み出し回路は、
　３つ以上の画素トランジスタを備え、３つ以上の画素トランジスタが同一のソース領域を共有し、
　前記拡散領域は、３つ以上の画素トランジスタで共有されるソース領域に配置される、光検出装置を備えた、
電子機器。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｈ，１Ｉ，１Ｊ　光検出装置
１１　画素アレイ部
１１ｂ１　ゲート電極
１２　垂直駆動部
１３　カラム処理部
１４　水平駆動部
１５　システム制御部
１６　信号処理部
１７　データ格納部
１８　画素駆動線
１９　垂直信号線
２０　読み出し回路
４０，５０　半導体構造
４１，５１　光電変換層
４２　配線層
４３，５２　カラーフィルタ
４４，５３　オンチップレンズ
４５　画素間分離部
４６　コンタクト
５４　オプティカルブラック領域
５５，６１，７１　画素間分離部
８１　低屈折壁部
９１　反射防止部
１１０，１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ，１１０Ｅ，１１０Ｆ，１１０Ｇ，１１０Ｈ，１１０Ｉ，１１０Ｊ　単位画素
１１１　大画素
１１１ａ　第１の光電変換部
１１１ｂ　転送トランジスタ
１１１ｂ１　ゲート電極
１１２　小画素
１１２ａ　第２の光電変換部
２０１　第１の切替トランジスタ
２０１ａ　ゲート電極
２０２　リセットトランジスタ
２０２ａ　ゲート電極
２０３　第２の切替トランジスタ
２０３ａ　ゲート電極
２０４　電荷蓄積部
２０４ａ　ポリシリコン容量
２０４ｂ　ＭＩＭ容量
２０４ｃ　配線容量
２０５　増幅トランジスタ
２０５ａ　ゲート電極
２０６　選択トランジスタ
２０６ａ　ゲート電極
２１１　第１のＦＤ部
２１２　第２のＦＤ部
３０１，３０２，３０３　活性領域
３１１　サイドウォール
３１２　共通拡散領域
５２１，５２２　カラーフィルタ
５３１，５３２，９００，９０１，９０２　オンチップレンズ
５３３　レンズ材
５４１　開口幅
９１０　レンズ材
２２０１　撮像装置
２２０２　光学系
２２０３　シャッタ装置
２２０４　固体撮像素子
２２０５　制御回路
２２０６　信号処理回路
２２０７　モニタ
２２０８　メモリ
１２０００　車両制御システム
１２００１　通信ネットワーク
１２０１０　駆動系制御ユニット
１２０２０　ボディ系制御ユニット
１２０３０　車外情報検出ユニット
１２０３１　撮像部
１２０４０　車内情報検出ユニット
１２０４１　運転者状態検出部
１２０５０　統合制御ユニット
１２０５１　マイクロコンピュータ
１２０５２　音声画像出力部
１２０６１　オーディオスピーカ
１２０６２　表示部
１２０６３　インストルメントパネル
１２１００　車両
１２１０１～１２１０５　撮像部
１２１１１～１２１１４　撮像範囲

Claims (22)

  1. 　第１の感度に従って受光した光を光電変換する第１の光電変換部と、前記第１の感度よりも低い第２の感度に従って受光した光を光電変換する第２の光電変換部と、を有する単位画素が行列状に複数配置された半導体層と、
    　前記半導体層の光入射面とは反対側の面に積層され、前記単位画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、
    　前記半導体層は、
    　平面視において、前記第１の光電変換部により光電変換された電荷を蓄積可能な第１の拡散領域と、前記第２の光電変換部により光電変換された電荷を蓄積可能な第２の拡散領域と、を繋いだ共通拡散領域を備え、
    　前記読み出し回路は、前記共通拡散領域から前記電荷に基づく画素信号を出力する、光検出装置。
  2. 　前記読み出し回路は、画素トランジスタとして、
    　前記共通拡散領域の電位を所定の電位にリセットするリセットトランジスタと、
    　前記画素信号として、前記共通拡散領域に蓄積された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、
    　前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、
    　前記第１の光電変換部により生成された電荷を前記共通拡散領域に転送するための第１の切替トランジスタと、
    　前記第２の光電変換部により生成された電荷を前記共通拡散領域に転送するための第２の切替トランジスタと、を備え、
    　前記共通拡散領域は、平面視において、前記リセットトランジスタのソース領域と、前記第１の切替トランジスタのソース領域と、前記第２の切替トランジスタのソース領域との間に配置される、請求項１に記載の光検出装置。
  3. 　前記共通拡散領域に繋がる容量は、ポリシリコン容量である、請求項１に記載の光検出装置。
  4. 　前記共通拡散領域に繋がる容量は、ＭＩＭ（Metal Insulator Metal）容量である、請求項１に記載の光検出装置。
  5. 　前記共通拡散領域に繋がる容量は、配線容量である、請求項１に記載の光検出装置。
  6. 　前記共通拡散領域は、露光期間中に蓄積ノードとして機能する、請求項１に記載の光検出装置。
  7. 　前記共通拡散領域は、前記読み出し回路に含まれる画素トランジスタのゲート電極のサイドウォール形成後のイオンインプラ領域である、請求項１に記載の光検出装置。
  8. 　複数の前記単位画素のそれぞれは、
    　前記半導体層の光入射面側に設けられ、外部からの光を前記第１の光電変換部に集光する第１のオンチップレンズと、
    　前記半導体層の光入射面側に設けられ、外部からの光を前記第２の光電変換部に集光する第２のオンチップレンズと、を備え、
    　前記第１のオンチップレンズの径方向と前記径方向と直交する方向とのアスペクト比が、前記第２のオンチップレンズのアスペクト比よりも小さい、請求項１に記載の光検出装置。
  9. 　前記第２のオンチップレンズの直径は、前記半導体層と前記第２のオンチップレンズとの間に設けられるオプティカルブラック領域の開口幅よりも大きい、請求項８に記載の光検出装置。
  10. 　前記単位画素は、前記第１の光電変換部を有する第１の画素と、前記第２の光電変換部を有する第２の画素と、を備え、
    　前記第１の画素と前記第２の画素との間の分離構造として、前記半導体層を非貫通の掘り込み構造を備える、請求項８に記載の光検出装置。
  11. 　前記単位画素は、前記第１の光電変換部を有する第１の画素と、前記第２の光電変換部を有する第２の画素と、を備え、
    　前記第１の画素と前記第２の画素との間の分離構造として、前記半導体層を貫通の掘り込み構造を備える、請求項８に記載の光検出装置。
  12. 　前記半導体層の光入射面と、前記第１のオンチップレンズとの間に設けられる第１のカラーフィルタと、
    　前記半導体層の光入射面と、前記第２のオンチップレンズとの間に設けられ、前記第１のカラーフィルタとは異なる光の波長に対応する第２のカラーフィルタと、を備え、
    　前記第１のカラーフィルタと前記第２のカラーフィルタとの間に、前記第１のカラーフィルタ及び前記第２のカラーフィルタより低い屈折率を有する壁部を備える、請求項８に記載の光検出装置。
  13. 　さらに、前記半導体層の光入射面に、入射された光の反射を防止する、モスアイ構造の反射防止部を備える、請求項８に記載の光検出装置。
  14. 　受光した光を光電変換する光電変換部を有する画素が行列状に複数配置された半導体層と、
    　前記半導体層の光入射面とは反対側の面に積層され、前記画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、
    　前記半導体層は、
    　前記光電変換部により光電変換された電荷を蓄積可能な拡散領域を備え、
    　前記読み出し回路は、
    　３つ以上の画素トランジスタを備え、３つ以上の画素トランジスタが同一のソース領域を共有し、
    　前記拡散領域は、３つ以上の画素トランジスタで共有されるソース領域に配置される、光検出装置。
  15. 　前記読み出し回路は、画素トランジスタとして、
    　前記拡散領域の電位を所定の電位にリセットするリセットトランジスタと、
    　前記画素信号として、前記拡散領域に蓄積された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、
    　前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、
    　前記光電変換部により生成された電荷を前記拡散領域に転送するための切替トランジスタと、を備え、
    　前記拡散領域は、平面視において、前記リセットトランジスタのソース領域と、前記切替トランジスタのソース領域と、他の画素トランジスタのソース領域との間に配置される、請求項１４に記載の光検出装置。
  16. 　前記拡散領域に繋がる容量は、ポリシリコン容量である、請求項１４に記載の光検出装置。
  17. 　前記拡散領域に繋がる容量は、ＭＩＭ（Metal Insulator Metal）容量である、請求項１４に記載の光検出装置。
  18. 　前記拡散領域に繋がる容量は、配線容量である、請求項１４に記載の光検出装置。
  19. 　前記拡散領域は、露光期間中に蓄積ノードとして機能する、請求項１４に記載の光検出装置。
  20. 　前記拡散領域は、前記読み出し回路に含まれる画素トランジスタのゲート電極のサイドウォール形成後のイオンインプラ領域である、請求項１４に記載の光検出装置。
  21. 　第１の感度に従って受光した光を光電変換する第１の光電変換部と、前記第１の感度よりも低い第２の感度に従って受光した光を光電変換する第２の光電変換部と、を有する単位画素が行列状に複数配置された半導体層と、
    　前記半導体層の光入射面とは反対側の面に積層され、前記単位画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、
    　前記半導体層は、
    　平面視において、前記第１の光電変換部により光電変換された電荷を蓄積可能な第１の拡散領域と、前記第２の光電変換部により光電変換された電荷を蓄積可能な第２の拡散領域と、を繋いだ共通拡散領域を備え、
    　前記読み出し回路は、前記共通拡散領域から前記電荷に基づく画素信号を出力する、光検出装置を備えた、
    電子機器。
  22. 　受光した光を光電変換する光電変換部を有する画素が行列状に複数配置された半導体層と、
    　前記半導体層の光入射面とは反対側の面に積層され、前記画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する配線層と、を備え、
    　前記半導体層は、
    　前記光電変換部により光電変換された電荷を蓄積可能な拡散領域を備え、
    　前記読み出し回路は、
    　３つ以上の画素トランジスタを備え、３つ以上の画素トランジスタが同一のソース領域を共有し、
    　前記拡散領域は、３つ以上の画素トランジスタで共有されるソース領域に配置される、光検出装置を備えた、
    電子機器。
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