WO2017169754A1 - 固体撮像装置、及び電子機器 - Google Patents

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英男 城戸
多田　正裕
隆寛 豊島
舘下　八州志
晃 岩田
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Definitions

  • the present technology relates to a solid-state imaging device and an electronic device, and more particularly to a solid-state imaging device and an electronic device that can further expand a dynamic range in a pixel having a high sensitivity pixel and a low sensitivity pixel.
  • Solid-state imaging devices such as CMOS (Complementary Metal Oxide Semiconductor) image sensors are used in electronic devices such as imaging devices such as digital still cameras and video cameras, and portable terminal devices having an imaging function.
  • CMOS Complementary Metal Oxide Semiconductor
  • the sensitivity is high so that an imaging signal can be acquired even at low illumination.
  • the dynamic range becomes large, it is desirable that the photodiode is less likely to be saturated.
  • the high sensitivity and the difficulty of saturating the photodiode are in a trade-off relationship, and it is difficult to expand the dynamic range while maintaining the sensitivity.
  • CMOS image sensor that includes both high-sensitivity pixels and low-sensitivity pixels, and that maintains high sensitivity with high-sensitivity pixels and expands the dynamic range with low-sensitivity pixels has been proposed (see, for example, Patent Document 1). ).
  • the present technology has been made in view of such a situation, and enables a dynamic range to be further expanded in a pixel having a high sensitivity pixel and a low sensitivity pixel.
  • the solid-state imaging device includes a pixel array unit in which a plurality of pixels are two-dimensionally arranged, and the pixels include a first photoelectric conversion unit and the first photoelectric conversion unit.
  • a second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit.
  • the second photoelectric conversion unit has a size in the optical axis direction where light is incident larger than a size in the optical axis direction of the first photoelectric conversion unit. This is a solid-state imaging device having a small size.
  • the solid-state imaging device includes a pixel array unit in which a plurality of pixels are two-dimensionally arranged, and the pixels include a first photoelectric conversion unit and the first photoelectric conversion unit.
  • a second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit.
  • the second photoelectric conversion unit has a size in the optical axis direction where light is incident larger than a size in the optical axis direction of the first photoelectric conversion unit.
  • a solid-state imaging device includes a pixel array unit in which a plurality of pixels are two-dimensionally arranged, and the pixels include a first photoelectric conversion unit and the first photoelectric conversion unit.
  • a second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit, and a pixel internal capacitor that accumulates charges overflowed by the second photoelectric conversion unit, and the second photoelectric conversion unit has an optical axis on which light is incident.
  • the size in the direction is smaller than the size in the optical axis direction of the first photoelectric conversion unit, and the second photoelectric conversion unit and the pixel internal capacitance are the light incident side of the second photoelectric conversion unit.
  • a solid-state imaging device in which the region of the first photoelectric conversion unit is expanded to a region that can be secured by forming a stacked structure of the second photoelectric conversion unit and the pixel capacitance. is there.
  • a solid-state imaging device includes a pixel array unit in which a plurality of pixels are two-dimensionally arranged, and the pixels include a first photoelectric conversion unit and the first photoelectric conversion unit. And a second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit, and a fine uneven structure is formed on the light incident side of the first photoelectric conversion unit.
  • a solid-state imaging device includes a pixel array unit in which a plurality of pixels are two-dimensionally arranged, and the pixels include a first photoelectric conversion unit and the first photoelectric conversion unit.
  • a second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit.
  • the second photoelectric conversion unit is a solid-state imaging device formed so as to surround the first photoelectric conversion unit.
  • An electronic apparatus includes a pixel array unit in which a plurality of pixels are two-dimensionally arranged, and the pixels include a first photoelectric conversion unit and the first photoelectric conversion unit.
  • a second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit.
  • the second photoelectric conversion unit has a size in the optical axis direction where light is incident larger than a size in the optical axis direction of the first photoelectric conversion unit. It is an electronic device including a solid-state imaging device having a small size.
  • the dynamic range can be further expanded in the pixel having the high sensitivity pixel and the low sensitivity pixel.
  • FIG. 1 is a diagram illustrating an embodiment of a solid-state imaging device to which the present technology is applied.
  • the CMOS image sensor 10 in FIG. 1 is a solid-state imaging device using CMOS (Complementary Metal Metal Oxide Semiconductor).
  • CMOS Complementary Metal Metal Oxide Semiconductor
  • the CMOS image sensor 10 takes in incident light (image light) from a subject via an optical lens system (not shown), and converts the amount of incident light imaged on the imaging surface into an electrical signal in units of pixels. Output as a pixel signal.
  • a CMOS image sensor 10 includes a pixel array unit 11, a vertical drive circuit 12, a column signal processing circuit 13, a horizontal drive circuit 14, an output circuit 15, a control circuit 16, and an input / output terminal 17. .
  • a plurality of pixels 100 are two-dimensionally arranged in the pixel array unit 11.
  • the pixel 100 includes a photodiode as a photoelectric conversion element and a plurality of pixel transistors.
  • the vertical drive circuit 12 includes, for example, a shift register, selects a predetermined pixel drive line 21, supplies a pulse for driving the pixel 100 to the selected pixel drive line 21, and sets the pixels 100 in units of rows. To drive. That is, the vertical driving circuit 12 sequentially selects and scans each pixel 100 of the pixel array unit 11 in the vertical direction in units of rows, and outputs a pixel signal based on a signal charge generated according to the amount of received light in the photodiode of each pixel 100. , And supplied to the column signal processing circuit 13 through the vertical signal line 22.
  • the column signal processing circuit 13 is arranged for each column of the pixels 100, and performs signal processing such as noise removal on the signal output from the pixels 100 for one row for each pixel column.
  • the column signal processing circuit 13 performs signal processing such as CDS (Correlated Double Sampling) and A / D (Analog / Digital) conversion for removing fixed pattern noise unique to a pixel.
  • the horizontal drive circuit 14 is constituted by, for example, a shift register, and sequentially outputs horizontal scanning pulses to sequentially select each of the column signal processing circuits 13, and outputs a pixel signal from each of the column signal processing circuits 13 to the horizontal signal line. 23 to output.
  • the output circuit 15 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 13 through the horizontal signal line 23 and outputs the signals.
  • the output circuit 15 may perform only buffering, for example, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the control circuit 16 controls the operation of each part of the CMOS image sensor 10.
  • the control circuit 16 receives an input clock signal and data for instructing an operation mode and outputs data such as internal information of the CMOS image sensor 10. That is, the control circuit 16 uses the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal as a reference for the operation of the vertical drive circuit 12, the column signal processing circuit 13, the horizontal drive circuit 14, and the like. And generate control signals.
  • the control circuit 16 outputs the generated clock signal and control signal to the vertical drive circuit 12, the column signal processing circuit 13, the horizontal drive circuit 14, and the like.
  • the input / output terminal 17 exchanges signals with the outside.
  • the CMOS image sensor 10 of FIG. 1 configured as described above is a CMOS image sensor called a column AD system in which column signal processing circuits 13 that perform CDS processing and A / D conversion processing are arranged for each pixel column.
  • the CMOS image sensor 10 of FIG. 1 can be a back-illuminated CMOS image sensor.
  • FIG. 2 is a diagram illustrating a circuit configuration example of the pixel 100 of FIG.
  • the pixel 100 includes a high-sensitivity photodiode 121-1, a low-sensitivity photodiode 121-1, a first transfer transistor 122-1, a second transfer transistor 122-2, a third transfer transistor 122-3, and a fourth transfer transistor 122-. 4, a charge storage unit 123, an FD (Floating Diffusion) unit 126, a reset transistor 127, an amplification transistor 128, and a selection transistor 129.
  • FD Floating Diffusion
  • a plurality of drive lines are wired to the pixels 100 as pixel drive lines 21 (FIG. 1), for example, for each pixel row.
  • Various drive signals TGL, TGS, FCG, FDG, RST, and SEL are supplied through a plurality of drive lines from the vertical drive circuit 12 (FIG. 1). These drive signals are pulses in which each transistor of the pixel 100 is an NMOS transistor, so that a high level (for example, power supply VDD) state is active and a low level (for example, negative potential) is inactive. Signal.
  • the high-sensitivity photodiode 121-1 is, for example, a photoelectric conversion unit including a PN junction photodiode (PD).
  • the high-sensitivity photodiode 121-1 generates and accumulates charges according to the received light quantity.
  • the low sensitivity photodiode 121-2 is, for example, a photoelectric conversion unit made of a PN junction photodiode (PD).
  • the low-sensitivity photodiode 121-2 generates and accumulates charges corresponding to the received light quantity.
  • the high-sensitivity photodiode 121-1 when comparing the high-sensitivity photodiode 121-1 and the low-sensitivity photodiode 121-2, the high-sensitivity photodiode 121-1 has a unit illuminance per unit time than the low-sensitivity photodiode 121-2. The total amount of charges (signal charges) generated per hit increases. Therefore, the high sensitivity photodiode 121-1 has higher sensitivity, and the low sensitivity photodiode 121-2 has lower sensitivity.
  • the first transfer transistor 122-1 is connected between the high sensitivity photodiode 121-1 and the FD unit 126.
  • a drive signal TGL is applied to the gate electrode of the first transfer transistor 122-1.
  • this drive signal TGL becomes active, the transfer gate of the first transfer transistor 122-1 becomes conductive, and the charge accumulated in the high sensitivity photodiode 121-1 passes through the first transfer transistor 122-1. Transferred to the FD unit 126.
  • the second transfer transistor 122-2 is connected between the FD unit 124 and the FD unit 125.
  • the drive signal FCG is applied to the gate electrode of the second transfer transistor 122-2.
  • the transfer gate of the second transfer transistor 122-2 becomes conductive, and the potentials of the FD portion 124 and the FD portion 125 are coupled.
  • the third transfer transistor 122-3 is connected between the low sensitivity photodiode 121-2 and the FD unit 124.
  • the drive signal TGS is applied to the gate electrode of the third transfer transistor 122-3.
  • the transfer gate of the third transfer transistor 122-3 becomes conductive, and the charge accumulated in the low sensitivity photodiode 121-2 passes through the third transfer transistor 122-3. Then, it is transferred to a region where the potentials of the charge storage unit 123 or the FD unit 124 and the FD unit 125 are combined.
  • the fourth transfer transistor 122-4 is connected between the FD unit 125 and the FD unit 126 between the second transfer transistor 122-2, the fourth transfer transistor 122-4, and the reset transistor 127.
  • the drive signal FDG is applied to the gate electrode of the fourth transfer transistor 122-4.
  • the transfer gate of the fourth transfer transistor 122-4 becomes conductive, and the FD portion 125 between the second transfer transistor 122-2, the reset transistor 127, and the fourth transfer transistor 122-4.
  • the potential of the FD portion 126 are combined.
  • the charge storage unit 123 includes a capacitor and is connected to the FD unit 124 between the second transfer transistor 122-2 and the third transfer transistor 122-3.
  • the counter electrode of the charge storage unit 123 is connected between the power supply VDD that supplies the power supply VDD.
  • the charge storage unit 123 stores the charge transferred or overflowed from the low sensitivity photodiode 121-2.
  • the charge storage unit 123 corresponds to a pixel internal capacity (FC: Floating Capacitor) (for example, the internal capacity 123 in FIG. 10) described later.
  • the FD unit 126 is FD (Floating Diffusion), and converts the charge into a voltage signal and outputs it.
  • the FD unit 126 corresponds to “FD1” in a plan view (for example, a plan view of A in FIG. 6) described later.
  • the FD unit 125 corresponds to “FD2” in a plan view described later, and the FD unit 124 corresponds to “FD3” in a plan view described later.
  • the reset transistor 127 is connected between the power supply VDD and the FD unit 125.
  • a drive signal RST and a drive signal FDG are applied to the gate electrode of the reset transistor 127.
  • this drive signal RST becomes active, the reset gate of the reset transistor 127 becomes conductive, and the potential of the FD portion 126 is reset to the level of the power supply VDD.
  • the amplification transistor 128 has a gate electrode connected to the FD unit 126, a drain electrode connected to the power supply VDD, and a read circuit that reads a voltage signal held in the FD unit 126, that is, an input unit of a so-called source follower circuit.
  • the amplifying transistor 128 has a source electrode connected to the vertical signal line 22 (FIG. 1) via the selection transistor 129, whereby a constant current source 130 and a source follower connected to one end of the vertical signal line 22 are connected. Configure the circuit.
  • the selection transistor 129 is connected between the source electrode of the amplification transistor 128 and the vertical signal line 22.
  • a drive signal SEL is applied to the gate electrode of the selection transistor 129.
  • the selection transistor 129 becomes conductive and the pixel 100 becomes selected.
  • the pixel signal output from the amplification transistor 128 is output to the vertical signal line 22 (FIG. 1) via the selection transistor 129.
  • the pixel 100 is configured as described above.
  • the high-sensitivity imaging unit including the transfer transistor that transfers the charge generated at ⁇ 1 is also referred to as “high-sensitivity pixel (high-sensitivity pixel unit)”.
  • the low-sensitivity photodiode 121-2 included in the pixel 100 of FIG. 2 an on-chip lens for making light incident on the low-sensitivity photodiode 121-2, and the charge generated by the low-sensitivity photodiode 121-2.
  • the low-sensitivity image pickup unit including the transfer transistor that transfers the signal is also referred to as “low-sensitivity pixel (low-sensitivity pixel unit)”.
  • the charge storage unit 123 is provided so that the charge overflowed by the low-sensitivity photodiode 121-2 can be stored, but a configuration in which the charge storage unit 123 is not provided is employed. You can also Therefore, in the embodiment described later, there are both a structure in which the charge storage unit 123 is provided and a structure in which the charge storage unit 123 is not provided for the low sensitivity photodiode 121-2. .
  • the CMOS image sensor 10 can expand the dynamic range by using the different sensitivity between the high-sensitivity pixel having the high-sensitivity photodiode 121-1 and the low-sensitivity pixel having the low-sensitivity photodiode 121-2.
  • a plurality of configurations can be adopted. Therefore, hereinafter, first to sixth embodiments corresponding to the configuration of a plurality of pixels 100 arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 will be described.
  • the pixel of the first embodiment is described as a pixel 900, and is distinguished from the pixels of other embodiments.
  • the pixels of the second to sixth embodiments are described as a pixel 100, a pixel 200, a pixel 300, a pixel 400, and a pixel 500, respectively.
  • These pixels are also referred to as the CMOS image sensor 10 ( The two-dimensional arrangement in the pixel array section 11 of FIG.
  • the pixel 900 is provided as the pixel 100 arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1).
  • FIG. 3 is a plan view showing the structure of the pixel 900 according to the first embodiment.
  • FIG. 3 shows a plan view when one of the pixels 900 arranged two-dimensionally in the pixel array section 11 of the back-illuminated CMOS image sensor 10 (FIG. 1) is viewed from the wiring side.
  • the pixel 900 illustrated in FIG. 3 has a configuration similar to that of the pixel 100 illustrated in FIG.
  • the pixel 900 includes a high sensitivity photodiode 921-1 and a low sensitivity photodiode 921-2.
  • the first transfer transistor 922-1 to the selection transistor 929 correspond to the first transfer transistor 122-1 to the selection transistor 129 of the pixel 100 in FIG.
  • a pixel internal capacitance (FC: Floating Capacitor) 923 corresponds to the charge accumulation unit 123 of the pixel 100 in FIG.
  • a MOS capacitor can be used as an example of the in-pixel capacitor 923.
  • FIG. 4 a high-sensitivity photodiode (PD) 921-1 and a low-sensitivity photodiode (PD) 921-2 are formed in a semiconductor substrate 912.
  • the high-sensitivity photodiode 921-1 generates and accumulates charges corresponding to the amount of light incident through the on-chip lens 911-1.
  • the charge accumulated in the high sensitivity photodiode 921-1 is read out by the pixel circuit. That is, the on-chip lens 911-1, the high-sensitivity photodiode 921-1, and the pixel circuit constitute a high-sensitivity pixel 901-1.
  • the low-sensitivity photodiode 921-2 generates and accumulates charges corresponding to the amount of light incident through the on-chip lens 911-2.
  • the charge accumulated in the low sensitivity photodiode 921-2 is read out by the pixel circuit. That is, the low-sensitivity pixel 901-2 is configured by the on-chip lens 911-2, the low-sensitivity photodiode 921-2, and the pixel circuit.
  • the silicon (Si) depth direction of the semiconductor substrate 912 of the high-sensitivity photodiode 921-1 and the low-sensitivity photodiode 921-2 is equivalent, the size in the plane direction (area of the light receiving surface) is different.
  • the planar size (light receiving surface area) of the low sensitivity photodiode 921-2 is smaller than the planar size (light receiving surface area) of the high sensitivity photodiode 921-1.
  • the amount of charge generated as a result of photoelectric conversion is approximately proportional to the size (thickness) in the depth direction of the photodiode.
  • the amount of charge generated as a result of photoelectric conversion in the photodiode is approximately proportional to the area of the light receiving surface of the photodiode.
  • the high-sensitivity photodiode 921-1 and the low-sensitivity photodiode 921-2 have the same size (thickness) in the depth direction of the photodiode. Therefore, the amount of charge (signal charge) generated per unit area of the photodiode under the unit time and unit illuminance is equal between the high sensitivity photodiode 921-1 and the low sensitivity photodiode 921-2. .
  • the size of the photodiode in the planar direction is smaller in the low sensitivity photodiode 921-2 than in the high sensitivity photodiode 921-1.
  • the total amount of charge (signal charge) generated in the photodiode is smaller in the low-sensitivity photodiode 921-2 than in the high-sensitivity photodiode 921-1. More specifically, it decreases in proportion to the area of the light receiving surface of the photodiode.
  • the high sensitivity photodiode 921-1 and the low sensitivity photodiode 921-2 have different sensitivities, and the sensitivity of the low sensitivity photodiode 921-2 is lower than that of the high sensitivity photodiode 921-1.
  • the saturation charge amount (Qs) of the photodiode is approximately proportional to the size of the photodiode in the planar direction (the area of the light receiving surface). Since both the amount of charge generated as a result of photoelectric conversion in the photodiode and the saturation charge amount (Qs) of the photodiode are approximately proportional to the area of the light receiving surface of the photodiode, the high sensitivity photodiode 921-1 and the low sensitivity If both the photodiodes 921-2 are irradiated with light having the same illuminance and the illuminance is increased, the high sensitivity photodiode 921-1 and the low sensitivity photodiode 921-2 are saturated at the same illuminance. . That is, at the same illuminance, the amount of charge generated in each photodiode has reached the saturation charge amount (Qs) of each photodiode.
  • the low-sensitivity photodiode 921-2 causes the charge generated as a result of photoelectric conversion to exceed the saturation charge amount (Qs) of the low-sensitivity photodiode 921-2.
  • the charge generated according to the illuminance can be overflowed and accumulated in the pixel capacitor 923 and output as a signal charge.
  • the high sensitivity photodiode 921-1 generates a high sensitivity photodiode.
  • Overflow to the P-well layer which is a P-type impurity region around 921-1. As described above, the charge overflowed to the P well layer is absorbed by the drain region of the NMOS transistor included in the pixel 900 having the same structure as the pixel 100 shown in FIG. 2, and is not used as the signal charge.
  • a low-sensitivity pixel portion (low-sensitivity pixel 901-2) including a pixel internal capacitance 923 and a low-sensitivity photodiode 921-2, and a high-sensitivity pixel portion (high-sensitivity pixel) including a high-sensitivity photodiode 921-1.
  • 901-1) represents input / output characteristics.
  • the horizontal axis represents the illuminance of light applied to each photodiode, and the vertical axis represents the amount of charge output from each photodiode.
  • the dotted line in the figure represents the input / output characteristics of the high-sensitivity pixel portion (high-sensitivity pixel 901-1), and the alternate long and short dash line in the figure represents the input-output characteristics of the low-sensitivity pixel portion (low-sensitivity pixel 901-2). Represents.
  • the low-sensitivity pixel unit In the high-sensitivity pixel portion, at a lower illuminance than the low-sensitivity pixel portion, the charge generated as a result of photoelectric conversion reaches the saturation charge amount (Qs), and the output is saturated.
  • the low-sensitivity pixel unit outputs a signal charge corresponding to the illuminance even in the illuminance where the output of the high-sensitivity pixel unit is saturated. That is, in the input / output characteristics shown in FIG. 5, the low sensitivity pixel unit has a wider input range (illuminance range in which an output corresponding to the illuminance can be obtained) than the high sensitivity pixel unit, and the output range ( The range of the output charge amount) is widened. In other words, it can be said that the low sensitivity pixel unit has a wider dynamic range than the high sensitivity pixel unit.
  • the CMOS image sensor 10 including the pixel 900 includes an amplifier that multiplies the output of the low-sensitivity pixel unit.
  • the column signal processing circuit 13 shown in FIG. 1 includes this amplifier. The operation of this amplifier will be described below with reference to FIG.
  • the high-sensitivity pixel portion has higher sensitivity than the low-sensitivity pixel in the illuminance region where the output is not saturated. For this reason, in FIG. 5 (inside the dotted line of “sensitivity ratio”), in the illuminance region where the output (dotted line) of the high-sensitivity pixel unit is not saturated, the inclination is the output of the low-sensitivity pixel unit (dashed line) It is larger than the slope. In other words, in this illuminance region, the output of the high-sensitivity pixel unit is larger than the output of the low-sensitivity pixel unit, and of course, the S / N ratio (SignalSignNoise ratio, hereinafter referred to as S / N) is also large. Get higher.
  • FIG. 5 (outside the dotted line of “sensitivity ratio”), in the region where the output of the high-sensitivity pixel portion is saturated, an output corresponding to the illuminance is obtained from the low-sensitivity pixel portion. It becomes smaller than the slope of the output before the pixel portion is saturated. Therefore, in the CMOS image sensor 10 (FIG. 1) including the pixels 900, the amplifier (for example, the amplifier included in the column signal processing circuit 13 in FIG. 1) described above is used for the output obtained from the low sensitivity pixel unit. Try to multiply the gain.
  • the amplifier for example, the amplifier included in the column signal processing circuit 13 in FIG.
  • the slope of the output of the high-sensitivity pixel unit before saturation is the same as the slope of the output after gain increase, which is obtained by multiplying the output of the low-sensitivity pixel unit before saturation by a gain.
  • a gain is applied to the output of the low-sensitivity pixel unit.
  • the solid line in FIG. 5 represents the output of the low-sensitivity pixel unit after this gain increase (arrows A1 and A2 in the figure).
  • the input irradiates the photodiode from the illuminance range where the high sensitivity pixel unit outputs the electric charge according to the illuminance to the illuminance range where the low sensitivity pixel unit outputs the electric charge according to the illuminance.
  • a linear output (amount of charge output from the photodiode) can be obtained with respect to (illuminance of light).
  • the output before saturation of the high-sensitivity pixel portion indicated by the dotted line in FIG. 5 has an S / N ratio higher than the output before saturation of the low-sensitivity pixel portion indicated by the one-dot chain line in FIG. Get higher.
  • the output of the low sensitivity pixel unit has a lower S / N ratio than the output of the high sensitivity pixel unit.
  • the CMOS image sensor 10 (FIG. 1) including the pixels 900 has data based on the output of the high-sensitivity pixel unit in the illuminance range in which the high-sensitivity pixel unit in FIG. 5 outputs charges according to the illuminance.
  • data based on the output of the low-sensitivity pixel unit after gain increase can be output as pixel data of the imaging result.
  • the CMOS image sensor 10 (FIG. 1) including the pixels 900 has a wider dynamic range in the direction of higher illuminance than that of the prior art, and can obtain characteristics with good S / N in the low illuminance region. it can.
  • the CMOS image sensor 10 (FIG. 1) including the pixel 900 has a low-sensitivity pixel that does not apply gain without providing an amplifier that applies gain to the low-sensitivity pixel unit.
  • Data based on the output of the unit may be output as pixel data of the imaging result. In this case, it is desirable to multiply the data based on the output of the low sensitivity pixel unit by a gain on the device side that receives the output of the CMOS image sensor 10.
  • Second Embodiment Structure in which the size in the depth direction of a low-sensitivity PD is limited>
  • the size in the planar direction of the low-sensitivity photodiode of the low-sensitivity pixel is formed to be smaller than the size in the planar direction of the high-sensitivity photodiode of the high-sensitivity pixel.
  • the size of the low-sensitivity photodiode in the low-sensitivity pixel is limited in the depth direction to reduce the amount of charge generated as a result of photoelectric conversion.
  • the size in the planar direction of the low-sensitivity photodiode of the low-sensitivity pixel can be made equal to or larger than the size in the planar direction of the high-sensitivity photodiode.
  • the pixels 100A to 100D are described as the pixels 100 arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1).
  • the pixels 100A and 100B are described.
  • the pixel 100C and the pixel 100D have a structure having the pixel capacity 123, while the structure does not have the pixel capacity 123. Therefore, the pixel circuits of the pixel 100C and the pixel 100D correspond to the configuration of the pixel circuit shown in FIG. 2, but the pixel circuits of the pixel 100A and the pixel 100B are the pixel internal capacitance 123 in the pixel circuit shown in FIG. This corresponds to a configuration in which no is provided.
  • the pixel 100A having a structure in which the size of the low-sensitivity photodiode (PD) in the depth direction is limited will be described with reference to the plan view of FIG. 6 and the cross-sectional view of FIG.
  • FIG. 6 is a plan view showing the structure of the pixel 100A.
  • a in FIG. 6 represents a plan view when one of the pixels 100A arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the wiring side.
  • B of FIG. 6 represents a plan view when the pixel 100A is viewed from the light incident side.
  • FIG. 7 a high sensitivity photodiode (PD) 121-1 and a low sensitivity photodiode (PD) 121-2 are formed in silicon (Si) of a semiconductor substrate 112.
  • the first transfer transistor 122-1 and the third transfer transistor 122-3 which will be described later, are also shown for convenience.
  • the high-sensitivity photodiode 121-1 generates and accumulates electric charges according to the amount of light incident through the on-chip lens 111-1. Then, the charge accumulated in the high-sensitivity photodiode 121-1 is read out by the first transfer transistor 122-1 operating in accordance with the drive signal TGL applied to the gate electrode.
  • a high-sensitivity pixel 101A-1 is configured by a pixel circuit such as the above.
  • the low-sensitivity photodiode 121-2 generates and accumulates charges corresponding to the amount of light incident through the on-chip lens 111-2.
  • the charge accumulated in the low-sensitivity photodiode 121-2 is read out by the third transfer transistor 122-3 operating according to the drive signal TGS applied to the gate electrode.
  • a low-sensitivity pixel 101A-2 is configured by a pixel circuit such as the above.
  • the size (area of the light receiving surface) in the planar direction of the high-sensitivity photodiode 121-1 and the low-sensitivity photodiode 121-2 is: Although the sizes are the same (substantially the same), the size of the semiconductor substrate 112 in the depth direction of silicon (Si) is different. Specifically, the size of the low sensitivity photodiode 121-2 in the depth direction is smaller than the size of the high sensitivity photodiode 121-1 in the depth direction.
  • the size of the low sensitivity photodiode 121-2 is limited, and the high sensitivity photodiode 121 is limited.
  • the size in the depth direction is made smaller than -1. Further, in this case, as shown in the plan view of the wiring side of FIG. 6A and the light incident side of FIG. 6B, the high-sensitivity photodiode 121-1 and the low-sensitivity photodiode 121-2 in the planar direction.
  • the size (area of the light receiving surface) is the same (substantially the same) size.
  • the pixel 100A of the second embodiment shown in FIGS. 6 and 7 is compared with the pixel 900 of the first embodiment shown in FIGS.
  • the pixel 900 shown in FIG. 3 and FIG. 4 has a planar size (light receiving surface area) of the low sensitivity photodiode 921-2 and a planar size (light receiving surface area) of the high sensitivity photodiode 921-1.
  • the amount of charge generated as a result of photoelectric conversion in the low-sensitivity photodiode 921-2 is made smaller than the amount of charge generated as a result of photoelectric conversion in the high-sensitivity photodiode 921-1.
  • the low-sensitivity photodiode 921-2 includes an in-pixel capacitor 923 as charge storage means other than the low-sensitivity photodiode 921-2 in order to accumulate more charge generated as a result of photoelectric conversion.
  • the low-sensitivity pixel of the pixel 900 including the low-sensitivity photodiode 921-2 and the pixel capacitance 923 can be stored.
  • the unit (low-sensitivity pixel 901-2) accumulates electric charges according to the illuminance and outputs it without saturating the output over a wide illuminance range.
  • the pixel 900 according to the first embodiment shown in FIGS. 3 and 4 can obtain characteristics with a wider dynamic range than the conventional technique.
  • the size (thickness) of the low sensitivity photodiode 121-2 in the depth direction is the same as the size (thickness) of the high sensitivity photodiode 121-1.
  • the amount of charge generated as a result of photoelectric conversion in the low-sensitivity photodiode 121-2 is made smaller than the amount of charge generated as a result of photoelectric conversion in the high-sensitivity photodiode 121-1.
  • the size of the low-sensitivity photodiode 121-2 in the plane direction (the area of the light receiving surface) is set in the pixel 900.
  • the saturation charge amount (Qs) of the low-sensitivity photodiode 121-2 is increased by making it larger than the size (area of the light-receiving surface) of the low-sensitivity photodiode 921-2 provided.
  • the low-sensitivity pixel portion (low-sensitivity pixel) of the pixel 100A including the low-sensitivity photodiode 121-2. 101A-2) can accumulate and output charges according to the illuminance without saturating the output over a wide illuminance range.
  • the pixel 100A of the second embodiment shown in FIGS. 6 and 7 can obtain characteristics with a wider dynamic range than the prior art.
  • the pixel 100A accumulates the charge generated in the low sensitivity photodiode 121-2 in the photodiode.
  • the photodiode stores charge in a potential well generated in the depleted photodiode, while the MOS capacitor has free electrons. Charges are accumulated using a large number of metals or degenerate semiconductors as electrodes. For this reason, it is less noise to store charges in a photodiode than to store charges in a MOS capacitor.
  • the pixel 100A has the structure shown in FIGS. 6 and 7, so that a higher S / N can be obtained at the output of the low-sensitivity photodiode than the pixel 900 shown in FIGS. it can.
  • the CMOS image sensor 10 (FIG. 1) including the pixel 100A has a wider dynamic range in the direction of higher illuminance than that of the prior art, and has a good S / N in both low illuminance and high illuminance regions. Can be obtained.
  • the pixel 100B having a structure in which the position of the low sensitivity photodiode (PD) in the depth direction is changed will be described with reference to the plan view of FIG. 8 and the cross-sectional view of FIG.
  • FIG. 8 is a plan view showing the structure of the pixel 100B.
  • a in FIG. 8 represents a plan view when one of the pixels 100B arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the wiring side.
  • B in FIG. 8 represents a plan view when the pixel 100B is viewed from the light incident side.
  • FIG. 9 a high sensitivity photodiode (PD) 121-1 and a low sensitivity photodiode (PD) 121-2 are formed in silicon (Si) of a semiconductor substrate 112.
  • the size of the high sensitivity photodiode 121-1 and the low sensitivity photodiode 121-2 in the planar direction is equal (substantially the same) or larger.
  • the size of the low sensitivity photodiode 121-2 in the depth direction is smaller than the size of the high sensitivity photodiode 121-1 in the depth direction.
  • the vertical transistor 131 is formed on the silicon (Si) of the semiconductor substrate 112, and the charge accumulated in the low-sensitivity photodiode 121-2 is transferred to the third transfer transistor 122- through the vertical transistor 131. 3 is read.
  • the size of the low sensitivity photodiode 121-2 is limited, and the high sensitivity photodiode is limited.
  • the size in the depth direction is smaller than that of 121-1.
  • the sensitivity of the low-sensitivity pixel 101B-2 can be adjusted by changing the position of the low-sensitivity photodiode 121-2 in the depth direction.
  • the sensitivity of the low-sensitivity pixel 101B-2 improves as the position in the depth direction of the low-sensitivity photodiode 121-2 moves toward the light incident side, while the sensitivity of the low-sensitivity pixel 101B-2 increases toward the wiring side.
  • the sensitivity difference between the high-sensitivity pixel 101B-1 and the low-sensitivity pixel 101B-2 is optimized by setting the position of the low-sensitivity photodiode 121-2 in the depth direction to an appropriate position. be able to.
  • the planar direction of the high sensitivity photodiode 121-1 and the low sensitivity photodiode 121-2. are equal (substantially the same size).
  • the low sensitivity photodiode 121-2 in the depth direction has been described, but the size (width) of the low-sensitivity photodiode 121-2 in the planar direction is changed. Also good.
  • the low sensitivity photodiode can be obtained by forming the vertical transistor 131 according to the structure. The charge accumulated in 121-2 can be read out.
  • the pixel 100B has the cross-sectional structure shown in FIG. 8 and FIG. 9, so that the low-sensitivity pixel 101B-2 reduces the amount of charge generated as a result of photoelectric conversion and generates the generated charge. The amount that can be stored is increased. Thereby, the pixel 100B can obtain characteristics with a wide dynamic range.
  • both the high-sensitivity pixel 101B-1 and the low-sensitivity pixel 101B-2 accumulate the generated charges in the photodiode, so that the S / N is good in both the low and high illuminance regions. Characteristics can be obtained.
  • the sensitivity of the low-sensitivity pixel 101B-2 can be adjusted by changing the position in the depth direction of the low-sensitivity photodiode 121-2 and the size (width) in the planar direction.
  • the pixel 100C having a structure in which the low-sensitivity pixel has a pixel internal capacitance (FC) will be described.
  • FIG. 10 is a plan view showing the structure of the pixel 100C.
  • a in FIG. 10 represents a plan view when one of the pixels 100C arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the wiring side.
  • B in FIG. 10 represents a plan view when the pixel 100C is viewed from the light incident side.
  • FIG. 11 a high-sensitivity photodiode (PD) 121-1 and a low-sensitivity photodiode (PD) 121-2 are formed in silicon (Si) of a semiconductor substrate 112.
  • the size (area of the light receiving surface) in the planar direction of the high sensitivity photodiode 121-1 and the low sensitivity photodiode 121-2 is the same (approximately).
  • the size in the depth direction of the low-sensitivity photodiode 121-2 is smaller than the size in the depth direction of the high-sensitivity photodiode 121-1.
  • the low-sensitivity pixel 101C-2 has a pixel internal capacitance (FC) 123 as shown in the plan view on the wiring side of FIG. This is different from the structure of the low-sensitivity pixel 101A-2 of the pixel 100A shown in the plan view on the wiring side. That is, in the low-sensitivity pixel 101C-2, the charges overflowing from the low-sensitivity photodiode 121-2 are accumulated by the pixel capacitance 123.
  • FC pixel internal capacitance
  • the saturation charge amount (Qs) of the low sensitivity pixel 101C-2 overflows to the in-pixel capacitance 123. It will be expanded according to the amount of charge.
  • the size of the low-sensitivity photodiode 121-2 in the planar direction can be equal to or larger than the size of the high-sensitivity photodiode 121-1 in the planar direction. Saturation charge (Qs) can be gained to some extent, so it is superior in S / N characteristics at low illumination.
  • the pixel 100C has the cross-sectional structure shown in FIGS. 10 and 11, and thus contributes to the saturation charge amount (Qs) of the low-sensitivity pixel 101C-2. Since a certain amount of saturation charge (Qs) can be obtained without reducing the size in the plane direction, it is difficult for the charge to overflow into the pixel internal capacity 123, which is superior in S / N characteristics at low illumination. .
  • the saturation charge amount (Qs) of the low sensitivity pixel 101C-2 is the charge overflowed to the in-pixel capacitance 123. It will be expanded according to the amount.
  • the low-sensitivity pixel has a pixel internal capacitance (FC), and the position of the low-sensitivity photodiode (PD) in the depth direction is changed.
  • FC pixel internal capacitance
  • PD low-sensitivity photodiode
  • FIG. 12 is a plan view showing the structure of the pixel 100D.
  • a in FIG. 12 represents a plan view when one of the pixels 100D arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the wiring side.
  • B of FIG. 12 represents a plan view when the pixel 100D is viewed from the light incident side.
  • FIG. 13 a high sensitivity photodiode (PD) 121-1 and a low sensitivity photodiode (PD) 121-2 are formed in silicon (Si) of a semiconductor substrate 112.
  • the size (area of the light receiving surface) in the planar direction of the high sensitivity photodiode 121-1 and the low sensitivity photodiode 121-2 is the same (substantially).
  • the size in the depth direction of the low-sensitivity photodiode 121-2 is smaller than the size in the depth direction of the high-sensitivity photodiode 121-1.
  • the position of the low sensitivity photodiode 121-2 in the depth direction is changed from the position on the wiring side to the position closer to the light incident side.
  • the sensitivity of the low sensitivity pixel 101D-2 is adjusted.
  • the charge accumulated in the low-sensitivity photodiode 121-2 is read out by the third transfer transistor 122-3 via the vertical transistor 131.
  • the low-sensitivity pixel 101D-2 has a pixel internal capacitance (FC) 123. This is different from the structure of the low-sensitivity pixel 101B-2 of the pixel 100B shown in the plan view on the wiring side. That is, in the low-sensitivity pixel 101D-2, the charges overflowing from the low-sensitivity photodiode 121-2 are accumulated by the pixel capacitance 123.
  • FC pixel internal capacitance
  • the saturation charge amount (Qs) of the low sensitivity pixel 101D-2 overflows to the in-pixel capacitance 123. It will be expanded according to the amount of charge.
  • the low-sensitivity photodiode 121-2 of the low-sensitivity pixel 101D-2 is formed at a position away from the ion-implanted wiring side, so that it is difficult to form a steep PN junction.
  • the saturation charge amount (Qs) of only the low sensitivity photodiode 121-2 becomes small.
  • the charge from the low-sensitivity photodiode 121-2 overflows and accumulates in the pixel capacitance 123, so there is no problem with the saturation charge amount (Qs) as the low-sensitivity pixel 101D-2.
  • the pixel 100D has the cross-sectional structure shown in FIGS. 12 and 13, and thus contributes to the saturation charge amount (Qs) of the low-sensitivity pixel 101D-2.
  • a certain amount of saturation charge (Qs) can be earned without reducing the size in the planar direction.
  • the saturation charge amount (Qs) of the low sensitivity pixel 101D-2 is the charge overflowed to the in-pixel capacitance 123. It will be expanded according to the amount.
  • the sensitivity of the low-sensitivity pixel 101D-2 can be adjusted by changing the position in the depth direction and the size (width) in the planar direction of the low-sensitivity photodiode 121-2.
  • the pixels 100A to 100D have been described as the second embodiment.
  • the sensitivity is lowered, and the size of the low-sensitivity pixel in the planar direction of the low-sensitivity photodiode is reduced. Is equal to or larger than the size of the high-sensitivity photodiode in the planar direction.
  • the amount of generated charges can be accumulated while reducing the amount of charges generated as a result of photoelectric conversion.
  • the pixels 100A to 100D can obtain characteristics with a wide dynamic range.
  • a certain amount of saturation charge (Qs) can be obtained, so that it is difficult for the charge to overflow into the pixel internal capacity, and the S / N has a characteristic advantage.
  • the “depth direction” of silicon (Si) of the semiconductor substrate 112 described above is an “optical axis direction” in which light enters.
  • the “plane direction” is a “direction perpendicular to the optical axis”.
  • FC Floating Capacitor
  • LFIC Lateral Over Flow Integration Capacitor
  • the photodiode is formed by implanting ions from the wiring side. This makes it easier to form a high-capacity photodiode using a PN junction. That is, in order to increase the saturation charge amount (Qs) of the low-sensitivity pixel, the size in the plane direction on the wiring side of the low-sensitivity photodiode may be increased. The higher the saturation charge amount (Qs) of the low-sensitivity photodiode of the low-sensitivity pixel, the higher the dynamic range can be obtained.
  • the size of the low-sensitivity pixel in the plane direction on the wiring side of the low-sensitivity photodiode is made larger than the size in the plane direction on the light incident side so that the saturation charge amount ( Qs) can be expanded.
  • the saturation charge amount (Qs) of the low-sensitivity pixel is increased, and a high dynamic range can be obtained.
  • the pixels 200A to 200F are described as the pixels 200 arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1). However, the pixels 200A and 200F are described.
  • the pixel 200B to the pixel 200E have a structure having the pixel capacitor 223, while the pixel 200B to the pixel 200E have a structure without the pixel capacitor 223.
  • pixel circuits such as the high-sensitivity photodiode 221-1, the low-sensitivity photodiode 221-2, and the first transfer transistor 222-1 to the selection transistor 229 have high sensitivity in the pixel 100 in FIG. This corresponds to pixel circuits such as the photodiode 121-1, the low-sensitivity photodiode 121-2, and the first transfer transistor 122-1 to the selection transistor 129.
  • the pixel circuits of the pixel 200B and the pixel 200E correspond to the configuration of the pixel circuit shown in FIG. 2, but the pixel circuits of the pixel 200A and the pixel 200F have a pixel internal capacitance 223 in the pixel circuit shown in FIG. This corresponds to a configuration in which no is provided.
  • (2-A) Basic structure Structure in which the incident light side and the wiring side of the low sensitivity PD have different sizes in the plane direction
  • a pixel 200A having a structure in which the size of the incident light side and the wiring side of the low sensitivity photodiode (PD) are different from each other will be described.
  • FIG. 14 is a plan view showing the structure of the pixel 200A.
  • a in FIG. 14 represents a plan view when one of the pixels 200A arranged two-dimensionally in the pixel array section 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the wiring side.
  • B of FIG. 14 represents a plan view when the pixel 200A is viewed from the light incident side.
  • FIG. 15 a high sensitivity photodiode (PD) 221-1 and a low sensitivity photodiode (PD) 221-2 are formed in silicon (Si) of a semiconductor substrate 212.
  • the high-sensitivity photodiode 221-1 generates and accumulates charges corresponding to the amount of light incident through the on-chip lens 211-1.
  • the charge accumulated by the high sensitivity photodiode 221-1 is read out by a pixel circuit such as the first transfer transistor 222-1.
  • a high-sensitivity pixel 201A-1 is configured by a pixel circuit such as the above.
  • the low-sensitivity photodiode 221-2 generates and accumulates charges corresponding to the amount of light incident through the on-chip lens 211-2. Then, the charge accumulated by the high sensitivity photodiode 221-2 is read out by the pixel circuit such as the third transfer transistor 222-3 via the vertical transistor 231.
  • a low-sensitivity pixel 201A-2 is configured by a pixel circuit such as the above.
  • the size of the low-sensitivity photodiode 221-2 in the depth direction is the size of the high-sensitivity photodiode 221-1 in the depth direction. It becomes a smaller size.
  • the size of the low-sensitivity photodiode 221-2 in the planar direction is different from the size in the planar direction on the light incident side and the size in the planar direction on the wiring side. Specifically, in the low sensitivity photodiode 221-2, the size in the plane direction on the wiring side is larger than the size in the plane direction on the light incident side.
  • the difference in sensitivity between the high-sensitivity pixel 201A-1 and the low-sensitivity pixel 201A-2 is set by the size of the photodiode in the depth direction, and thus the planar direction of the low-sensitivity photodiode 221-2. Is not required to be smaller than the size of the high-sensitivity photodiode 221-1 in the planar direction, and can be equal to or larger than the size of the high-sensitivity photodiode 221-1.
  • the size of the light incident side plane direction contributing to the sensitivity of the low sensitivity photodiode 221-2 of the low sensitivity pixel 201A-2 is set to the plane on the wiring side contributing to the saturation charge amount (Qs).
  • the high sensitivity photodiode 221-1 of the high sensitivity pixel 201A-1 and the low sensitivity photodiode 221-2 of the low sensitivity pixel 201A-2 are formed on the semiconductor substrate 212, ions are implanted from the wiring side. As a result, a photodiode is formed. On the wiring side, it becomes easier to form a high-capacity photodiode by a PN junction.
  • the size of the low-sensitivity photodiode 221-2 on the wiring side may be increased, and the low-sensitivity photodiode 221-2. Then, the size in the plane direction on the wiring side is set to be larger than the size in the plane direction on the light incident side. Thereby, the saturation charge amount (Qs) of the low-sensitivity pixel 201A-2 is increased, and a high dynamic range can be obtained.
  • the pixel 200A has the structure shown in FIGS. 14 and 15, and thereby contributes to the saturation charge amount (Qs) of the low-sensitivity pixel 101A-2.
  • the saturation charge amount (Qs) of the low-sensitivity pixel 201A-2 can be increased by widening the size in the planar direction of the light incident side.
  • the plane size on the light incident side of the low sensitivity photodiode 221-2 that contributes to the sensitivity of the low sensitivity pixel 201A-2 is smaller than the size in the plane direction on the wiring side. While the saturation charge amount (Qs) of the high-sensitivity pixel 201A-1 and the low-sensitivity pixel 201A-2 is ensured to be equal to or higher, the sensitivity of the low-sensitivity pixel 201A-2 can be further reduced. The effect of expanding the dynamic range in the pixel 200A is increased.
  • a pixel 200B having a structure in which a low-sensitivity pixel has a pixel internal capacitance (FC) will be described with reference to a plan view of FIG. 16 and a cross-sectional view of FIG.
  • FIG. 16 is a plan view showing the structure of the pixel 200B.
  • a in FIG. 16 represents a plan view when one of the pixels 200B arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the wiring side.
  • B of FIG. 16 represents a plan view when the pixel 200B is viewed from the light incident side.
  • FIG. 17 a high sensitivity photodiode (PD) 221-1 and a low sensitivity photodiode (PD) 221-2 are formed in silicon (Si) of the semiconductor substrate 112.
  • the size of the low sensitivity photodiode 221-2 in the depth direction is larger than the size of the high sensitivity photodiode 221-1 in the depth direction. Small size.
  • the size in the plane direction on the wiring side is larger than the size in the plane direction on the light incident side.
  • the low sensitivity pixel 201B-2 has a pixel internal capacity (FC) 223. This is different from the structure of the low-sensitivity pixel 201A-2 of the pixel 200A shown in the plan view of FIG. That is, in the low-sensitivity pixel 201B-2 of the pixel 200B, the charges overflowing from the low-sensitivity photodiode 221-2 are accumulated by the pixel capacitance 223.
  • FC pixel internal capacity
  • the pixel 200B has the structure shown in FIGS. 16 and 17, and thereby contributes to the saturation charge amount (Qs) of the low-sensitivity pixel 101B-2, which is on the wiring side of the low-sensitivity photodiode 221-2.
  • the saturation charge amount (Qs) of the low-sensitivity pixel 201B-2 can be increased by expanding the size in the planar direction of the light-receiving side.
  • the plane size on the light incident side of the low sensitivity photodiode 221-2 that contributes to the sensitivity of the low sensitivity pixel 201B-2 is smaller than the size in the plane direction on the wiring side. While the saturation charge amount (Qs) of the high-sensitivity pixel 201B-1 and the low-sensitivity pixel 201B-2 is ensured to be equal to or higher, the sensitivity of the low-sensitivity pixel 201B-2 can be further reduced. The effect of expanding the dynamic range in the pixel 200B is increased.
  • the saturation charge amount (Qs) of the low-sensitivity pixel 201B-2 is the charge overflowed to the in-pixel capacitance 223. It will be expanded according to the amount.
  • a pixel 200C having a structure in which a low-sensitivity photodiode (PD) is formed around the high-sensitivity photodiode (PD) will be described with reference to a plan view of FIG. 18 and a cross-sectional view of FIG.
  • FIG. 18 is a plan view showing the structure of the pixel 200C.
  • a in FIG. 18 represents a plan view when one of the pixels 200 ⁇ / b> C arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the wiring side.
  • B of FIG. 18 represents a plan view when the pixel 200C is viewed from the light incident side.
  • FIG. 19 a high-sensitivity photodiode (PD) 221-1 and a low-sensitivity photodiode (PD) 221-2 are formed in the silicon (Si) of the semiconductor substrate 212.
  • Reference numeral 221-2 is formed around (around) the high-sensitivity photodiode 221-1 (a plan view on the light incident side in FIG. 18).
  • the low-sensitivity photodiode 221-2 of the low-sensitivity pixel 201C-2 is formed in a region outside the condensing point of the on-chip lens 211, so that the high-sensitivity pixel 201C-1 And a low sensitivity pixel 201C-2.
  • the size of the high-sensitivity photodiode 221-1 in the planar direction is different between the light incident side and the wiring side. Specifically, in the high sensitivity photodiode 221-1, the size in the planar direction on the wiring side is smaller than the size in the planar direction on the light incident side.
  • the size of the low-sensitivity photodiode 221-2 in the planar direction is different between the light incident side and the wiring side. Specifically, in the low-sensitivity photodiode 221-2, the size in the plane direction on the wiring side is larger than the size in the plane direction on the light incident side.
  • the saturation charge amount (Qs) of the low-sensitivity photodiode 221-2 of the low-sensitivity pixel 201C-2 is larger, a higher dynamic range can be expected. Therefore, also in the pixel 200C, the above-described pixel 200A (FIG. 15). Similarly to the pixel 200B (FIG. 17), the size of the low sensitivity photodiode 121-2 in the plane direction on the wiring side is made larger than the size in the plane direction on the light incident side.
  • the size in the planar direction on the wiring side of the high-sensitivity photodiode 221-1 is set in order to secure a region for increasing the size in the planar direction on the wiring side of the low-sensitivity photodiode 121-2. It is small.
  • the pixel 200C has a structure in which the low sensitivity pixel 201C-2 is arranged around (periphery) the high sensitivity pixel 201C-1, so that the low sensitivity photodiode 221 of the low sensitivity pixel 201C-2 is provided. -2 is formed in a region deviated from the condensing point of the on-chip lens 211, and thus the sensitivity can be reduced.
  • the saturation charge amount (Qs) is ensured by setting the size in the plane direction on the wiring side to be larger than the size in the plane direction on the light incident side in the low-sensitivity photodiode 221-2.
  • the sensitivity can be lowered.
  • a part of the low-sensitivity photodiode 221-2 has a high-sensitivity photodiode. Although it is smaller than the diode 221-1, the entire low sensitivity photodiode 221-2 may be smaller than the high sensitivity photodiode 221-1.
  • the pixel 200C has the structure shown in FIGS. 18 and 19, and thereby contributes to the saturation charge amount (Qs) of the low-sensitivity pixel 101C-2.
  • the saturation charge amount (Qs) of the low-sensitivity pixel 201C-2 can be increased by widening the size in the planar direction of the pixel.
  • the plane size on the light incident side of the low sensitivity photodiode 221-2 that contributes to the sensitivity of the low sensitivity pixel 201C-2 is smaller than the size in the plane direction on the wiring side.
  • the saturation charge amount (Qs) of the high-sensitivity pixel 201C-1 and the low-sensitivity pixel 201C-2 can be equalized or higher, and the sensitivity of the low-sensitivity pixel 201C-2 can be further reduced. The effect of expanding the dynamic range in the pixel 200C is increased.
  • a pixel 200D having a structure in which the wiring side of a high-sensitivity photodiode (PD) is formed by a PN junction will be described with reference to the plan view of FIG. 20 and the cross-sectional views of FIGS.
  • FIG. 20 is a plan view showing the structure of the pixel 200D.
  • a in FIG. 20 represents a plan view when one of the pixels 200D arranged two-dimensionally in the pixel array section 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the wiring side.
  • B of FIG. 20 represents a plan view when the pixel 200D is viewed from the light incident side.
  • the structure shown in the cross sectional view of FIG. 21 is obtained.
  • the pixel 200D of FIG. 21 as in the pixel 200C (FIG. 19) described above, the low sensitivity photodiode 221-2 is formed around (around) the high sensitivity photodiode 221-1 (B in FIG. 20). Plan view of the light incident side of FIG.
  • the low-sensitivity photodiode 221-2 of the low-sensitivity pixel 201D-2 is formed in a region outside the condensing point of the on-chip lens 211, so that the high-sensitivity pixel 201D- 1 and a low sensitivity pixel 201D-2.
  • the pixel 200D has a size in the plane direction on the wiring side smaller than the size in the plane direction on the light incident side in the high-sensitivity photodiode 221-1.
  • the size in the plane direction on the wiring side is larger than the size in the plane direction on the light incident side.
  • an N + layer 213 that is an N-type region and a P + layer 214 that is a P-type region are formed on the wiring side of the high-sensitivity photodiode 221-1, and a PN junction is formed.
  • ions are implanted into the semiconductor substrate 212 from the wiring side. It is easy to form a high-capacity photodiode. That is, in order to increase the saturation charge amount (Qs), the size in the planar direction on the wiring side of the photodiode may be increased.
  • the wiring of the low-sensitivity photodiode 121-2 The size in the plane direction on the side is increased.
  • the size in the planar direction on the wiring side of the high-sensitivity photodiode 221-1 is reduced.
  • both the high-sensitivity photodiode 221-1 of the high-sensitivity pixel 201D-1 and the low-sensitivity photodiode 221-2 of the low-sensitivity pixel 201D-2 are connected to the plane direction on the light incident side and the wiring side.
  • the size is different in the plane direction.
  • a PN junction that contributes to the saturation charge amount (Qs) is formed on the wiring side, so that the high-capacity high-sensitivity photodiode 221- 1 is formed. 1 is formed.
  • a PN junction may also be formed at a portion in the middle of reducing the size of the high-sensitivity photodiode 221-1 in the planar direction.
  • a PN junction is formed in the pixel 200E.
  • the pixel 200D has the structure shown in FIGS. 20 and 21, and the pixel 200E has the structure shown in FIGS. 20 and 22. Therefore, the low-sensitivity pixel 201D-2 (201E-2 ) That contributes to the saturation charge amount (Qs) of the low-sensitivity photodiode 221-2, the size in the plane direction on the wiring side of the low-sensitivity photodiode 221-2 is made wider than the size in the plane direction on the light incident side, thereby reducing the low-sensitivity pixel 201D-2 (201E Since the saturation charge amount (Qs) of -2) can be increased, a high dynamic range can be obtained.
  • the saturation charge amount (Qs) of -2 Since the saturation charge amount (Qs) of -2) can be increased, a high dynamic range can be obtained.
  • the plane size on the light incident side of the low sensitivity photodiode 221-2 that contributes to the sensitivity of the low sensitivity pixel 201D-2 (201E-2) is smaller than the size in the plane direction on the wiring side. Therefore, the saturation charge amount (Qs) of the high-sensitivity pixel 201D-1 (201E-1) and the low-sensitivity pixel 201D-2 (201E-2) is ensured to be equal to or higher than the low-sensitivity pixel 201D-2.
  • the sensitivity of (201E-2) can be further reduced, and the effect of expanding the dynamic range in the pixel 200D is increased.
  • the pixel 200F will be described with reference to the cross-sectional view of FIG.
  • the size in the depth direction of the low sensitivity photodiode 221-2 is larger than the size in the depth direction of the high sensitivity photodiode 221-1 in the same manner as the pixel 200A (FIG. 15) described above. Small size.
  • the size in the plane direction on the wiring side is larger than the size in the plane direction on the light incident side.
  • the external size of the on-chip lens 211-2 that condenses the light on the low-sensitivity photodiode 221-2 is in the plane direction on the light incident side of the low-sensitivity photodiode 221-2. It is matched to the size.
  • the on-chip lens 211-1 of the high-sensitivity pixel 201A-1 and the on-chip lens 211-2 of the low-sensitivity pixel 201A-2 have the same outer size.
  • the on-chip lens 211-1 of the high-sensitivity pixel 201F-1 and the on-chip lens 211-2 of the low-sensitivity pixel 201F-2 are different from each other in the pixel 200F in FIG.
  • the external size of the on-chip lens 211-2 can be changed according to the size of the low-sensitivity photodiode 221-2 in the planar direction on the light incident side.
  • the pixels 200A to 200F have been described as the third embodiment.
  • the size of the low-sensitivity pixel in the planar direction on the wiring side of the low-sensitivity photodiode is made larger than the size in the planar direction on the light incident side, and the saturation charge amount ( Qs) can be extended.
  • the saturation charge amount (Qs) of the high-sensitivity pixel and the low-sensitivity pixel can be equalized or higher, and the sensitivity of the low-sensitivity pixel can be further reduced. This is advantageous for expanding the dynamic range of pixels having the.
  • the sensitivity difference between the high-sensitivity pixel and the low-sensitivity pixel is limited by limiting the size of the low-sensitivity photodiode in the depth direction.
  • limiting the size it is possible to adopt a structure in which a pixel internal capacitance (FC) or the like is stacked on a low-sensitivity photodiode.
  • the size of the low-sensitivity photodiode in the depth direction is limited, and the low-sensitivity photodiode has a structure in which a pixel internal capacitance (FC) is stacked.
  • FC pixel internal capacitance
  • the pixels 300A to 300E are described as the pixels 300 arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1).
  • pixel circuits such as the high-sensitivity photodiode 321-1, the low-sensitivity photodiode 321-2, and the first transfer transistor 322-1 to the selection transistor 329 have high sensitivity in the pixel 100 in FIG. This corresponds to pixel circuits such as the photodiode 121-1, the low-sensitivity photodiode 121-2, and the first transfer transistor 122-1 to the selection transistor 129.
  • the pixel circuit of the pixel having the intra-pixel capacitance 323 corresponds to the configuration of the pixel circuit shown in FIG. 2, and the pixel circuit of the pixel not having the intra-pixel capacitance 323 is shown in FIG. This corresponds to the configuration in which the pixel capacitor 323 is not provided in the pixel circuit shown in FIG.
  • a pixel 300A having a structure in which a low sensitivity photodiode (PD) and a pixel capacitance (FC) are stacked will be described with reference to FIGS.
  • PD low sensitivity photodiode
  • FC pixel capacitance
  • FIG. 24 is a plan view showing the structure of the pixel 300A.
  • FIG. 24 is a plan view when one of the pixels 300 ⁇ / b> A arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the wiring side.
  • FIG. 25 a high sensitivity photodiode (PD) 321-1 and a low sensitivity photodiode (PD) 321-2 are formed in silicon (Si) of a semiconductor substrate 312.
  • the size of the high-sensitivity photodiode 321-1 and the low-sensitivity photodiode 321-2 in the planar direction is the same as that of the pixel 100 of the second embodiment (for example, the pixel 100A of FIG. 7). (Area of the light receiving surface) is the same size, but the size of the low sensitivity photodiode 321-2 in the depth direction is smaller than the size of the high sensitivity photodiode 321-1 in the depth direction. .
  • the position of the low-sensitivity photodiode 321-2 in the depth direction is not on the wiring side but on the light incident side, so that the silicon (Si) of the semiconductor substrate 312 has a vertical position.
  • a type transistor 331 is formed. The charges accumulated in the low sensitivity photodiode 321-2 are read out by the vertical transistor 331.
  • the pixel 300A silicon (Si) of the semiconductor substrate 312 is dug from the wiring side, and a trench type pixel internal capacitor (FC) 323A is buried in the dug portion. That is, in the pixel 300A, the low-sensitivity photodiode 321-2 and the pixel internal capacitance 323A have a laminated structure.
  • the size of the high sensitivity photodiode 321-1 in the planar direction is set.
  • Can be extended (PDL extension area" in FIG. 24).
  • the difference in size in the plane direction between the high sensitivity photodiode 321-1 and the low sensitivity photodiode 321-2 can be further increased, and thus the high sensitivity pixel 301A-1 and the low sensitivity pixel 301A.
  • the sensitivity difference from -2 can be further increased.
  • FIG. 26 shows an example of the structure of the trench type pixel internal capacitance 323A of FIG. 26, an N ⁇ layer 353 corresponding to the lower electrode is formed on the inner wall and the bottom surface of the digging portion 350 dug from the wiring side. Further, a capacitor film 352 is formed on the inner wall surface and bottom surface in the digging portion 350 and on the substrate in the formation region of the pixel capacitor 323A.
  • An upper electrode 351 is formed on the capacitor film 352 so as to fill the digging portion 350 and protrude from the substrate surface.
  • an element isolation portion 354 is formed around the pixel capacitor 323A.
  • an N + layer 355 corresponding to the source of the transfer transistor is formed on the surface of the substrate located on the right side of the pixel internal capacitor 323A.
  • the pixel 300A has the structure shown in FIGS. 24 to 26, so that the high-sensitivity photo expanded to the PDL extension region (the region secured by forming the pixel capacitor 323A in a stacked structure).
  • the sensitivity of the diode 321-1 can be further increased than the sensitivity of the low sensitivity photodiode 321-2.
  • the sensitivity difference between the high sensitivity pixel 301A-1 and the low sensitivity pixel 301A-2 can be further expanded.
  • a pixel 300B having a structure in which a low-sensitivity photodiode (PD) and an oxide film are stacked will be described with reference to a cross-sectional view of FIG.
  • the cross-sectional view of FIG. 27 corresponds to the cross-section of the dotted line XX ′ in the plan view of FIG.
  • the size of the low sensitivity photodiode 321-2 in the depth direction is smaller than the size of the high sensitivity photodiode 321-1 in the depth direction, as in the pixel 300A of FIG. Become.
  • the charge accumulated in the low sensitivity photodiode 321-2 is read out by the vertical transistor 331.
  • an oxide film 341 is embedded in a dug portion from the wiring side formed in silicon (Si) of the semiconductor substrate 312. That is, as in the pixel 300A (FIG. 25), when the in-pixel capacitor 323A is not stacked with the low sensitivity photodiode 321-2, a structure in which the oxide film 341 is embedded in the digging portion can be employed. Thereby, in the pixel 300B, the low-sensitivity photodiode 321-2 and the oxide film 341 have a laminated structure.
  • the material embedded in the digging portion formed in the semiconductor substrate 312 is not limited to the oxide film 341, and other materials may be embedded.
  • (3-C) A structure in which a low-sensitivity PD and an oxide film are stacked (digging from the light incident side)
  • a pixel 300C having a structure in which a low-sensitivity photodiode (PD) and an oxide film are stacked will be described with reference to a cross-sectional view of FIG.
  • the cross-sectional view of FIG. 28 corresponds to the cross section of the dotted line XX ′ in the plan view of FIG.
  • the size of the low sensitivity photodiode 321-2 in the depth direction is smaller than the size of the high sensitivity photodiode 321-1 in the depth direction, similar to the pixel 300B of FIG. Become.
  • the position of the low-sensitivity photodiode 321-2 in the depth direction is not on the light incident side but on the wiring side, so that the third transfer transistor 322-3 is directly low
  • the charge accumulated in the sensitivity photodiode 321-2 is read out.
  • the vertical transistor 331 is different from the structure of the pixel 300B (FIG. 27) in which charges are read from the low-sensitivity photodiode 321-2.
  • silicon (Si) of the semiconductor substrate 312 is dug from the light incident side, and an oxide film 341 is buried in the dug portion. That is, as in the pixel 300A (FIG. 25), when the in-pixel capacitor 323A is not stacked with the low-sensitivity photodiode 321-2, a structure in which the oxide film 341 is embedded in the digging portion can be employed.
  • the oxide film 341 can be embedded in a dug portion dug from the wiring side or the light incident side. Thereby, in the pixel 300C, the low sensitivity photodiode 321-2 and the oxide film 341 have a laminated structure.
  • the material embedded in the digging portion formed in the semiconductor substrate 312 is not limited to the oxide film 341, and other materials may be embedded.
  • FIG. 29 corresponds to the cross section of the dotted line XX ′ in the plan view of FIG.
  • the size in the depth direction of the low sensitivity photodiode 321-2 is smaller than the size in the depth direction of the high sensitivity photodiode 321-1 in the same manner as the pixel 300A in FIG. Become.
  • the charge accumulated in the low sensitivity photodiode 321-2 is read out by the vertical transistor 331.
  • a trench-type pixel internal capacitor 323A is embedded in the digging portion from the silicon (Si) wiring side of the semiconductor substrate 312 and the low-sensitivity photodiode 321- 2 and the pixel internal capacity 323A have a laminated structure.
  • the region of the pixel internal capacitance 323 (323A) stacked on the low sensitivity photodiode 321-2 is allocated to the region of the high sensitivity photodiode 321-1.
  • the size in the planar direction of the high-sensitivity photodiode 321-1 can be expanded.
  • the region of the high-sensitivity photodiode 321-1 can be expanded to the PDL expansion region (FIG. 24).
  • the sensitivity difference between the pixel 301A-1 and the low sensitivity pixel 301A-2 can be further enlarged.
  • the pixel 300D employs an RDTI structure between the high-sensitivity photodiode 321-1 and the low-sensitivity photodiode 321-2, color mixing can be suppressed.
  • the pixel 300D is equivalent to the structure in which the light shielding film 343 is provided for the pixel 300A (FIG. 25), but similarly to the pixel 300B (FIG. 27) or the pixel 300C (FIG. 28). You may make it employ
  • FIGS. 30 and 31 a pixel 300E having a structure in which a low-sensitivity photodiode (PD) and a pixel internal capacitance (FC) are stacked will be described.
  • the cross-sectional view of FIG. 30 corresponds to the cross section of the dotted line XX ′ in the plan view of FIG.
  • the size of the low sensitivity photodiode 321-2 in the depth direction is smaller than the size of the high sensitivity photodiode 321-1 in the depth direction, as in the pixel 300A of FIG. Become.
  • the charge accumulated in the low sensitivity photodiode 321-2 is read by the vertical transistor 331.
  • a trench-type pixel internal capacitor 323B is embedded in a digging portion from the silicon (Si) wiring side of the semiconductor substrate 312 and a low-sensitivity photodiode 321- 2 and the in-pixel capacitor 323B have a laminated structure.
  • FIG. 31 shows an example of the structure of the trench type intra-pixel capacitor 323B of FIG.
  • a P-layer 363 is formed as a lower electrode on the inner wall surface and the bottom surface of the first digging portion 360a.
  • This P ⁇ layer 363 is connected to the P well layer of the substrate.
  • a capacitive film 362 is formed on the inner wall surface and the bottom surface of the first digging portion 360a.
  • a trench-type upper electrode 361 is formed on the substrate so as to cover the capacitance film 362 and bury the second digging portion 360b formed in the vicinity of the substrate surface.
  • the intra-pixel capacitor 323B is configured by connecting an N + layer 365 corresponding to the source of the transfer transistor and an upper electrode 361.
  • the pixel 300E has the same structure as the pixel 300A (FIG. 25) except that an in-pixel capacitor 323B is embedded instead of the in-pixel capacitor 323A. Therefore, also in the pixel 300E, by assigning the region of the in-pixel capacitance 323B stacked on the low sensitivity photodiode 321-2 to the region of the high sensitivity photodiode 321-1, the planar direction of the high sensitivity photodiode 321-1 The size of can be expanded.
  • the region of the high-sensitivity photodiode 321-1 can be expanded to the PDL expansion region (FIG. 24). Therefore, the sensitivity difference between the high sensitivity pixel 301A-1 and the low sensitivity pixel 301A-2 is further enlarged.
  • the pixels 300A to 300E have been described as the fourth embodiment.
  • the size of the low-sensitivity photodiode in the depth direction is limited, and the low-sensitivity photodiode has a structure in which a pixel capacitance (FC) is stacked.
  • the obtained space (for example, the PDL expansion region in FIG. 24) can be used to expand the size of the high sensitivity photodiode in the planar direction. As a result, the sensitivity difference between the high sensitivity pixel and the low sensitivity pixel can be further expanded.
  • the size of the low-sensitivity pixel in the depth direction of the low-sensitivity photodiode is limited. Since the size of the sensitivity photodiode in the planar direction (area of the light receiving surface) can be increased, and a pixel internal capacitance (charge storage unit) can be provided for the low sensitivity photodiode, characteristics with a wide dynamic range can be obtained. be able to.
  • FIG. 32 Next, a fifth embodiment will be described with reference to FIGS. 32 to 36.
  • FIG. 32 Next, a fifth embodiment will be described with reference to FIGS. 32 to 36.
  • a so-called moth-eye structure in which a minute uneven structure is provided at the interface on the light-receiving surface side (light incident side) of a silicon layer in which a photodiode is formed in a pixel.
  • this moth-eye structure it is possible to prevent reflection of incident light, but since incident light can be diffracted, it is possible to increase the optical path length of light that is subject to photoelectric conversion in the photodiode. it can.
  • the sensitivity of the photodiode can be increased if the optical path length of the light to be subjected to photoelectric conversion can be increased.
  • this principle is utilized.
  • a highly sensitive pixel with higher sensitivity can be formed.
  • this principle is used to expand the dynamic range of pixels having high sensitivity pixels and low sensitivity pixels.
  • the pixels 400A to 400D are described as the pixels 400 arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1).
  • pixel circuits such as the high-sensitivity photodiode 421-1, the low-sensitivity photodiode 421-2, and the first transfer transistor 422-1 to the selection transistor 429 have high sensitivity in the pixel 100 in FIG. This corresponds to pixel circuits such as the photodiode 121-1, the low-sensitivity photodiode 121-2, and the first transfer transistor 122-1 to the selection transistor 129.
  • a pixel 400A in which a high-sensitivity photodiode (PD) has a moth-eye structure will be described with reference to a cross-sectional view of FIG.
  • FIG. 32 as an example of the pixel 400A arranged two-dimensionally in the pixel array section 11 of the CMOS image sensor 10 (FIG. 1), a pixel composed of a high sensitivity pixel 401A-1 and a low sensitivity pixel 401A-2 is shown. It is shown in the figure.
  • an N-type photodiode 421 is formed for each pixel on P-type silicon (Si).
  • the size in the planar direction (area of the light receiving surface) of each photodiode 421 formed in the semiconductor substrate 412 and the size in the depth direction of silicon (Si) are the same size.
  • the external size of the on-chip lens 411 on which light is incident on each photodiode 421 is also the same size.
  • the moth-eye structure is formed at the interface (light-receiving surface side interface) of the P-type semiconductor region above the photodiode 421-1.
  • a fine concavo-convex structure is formed.
  • the moth-eye structure is not formed above the photodiode 421-2.
  • the photodiode 421-1 since the photodiode 421-1 has a moth-eye structure, incident light can be diffracted, and therefore, the optical path length of light to be subjected to photoelectric conversion can be made longer than that of the photodiode 421-2. it can. As described above, the sensitivity of the photodiode 421 can be increased if the optical path length of light to be subjected to photoelectric conversion can be increased.
  • the shape of the moth-eye structure made of silicon (Si) is formed so as to correspond to the wavelength to be absorbed.
  • the sensitivity of the photodiode 421-1 can be increased as compared with the sensitivity of the photodiode 421-2. .
  • the photodiode 421-2 that does not have the moth-eye structure becomes a low-sensitivity photodiode, while the moth-eye structure
  • the photodiode 421-1 having a high-sensitivity photodiode can be used.
  • the pixel 400A includes a high-sensitivity pixel 401A-1 having a high-sensitivity photodiode 421-1 and a low-sensitivity pixel 401A-2 having a low-sensitivity photodiode 421-2.
  • a pinning film 443 covering the upper surface of the semiconductor region and light shielding films 444-1 to 444-5 are formed in the dug portion of the semiconductor region on the back surface side (light incident side) of the semiconductor substrate 412. Is formed.
  • the pinning film 443 is formed using a high dielectric material having a negative fixed charge so that a positive charge (hole) accumulation region is formed at the interface portion of the semiconductor substrate 412 and generation of dark current is suppressed. .
  • light shielding films 444-1 to 444-5 are formed between the photodiodes 421 in the semiconductor region of the semiconductor substrate 412, and the elements are separated. This structure realizes inter-pixel light shielding that prevents leakage of incident light from adjacent pixels.
  • An insulating film 442 is formed on the entire upper surface of the pinning film 443 including the light shielding films 444-1 to 444-5.
  • a color filter 441 is formed between the on-chip lens 411 and the insulating film 442.
  • one of the color filters 441-1 corresponding to the high sensitivity photodiode 421-1 is a red (R) color filter
  • the other color filter is a green (G) color filter. It can be a filter.
  • one of the color filters 441-2 corresponding to the low sensitivity photodiode 421-2 is a red (R) color filter
  • the other color filter is a green (G) color filter. It can be.
  • the high-sensitivity photodiode 421-1 and the low-sensitivity photodiode 421-2 include the first transfer transistor 422-1, the third transfer transistor 422-3, and the like. Are connected to each other. Then, the first transfer transistor 422-1 and the third transfer transistor 422-3 operate according to the drive signals TGL, TGS, etc., so that they are stored in the high sensitivity photodiode 421-1 and the low sensitivity photodiode 421-2. The charged charges are read out.
  • the pixel 400A has the cross-sectional structure shown in FIG. 32, the sensitivity of the high-sensitivity photodiode 421-1 having the moth-eye structure is made higher than the sensitivity of the low-sensitivity photodiode 421-2. Can do. Further, the pixel 400A has the cross-sectional structure shown in FIG. 32, so that the dynamic range can be expanded.
  • FIG. 33 shows an example of the dynamic range obtained by adopting the cross-sectional structure of the pixel 400A.
  • the horizontal axis represents the illuminance of light applied to each photodiode
  • the vertical axis represents the amount of charge output from each photodiode.
  • the dotted line in the figure represents the input / output characteristics of the high sensitivity pixel 401A-1
  • the alternate long and short dash line in the figure represents the input / output characteristics of the low sensitivity pixel 401A-2.
  • the sensitivity of the high-sensitivity pixel 401A-1 is improved, but the saturation charge is not changed without changing the sensitivity of the low-sensitivity pixel 401A-2. Since the amount (Qs) can be increased, the dynamic range of the pixel 400A can be expanded as compared with a normal pixel, as represented by the solid line in FIG.
  • the pixel 400B in which the high-sensitivity photodiode (PD) has a moth-eye structure when the sensitivity difference of the photodiode (PD) is set by the size of the on-chip lens (OCL), the pixel 400B in which the high-sensitivity photodiode (PD) has a moth-eye structure. explain.
  • FIG. 34 as an example of the pixel 400B arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1), a pixel composed of a high sensitivity pixel 401B-1 and a low sensitivity pixel 401B-2 is shown. It is shown in the figure.
  • the photodiode 421 is formed for each pixel in the semiconductor region (silicon (Si)) of the semiconductor substrate 412 as in the pixel 400A (FIG. 32) described above.
  • the external size of the on-chip lens 411 provided corresponding to 421 is different. Further, the size in the planar direction (area of the light receiving surface) of each photodiode 421 differs depending on the size of each on-chip lens 411.
  • the outer size of the on-chip lens 411-1 is larger than the outer size of the on-chip lens 411-2.
  • the size of the photodiode 421-1 in the planar direction is larger than the size of the photodiode 421-2 in the planar direction.
  • the photodiode 421-2 corresponding to the on-chip lens 411-2 having a small outer size is a low-sensitivity photodiode.
  • the photodiode 421-1 corresponding to the on-chip lens 411-1 having a large outer size is a highly sensitive photodiode.
  • the pixel 400B includes a high-sensitivity pixel 401B-1 having a high-sensitivity photodiode 421-1 and a low-sensitivity pixel 401B-2 having a low-sensitivity photodiode 421-2.
  • the interface (light-receiving surface side interface) of the P-type semiconductor region above the high-sensitivity photodiode 421-1 is as follows. A fine uneven structure is formed by the moth-eye structure. On the other hand, the moth-eye structure is not formed above the low sensitivity photodiode 421-2.
  • the high-sensitivity photodiode 421-1 since the high-sensitivity photodiode 421-1 has a moth-eye structure, incident light can be diffracted. Therefore, compared with the low-sensitivity photodiode 421-2, the optical path length of light subjected to photoelectric conversion can be reduced. The sensitivity of the high sensitivity photodiode 421-1 can be increased by increasing the length.
  • the moth-eye structure is formed on the high sensitivity photodiode 421-1 side.
  • the sensitivity of the high sensitivity photodiode 421-1 is compared with the sensitivity of the low sensitivity photodiode 421-2. Can be further increased.
  • the sensitivity of the high-sensitivity photodiode 421-1 having the moth-eye structure is further increased than the sensitivity of the low-sensitivity photodiode 421-2. be able to.
  • each photodiode 421 is different depending on the size of the on-chip lens 411. May be the same size.
  • the pixel 400C in which the high-sensitivity photodiode (PD) has a moth-eye structure when the sensitivity difference of the photodiode (PD) is different depending on the size of the photodiode (PD), the pixel 400C in which the high-sensitivity photodiode (PD) has a moth-eye structure. explain.
  • FIG. 35 as an example of the pixel 400C arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1), a pixel composed of a high sensitivity pixel 401C-1 and a low sensitivity pixel 401C-2 is shown. It is shown in the figure.
  • the photodiode 421 is formed for each pixel in the semiconductor region (silicon (Si)) of the semiconductor substrate 412 as in the pixel 400A (FIG. 32) described above.
  • the size (area of the light receiving surface) of 421 in the planar direction is different.
  • the external size of the on-chip lens 411 provided corresponding to each photodiode 421 in the pixel 400C is the same size.
  • the size of the photodiode 421-1 in the planar direction is larger than the size of the photodiode 421-2 in the planar direction.
  • the outer size of the on-chip lens 411-1 is the same as the outer size of the on-chip lens 411-2.
  • the photodiode 421-2 having a small size in the planar direction becomes a low-sensitivity photodiode, whereas the photodiode in the planar direction
  • the photodiode 421-1 having a large size can be a highly sensitive photodiode.
  • the pixel 400C includes a high-sensitivity pixel 401C-1 having a high-sensitivity photodiode 421-1 and a low-sensitivity pixel 401C-2 having a low-sensitivity photodiode 421-2.
  • the interface (light-receiving surface side interface) of the P-type semiconductor region above the high-sensitivity photodiode 421-1 is as follows. A fine uneven structure is formed by the moth-eye structure. On the other hand, the moth-eye structure is not formed above the low sensitivity photodiode 421-2.
  • the high-sensitivity photodiode 421-1 since the high-sensitivity photodiode 421-1 has a moth-eye structure, incident light can be diffracted. Therefore, compared with the low-sensitivity photodiode 421-2, the optical path length of light subjected to photoelectric conversion can be reduced. The sensitivity of the high sensitivity photodiode 421-1 can be increased by increasing the length.
  • the moth-eye structure is formed on the high-sensitivity photodiode 421-1 side.
  • the sensitivity of the high-sensitivity photodiode 421-1 is compared with the sensitivity of the low-sensitivity photodiode 421-2. Can be further increased.
  • the sensitivity of the high-sensitivity photodiode 421-1 having the moth-eye structure is further increased than the sensitivity of the low-sensitivity photodiode 421-2. be able to.
  • FIG. 36 as an example of the pixel 400D arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1), a pixel composed of a high sensitivity pixel 401D-1 and a low sensitivity pixel 401D-2 is shown. It is shown in the figure.
  • a photodiode 421 is formed for each pixel in the semiconductor region (silicon (Si)) of the semiconductor substrate 412 as in the pixel 400A (FIG. 32) described above.
  • the external size of the on-chip lens 411 provided corresponding to 421 is different. Further, the size in the planar direction (area of the light receiving surface) of each photodiode 421 differs depending on the size of each on-chip lens 411.
  • the light shielding film 444 formed between the photodiodes 421 is formed inside the low-sensitivity pixel 401D-2 as compared to the pixel 400B (FIG. 35).
  • the light shielding films 444-1 and 444-2 on both sides of the photodiode 421-2 are formed on the inner side. Yes. Therefore, the size of the photodiode 421-2 in the planar direction is smaller.
  • the light shielding film 444-3 and the light shielding film 444-4 are formed on the inner side, and the photodiode 421-2 is arranged in the planar direction. The size is getting smaller.
  • the outer size of the on-chip lens 411-1 is larger than the outer size of the on-chip lens 411-2. Further, the size of the photodiode 421-2 in the planar direction is further smaller than the size of the photodiode 421-1 in the planar direction.
  • the photodiode 421-2 corresponding to the on-chip lens 411-2 having a small outer size is a low-sensitivity photodiode.
  • the photodiode 421-1 corresponding to the on-chip lens 411-1 having a large outer size is a highly sensitive photodiode.
  • the interface (light-receiving surface side interface) of the P-type semiconductor region above the high-sensitivity photodiode 421-1 is as follows. A fine uneven structure is formed by the moth-eye structure. On the other hand, the moth-eye structure is not formed above the low sensitivity photodiode 421-2.
  • the high-sensitivity photodiode 421-1 since the high-sensitivity photodiode 421-1 has a moth-eye structure, incident light can be diffracted. Therefore, compared with the low-sensitivity photodiode 421-2, the optical path length of light subjected to photoelectric conversion can be reduced. The sensitivity of the high sensitivity photodiode 421-1 can be increased by increasing the length.
  • the moth-eye structure is formed on the high sensitivity photodiode 421-1 side.
  • the sensitivity of the high sensitivity photodiode 421-1 is compared with the sensitivity of the low sensitivity photodiode 421-2. Can be further increased.
  • the sensitivity of the high-sensitivity photodiode 421-1 having the moth-eye structure is further increased than the sensitivity of the low-sensitivity photodiode 421-2. be able to.
  • the pixels 400A to 400D have been described as the fifth embodiment.
  • a moth-eye structure having a fine concavo-convex structure is formed in the upper region of the high-sensitivity photodiode so that the optical path length of light to be subjected to photoelectric conversion can be increased.
  • the sensitivity of the high sensitivity photodiode can be increased.
  • the dynamic range can be expanded.
  • the size of the low-sensitivity photodiode in the planar direction (area of the light-receiving surface) of the low-sensitivity pixel is the same as the size of the high-sensitivity photodiode in the planar direction (area of the light-receiving surface).
  • the size of the low-sensitivity photodiode in the planar direction is equal to or larger than the size of the high-sensitivity photodiode in the planar direction. By doing so, it may be possible to obtain characteristics with a wide dynamic range.
  • a pixel internal capacitance charge storage unit
  • FIG. 37 shows a plan view when the pixel 900 of the first embodiment is viewed from the wiring side
  • FIG. 37B shows a cross-sectional view and a plan view of the pixel.
  • the size in the planar direction of the high-sensitivity photodiode 921-1 and the low-sensitivity photodiode 921-2 is changed according to the pixel layout shown in FIG.
  • the size of the high sensitivity photodiode 921-1 and the low sensitivity photodiode 921-2 in the planar direction is changed with such a layout, for example, an on-chip lens 911-1 shown in FIG. It is necessary to form the on-chip lens 911-2.
  • the sixth embodiment by adopting a structure in which the low-sensitivity pixel surrounds the high-sensitivity pixel in the pixel, not only the dynamic range in the pixel having the high-sensitivity pixel and the low-sensitivity pixel is expanded. To facilitate on-chip lens formation and pupil correction.
  • pixels 500A to 500D will be described as the pixels 500 that are two-dimensionally arranged in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1).
  • pixel circuits such as the high-sensitivity photodiode 521-1, the low-sensitivity photodiode 521-2, and the first transfer transistor 522-1 to the selection transistor 529 have high sensitivity in the pixel 100 in FIG. This corresponds to pixel circuits such as the photodiode 121-1, the low-sensitivity photodiode 121-2, and the first transfer transistor 122-1 to the selection transistor 129.
  • a pixel 500A having a structure in which the periphery of a high-sensitivity photodiode (PD) is surrounded by the low-sensitivity photodiode (PD) will be described with reference to FIG.
  • FIG. 38A is a plan view showing the structure of the pixel 500A.
  • FIG. 38A shows a plan view when one of the pixels 500A arranged two-dimensionally in the pixel array section 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the light incident side.
  • the pixel 500A includes a high sensitivity pixel 501A-1 and a low sensitivity pixel 501A-2 surrounding the periphery.
  • the high sensitivity pixel 501A-1 is a pixel having higher sensitivity than the low sensitivity pixel 501A-2.
  • the structure is as shown in the cross sectional view of B of FIG. 38B, in the silicon (Si) of the semiconductor substrate 512, the high-sensitivity photodiode (PD) 521-1 constituting the high-sensitivity pixel 501A-1 and the low-sensitivity pixel 501A so as to surround the periphery thereof. -2 constituting a low-sensitivity photodiode (PD) 521-2 is formed.
  • the light-shielding film 544 is provided between the low-sensitivity photodiode 521-2 and between the low-sensitivity photodiode 521-2 and the high-sensitivity photodiode 521-1 by an element isolation structure such as a DTI structure. -1 and a light-shielding film 544-2 are formed to separate elements.
  • the high-sensitivity photodiode 521-1 generates and accumulates charges according to the amount of light incident from the light incident side.
  • the charges accumulated in the high-sensitivity photodiode 521-1 are read out by a pixel circuit such as the first transfer transistor 522-1 (arrows S1 and S2 in the figure). Note that light incident on the high-sensitivity photodiode 521-1 does not leak into the low-sensitivity photodiode 521-2 due to the light-shielding film 544-2 (arrows S3 and S4 in the figure).
  • the low-sensitivity photodiode 521-2 generates and accumulates charges according to the amount of light incident from the light incident side. Then, the charge accumulated in the low-sensitivity photodiode 521-2 is read out by a pixel circuit such as the third transfer transistor 522-3. Note that light incident on the low-sensitivity photodiode 521-2 does not leak into the high-sensitivity photodiode 521-1 due to the light-shielding film 544-2.
  • FIGS. 39 and 40 show a structure in the case where an on-chip lens, a color filter, and the like are provided in the pixel 500A.
  • FIG. 39 is a diagram showing a structure when one on-chip lens is formed for the high-sensitivity photodiode 521-1 and the low-sensitivity photodiode 521-2 surrounding the high-sensitivity photodiode 521-1.
  • an insulating film 542 is formed on the entire upper surface of the photodiode (PD) 521 including the light shielding film 544. Note that although not shown in the structure of the pixel 500A in FIG. 39, the upper surface of the semiconductor region of the semiconductor substrate 512 is covered with a pinning film.
  • a color filter 541 and an on-chip lens 511 are formed on the insulating film 542.
  • One on-chip lens 511 is provided for the high-sensitivity photodiode 521-1 and the low-sensitivity photodiode 521-2 surrounding the high-sensitivity photodiode 521-1, and the high-sensitivity photodiode 521-1 and the low-sensitivity photodiode 521-. The light is incident on each of the two.
  • FIG. 40 is a diagram showing a structure when an on-chip lens is separately formed for the high-sensitivity photodiode 521-1 and the low-sensitivity photodiode 521-2 surrounding the high-sensitivity photodiode 521-1.
  • the structure of the pixel 500A in FIG. 40 is the same as that of the pixel 500A in FIG. 39 described above except that the structure of the on-chip lens 511 is different. The description is omitted.
  • an on-chip lens 511-1 for entering light into the high sensitivity photodiode 521-1 and an on-chip lens 511 for entering light into the low sensitivity photodiode 521-2. -2 are provided.
  • the on-chip lens 511-2 surrounds the periphery of the on-chip lens 511-1 corresponding to the low-sensitivity photodiode 521-2 being disposed surrounding the periphery of the high-sensitivity photodiode 521-1. Arranged. That is, the on-chip lens 511-2 is arranged in a donut shape with respect to the on-chip lens 511-1.
  • the on-chip lenses 511 (511-1, 511-2) shown in FIG. 39 or 40 can be formed. Since the shape of 511-2) is a general shape, the on-chip lenses 511 (511-1, 511-2) can be formed by using a method that is currently widely used.
  • the sensitivity of the high-sensitivity photodiode 521-1 is higher than the sensitivity of the low-sensitivity photodiode 521-2 surrounding the high-sensitivity photodiode 521-2.
  • the use of such a layout can facilitate on-chip lens formation and pupil correction.
  • a light-shielding film 544 is formed between the high-sensitivity photodiode 521-1 and the low-sensitivity photodiode 521-2, and the elements are separated from each other. Therefore, the high-sensitivity pixel 501A-1 And the problem of color mixture between the low-sensitivity pixels 501A-2 can be solved.
  • a pixel 500B having a structure in which a low-sensitivity photodiode (PD) performs photoelectric conversion with incident light that has passed through the high-sensitivity photodiode (PD) will be described with reference to FIG.
  • 41A is a plan view showing the structure of the pixel 500B.
  • 41A is a plan view when one of the pixels 500B arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the light incident side.
  • the structure is as shown in the cross sectional view of B in FIG.
  • the high-sensitivity photodiode (PD) 521-1 and the periphery thereof are surrounded in the silicon (Si) of the semiconductor substrate 512.
  • a low sensitivity photodiode (PD) 521-2 is formed.
  • a light shielding film 554 is formed around the low sensitivity photodiode 521-2.
  • the light shielding film 554 also covers the light incident side above the low sensitivity photodiode (PD) 521-2. Thereby, in the low sensitivity photodiode 521-2, light does not enter from the upper part (the light incident side).
  • an oxide film 555 is formed between the high sensitivity photodiode 521-1 and the low sensitivity photodiode 521-2.
  • light incident from above (on the light incident side) of the high-sensitivity photodiode 521-1 transmits not only within the high-sensitivity photodiode 521-1 but also through the oxide film 555 and transmits the low-sensitivity photodiode 521-2. It will also enter into the side (arrow L1, L2 in a figure).
  • the high-sensitivity photodiode 521-1 generates and accumulates charges according to the amount of light incident from the light incident side. Then, the charge accumulated in the high sensitivity photodiode 521-1 is read out by a pixel circuit such as the first transfer transistor 522-1.
  • the low-sensitivity photodiode 521-2 generates and accumulates charges corresponding to the amount of light incident on the high-sensitivity photodiode 521-1 and incident through the oxide film 555. Then, the charge accumulated in the low-sensitivity photodiode 521-2 is read out by a pixel circuit such as the third transfer transistor 522-3.
  • an on-chip lens and a color filter are provided on the light incident side of the pixel 500B as shown in FIGS.
  • the pixel 500B does not require an on-chip lens for making light incident on the low-sensitivity photodiode 521-2, when the structure shown in FIG. 40 is adopted, the on-chip lens 511- disposed in a donut shape. 2 need not be provided.
  • the pixel 500B has the structure shown in FIG. 41, the sensitivity of the high-sensitivity photodiode 521-1 is made higher than that of the low-sensitivity photodiode 521-2 surrounding the high-sensitivity photodiode 521-1, By adopting such a layout, formation of an on-chip lens and pupil correction can be facilitated.
  • a pixel 500C having a structure in which a memory (MEM) is arranged in a part of a region around a high sensitivity photodiode (PD) will be described.
  • MEM memory
  • 42A is a plan view showing the structure of the pixel 500C.
  • 42A shows a plan view when one of the pixels 500C arranged two-dimensionally in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1) is viewed from the light incident side.
  • the four corner areas (triangle areas in the figure) of the portion excluding the area of the high-sensitivity pixel 501C-1 having a hexagonal shape within the square area are low sensitivity.
  • a part of the four corner regions (triangular regions in the drawing) (for example, the lower left region in the drawing) is shielded by the light shielding film 564, and the light shielding film 564
  • a memory portion (MEM) 561 for holding charges can be formed in the lower region. That is, the memory portion 561 formed in the semiconductor substrate 512 is shielded from light by the light shielding film 564.
  • the structure is as shown in the cross sectional view in FIG. 42B, in the silicon (Si) in the semiconductor substrate 512, the high-sensitivity photodiode (PD) 521-1 and the low-sensitivity photodiode (PD) 521 so as to surround (a part of) the periphery thereof. -2 is formed.
  • a light shielding film 564-2 and a light shielding film 564-3 are formed between the high sensitivity photodiode 521-1 and the low sensitivity photodiode 521-2 and around the low sensitivity photodiode 521-2. The elements are separated from each other.
  • a part of the four corner areas (on the incident light side) is shielded by the light shielding film 564 (light shielding film 564-1), and the light shielding film 564 (light shielding film 564-1).
  • a memory unit (MEM) 561 is formed in the lower area of the.
  • the high-sensitivity photodiode 521-1 generates and accumulates charges according to the amount of light incident from the light incident side. Then, the charge accumulated in the high sensitivity photodiode 521-1 is read out by a pixel circuit such as the first transfer transistor 522-1. Further, the electric charge read by the first transfer transistor 522-1 can be stored in the memory unit 561.
  • the low-sensitivity photodiode 521-2 generates and accumulates charges according to the amount of light incident from the light incident side. Then, the charge accumulated in the low-sensitivity photodiode 521-2 is read out by a pixel circuit such as the third transfer transistor 522-3. Further, the charge read by the third transfer transistor 522-3 can be stored in the memory portion 561.
  • the charge accumulated in the memory unit 561 is transferred to the FD unit 526 and converted into a voltage, and then amplified by the amplification transistor 528 and output through the selection transistor 529.
  • CMOS image sensor 10 of FIG. 1 if the rolling shutter system that sequentially reads out each pixel is used, image distortion occurs due to a difference in exposure timing, so that charge is held in the pixel.
  • a global shutter method is used in which all pixels are read simultaneously by providing a memory unit (charge holding unit).
  • a memory unit 561 is provided as a charge holding unit for holding charges when this global shutter method is adopted.
  • on-chip lenses and color filters can be formed on the light incident side of the pixel 500C as shown in FIGS.
  • the lower left region of the four regions at the four corners is the memory unit 561.
  • the present invention is not limited to this.
  • Other structures such as a memory unit 561-1 for 521-1 and a memory unit 561-2 for the low-sensitivity photodiode 521-2 may be adopted.
  • the 42 may employ a configuration in which the low-sensitivity photodiodes 521-2 are all arranged without providing the memory portions 561 in the four regions at the four corners. Further, in the pixel 500C of FIG. 42, the low sensitivity pixel 501C-2 and the memory unit 561 are arranged in the four regions at the four corners, but the low sensitivity pixel 501C-2 is the high sensitivity pixel 501C-1. If the shape of the high-sensitivity pixel 501C-1 is changed, the low-sensitivity pixel 501C-2 and the memory unit 561 may be arranged in another region by changing the shape of the high-sensitivity pixel 501C-1.
  • the pixel 500C has the structure shown in FIG. 42, the sensitivity of the high-sensitivity photodiode 521-1 is made higher than that of the low-sensitivity photodiode 521-2 that surrounds the pixel 500C. By adopting such a layout, formation of an on-chip lens and pupil correction can be facilitated. Further, the pixel 500C can be used as the memory portion 561 that accumulates electric charges by shielding a part of the light receiving surface on which light is incident.
  • FIG. 43 is a plan view showing the structure of a pixel 500D configured by sharing four pixels.
  • FIG. 43 is a plan view of the pixels 500D-1 to 500D-4 that are two-dimensionally arranged in the pixel array unit 11 of the CMOS image sensor 10 (FIG. 1) when viewed from the light incident side. Yes.
  • the pixel circuit such as the FD portion (FD) 526 is shared by the four pixels 500D-1 to 500D-4.
  • the high sensitivity photodiodes (PDL2, PDL3, PDL4) 521-1 and the surrounding low sensitivity photodiodes (PDS2, PDS3, PDS4) 521-2 are accumulated.
  • the charges are read by the transfer transistors (TRL2, TRL3, TRL4) 522-1 and the transfer transistors (TRS2, TRS3, TRS4) 522-3 and transferred to the FD unit 526.
  • the FD unit 526 converts the charges read from the photodiodes of the pixels 500D-1 to 500D-4 into a voltage signal, and outputs the voltage signal. This voltage signal is read by the amplification transistor (AMP) 528 and output to the vertical signal line 22 (FIG. 1) via the selection transistor (SEL) 529. Note that the reset transistor (RST) 527 resets the potential of the FD portion 526.
  • FIG. 44 shows a cross-sectional structure of the pixel 500D-1 among the four-pixel shared pixels.
  • a high-sensitivity photodiode (PDL1) 521-1 and a low-sensitivity photodiode (PDS1) 521-2 are formed in the silicon (Si) of the semiconductor substrate 512 so as to surround the periphery.
  • a light shielding film 574-1 and a light shielding film 574-2 are formed between the high sensitivity photodiode (PDL1) 521-1 and the low sensitivity photodiode (PDS1) 521-2, and the elements are separated. ing.
  • the charge accumulated in the high sensitivity photodiode (PDL1) 521-1 is read out by a pixel circuit such as the transfer transistor (TRL1) 522-1 and transferred to the FD unit 526.
  • the charge accumulated in the low sensitivity photodiode (PDS1) 521-2 is read out by a pixel circuit such as the transfer transistor (TRS1) 522-3 and transferred to the FD unit 526.
  • FIG. 45 shows a cross-sectional structure of the pixel 500D-2 and the pixel 500D-4 among the pixels sharing the four pixels.
  • a high-sensitivity photodiode (PDL2) 521-1 of a pixel 500D-2 and a low-sensitivity photodiode (PDS2) 521-2 around it are formed in silicon (Si) of a semiconductor substrate 512. Yes. Further, in the silicon (Si) of the semiconductor substrate 512, a high-sensitivity photodiode (PDL4) 521-1 of the pixel 500D-4 and a low-sensitivity photodiode (PDS4) 521-2 around it are formed.
  • a light shielding film 574-3 and a light shielding film are provided. 574-4 is formed, and the elements are separated.
  • the low-sensitivity photodiode (PDS2) 521-2 of the pixel 500D-2 and the low-sensitivity photodiode (PDS4) 521-2 of the pixel 500D-4 are separated from each other by a light shielding film 574-5.
  • a light shielding film 574-6 and a light shielding film 574-7 are provided between the high sensitivity photodiode (PDL4) 521-1 of the pixel 500D-4 and the low sensitivity photodiode (PDS4) 521-2 of the pixel 500D-4. Therefore, the elements are separated from each other.
  • the charge accumulated in the high-sensitivity photodiode (PDL2) 521-1 of the pixel 500D-2 is read by the pixel circuit such as the transfer transistor (TRL2) 522-1 and transferred to the FD unit 526.
  • the charge accumulated in the low-sensitivity photodiode (PDS2) 521-2 of the pixel 500D-2 is read by the pixel circuit such as the transfer transistor (TRS2) 522-3 and transferred to the FD unit 526.
  • the charge stored in the high-sensitivity photodiode (PDL4) 521-1 of the pixel 500D-4 is read out by a pixel circuit such as the transfer transistor (TRL4) 522-1 and transferred to the FD unit 526.
  • the charge accumulated in the low-sensitivity photodiode (PDS4) 521-2 of the pixel 500D-4 is read by the pixel circuit such as the transfer transistor (TRS4) 522-3 and transferred to the FD unit 526.
  • FIG. 46 shows a structure in which one wiring layer among a plurality of wiring layers is arranged as a control line for the transfer transistor 522-1 and the reset transistor 527.
  • the transfer transistor (TGL1) 522-1 of the pixel 500D-1 is connected to the control line 581.
  • the drive signal TGL1 is applied to the transfer gate of the transfer transistor (TGL1) 522-1 via the control line 581 and the charge accumulated in the high sensitivity photodiode (PDL1) 521-1 is read out.
  • the transfer transistor (TGL2) 522-1 of the pixel 500D-2 is connected to the control line 583, and the drive signal TGL2 is applied to the transfer gate, whereby the transfer transistor (TGL2) 522-1 is stored in the high-sensitivity photodiode (PDL2) 521-1. The charge is read out.
  • the transfer transistor (TGL3) 522-1 of the pixel 500D-3 is connected to the control line 582, and the drive signal TGL3 is applied to the transfer gate, thereby being stored in the high-sensitivity photodiode (PDL3) 521-1.
  • the charge is read out.
  • the transfer transistor (TGL4) 522-1 of the pixel 500D-4 is connected to the control line 584, and the drive signal TGL4 is applied to the transfer gate, thereby being stored in the high-sensitivity photodiode (PDL4) 521-1. The charge is read out.
  • the reset transistor 527 is connected to the control line 585.
  • a drive signal RST is applied to the gate electrode of the reset transistor 527 via the control line 585.
  • the reset transistor 527 resets the FD unit 526 by operating in accordance with the drive signal RST.
  • FIG. 47 shows a structure in which one wiring layer among a plurality of wiring layers is arranged as a control line for the transfer transistor 522-3 and the selection transistor 529.
  • the transfer transistor (TGS1) 522-3 of the pixel 500D-1 is connected to the control line 586.
  • the drive signal TGS1 is applied to the transfer gate of the transfer transistor (TGS1) 522-3 via the control line 586, and the charge accumulated in the low sensitivity photodiode (PDS1) 521-2 is read out.
  • the transfer transistor (TGS2) 522-3 of the pixel 500D-2 is connected to the control line 588, and the drive signal TGS2 is applied to the transfer gate, whereby the transfer transistor (TGS2) 522-3 is stored in the low sensitivity photodiode (PDS2) 521-2. The charge is read out.
  • the transfer transistor (TGS3) 522-3 of the pixel 500D-3 is connected to the control line 587, and is stored in the low-sensitivity photodiode (PDS3) 521-2 by applying the drive signal TGS3 to the transfer gate. The charge is read out.
  • the transfer transistor (TGS4) 522-3 of the pixel 500D-4 is connected to the control line 589, and the drive signal TGS4 is applied to the transfer gate, thereby being stored in the low sensitivity photodiode (PDS4) 521-2. The charge is read out.
  • the selection transistor 529 is connected to the control line 590.
  • a drive signal SEL is applied to the gate electrode of the selection transistor 529 through a control line 590.
  • the selection transistor 529 selects the pixel 500D by operating according to the drive signal SEL.
  • FIG. 48 shows a structure in which one wiring layer among a plurality of wiring layers is arranged as an FD wiring layer.
  • FIG. 48 three points of the FD portion 526 as a floating diffusion (FD), the gate electrode of the amplification transistor 528, and the diffusion layer of the reset transistor 527 that is connected to the FD portion 526 A so-called FD wiring 593 to be connected is arranged.
  • FD floating diffusion
  • FIG. 49 shows a structure in which one wiring layer among a plurality of wiring layers is arranged as a power supply line and a vertical signal line.
  • a power supply line (VDD) 595 is connected to a reset transistor 527 and an amplification transistor 528.
  • the vertical signal line (VSL) 596 is connected to the selection transistor 529.
  • the power supply line 595 corresponds to the power supply VDD in FIG. 2, and the vertical signal line 596 corresponds to the vertical signal line 22 in FIG.
  • FIG. 50 is a diagram illustrating a circuit configuration example when four pixels are shared by the pixels 500D-1 to 500D-4.
  • an FD portion (FD) 526, a reset transistor (RST) 527, an amplification transistor (AMP) 528, and a selection transistor (SEL) 529 are provided for the pixels 500D-1 to 500D-4.
  • a pixel sharing pixel circuit is shown.
  • the drive signal TGL1 is applied to the transfer gate of the transfer transistor (TGL1) 522-1, whereby the charge accumulated in the high sensitivity photodiode (PDL1) 521-1 is transferred to the FD unit 526.
  • the drive signal TGS1 is applied to the transfer gate of the transfer transistor (TGS1) 522-3, whereby the charge accumulated in the low sensitivity photodiode (PDS1) 521-2 is transferred to the FD portion 526. Transferred.
  • the drive signal TGL2 is applied to the transfer gate of the transfer transistor (TGL2) 522-1, whereby the charge accumulated in the high-sensitivity photodiode (PDL2) 521-1 is transferred to the FD unit 526.
  • the drive signal TGS2 is applied to the transfer gate of the transfer transistor (TGS2) 522-3, whereby the charge accumulated in the low sensitivity photodiode (PDS2) 521-2 is transferred to the FD unit 526. Transferred.
  • the drive signal TGL3 is applied to the transfer gate of the transfer transistor (TGL3) 522-1, whereby the charge accumulated in the high sensitivity photodiode (PDL3) 521-1 is transferred to the FD unit 526.
  • the drive signal TGS3 is applied to the transfer gate of the transfer transistor (TGS3) 522-3, so that the charge accumulated in the low sensitivity photodiode (PDS3) 521-2 is transferred to the FD unit 526. Transferred.
  • the drive signal TGL4 is applied to the transfer gate of the transfer transistor (TGL4) 522-1, whereby the charge accumulated in the high sensitivity photodiode (PDL4) 521-1 is transferred to the FD unit 526.
  • the drive signal TGS4 is applied to the transfer gate of the transfer transistor (TGS4) 522-3, so that the charge accumulated in the low sensitivity photodiode (PDS4) 521-2 is transferred to the FD unit 526. Transferred.
  • the FD unit 526 includes a transfer transistor (TGL1) 522-1 and a transfer transistor (TGS1) 522-3 of the pixel 500D-1, and a transfer transistor (TGL2) 522-1 and a transfer transistor (TGS2) of the pixel 500D-2. 522-3, between the transfer transistor (TGL3) 522-1 and transfer transistor (TGS3) 522-3 of the pixel 500D-3, and between the transfer transistor (TGL4) 522-1 and transfer transistor of the pixel 500D-4 And (TGS4) 522-3.
  • the FD unit 526 reads the charges read from the photodiodes (PDL1, PDS1, PDL2, PDS2, PDL3, PDS3, PDL4, PDS4) of the pixels 500D-1 to 500D-4 according to the operation of each transfer transistor. Is converted into a voltage signal and output.
  • the reset transistor 527 is connected between the power supply VDD and the FD unit 526.
  • a drive signal RST is applied to the gate electrode of the reset transistor 527.
  • the drive signal RST becomes active, the reset gate of the reset transistor 527 becomes conductive, and the potential of the FD portion 526 is reset to the level of the power supply VDD.
  • the amplification transistor 528 has a gate electrode connected to the FD unit 526, a drain electrode connected to the power supply VDD, a read circuit that reads a voltage signal held in the FD unit 526, an input unit of a so-called source follower circuit, and Become.
  • the amplification transistor 528 has a source electrode connected to the vertical signal line 22 (FIG. 1) via the selection transistor 529, so that a constant current source 530 and a source follower connected to one end of the vertical signal line 22 are connected. Configure the circuit.
  • the selection transistor 529 is connected between the source electrode of the amplification transistor 528 and the vertical signal line 22 (FIG. 1).
  • a drive signal SEL is applied to the gate electrode of the selection transistor 529.
  • the selection transistor 529 is in a conductive state and is in a selected state.
  • the pixel signal output from the amplification transistor 528 is output to the vertical signal line 22 (FIG. 1) via the selection transistor 529.
  • the pixels 500D-1 to 500D-4 configured by sharing four pixels are configured as described above.
  • the pixels 500A to 500D have been described as the sixth embodiment.
  • the sensitivity of the photodiode of the high-sensitivity pixel is made higher than the sensitivity of the photodiode of the low-sensitivity pixel surrounding the periphery, and such a layout is adopted, so that the on-chip Lens formation and pupil correction can be facilitated.
  • each of the above-described six embodiments is not limited to a single embodiment, but may be a combination of all or some of the plurality of embodiments within a possible range.
  • the second embodiment can be combined with the fifth embodiment or the sixth embodiment described above.
  • the size in the depth direction of the low-sensitivity photodiode 421-2 is limited, or the low-sensitivity pixel 401A-2 of the pixel 400A (FIG. 38)
  • the size of the low sensitivity photodiode 521-2 in the depth direction can be limited.
  • the pixel capacitance may be provided at least in the photodiode having the lowest sensitivity without providing the pixel capacitance (charge storage unit) in the photodiode having the highest sensitivity. If this condition is satisfied, it is possible to provide two or more photodiodes having the same sensitivity.
  • the present invention is applied to a CMOS image sensor in which pixels are arranged in a matrix is described as an example.
  • the present technology is not limited to application to a CMOS image sensor. That is, the present technology can be applied to all solid-state imaging devices of the XY address system in which pixels are two-dimensionally arranged in a matrix.
  • the present technology is not limited to application to a solid-state imaging device that detects the distribution of the amount of incident light of visible light and captures it as an image, but a solid-state that captures the distribution of the incident amount of infrared rays, X-rays, or particles as an image. Applicable to all imaging devices.
  • FIG. 51 is a diagram illustrating a configuration example of an electronic apparatus having a solid-state imaging device.
  • an electronic device such as an imaging device such as a digital still camera or a video camera, or a mobile terminal device having an imaging function such as a smartphone or a tablet terminal.
  • the electronic device 1000 includes a solid-state imaging device 1001, a DSP (Digital Signal Processor) circuit 1002, a frame memory 1003, a display unit 1004, a recording unit 1005, an operation unit 1006, and a power supply unit 1007.
  • the DSP circuit 1002, the frame memory 1003, the display unit 1004, the recording unit 1005, the operation unit 1006, and the power supply unit 1007 are connected to each other via a bus line 1008.
  • the solid-state imaging device 1001 corresponds to the CMOS image sensor 10 of FIG. 1 and has a pixel structure corresponding to any of the first to sixth embodiments described above, for example. Structure is adopted.
  • the DSP circuit 1002 is a signal processing circuit that processes a signal supplied from the solid-state imaging device 1001.
  • the DSP circuit 1002 outputs image data obtained by processing a signal from the solid-state imaging device 1001.
  • the frame memory 1003 temporarily holds the image data processed by the DSP circuit 1002 in units of frames.
  • the display unit 1004 includes, for example, a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state imaging device 1001.
  • the recording unit 1005 records moving image or still image data captured by the solid-state imaging device 1001 on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 1006 outputs operation commands for various functions of the electronic device 1000 in accordance with user operations.
  • the power supply unit 1007 appropriately supplies various power sources serving as operation power sources for the DSP circuit 1002, the frame memory 1003, the display unit 1004, the recording unit 1005, and the operation unit 1006 to these supply targets.
  • the electronic device 1000 is configured as described above.
  • FIG. 52 is a diagram showing a usage example of the CMOS image sensor 10 as an image sensor.
  • the above-described CMOS image sensor 10 (FIG. 1) can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows. That is, as shown in FIG. 52, not only the above-mentioned field of appreciation for taking an image provided for appreciation, but also, for example, the field of transportation, the field of home appliances, the field of medical / health care, the field of security.
  • the CMOS image sensor 10 can also be used in devices used in the field of beauty, the field of sports, the field of agriculture, and the like.
  • CMOS image sensor 10 can be used in the electronic device 1000).
  • CMOS image sensor 10 can be used in a device used for traffic such as a surveillance camera and a distance measuring sensor for measuring distance between vehicles.
  • a CMOS image sensor 10 is a device used for home appliances such as a television receiver, a refrigerator, and an air conditioner in order to photograph a user's gesture and perform device operations in accordance with the gesture. Can be used. Further, in the medical / healthcare field, for example, the CMOS image sensor 10 is used in a device used for medical or health care such as an endoscope or a blood vessel photographing device by receiving infrared light. can do.
  • the CMOS image sensor 10 can be used in a security device such as a security camera or a personal authentication camera.
  • the CMOS image sensor 10 can be used in a device used for beauty, such as a skin measuring device for photographing skin and a microscope for photographing the scalp.
  • the CMOS image sensor 10 can be used in devices used for sports such as action cameras and wearable cameras for sports applications.
  • the CMOS image sensor 10 can be used in an apparatus provided for agriculture, such as a camera for monitoring the state of fields and crops.
  • the present technology can take the following configurations.
  • the solid-state imaging device according to (1) or (2), wherein the pixel further includes a pixel internal capacitor that accumulates charges overflowed by the second photoelectric conversion unit.
  • the second photoelectric conversion unit is formed at an arbitrary position in the optical axis direction in the semiconductor region of the pixel, The solid-state imaging device according to any one of (1) to (3), wherein a vertical transistor for reading out charges accumulated in the second photoelectric conversion unit is formed in the semiconductor region of the pixel.
  • the second photoelectric conversion unit has a size in a plane direction orthogonal to the optical axis on the opposite side to the light incident side that is larger than a size in the plane direction on the light incident side. .
  • the pixel further includes a pixel internal capacity for accumulating charges overflowed by the second photoelectric conversion unit, The second photoelectric conversion unit and the pixel internal capacitance are stacked so that the second photoelectric conversion unit is on the light incident side,
  • the solid-state imaging device according to (1) wherein a region of the first photoelectric conversion unit is expanded to a region that can be secured by forming a stacked structure of the second photoelectric conversion unit and the pixel internal capacitance.
  • the pixel further includes an oxide film, The solid-state imaging device according to (1), wherein the second photoelectric conversion unit and the oxide film are stacked such that the second photoelectric conversion unit or the oxide film is on a light incident side.
  • a light shielding film for shielding light between the first photoelectric conversion unit and the second photoelectric conversion unit is formed between the first photoelectric conversion unit and the second photoelectric conversion unit.
  • the solid-state imaging device according to (8) or (9).
  • (11) A pixel array unit in which a plurality of pixels are arranged two-dimensionally; The pixel is A first photoelectric conversion unit; A second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit, A solid-state imaging device is formed with a fine concavo-convex structure on a light incident side of the first photoelectric conversion unit.
  • the first lens that makes light incident on the first photoelectric conversion unit has a larger outer size than the second lens that makes light incident on the second photoelectric conversion unit.
  • the solid-state imaging device according to (11), wherein the first photoelectric conversion unit has a size in a plane direction orthogonal to an optical axis larger than a size in a plane direction of the second photoelectric conversion unit.
  • the first lens that enters light into the first photoelectric conversion unit has an outer size that is larger than the outer size of the second lens that enters light into the second photoelectric conversion unit.
  • the solid-state imaging device according to (11), wherein the first photoelectric conversion unit has a size in a plane direction orthogonal to an optical axis larger than a size in a plane direction of the second photoelectric conversion unit.
  • the second photoelectric conversion unit performs photoelectric conversion using light incident on the first photoelectric conversion unit.
  • the solid-state imaging device according to (15), wherein the second photoelectric conversion unit is formed in a point-symmetric region with the center of the first photoelectric conversion unit as a symmetry point.
  • the light incident side of a part of the region in which the second photoelectric conversion unit can be formed is shielded from light, and the shielded region is used as a memory unit that holds charges.
  • Solid-state imaging device (20) Having a pixel array part in which a plurality of pixels are arranged two-dimensionally; The pixel is A first photoelectric conversion unit; A second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit, The second photoelectric conversion unit includes a solid-state imaging device in which a size in an optical axis direction in which light is incident is smaller than a size of the first photoelectric conversion unit in an optical axis direction.
  • CMOS image sensor 11 pixel array section, 12 vertical drive circuit, 13 column processing circuit, 14 horizontal drive circuit, 15 output circuit, 16 control circuit, 17 input / output terminal, 100, 100A to 100D pixel, 121-1 high sensitivity Photodiode, 121-2 low sensitivity photodiode, 122-1 first transfer transistor, 122-3 third transfer transistor, 123 pixel internal capacity (charge storage unit), 200, 200A to 200F pixel, 221-1 high sensitivity photo Diode, 221-2, low-sensitivity photodiode, 222-1 first transfer transistor, 222-3 third transfer transistor, 223 pixel internal capacity (charge storage unit), 300, 300A to 300E pixels, 321-1 High-sensitivity photodiode, 321-2 low-sensitivity photodiode, 322-1 first transfer transistor, 322-3 third transfer transistor, 323, 323A, 323B pixel internal capacitance (charge storage unit), 341 oxide film, 400, 400A To 400D pixels, 411-1, 411-2 on-chip lens, 421-1 high-sensitivity photod

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Abstract

本技術は、高感度画素と低感度画素を有する画素においてダイナミックレンジをより拡大することができるようにする固体撮像装置、及び電子機器に関する。 固体撮像装置は、複数の画素が２次元状に配置されている画素アレイ部を備え、画素は、第１の光電変換部と、第１の光電変換部よりも感度が低い第２の光電変換部とを有し、第２の光電変換部は、光の入射する光軸方向のサイズが、第１の光電変換部の光軸方向のサイズよりも小さいサイズとなる。本技術は、例えば、裏面照射型のCMOSイメージセンサに適用することができる。

Description

固体撮像装置、及び電子機器
　本技術は、固体撮像装置、及び電子機器に関し、特に、高感度画素と低感度画素を有する画素においてダイナミックレンジをより拡大することができるようにした固体撮像装置、及び電子機器に関する。
　CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等の固体撮像装置は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置などの電子機器に用いられる。
　CMOSイメージセンサでは、低照度時にも撮像信号を取得することができるように、感度は高いほうが望ましい。また、ダイナミックレンジが大きくなるため、フォトダイオードは飽和しにくい方が望ましい。しかしながら、感度が高いことと、フォトダイオードが飽和しにくいことは、トレードオフの関係にあり、感度を維持しつつ、ダイナミックレンジを拡大することは難しい。
　そこで、高感度画素と低感度画素との両方を備え、高感度画素により高感度を維持しつつ、低感度画素によりダイナミックレンジを拡大するCMOSイメージセンサが提案されている（例えば、特許文献１参照）。
WO 2015/012098 A1
　ところで、高感度画素と低感度画素との感度差を利用して、ダイナミックレンジを拡大する場合には、ダイナミックレンジをより拡大することが求められるが、現状では、そのような技術方式は確立されていない。そのため、高感度画素と低感度画素を有する画素において、ダイナミックレンジをより拡大するための技術が求められていた。
　本技術はこのような状況に鑑みてなされたものであり、高感度画素と低感度画素を有する画素においてダイナミックレンジをより拡大することができるようにするものである。
　本技術の第１の側面の固体撮像装置は、複数の画素が２次元状に配置されている画素アレイ部を備え、前記画素は、第１の光電変換部と、前記第１の光電変換部よりも感度が低い第２の光電変換部とを有し、前記第２の光電変換部は、光の入射する光軸方向のサイズが、前記第１の光電変換部の光軸方向のサイズよりも小さいサイズとなる固体撮像装置である。
　本技術の第２の側面の固体撮像装置は、複数の画素が２次元状に配置されている画素アレイ部を備え、前記画素は、第１の光電変換部と、前記第１の光電変換部よりも感度が低い第２の光電変換部とを有し、前記第２の光電変換部は、光の入射する光軸方向のサイズが、前記第１の光電変換部の光軸方向のサイズよりも小さいサイズとなり、光入射側と反対側の光軸に直交する平面方向のサイズが、光入射側の平面方向のサイズよりも大きいサイズとなる固体撮像装置である。
　本技術の第３の側面の固体撮像装置は、複数の画素が２次元状に配置されている画素アレイ部を備え、前記画素は、第１の光電変換部と、前記第１の光電変換部よりも感度が低い第２の光電変換部と、前記第２の光電変換部でオーバーフローした電荷を蓄積する画素内容量とを有し、前記第２の光電変換部は、光の入射する光軸方向のサイズが、前記第１の光電変換部の光軸方向のサイズよりも小さいサイズとなり、前記第２の光電変換部と前記画素内容量とは、前記第２の光電変換部が光入射側となるように積層され、前記第２の光電変換部と前記画素内容量とを積層構造にすることで確保可能な領域に、前記第１の光電変換部の領域が拡張される固体撮像装置である。
　本技術の第４の側面の固体撮像装置は、複数の画素が２次元状に配置されている画素アレイ部を備え、前記画素は、第１の光電変換部と、前記第１の光電変換部よりも感度が低い第２の光電変換部とを有し、前記第１の光電変換部の光入射側には、微細な凹凸構造が形成されている固体撮像装置である。
　本技術の第５の側面の固体撮像装置は、複数の画素が２次元状に配置されている画素アレイ部を備え、前記画素は、第１の光電変換部と、前記第１の光電変換部よりも感度が低い第２の光電変換部とを有し、前記第２の光電変換部は、前記第１の光電変換部の周囲を取り囲んで形成されている固体撮像装置である。
　本技術の第６の側面の電子機器は、複数の画素が２次元状に配置されている画素アレイ部を有し、前記画素は、第１の光電変換部と、前記第１の光電変換部よりも感度が低い第２の光電変換部とを有し、前記第２の光電変換部は、光の入射する光軸方向のサイズが、前記第１の光電変換部の光軸方向のサイズよりも小さいサイズとなる固体撮像装置を備える電子機器である。
　本技術の第１の側面乃至第６の側面によれば、高感度画素と低感度画素を有する画素においてダイナミックレンジをより拡大することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した固体撮像装置の一実施の形態を示す図である。 画素の回路構成例を示す図である。 第１の実施の形態の画素の構造を示す平面図である。 第１の実施の形態の画素の構成を示す断面図である。 高感度画素と低感度画素を有する画素のダイナミックレンジの拡大方法を示す図である。 第２の実施の形態の画素１００Ａの構造を示す平面図である。 第２の実施の形態の画素１００Ａの構造を示す断面図である。 第２の実施の形態の画素１００Ｂの構造を示す平面図である。 第２の実施の形態の画素１００Ｂの構造を示す断面図である。 第２の実施の形態の画素１００Ｃの構造を示す平面図である。 第２の実施の形態の画素１００Ｃの構造を示す断面図である。 第２の実施の形態の画素１００Ｄの構造を示す平面図である。 第２の実施の形態の画素１００Ｄの構造を示す断面図である。 第３の実施の形態の画素２００Ａの構造を示す平面図である。 第３の実施の形態の画素２００Ａの構造を示す断面図である。 第３の実施の形態の画素２００Ｂの構造を示す平面図である。 第３の実施の形態の画素２００Ｂの構造を示す断面図である。 第３の実施の形態の画素２００Ｃの構造を示す平面図である。 第３の実施の形態の画素２００Ｃの構造を示す断面図である。 第３の実施の形態の画素２００Ｄの構造を示す平面図である。 第３の実施の形態の画素２００Ｄの構造を示す断面図である。 第３の実施の形態の画素２００Ｅの構造を示す断面図である。 第３の実施の形態の画素２００Ｆの構造を示す断面図である。 第４の実施の形態の画素３００Ａの構造を示す平面図である。 第４の実施の形態の画素３００Ａの構造を示す断面図である。 画素内容量３２３Ａの構造を示す断面図である。 第４の実施の形態の画素３００Ｂの構造を示す断面図である。 第４の実施の形態の画素３００Ｃの構造を示す断面図である。 第４の実施の形態の画素３００Ｄの構造を示す断面図である。 第４の実施の形態の画素３００Ｅの構造を示す断面図である。 画素内容量３２３Ｂの構造を示す断面図である。 第５の実施の形態の画素４００Ａの構造を示す断面図である。 高感度画素と低感度画素を有する画素のダイナミックレンジの拡大方法を示す図である。 第５の実施の形態の画素４００Ｂの構造を示す断面図である。 第５の実施の形態の画素４００Ｃの構造を示す断面図である。 第５の実施の形態の画素４００Ｄの構造を示す断面図である。 第１の実施の形態の画素の構造を示す図である。 第６の実施の形態の画素５００Ａの構造を示す図である。 第６の実施の形態の画素５００Ａの構造を示す断面図である。 第６の実施の形態の画素５００Ａの構造を示す断面図である。 第６の実施の形態の画素５００Ｂの構造を示す断面図である。 第６の実施の形態の画素５００Ｃの構造を示す断面図である。 第６の実施の形態の画素５００Ｄの構造を示す平面図である。 第６の実施の形態の画素５００Ｄの構造を示す断面図である。 第６の実施の形態の画素５００Ｄの構造を示す断面図である。 １つの配線層をTGL，RSTの制御線として用いた構造を示す平面図である。 １つの配線層をTGS，SELの制御線として用いた構造を示す平面図である。 １つの配線層をFD配線に用いた構造を示す平面図である。 １つの配線層を電源線と垂直信号線として用いた構造を示す平面図である。 第６の実施の形態の画素５００Ｄの回路構成例を示す図である。 固体撮像装置を有する電子機器の構成例を示す図である。 固体撮像装置の使用例を示す図である。
　以下、図面を参照しながら本技術の実施の形態について説明する。なお、説明は以下の順序で行うものとする。
１．システム構成
２．第１の実施の形態：画素内にオーバーフローパスを備えた構造
３．第２の実施の形態：低感度PDの深さ方向のサイズを限定した構造
４．第３の実施の形態：低感度PDの入射光側と配線側の平面方向のサイズが異なる構造
５．第４の実施の形態：低感度PDと画素内容量等を積層した構造
６．第５の実施の形態：高感度PDにモスアイ構造を用いた構造
７．第６の実施の形態：高感度PDの周囲を低感度PDで取り囲んだ構造
８．変形例
９．電子機器の構成
１０．固体撮像装置の使用例
＜１．システム構成＞
（固体撮像装置の構成例）
　図１は、本技術を適用した固体撮像装置の一実施の形態を示す図である。
　図１のCMOSイメージセンサ１０は、CMOS(Complementary Metal Oxide Semiconductor)を用いた固体撮像装置である。CMOSイメージセンサ１０は、光学レンズ系（不図示）を介して被写体からの入射光（像光）を取り込んで、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１において、CMOSイメージセンサ１０は、画素アレイ部１１、垂直駆動回路１２、カラム信号処理回路１３、水平駆動回路１４、出力回路１５、制御回路１６、及び入出力端子１７を含んで構成される。
　画素アレイ部１１には、複数の画素１００が２次元状に配列される。画素１００は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して構成される。
　垂直駆動回路１２は、例えばシフトレジスタによって構成され、所定の画素駆動線２１を選択して、選択された画素駆動線２１に画素１００を駆動するためのパルスを供給し、行単位で画素１００を駆動する。すなわち、垂直駆動回路１２は、画素アレイ部１１の各画素１００を行単位で順次垂直方向に選択走査し、各画素１００のフォトダイオードにおいて受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線２２を通してカラム信号処理回路１３に供給する。
　カラム信号処理回路１３は、画素１００の列ごとに配置されており、１行分の画素１００から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路１３は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling)及びA/D(Analog/Digital)変換等の信号処理を行う。
　水平駆動回路１４は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１３の各々を順番に選択し、カラム信号処理回路１３の各々から画素信号を水平信号線２３に出力させる。
　出力回路１５は、カラム信号処理回路１３の各々から水平信号線２３を通して順次に供給される信号に対し、信号処理を行って出力する。なお、出力回路１５は、例えば、バッファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。
　制御回路１６は、CMOSイメージセンサ１０の各部の動作を制御する。例えば、制御回路１６は、入力クロック信号と、動作モードなどを指令するデータを受け取り、また、CMOSイメージセンサ１０の内部情報などのデータを出力する。すなわち、制御回路１６は、垂直同期信号、水平同期信号、及び、マスタクロック信号に基づいて、垂直駆動回路１２、カラム信号処理回路１３、及び、水平駆動回路１４などの動作の基準となるクロック信号や制御信号を生成する。制御回路１６は、生成したクロック信号や制御信号を、垂直駆動回路１２、カラム信号処理回路１３、及び、水平駆動回路１４などに出力する。
　入出力端子１７は、外部と信号のやりとりを行う。
　以上のように構成される、図１のCMOSイメージセンサ１０は、CDS処理とA/D変換処理を行うカラム信号処理回路１３が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサとされる。また、図１のCMOSイメージセンサ１０は、裏面照射型のCMOSイメージセンサとすることができる。
（画素の回路構成）
　図２は、図１の画素１００の回路構成例を示す図である。
　画素１００は、高感度フォトダイオード１２１－１、低感度フォトダイオード１２１－２、第１転送トランジスタ１２２－１、第２転送トランジスタ１２２－２、第３転送トランジスタ１２２－３、第４転送トランジスタ１２２－４、電荷蓄積部１２３、ＦＤ(Floating Diffusion)部１２６、リセットトランジスタ１２７、増幅トランジスタ１２８、及び選択トランジスタ１２９を含んで構成される。
　また、画素１００に対し、画素駆動線２１（図１）として、複数の駆動線が、例えば画素行ごとに配線される。そして、垂直駆動回路１２（図１）からの複数の駆動線を介して、各種の駆動信号TGL，TGS，FCG，FDG，RST，SELが供給される。これらの駆動信号は、画素１００の各トランジスタがNMOSトランジスタであるため、高レベル（例えば、電源VDD）の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。
　高感度フォトダイオード１２１－１は、例えば、PN接合のフォトダイオード（PD）からなる光電変換部である。高感度フォトダイオード１２１－１は、受光した光量に応じた電荷を生成して蓄積する。
　低感度フォトダイオード１２１－２は、例えば、PN接合のフォトダイオード（PD）からなる光電変換部である。低感度フォトダイオード１２１－２は、受光した光量に応じた電荷を生成して蓄積する。
　ここで、高感度フォトダイオード１２１－１と低感度フォトダイオード１２１－２とを比較すると、高感度フォトダイオード１２１－１の方が、低感度フォトダイオード１２１－２よりも、単位時間で、単位照度当たりに発生させる電荷（信号電荷）の総量が多くなる。したがって、高感度フォトダイオード１２１－１の方が、感度が高く、低感度フォトダイオード１２１－２の方が、感度が低い。
　第１転送トランジスタ１２２－１は、高感度フォトダイオード１２１－１とＦＤ部１２６との間に接続される。第１転送トランジスタ１２２－１のゲート電極には、駆動信号TGLが印加される。この駆動信号TGLがアクティブ状態になると、第１転送トランジスタ１２２－１の転送ゲートが導通状態となり、高感度フォトダイオード１２１－１に蓄積されている電荷が、第１転送トランジスタ１２２－１を介してＦＤ部１２６に転送される。
　第２転送トランジスタ１２２－２は、ＦＤ部１２４とＦＤ部１２５との間に接続される。第２転送トランジスタ１２２－２のゲート電極には、駆動信号FCGが印加される。この駆動信号FCGがアクティブ状態になると、第２転送トランジスタ１２２－２の転送ゲートが導通状態となり、ＦＤ部１２４とＦＤ部１２５のポテンシャルが結合する。
　第３転送トランジスタ１２２－３は、低感度フォトダイオード１２１－２とＦＤ部１２４との間に接続される。第３転送トランジスタ１２２－３のゲート電極には、駆動信号TGSが印加される。この駆動信号TGSがアクティブ状態になると、第３転送トランジスタ１２２－３の転送ゲートが導通状態となり、低感度フォトダイオード１２１－２に蓄積されている電荷が、第３転送トランジスタ１２２－３を介して、電荷蓄積部１２３、あるいはＦＤ部１２４とＦＤ部１２５のポテンシャルが結合した領域に転送される。
　なお、第３転送トランジスタ１２２－３のチャネル領域には、オーバーフローパスが設けられている。そのため、駆動信号TGSが非アクティブ状態であっても、低感度フォトダイオード１２１－２における光電変換動作の結果発生した電荷の量が、低感度フォトダイオード１２１－２の飽和電荷量（Qs）を超えると、電荷は、第３転送トランジスタ１２２－３に備わるオーバーフローパスを介して電荷蓄積部１２３へとオーバーフローする。
　第４転送トランジスタ１２２－４は、第２転送トランジスタ１２２－２と第４転送トランジスタ１２２－４とリセットトランジスタ１２７の間のＦＤ部１２５と、ＦＤ部１２６との間に接続されている。第４転送トランジスタ１２２－４のゲート電極には、駆動信号FDGが印加される。駆動信号FDGがアクティブ状態になると、第４転送トランジスタ１２２－４の転送ゲートが導通状態となり、第２転送トランジスタ１２２－２、リセットトランジスタ１２７、及び第４転送トランジスタ１２２－４の間のＦＤ部１２５と、ＦＤ部１２６とのポテンシャルが結合する。
　電荷蓄積部１２３は、キャパシタからなり、第２転送トランジスタ１２２－２と第３転送トランジスタ１２２－３との間のＦＤ部１２４に接続される。電荷蓄積部１２３の対向電極は、電源VDDを供給する電源VDDの間に接続される。電荷蓄積部１２３は、低感度フォトダイオード１２１－２から転送若しくはオーバーフローされる電荷を蓄積する。なお、電荷蓄積部１２３は、後述する画素内容量（FC：Floating Capacitor）（例えば、図１０の画素内容量１２３）に相当するものである。
　ＦＤ部１２６は、FD(Floating Diffusion)であり、電荷を電圧信号に電荷電圧変換して出力する。なお、ＦＤ部１２６は、後述する平面図（例えば、図６のＡの平面図等）の「FD1」に相当するものである。また、ＦＤ部１２５は、後述する平面図の「FD2」に相当し、ＦＤ部１２４は、後述する平面図の「FD3」に相当している。
　リセットトランジスタ１２７は、電源VDDとＦＤ部１２５との間に接続される。リセットトランジスタ１２７のゲート電極には、駆動信号RSTと駆動信号FDGが印加される。この駆動信号RSTがアクティブ状態になると、リセットトランジスタ１２７のリセットゲートが導通状態となり、ＦＤ部１２６の電位が、電源VDDのレベルにリセットされる。
　増幅トランジスタ１２８は、そのゲート電極がＦＤ部１２６に接続され、ドレイン電極が電源VDDに接続されており、ＦＤ部１２６に保持されている電圧信号を読み出す読み出し回路、いわゆるソースフォロア回路の入力部となる。すなわち、増幅トランジスタ１２８は、そのソース電極が選択トランジスタ１２９を介して垂直信号線２２（図１）に接続されることにより、当該垂直信号線２２の一端に接続される定電流源１３０とソースフォロア回路を構成する。
　選択トランジスタ１２９は、増幅トランジスタ１２８のソース電極と垂直信号線２２との間に接続される。選択トランジスタ１２９のゲート電極には、駆動信号SELが印加される。この駆動信号SELがアクティブ状態になると、選択トランジスタ１２９が導通状態になり、画素１００が選択状態となる。これにより、増幅トランジスタ１２８から出力される画素信号が、選択トランジスタ１２９を介して、垂直信号線２２（図１）に出力される。
　画素１００は、以上のように構成される。
　なお、以下の説明においては、図２の画素１００に備わる、高感度フォトダイオード１２１－１と、その高感度フォトダイオード１２１－１に光を入射させるためのオンチップレンズと、高感度フォトダイオード１２１－１で発生した電荷を転送する転送トランジスタとからなる高感度撮像部を、「高感度画素（高感度画素部）」とも称する。また、図２の画素１００に備わる、低感度フォトダイオード１２１－２と、その低感度フォトダイオード１２１－２に光を入射させるためのオンチップレンズと、低感度フォトダイオード１２１－２で発生した電荷を転送する転送トランジスタとからなる低感度撮像部を、「低感度画素（低感度画素部）」とも称する。
　また、図２の画素１００においては、電荷蓄積部１２３を設けることで、低感度フォトダイオード１２１－２でオーバーフローした電荷を蓄積できるようにしているが、電荷蓄積部１２３を設けない構成を採用することもできる。そのため、後述する実施の形態では、低感度フォトダイオード１２１－２に対し、電荷蓄積部１２３を設けた場合の構造と、電荷蓄積部１２３を設けない場合の構造の両方の構造が存在している。
　ところで、CMOSイメージセンサ１０は、高感度フォトダイオード１２１－１を有する高感度画素と、低感度フォトダイオード１２１－２を有する低感度画素の異感度を利用してダイナミックレンジを拡大することができるが、その構成としては、複数の構成を採用することができる。そこで、以下、CMOSイメージセンサ１０の画素アレイ部１１に２次元状に配置される複数の画素１００の構成に応じた第１の実施の形態乃至第６の実施の形態について説明する。
　なお、以下の説明では、説明の都合上、第１の実施の形態の画素を、画素９００と記述し、他の実施の形態の画素と区別する。同様に、第２の実施の形態乃至第６の実施の形態の画素を、画素１００、画素２００、画素３００、画素４００、画素５００とそれぞれ記述するが、これらの画素も、CMOSイメージセンサ１０（図１）の画素アレイ部１１に２次元状に配置されることに変わりはない。
＜２．第１の実施の形態：画素内にオーバーフローパスを備えた構造＞
　まず、図３乃至図５を参照して、第１の実施の形態について説明する。なお、第１の実施の形態では、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素１００として、画素９００を備える。
（画素の構造）
　図３は、第１の実施の形態の画素９００の構造を示す平面図である。なお、図３は、裏面照射型のCMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素９００の１つを配線側から見た場合の平面図を表している。なお、図３に記載の画素９００は、図２に記載した画素１００と同様の構成を備えている。
　図３において、画素９００は、高感度フォトダイオード９２１－１と、低感度フォトダイオード９２１－２を有する。また、画素９００において、第１転送トランジスタ９２２－１乃至選択トランジスタ９２９は、図２の画素１００の第１転送トランジスタ１２２－１乃至選択トランジスタ１２９に対応している。さらに、画素９００において、画素内容量（FC：Floating Capacitor）９２３は、図２の画素１００の電荷蓄積部１２３に対応している。画素内容量９２３は、その一例として、MOSキャパシタを用いることができる。
　また、図３の画素９００上の点線ＸＸ'の断面を図示すると、図４の断面図に示すような構造となる。図４において、半導体基板９１２内には、高感度フォトダイオード（PD）９２１－１と、低感度フォトダイオード（PD）９２１－２が形成されている。
　高感度フォトダイオード９２１－１は、オンチップレンズ９１１－１を介して入射される光の光量に応じた電荷を生成して蓄積する。高感度フォトダイオード９２１－１に蓄積された電荷は、画素回路により読み出される。すなわち、オンチップレンズ９１１－１、高感度フォトダイオード９２１－１、及び画素回路により、高感度画素９０１－１が構成される。
　低感度フォトダイオード９２１－２は、オンチップレンズ９１１－２を介して入射される光の光量に応じた電荷を生成して蓄積する。低感度フォトダイオード９２１－２に蓄積された電荷は、画素回路により読み出される。すなわち、オンチップレンズ９１１－２、低感度フォトダイオード９２１－２、及び画素回路により、低感度画素９０１－２が構成される。
　ここで、高感度画素９０１－１と低感度画素９０１－２とを比較すれば、高感度フォトダイオード９２１－１と低感度フォトダイオード９２１－２の半導体基板９１２のシリコン（Si）の深さ方向（以下、単に深さ方向という）のサイズは、同等のサイズとなるが、平面方向のサイズ（受光面の面積）が、異なるサイズとなる。
　具体的には、低感度フォトダイオード９２１－２の平面方向のサイズ（受光面の面積）が、高感度フォトダイオード９２１－１の平面方向のサイズ（受光面の面積）よりも小さくなっている。ここで、フォトダイオードにおいて、光電変換の結果発生する電荷の量は、概ねフォトダイオードの深さ方向のサイズ（厚さ）に比例している。また、フォトダイオードにおいて光電変換の結果発生する電荷の量は、概ねフォトダイオードの受光面の面積に比例している。
　図４において、高感度フォトダイオード９２１－１と低感度フォトダイオード９２１－２は、フォトダイオードの深さ方向のサイズ（厚さ）が同等である。このため、単位時間かつ単位照度の下で、フォトダイオードの単位面積当たりに発生する電荷（信号電荷）の量は、高感度フォトダイオード９２１－１と低感度フォトダイオード９２１－２とで同等である。
　一方で、フォトダイオードの平面方向のサイズ（受光面の面積）は、低感度フォトダイオード９２１－２のほうが、高感度フォトダイオード９２１－１よりも小さい。このため、単位時間かつ単位照度の下で、フォトダイオード内で発生する電荷（信号電荷）の総量は、低感度フォトダイオード９２１－２のほうが、高感度フォトダイオード９２１－１よりも少なくなる。より具体的には、フォトダイオードの受光面の面積に概ね比例して少なくなる。したがって、高感度フォトダイオード９２１－１と低感度フォトダイオード９２１－２は、感度が異なり、低感度フォトダイオード９２１－２のほうが、高感度フォトダイオード９２１－１よりも感度が低くなる。
　また、フォトダイオードの飽和電荷量（Qs）は、概ねフォトダイオードの平面方向のサイズ（受光面の面積）に比例している。フォトダイオードにおいて光電変換の結果発生する電荷の量と、フォトダイオードの飽和電荷量（Qs）の双方が、概ねフォトダイオードの受光面の面積に比例するため、高感度フォトダイオード９２１－１と低感度フォトダイオード９２１－２の双方に、同じ照度の光を照射しながら、その照度を大きくしていくと、高感度フォトダイオード９２１－１と低感度フォトダイオード９２１－２とは、同じ照度で飽和する。すなわち、同じ照度において、それぞれのフォトダイオードで発生した電荷の量が、それぞれのフォトダイオードの飽和電荷量（Qs）に達したことになる。
　そして、さらに照度を大きくしていくと、低感度フォトダイオード９２１－２は、光電変換の結果発生した電荷の量が、低感度フォトダイオード９２１－２の飽和電荷量（Qs）を超えても、照度に応じて発生した電荷を画素内容量９２３にオーバーフローさせて蓄積し、これを信号電荷として出力することができる。一方で、高感度フォトダイオード９２１－１は、光電変換の結果発生した電荷の量が、高感度フォトダイオード９２１－１の飽和電荷量（Qs）を超えると、発生した電荷は、高感度フォトダイオード９２１－１の周囲のＰ型の不純物領域であるＰウェル層へとオーバーフローすることになる。このように、Ｐウェル層にオーバーフローした電荷は、図２に示した画素１００と同じ構造となる画素９００に備わるNMOSトランジスタのドレイン領域に吸収されてしまい、信号電荷としては利用されなくなる。
　このような特性を、図５に示している。図５においては、画素内容量９２３と低感度フォトダイオード９２１－２を備える低感度画素部（低感度画素９０１－２）と、高感度フォトダイオード９２１－１を備える高感度画素部（高感度画素９０１－１）における入出力特性を表している。図５において、横軸は、各フォトダイオードへ照射した光の照度を表し、縦軸は、各フォトダイオードから出力される電荷の量を表している。また、図中の点線は、高感度画素部（高感度画素９０１－１）の入出力特性を表し、図中の一点鎖線は、低感度画素部（低感度画素９０１－２）の入出力特性を表している。
　図５において、高感度画素部は、低感度画素部よりも低い照度において、光電変換の結果発生した電荷が飽和電荷量（Qs）に達し、出力が飽和する。一方で、低感度画素部は、高感度画素部の出力が飽和している照度においても、照度に応じた信号電荷を出力する。すなわち、図５に示した入出力特性において、低感度画素部は、高感度画素部よりも入力レンジ（照度に応じた出力を得ることができる照度範囲）が広く、これに応じて出力レンジ（出力される電荷量の範囲）が広くなる。換言すれば、低感度画素部は、高感度画素部よりもダイナミックレンジが広いと言える。
　ここで、上述した図１に示したように、画素９００を備えるCMOSイメージセンサ１０は、低感度画素部の出力に対してゲインを掛けるアンプを備えている。その一例としては、例えば、図１に示したカラム信号処理回路１３がこのアンプを備えている。以下、このアンプの動作を、図５を参照しながら説明する。
　先に述べたように、高感度画素部は、出力が飽和していない照度領域においては、低感度画素よりも感度が高い。このため、図５（の「感度比率」の点線内）において、高感度画素部の出力（点線）が飽和していない照度領域においては、その傾きが、低感度画素部の出力（一点鎖線）の傾きよりも大きくなっている。すなわち、この照度領域においては、低感度画素部の出力よりも、高感度画素部の出力のほうが、信号が大きく、当然ながら、S/N比（Signal Noise比、以下、S/Nという）も高くなる。
　また、図５（の「感度比率」の点線外）において、高感度画素部の出力が飽和した領域においては、低感度画素部から照度に応じた出力が得られるが、その傾きは、高感度画素部が飽和する前の出力の傾きよりも小さくなる。そこで、画素９００を備えるCMOSイメージセンサ１０（図１）では、低感度画素部から得た出力に対し、先に述べたアンプ（例えば、図１のカラム信号処理回路１３が備えるアンプ）を用いてゲインを掛けるようにする。
　より具体的には、図５において、飽和前の高感度画素部の出力の傾きと、飽和前の低感度画素部の出力に対してゲインを掛けた、いわゆるゲインアップ後の出力の傾きが同じになるように、低感度画素部の出力に対してゲインを掛けるようにする。図５における実線が、このゲインアップ後（図中の矢印Ａ１，Ａ２）における低感度画素部の出力を表している。
　これにより、高感度画素部が照度に応じた電荷を出力している照度範囲から、低感度画素部が照度に応じた電荷を出力している照度範囲に渡って、入力（フォトダイオードへ照射した光の照度）に対して線形な出力（フォトダイオードから出力される電荷の量）を得ることができる。
　また、先に述べたように、図５に点線で示す高感度画素部の飽和前の出力は、図５に一点鎖線で示す低感度画素部の飽和前の出力よりも、S/N比が高くなる。換言すれば、低感度画素部の出力は、高感度画素部の出力よりも、S/N比が低くなる。
　このため、画素９００を備えるCMOSイメージセンサ１０（図１）は、図５における高感度画素部が照度に応じた電荷を出力している照度範囲では、高感度画素部の出力に基づいたデータを、撮像結果の画素データとして出力し、これを超える照度範囲では、ゲインアップ後の低感度画素部の出力に基づいたデータを、撮像結果の画素データとして出力することができる。
　これにより、画素９００を備えるCMOSイメージセンサ１０（図１）では、従来技術よりも高照度の方向にダイナミックレンジが広く、かつ、低照度の領域において、S/Nが良好な特性を得ることができる。
　なお、第１の実施の形態の変形例として、画素９００を備えるCMOSイメージセンサ１０（図１）は、低感度画素部に対し、ゲインを掛けるアンプを設けずに、ゲインを掛けない低感度画素部の出力に基づいたデータを、撮像結果の画素データとして出力するようにしてもよい。この場合には、CMOSイメージセンサ１０の出力を受け取る機器側において、低感度画素部の出力に基づいたデータに対し、ゲインを掛けるようにすることが望ましい。
＜３．第２の実施の形態：低感度PDの深さ方向のサイズを限定した構造＞
　次に、図６乃至図１３を参照して、第２の実施の形態について説明する。
　ところで、第１の実施の形態では、低感度画素の低感度フォトダイオードの平面方向のサイズが、高感度画素の高感度フォトダイオードの平面方向のサイズよりも小さくなるように形成していたが、第２の実施の形態では、低感度画素の低感度フォトダイオードの深さ方向のサイズを限定して、光電変換の結果発生する電荷の量を少なくする。その結果、低感度画素の低感度フォトダイオードの平面方向のサイズを、高感度フォトダイオードの平面方向のサイズと同等又はそれ以上にすることが可能となる。
　なお、第２の実施の形態では、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素１００として、画素１００Ａ乃至画素１００Ｄを説明するが、画素１００Ａ及び画素１００Ｂは、画素内容量１２３を有していない構造となる一方で、画素１００Ｃ及び画素１００Ｄは、画素内容量１２３を有する構造となる。したがって、画素１００Ｃ及び画素１００Ｄの画素回路は、図２に示した画素回路の構成に対応しているが、画素１００Ａ及び画素１００Ｂの画素回路は、図２に示した画素回路において画素内容量１２３を設けていない場合の構成に対応している。
（１－Ａ）基本構造：低感度PDの深さ方向のサイズを限定した構造
　まず、図６の平面図と、図７の断面図を参照して、低感度フォトダイオード（PD）の深さ方向のサイズを限定した構造からなる画素１００Ａについて説明する。
　図６は、画素１００Ａの構造を示す平面図である。なお、図６において、図６のＡは、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素１００Ａの１つを配線側から見た場合の平面図を表す一方で、図６のＢは、その画素１００Ａを光入射側から見た場合の平面図を表している。
　また、図６のＡの画素１００Ａ上の点線ＸＸ'の断面を図示すると、図７の断面図に示すような構造となる。図７において、半導体基板１１２のシリコン（Si）内には、高感度フォトダイオード（PD）１２１－１と、低感度フォトダイオード（PD）１２１－２が形成されている。なお、図７においては、この後の説明で述べる第１転送トランジスタ１２２－１と第３転送トランジスタ１２２－３も、便宜的に記載している。
　高感度フォトダイオード１２１－１は、オンチップレンズ１１１－１を介して入射される光の光量に応じた電荷を生成して蓄積する。そして、高感度フォトダイオード１２１－１に蓄積された電荷は、第１転送トランジスタ１２２－１が、そのゲート電極に印加される駆動信号TGLに応じて動作することで読み出される。
　なお、図７においては、説明の簡略化のため、その構成要素のすべては図示していないが、オンチップレンズ１１１－１と、高感度フォトダイオード１２１－１と、第１転送トランジスタ１２２－１等の画素回路により、高感度画素１０１Ａ－１が構成される。
　低感度フォトダイオード１２１－２は、オンチップレンズ１１１－２を介して入射される光の光量に応じた電荷を生成して蓄積する。低感度フォトダイオード１２１－２に蓄積されている電荷は、第３転送トランジスタ１２２－３が、そのゲート電極に印加される駆動信号TGSに応じて動作することで読み出される。
　なお、図７においては、説明の簡略化のため、その構成要素のすべては図示していないが、オンチップレンズ１１１－２と、低感度フォトダイオード１２１－２と、第３転送トランジスタ１２２－３等の画素回路により、低感度画素１０１Ａ－２が構成される。
　ここで、高感度画素１０１Ａ－１と低感度画素１００Ａ－２とを比較すれば、高感度フォトダイオード１２１－１と低感度フォトダイオード１２１－２の平面方向のサイズ（受光面の面積）は、同等（略同一）のサイズとなるが、半導体基板１１２のシリコン（Si）の深さ方向のサイズが、異なるサイズとなる。具体的には、低感度フォトダイオード１２１－２の深さ方向のサイズが、高感度フォトダイオード１２１－１の深さ方向のサイズよりも、小さいサイズとなる。
　すなわち、画素１００Ａでは、高感度画素１０１Ａ－１と低感度画素１０１Ａ－２との感度差をつけるために、低感度フォトダイオード１２１－２の深さ方向のサイズを限定し、高感度フォトダイオード１２１－１よりも、深さ方向のサイズが小さくなるようにしている。また、この場合において、図６のＡの配線側と、図６のＢの光入射側の平面図に示すように、高感度フォトダイオード１２１－１と低感度フォトダイオード１２１－２の平面方向のサイズ（受光面の面積）は、同等（略同一）のサイズとなっている。
　ここで、図６及び図７に示した第２の実施の形態の画素１００Ａと、図３及び図４に示した第１の実施の形態の画素９００とを比較する。
　図３及び図４に示した画素９００は、低感度フォトダイオード９２１－２の平面方向のサイズ（受光面の面積）を、高感度フォトダイオード９２１－１の平面方向のサイズ（受光面の面積）よりも小さくすることで、低感度フォトダイオード９２１－２において、光電変換の結果発生する電荷の量を、高感度フォトダイオード９２１－１において、光電変換の結果発生する電荷の量よりも少なくしている。また、低感度フォトダイオード９２１－２においては、光電変換の結果発生する電荷をより多く蓄積するために、低感度フォトダイオード９２１－２以外の電荷蓄積手段として、画素内容量９２３を備えている。
　このように、光電変換によって発生する電荷の量を少なくしつつ、発生した電荷を蓄積できる量を大きくすることにより、低感度フォトダイオード９２１－２と画素内容量９２３を備える画素９００の低感度画素部（低感度画素９０１－２）は、広い照度範囲に渡って出力が飽和せずに、照度に応じた電荷を蓄積して、これを出力することができる。これにより、図３及び図４に示した第１の実施の形態の画素９００は、従来技術よりも、ダイナミックレンジの広い特性を得ることができる。
　これに対し、図６及び図７に示した画素１００Ａは、低感度フォトダイオード１２１－２の深さ方向のサイズ（厚さ）を、高感度フォトダイオード１２１－１の深さ方向のサイズ（厚さ）よりも小さくすることで、低感度フォトダイオード１２１－２において光電変換の結果発生する電荷の量を、高感度フォトダイオード１２１－１において光電変換の結果発生する電荷の量よりも少なくしている。また、低感度フォトダイオード１２１－２においては、光電変換の結果発生する電荷をより多く蓄積するために、低感度フォトダイオード１２１－２の平面方向のサイズ（受光面の面積）を、画素９００に備わる低感度フォトダイオード９２１－２の平面方向のサイズ（受光面の面積）よりも大きくして、これにより、低感度フォトダイオード１２１－２の飽和電荷量（Qs）を大きくしている。
　このように、光電変換によって発生する電荷の量を少なくしつつ、発生した電荷を蓄積できる量を大きくすることにより、低感度フォトダイオード１２１－２を備える画素１００Ａの低感度画素部（低感度画素１０１Ａ－２）は、広い照度範囲に渡って出力を飽和させずに、照度に応じた電荷を蓄積してこれを出力することができる。これにより、図６及び図７に示した第２の実施の形態の画素１００Ａは、従来技術よりもダイナミックレンジの広い特性を得ることができる。
　さらに、画素１００Ａは、低感度フォトダイオード１２１－２で発生した電荷を、当該フォトダイオード内に蓄積している。ここで、電荷蓄積手段としての、フォトダイオードとMOSキャパシタとを比較すると、フォトダイオードは、空乏化したフォトダイオード内に発生する電位の井戸に電荷を蓄積する一方で、MOSキャパシタは、自由電子が多数存在する金属や縮退した半導体を電極に用いて電荷を蓄積する。このため、電荷をフォトダイオードに蓄積するほうが、電荷をMOSキャパシタに蓄積するよりもノイズが少なくなる。
　このため、画素１００Ａでは、図６及び図７に示した構造を有することで、図３及び図４に示した画素９００よりも、低感度フォトダイオードの出力において、高いS/Nを得ることができる。また、画素１００Ａを備えるCMOSイメージセンサ１０（図１）は、従来技術よりも高照度の方向にダイナミックレンジが広く、かつ、低照度と高照度の双方の領域において、S/Nが良好な特性を得ることができる。
（１－Ｂ）低感度PDの深さ方向の位置を変更した構造
　次に、図８の平面図と、図９の断面図を参照して、低感度フォトダイオード（PD）の深さ方向の位置を変更した構造からなる画素１００Ｂについて説明する。
　図８は、画素１００Ｂの構造を示す平面図である。なお、図８において、図８のＡは、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素１００Ｂの１つを配線側から見た場合の平面図を表す一方で、図８のＢは、その画素１００Ｂを光入射側から見た場合の平面図を表している。
　また、図８のＡの画素１００Ｂ上の点線ＸＸ'の断面を図示すると、図９の断面図に示すような構造となる。図９において、半導体基板１１２のシリコン（Si）内には、高感度フォトダイオード（PD）１２１－１と、低感度フォトダイオード（PD）１２１－２が形成されている。
　図９の画素１００Ｂでは、上述した画素１００Ａ（図７）と同様に、高感度フォトダイオード１２１－１と低感度フォトダイオード１２１－２の平面方向のサイズは、同等（略同一）又はそれ以上のサイズとなるが、低感度フォトダイオード１２１－２の深さ方向のサイズが、高感度フォトダイオード１２１－１の深さ方向のサイズよりも、小さいサイズとなる。
　ただし、図９の画素１００Ｂでは、上述した画素１００Ａ（図７）と比べて、低感度フォトダイオード１２１－２の深さ方向の位置が、配線側の位置から、光入射側寄りの位置に変更されている。そのため、半導体基板１１２のシリコン（Si）には、縦型トランジスタ１３１が形成され、低感度フォトダイオード１２１－２に蓄積されている電荷が、縦型トランジスタ１３１を介して、第３転送トランジスタ１２２－３により読み出される。
　すなわち、画素１００Ｂにおいては、高感度画素１０１Ｂ－１と低感度画素１０１Ｂ－２との感度差をつけるために、低感度フォトダイオード１２１－２の深さ方向のサイズを限定し、高感度フォトダイオード１２１－１よりも、深さ方向のサイズが小さくなるようにしている。また、画素１００Ｂでは、低感度フォトダイオード１２１－２の深さ方向の位置を変更することで、低感度画素１０１Ｂ－２の感度を調整できるようにしている。
　例えば、低感度フォトダイオード１２１－２の深さ方向の位置が、光入射側にいくほど、低感度画素１０１Ｂ－２の感度は向上する一方で、配線側にいくほど、低感度画素１０１Ｂ－２の感度は低下するので、低感度フォトダイオード１２１－２の深さ方向の位置を適切な位置にすることで、高感度画素１０１Ｂ－１と低感度画素１０１Ｂ－２との感度差を最適にすることができる。
　また、この場合において、図８のＡの配線側と、図８のＢの光入射側の平面図に示すように、高感度フォトダイオード１２１－１と低感度フォトダイオード１２１－２との平面方向のサイズ（受光面の面積）は、同等（略同一）のサイズとなっている。
　なお、図９においては、低感度フォトダイオード１２１－２の深さ方向の位置を変更する場合を説明したが、低感度フォトダイオード１２１－２の平面方向のサイズ（幅）を変更するようにしてもよい。このように、低感度フォトダイオード１２１－２の深さ方向の位置や平面方向のサイズ（幅）を変更した場合でも、その構造に応じた縦型トランジスタ１３１を形成することで、低感度フォトダイオード１２１－２に蓄積される電荷を読み出すことができる。
　以上のように、画素１００Ｂでは、図８及び図９に示した断面の構造を有することで、低感度画素１０１Ｂ－２において、光電変換の結果発生する電荷の量を少なくしつつ、発生した電荷を蓄積できる量を大きくしている。これにより、画素１００Ｂは、ダイナミックレンジの広い特性を得ることができる。また、画素１００Ｂでは、高感度画素１０１Ｂ－１と低感度画素１０１Ｂ－２ともに、発生した電荷をフォトダイオード内に蓄積することにより、低照度と高照度の双方の領域においてS/Nが良好な特性を得ることができる。さらに、画素１００Ｂでは、低感度フォトダイオード１２１－２の深さ方向の位置や平面方向のサイズ（幅）を変更することで、低感度画素１０１Ｂ－２の感度を調整することができる。
（１－Ｃ）低感度画素が画素内容量を有する構造
　次に、図１０の平面図と、図１１の断面図を参照して、低感度画素が画素内容量（FC）を有する構造からなる画素１００Ｃについて説明する。
　図１０は、画素１００Ｃの構造を示す平面図である。なお、図１０において、図１０のＡは、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素１００Ｃの１つを配線側から見た場合の平面図を表す一方で、図１０のＢは、その画素１００Ｃを光入射側から見た場合の平面図を表している。
　また、図１０のＡの画素１００Ｃ上の点線ＸＸ'の断面を図示すると、図１１の断面図に示すような構造となる。図１１において、半導体基板１１２のシリコン（Si）内には、高感度フォトダイオード（PD）１２１－１と、低感度フォトダイオード（PD）１２１－２とが形成されている。
　図１１の画素１００Ｃでは、上述した画素１００Ａ（図７）と同様に、高感度フォトダイオード１２１－１と低感度フォトダイオード１２１－２の平面方向のサイズ（受光面の面積）は、同等（略同一）又はそれ以上のサイズとなるが、低感度フォトダイオード１２１－２の深さ方向のサイズが、高感度フォトダイオード１２１－１の深さ方向のサイズよりも、小さいサイズとなる。
　ただし、この画素１００Ｃでは、図１０のＡの配線側の平面図に示すように、低感度画素１０１Ｃ－２が、画素内容量（FC）１２３を有している点が、図６のＡの配線側の平面図に示した画素１００Ａの低感度画素１０１Ａ－２の構造と異なっている。すなわち、低感度画素１０１Ｃ－２においては、低感度フォトダイオード１２１－２からあふれた電荷が、画素内容量１２３により蓄積されることになる。
　このように、画素１００Ｃでは、低感度画素１０１Ｃ－２が、画素内容量１２３を有していることから、低感度画素１０１Ｃ－２の飽和電荷量（Qs）は、画素内容量１２３にオーバーフローされた電荷量に応じて拡大されることになる。また、画素１００Ｃでは、低感度フォトダイオード１２１－２の平面方向のサイズを、高感度フォトダイオード１２１－１の平面方向のサイズと同等又はそれ以上とすることができ、低感度画素１０１Ｃ－２の飽和電荷量（Qs）をある程度稼ぐことができるため、低照度時のS/Nの特性に優位となる。
　以上のように、画素１００Ｃでは、図１０及び図１１に示した断面の構造を有することで、低感度画素１０１Ｃ－２の飽和電荷量（Qs）に寄与する、低感度フォトダイオード１２１－２の平面方向のサイズを小さくすることなく、ある程度の飽和電荷量（Qs）を稼ぐことができるため、電荷が画素内容量１２３にオーバーフローしにくくなり、低照度時のS/Nの特性に優位となる。また、画素１００Ｃでは、低感度画素１０１Ｃ－２が、画素内容量１２３を有していることから、低感度画素１０１Ｃ－２の飽和電荷量（Qs）は、画素内容量１２３にオーバーフローされた電荷量に応じて拡大されることになる。
（１－Ｄ）低感度画素が画素内容量を有し、かつ低感度PDの深さ方向の位置を変更した構造
　最後に、図１２の平面図と、図１３の断面図を参照して、低感度画素が画素内容量（FC）を有し、かつ低感度フォトダイオード（PD）の深さ方向の位置を変更した構造からなる画素１００Ｄについて説明する。
　図１２は、画素１００Ｄの構造を示す平面図である。なお、図１２において、図１２のＡは、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素１００Ｄの１つを配線側から見た場合の平面図を表す一方で、図１２のＢは、その画素１００Ｄを光入射側から見た場合の平面図を表している。
　また、図１２のＡの画素１００Ｄ上の点線ＸＸ'の断面を図示すると、図１３の断面図に示すような構造となる。図１３において、半導体基板１１２のシリコン（Si）内には、高感度フォトダイオード（PD）１２１－１と、低感度フォトダイオード（PD）１２１－２が形成されている。
　図１３の画素１００Ｄでは、上述した画素１００Ｂ（図９）と同様に、高感度フォトダイオード１２１－１と低感度フォトダイオード１２１－２の平面方向のサイズ（受光面の面積）は、同等（略同一）又はそれ以上のサイズとなるが、低感度フォトダイオード１２１－２の深さ方向のサイズが、高感度フォトダイオード１２１－１の深さ方向のサイズよりも、小さいサイズとなる。
　また、図１３の画素１００Ｄでは、上述した画素１００Ｂ（図９）と同様に、低感度フォトダイオード１２１－２の深さ方向の位置が、配線側の位置から、光入射側寄りの位置に変更され、低感度画素１０１Ｄ－２の感度が調整されている。この低感度フォトダイオード１２１－２に蓄積される電荷は、縦型トランジスタ１３１を介して、第３転送トランジスタ１２２－３により読み出される。
　ただし、この画素１００Ｄでは、図１２のＡの配線側の平面図に示すように、低感度画素１０１Ｄ－２が、画素内容量（FC）１２３を有している点が、図８のＡの配線側の平面図に示した画素１００Ｂの低感度画素１０１Ｂ－２の構造と異なっている。すなわち、低感度画素１０１Ｄ－２においては、低感度フォトダイオード１２１－２からあふれた電荷が、画素内容量１２３により蓄積されることになる。
　このように、画素１００Ｄでは、低感度画素１０１Ｄ－２が、画素内容量１２３を有していることから、低感度画素１０１Ｄ－２の飽和電荷量（Qs）は、画素内容量１２３にオーバーフローされた電荷量に応じて拡大されることになる。
　なお、図１３の画素１００Ｄにおいて、低感度画素１０１Ｄ－２の低感度フォトダイオード１２１－２は、イオン注入される配線側から離れた位置に形成されるため、急峻なPN接合を形成しにくく、低感度フォトダイオード１２１－２だけの飽和電荷量（Qs）は小さくなる。しかしながら、画素１００Ｄでは、低感度フォトダイオード１２１－２からの電荷を、画素内容量１２３にオーバーフローして蓄積するため、低感度画素１０１Ｄ－２としての飽和電荷量（Qs）としては問題がない。
　以上のように、画素１００Ｄでは、図１２及び図１３に示した断面の構造を有することで、低感度画素１０１Ｄ－２の飽和電荷量（Qs）に寄与する、低感度フォトダイオード１２１－２の平面方向のサイズを小さくすることなく、ある程度の飽和電荷量（Qs）を稼ぐことができる。また、画素１００Ｄでは、低感度画素１０１Ｄ－２が、画素内容量１２３を有していることから、低感度画素１０１Ｄ－２の飽和電荷量（Qs）は、画素内容量１２３にオーバーフローされた電荷量に応じて拡大されることになる。
　さらに、画素１００Ｄでは、低感度フォトダイオード１２１－２の深さ方向の位置や平面方向のサイズ（幅）を変更することで、低感度画素１０１Ｄ－２の感度を調整することができる。
　以上、第２の実施の形態として、画素１００Ａ乃至画素１００Ｄについて説明した。この第２の実施の形態においては、低感度画素の低感度フォトダイオードの深さ方向のサイズを限定することで、その感度を低くするとともに、低感度画素の低感度フォトダイオードの平面方向のサイズを、高感度フォトダイオードの平面方向のサイズと同等又はそれ以上にしている。
　これにより、低感度画素において、光電変換の結果発生する電荷の量を少なくしつつ、発生した電荷を蓄積できる量を大きくしている。その結果、画素１００Ａ乃至画素１００Ｄは、ダイナミックレンジの広い特性を得ることができる。また、低感度画素が画素内容量を有している場合には、ある程度の飽和電荷量（Qs）を稼ぐことができるため、電荷が画素内容量にオーバーフローしにくくなり、低照度時のS/Nの特性的に優位となる。
　なお、上述した半導体基板１１２のシリコン（Si）の「深さ方向」とは、光の入射する「光軸方向」であるとも言える。また、「平面方向」は、「光軸に直交する方向」であるとも言える。また、上述した画素内容量（FC：Floating Capacitor）は、横型オーバーフロー蓄積容量（LOFIC：Lateral Over Flow Integration Capacitor）とも称される。
＜４．第３の実施の形態：低感度PDの入射光側と配線側の平面方向のサイズが異なる構造＞
　次に、図１４乃至図２３を参照して、第３の実施の形態について説明する。
　ところで、高感度画素の高感度フォトダイオードや、低感度画素の低感度フォトダイオードを、半導体基板に形成する場合、配線側からイオンを注入することでフォトダイオードを形成するが、配線側の方が、PN接合による高容量のフォトダイオードを形成しやすくなる。すなわち、低感度画素の飽和電荷量（Qs）を拡大するためには、低感度フォトダイオードの配線側の平面方向のサイズを大きくすればよい。そして、低感度画素の低感度フォトダイオードの飽和電荷量（Qs）が、大きければ大きいほど、高ダイナミックレンジを得ることができる。
　そこで、第３の実施の形態では、低感度画素の低感度フォトダイオードの配線側の平面方向のサイズを、光入射側の平面方向のサイズよりも大きくして、低感度画素の飽和電荷量（Qs）を拡大することができるようにする。その結果、低感度画素の飽和電荷量（Qs）が大きくなって、高ダイナミックレンジを得ることができる。
　なお、第３の実施の形態では、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素２００として、画素２００Ａ乃至画素２００Ｆを説明するが、画素２００Ａと画素２００Ｆは、画素内容量２２３を有していない構造となる一方で、画素２００Ｂ乃至画素２００Ｅは、画素内容量２２３を有する構造となる。
　また、画素２００において、高感度フォトダイオード２２１－１と、低感度フォトダイオード２２１－２と、第１転送トランジスタ２２２－１乃至選択トランジスタ２２９等の画素回路は、図２の画素１００における、高感度フォトダイオード１２１－１と、低感度フォトダイオード１２１－２と、第１転送トランジスタ１２２－１乃至選択トランジスタ１２９等の画素回路に対応している。
　したがって、画素２００Ｂ及び画素２００Ｅの画素回路は、図２に示した画素回路の構成に対応しているが、画素２００Ａと画素２００Ｆの画素回路は、図２に示した画素回路において画素内容量２２３を設けていない場合の構成に対応している。
（２－Ａ）基本構造：低感度PDの入射光側と配線側の平面方向のサイズが異なる構造
　まず、図１４の平面図と、図１５の断面図を参照して、低感度フォトダイオード（PD）の入射光側と配線側の平面方向のサイズが異なる構造からなる画素２００Ａについて説明する。
　図１４は、画素２００Ａの構造を示す平面図である。なお、図１４において、図１４のＡは、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素２００Ａの１つを配線側から見た場合の平面図を表す一方で、図１４のＢは、その画素２００Ａを光入射側から見た場合の平面図を表している。
　また、図１４のＡの画素２００Ａ上の点線ＸＸ'の断面を図示すると、図１５の断面図に示すような構造となる。図１５において、半導体基板２１２のシリコン（Si）内には、高感度フォトダイオード（PD）２２１－１と、低感度フォトダイオード（PD）２２１－２が形成されている。
　高感度フォトダイオード２２１－１は、オンチップレンズ２１１－１を介して入射される光の光量に応じた電荷を生成して蓄積する。そして、高感度フォトダイオード２２１－１により蓄積された電荷は、第１転送トランジスタ２２２－１等の画素回路により読み出される。
　なお、図１５においては、説明の簡略化のため、その構成要素のすべては図示していないが、オンチップレンズ２１１－１と、高感度フォトダイオード２２１－１と、第１転送トランジスタ２２２－１等の画素回路により、高感度画素２０１Ａ－１が構成される。
　低感度フォトダイオード２２１－２は、オンチップレンズ２１１－２を介して入射される光の光量に応じた電荷を生成して蓄積する。そして、高感度フォトダイオード２２１－２により蓄積された電荷は、縦型トランジスタ２３１を介して、第３転送トランジスタ２２２－３等の画素回路により読み出される。
　なお、図１５においては、説明の簡略化のため、その構成要素のすべては図示していないが、オンチップレンズ２１１－２と、低感度フォトダイオード２２１－２と、第３転送トランジスタ２２２－３等の画素回路により、低感度画素２０１Ａ－２が構成される。
　ここで、高感度画素２０１Ａ－１と低感度画素２０１Ａ－２とを比較すれば、低感度フォトダイオード２２１－２の深さ方向のサイズが、高感度フォトダイオード２２１－１の深さ方向のサイズよりも、小さいサイズとなる。また、低感度画素２０１Ａ－２において、低感度フォトダイオード２２１－２の平面方向のサイズであるが、光入射側の平面方向のサイズと、配線側の平面方向のサイズが、異なるサイズとなる。具体的には、低感度フォトダイオード２２１－２において、配線側の平面方向のサイズは、光入射側の平面方向のサイズよりも、大きいサイズとなる。
　すなわち、画素２００Ａにおいては、高感度画素２０１Ａ－１と低感度画素２０１Ａ－２との感度差を、深さ方向のフォトダイオードのサイズでつけているため、低感度フォトダイオード２２１－２の平面方向のサイズは、高感度フォトダイオード２２１－１の平面方向のサイズに対して小さくする必要はなく、高感度フォトダイオード２２１－１と同等のサイズ又はそれ以上のサイズにすることができる。
　また、画素２００Ａにおいては、低感度画素２０１Ａ－２の低感度フォトダイオード２２１－２について、感度に寄与する光入射側の平面方向のサイズを、飽和電荷量（Qs）に寄与する配線側の平面方向のサイズよりも、小さいサイズとすることで、飽和電荷量（Qs）を確保しつつ、感度をより低感度にすることができる。
　ここで、半導体基板２１２に、高感度画素２０１Ａ－１の高感度フォトダイオード２２１－１や、低感度画素２０１Ａ－２の低感度フォトダイオード２２１－２を形成する場合に、配線側からイオンを注入することでフォトダイオードを形成するが、配線側の方が、PN接合による高容量のフォトダイオードを形成しやすくなる。
　そのため、低感度画素２０１Ａ－２の飽和電荷量（Qs）を拡大するためには、低感度フォトダイオード２２１－２の配線側の平面方向のサイズを大きくすればよく、低感度フォトダイオード２２１－２では、配線側の平面方向のサイズを、光入射側の平面方向のサイズよりも、大きいサイズとしている。これにより、低感度画素２０１Ａ－２の飽和電荷量（Qs）が大きくなって、高ダイナミックレンジを得ることができる。
　以上のように、画素２００Ａでは、図１４及び図１５に示した構造を有することで、低感度画素１０１Ａ－２の飽和電荷量（Qs）に寄与する、低感度フォトダイオード２２１－２の配線側の平面方向のサイズを、光入射側の平面方向のサイズよりも広げて、低感度画素２０１Ａ－２の飽和電荷量（Qs）を大きくすることができる。
　換言すれば、低感度画素２０１Ａ－２の感度に寄与する、低感度フォトダイオード２２１－２の光入射側の平面方向サイズが、配線側の平面方向のサイズよりも小さいサイズとなっているため、高感度画素２０１Ａ－１と低感度画素２０１Ａ－２の飽和電荷量（Qs）は、同等以上を確保しながら、低感度画素２０１Ａ－２の感度は、より低感度化を実現することができ、画素２００Ａにおけるダイナミックレンジの拡大の効果が大きくなる。
（２－Ｂ）低感度画素が画素内容量を有する構造
　次に、図１６の平面図と、図１７の断面図を参照して、低感度画素が画素内容量（FC）を有する構造からなる画素２００Ｂについて説明する。
　図１６は、画素２００Ｂの構造を示す平面図である。なお、図１６において、図１６のＡは、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素２００Ｂの１つを配線側から見た場合の平面図を表す一方で、図１６のＢは、その画素２００Ｂを光入射側から見た場合の平面図を表している。
　また、図１６のＡの画素２００Ｂ上の点線ＸＸ'の断面を図示すると、図１７の断面図に示すような構造となる。図１７において、半導体基板１１２のシリコン（Si）内には、高感度フォトダイオード（PD）２２１－１と、低感度フォトダイオード（PD）２２１－２とが形成されている。
　図１７の画素２００Ｂでは、上述した画素２００Ａ（図１５）と同様に、低感度フォトダイオード２２１－２の深さ方向のサイズが、高感度フォトダイオード２２１－１の深さ方向のサイズよりも、小さいサイズとなる。また、低感度フォトダイオード２２１－２において、配線側の平面方向のサイズは、光入射側の平面方向のサイズよりも、大きいサイズとなる。これにより、画素２００Ｂでは、飽和電荷量（Qs）を確保しつつ、感度をより低感度にすることができる。
　ただし、この画素２００Ｂでは、図１６のＡの配線側の平面図に示すように、低感度画素２０１Ｂ－２が、画素内容量（FC）２２３を有している点が、図１４の配線側の平面図に示した画素２００Ａの低感度画素２０１Ａ－２の構造と異なっている。すなわち、画素２００Ｂの低感度画素２０１Ｂ－２においては、低感度フォトダイオード２２１－２からあふれた電荷が、画素内容量２２３により蓄積されることになる。
　以上のように、画素２００Ｂでは、図１６及び図１７に示した構造を有することで、低感度画素１０１Ｂ－２の飽和電荷量（Qs）に寄与する、低感度フォトダイオード２２１－２の配線側の平面方向のサイズを、光入射側の平面方向のサイズよりも広げて、低感度画素２０１Ｂ－２の飽和電荷量（Qs）を大きくすることができる。
　換言すれば、低感度画素２０１Ｂ－２の感度に寄与する、低感度フォトダイオード２２１－２の光入射側の平面方向サイズが、配線側の平面方向のサイズよりも小さいサイズとなっているため、高感度画素２０１Ｂ－１と低感度画素２０１Ｂ－２の飽和電荷量（Qs）は、同等以上を確保しながら、低感度画素２０１Ｂ－２の感度は、より低感度化を実現することができ、画素２００Ｂにおけるダイナミックレンジの拡大の効果が大きくなる。
　また、画素２００Ｂでは、低感度画素２０１Ｂ－２が、画素内容量２２３を有していることから、低感度画素２０１Ｂ－２の飽和電荷量（Qs）は、画素内容量２２３にオーバーフローされた電荷量に応じて拡大されることになる。
（２－Ｃ）高感度PDの周囲に低感度PDを形成した構造
　次に、図１８の平面図と、図１９の断面図を参照して、高感度フォトダイオード（PD）の周囲に低感度フォトダイオード（PD）を形成した構造からなる画素２００Ｃについて説明する。
　図１８は、画素２００Ｃの構造を示す平面図である。なお、図１８において、図１８のＡは、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素２００Ｃの１つを配線側から見た場合の平面図を表す一方で、図１８のＢは、その画素２００Ｃを光入射側から見た場合の平面図を表している。
　また、図１８のＡの画素２００Ｃ上の点線ＸＸ'の断面を図示すると、図１９の断面図に示すような構造となる。図１９において、半導体基板２１２のシリコン（Si）内には、高感度フォトダイオード（PD）２２１－１と、低感度フォトダイオード（PD）２２１－２とが形成されているが、低感度フォトダイオード２２１－２は、高感度フォトダイオード２２１－１の周囲（周辺）に形成されている（図１８の光入射側の平面図）。
　すなわち、画素２００Ｃでは、低感度画素２０１Ｃ－２の低感度フォトダイオード２２１－２が、オンチップレンズ２１１の集光ポイントから外れた領域に形成されるようにすることで、高感度画素２０１Ｃ－１と低感度画素２０１Ｃ－２との感度差をつけている。
　ここで、高感度画素２０１Ｃ－１において、高感度フォトダイオード２２１－１の平面方向のサイズであるが、光入射側と配線側とで、異なるサイズとなっている。具体的には、高感度フォトダイオード２２１－１において、配線側の平面方向のサイズは、光入射側の平面方向のサイズよりも、小さいサイズとなる。
　また、低感度画素２０１Ｃ－２においても、低感度フォトダイオード２２１－２の平面方向のサイズが、光入射側と配線側とで、異なるサイズとなっている。具体的には、低感度フォトダイオード２２１－２において、配線側の平面方向のサイズは、光入射側の平面方向のサイズよりも、大きなサイズとなる。
　すなわち、低感度画素２０１Ｃ－２の低感度フォトダイオード２２１－２の飽和電荷量（Qs）は、大きければ大きいほど、高ダイナミックレンジが望めるため、画素２００Ｃにおいても、上述した画素２００Ａ（図１５）や画素２００Ｂ（図１７）と同様に、低感度フォトダイオード１２１－２の配線側の平面方向のサイズを、光入射側の平面方向のサイズよりも大きくしている。
　一方で、画素２００Ｃでは、低感度フォトダイオード１２１－２の配線側の平面方向のサイズを大きくするための領域を確保するために、高感度フォトダイオード２２１－１の配線側の平面方向のサイズを小さくしている。
　このように、画素２００Ｃにおいては、高感度画素２０１Ｃ－１の周囲（周辺）に、低感度画素２０１Ｃ－２が配置される構造とすることで、低感度画素２０１Ｃ－２の低感度フォトダイオード２２１－２が、オンチップレンズ２１１の集光ポイントから外れた領域に形成されているため、低感度化することができる。
　また、画素２００Ｃでは、低感度フォトダイオード２２１－２において、配線側の平面方向のサイズを、光入射側の平面方向のサイズよりも、大きいサイズとすることで、飽和電荷量（Qs）を確保しつつ、感度をより低感度にすることができる。
　なお、図１９の断面図では、高感度フォトダイオード２２１－１と、低感度フォトダイオード２２１－２の深さ方向のサイズを比べると、低感度フォトダイオード２２１－２の一部が、高感度フォトダイオード２２１－１よりも小さくなっているが、低感度フォトダイオード２２１－２の全体が、高感度フォトダイオード２２１－１よりも小さくなるようにしてもよい。
　以上のように、画素２００Ｃでは、図１８及び図１９に示した構造を有することで、低感度画素１０１Ｃ－２の飽和電荷量（Qs）に寄与する、低感度フォトダイオード２２１－２の配線側の平面方向のサイズを、光入射側の平面方向のサイズよりも広げて、低感度画素２０１Ｃ－２の飽和電荷量（Qs）を大きくすることができる。
　換言すれば、低感度画素２０１Ｃ－２の感度に寄与する、低感度フォトダイオード２２１－２の光入射側の平面方向サイズが、配線側の平面方向のサイズよりも小さいサイズとなっているため、高感度画素２０１Ｃ－１と低感度画素２０１Ｃ－２の飽和電荷量（Qs）は、同等以上を確保しながら、低感度画素２０１Ｃ－２の感度は、より低感度化を実現することができ、画素２００Ｃにおけるダイナミックレンジの拡大の効果が大きくなる。
（２－Ｄ，Ｅ）高感度PDの配線側をPN接合により形成した構造
　次に、図２０の平面図と、図２１及び図２２の断面図を参照して、高感度フォトダイオード（PD）の配線側をPN接合により形成した構造からなる画素２００Ｄについて説明する。
　図２０は、画素２００Ｄの構造を示す平面図である。なお、図２０において、図２０のＡは、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素２００Ｄの１つを配線側から見た場合の平面図を表す一方で、図２０のＢは、その画素２００Ｄを光入射側から見た場合の平面図を表している。
　また、図２０のＡの画素２００Ｄ上の点線ＸＸ'の断面を図示すると、図２１の断面図に示すような構造となる。図２１の画素２００Ｄでは、上述した画素２００Ｃ（図１９）と同様に、低感度フォトダイオード２２１－２が、高感度フォトダイオード２２１－１の周囲（周辺）に形成されている（図２０のＢの光入射側の平面図）。
　すなわち、画素２００Ｄにおいても、低感度画素２０１Ｄ－２の低感度フォトダイオード２２１－２が、オンチップレンズ２１１の集光ポイントから外れた領域に形成されるようにすることで、高感度画素２０１Ｄ－１と低感度画素２０１Ｄ－２との感度差をつけている。
　また、画素２００Ｄは、上述した画素２００Ｃ（図１９）と同様に、高感度フォトダイオード２２１－１において、配線側の平面方向のサイズが、光入射側の平面方向のサイズよりも、小さいサイズとなり、低感度フォトダイオード２２１－２において、配線側の平面方向のサイズが、光入射側の平面方向のサイズよりも、大きなサイズとなる。
　画素２００Ｄにおいては、高感度フォトダイオード２２１－１の配線側には、Ｎ型の領域であるＮ＋層２１３と、Ｐ型の領域であるＰ＋層２１４とが形成され、PN接合が形成されている。ここで、高感度フォトダイオード２２１－１と低感度フォトダイオード２２１－２を形成する場合、半導体基板２１２に対し、配線側からイオンを注入することになるが、配線側の方が、PN接合による高容量のフォトダイオードを形成しやすい。すなわち、飽和電荷量（Qs）を拡大するためには、フォトダイオードの配線側の平面方向のサイズを大きくすればよい。
　そして、低感度画素２０１Ｄ－２の低感度フォトダイオード２２１－２の飽和電荷量（Qs）は、大きければ大きいほど、高ダイナミックレンジが望めるため、画素２００Ｄでは、低感度フォトダイオード１２１－２の配線側の平面方向のサイズを大きくしている。一方で、低感度フォトダイオード１２１－２の配線側の平面方向のサイズを大きくするための領域を確保するために、高感度フォトダイオード２２１－１の配線側の平面方向のサイズを小さくする。
　すなわち、画素２００Ｄでは、高感度画素２０１Ｄ－１の高感度フォトダイオード２２１－１と、低感度画素２０１Ｄ－２の低感度フォトダイオード２２１－２の両方を、光入射側の平面方向と、配線側の平面方向とで、そのサイズが異なるようにしている。
　また、画素２００Ｄにおいては、高感度フォトダイオード２２１－１を形成する際に、配線側に、飽和電荷量（Qs）に寄与するPN接合を形成することで、高容量の高感度フォトダイオード２２１－１が形成されるようにしている。
　なお、画素２００Ｄでは、高感度フォトダイオード２２１－１の配線側の平面方向にサイズを小さくした部分の配線側にのみ、PN接合を形成する構造を示したが、光入射側から配線側に向けて、高感度フォトダイオード２２１－１の平面方向のサイズを小さくする途中段階の部分にも、PN接合が形成されるようにしてもよい。例えば、図２２に示すように、画素２００Ｅでは、高感度フォトダイオード２２１－１の配線側の平面方向にサイズを小さくした部分の配線側のみならず、平面方向のサイズを小さくする途中段階の部分にも、PN接合が形成されている。
　以上のように、画素２００Ｄは、図２０及び図２１に示した構造を有し、画素２００Ｅは、図２０及び図２２に示した構造を有することから、低感度画素２０１Ｄ－２（２０１Ｅ－２）の飽和電荷量（Qs）に寄与する、低感度フォトダイオード２２１－２の配線側の平面方向のサイズを、光入射側の平面方向のサイズよりも広げて、低感度画素２０１Ｄ－２（２０１Ｅ－２）の飽和電荷量（Qs）を大きくすることができるため、高ダイナミックレンジを得ることができる。
　換言すれば、低感度画素２０１Ｄ－２（２０１Ｅ－２）の感度に寄与する、低感度フォトダイオード２２１－２の光入射側の平面方向サイズが、配線側の平面方向のサイズよりも小さいサイズとなっているため、高感度画素２０１Ｄ－１（２０１Ｅ－１）と低感度画素２０１Ｄ－２（２０１Ｅ－２）の飽和電荷量（Qs）は、同等以上を確保しながら、低感度画素２０１Ｄ－２（２０１Ｅ－２）の感度は、より低感度化を実現することができ、画素２００Ｄにおけるダイナミックレンジの拡大の効果が大きくなる。
（２－Ｆ）変形例
　最後に、図２３の断面図を参照して、画素２００Ｆについて説明する。図２３の画素２００Ｆは、上述した画素２００Ａ（図１５）と同様に、低感度フォトダイオード２２１－２の深さ方向のサイズが、高感度フォトダイオード２２１－１の深さ方向のサイズよりも、小さいサイズとなる。また、低感度フォトダイオード２２１－２において、配線側の平面方向のサイズは、光入射側の平面方向のサイズよりも、大きいサイズとなる。
　一方で、低感度画素２０１Ｆ－２において、低感度フォトダイオード２２１－２に光を集光するオンチップレンズ２１１－２の外形サイズが、低感度フォトダイオード２２１－２の光入射側の平面方向のサイズに合わせられている。
　すなわち、上述した画素２００Ａ（図１５）では、高感度画素２０１Ａ－１のオンチップレンズ２１１－１と、低感度画素２０１Ａ－２のオンチップレンズ２１１－２の外形サイズが同一とされていたが、図２３の画素２００Ｆでは、高感度画素２０１Ｆ－１のオンチップレンズ２１１－１と、低感度画素２０１Ｆ－２のオンチップレンズ２１１－２の外形サイズが異なっている。
　このように、画素２００Ｆにおいては、低感度フォトダイオード２２１－２の光入射側の平面方向のサイズに応じて、オンチップレンズ２１１－２の外形サイズを変えることができる。
　以上、第３の実施の形態として、画素２００Ａ乃至画素２００Ｆについて説明した。この第３の実施の形態においては、低感度画素の低感度フォトダイオードの配線側の平面方向のサイズを、光入射側の平面方向のサイズよりも大きくして、低感度画素の飽和電荷量（Qs）を拡張することができる。また、高感度画素と低感度画素の飽和電荷量（Qs）は、同等以上を確保しながら、低感度画素の感度は、より低感度化を実現することができ、高感度画素と低感度画素を有する画素におけるダイナミックレンジの拡大に優位となる。
＜５．第４の実施の形態：低感度PDと画素内容量等を積層した構造＞
　次に、図２４乃至図３１を参照して、第４の実施の形態について説明する。
　上述した第２の実施の形態では、低感度フォトダイオードの深さ方向のサイズを限定することで、高感度画素と低感度画素の感度差をつけていたが、低感度フォトダイオードの深さ方向のサイズが限定されることで、低感度フォトダイオードに対し、画素内容量（FC）などを積層させた構造を採用することが可能となる。
　そこで、第４の実施の形態では、低感度フォトダイオードの深さ方向のサイズを限定して、さらに、低感度フォトダイオードに対し、画素内容量（FC）などを積層させた構造とすることで得られる、空いた領域を利用して、高感度フォトダイオードの平面方向のサイズが拡張されるようにする。その結果、高感度画素と低感度画素との感度差のさらなる拡大が可能となる。
　なお、第４の実施の形態では、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素３００として、画素３００Ａ乃至画素３００Ｅを説明する。
　また、画素３００において、高感度フォトダイオード３２１－１と、低感度フォトダイオード３２１－２と、第１転送トランジスタ３２２－１乃至選択トランジスタ３２９等の画素回路は、図２の画素１００における、高感度フォトダイオード１２１－１と、低感度フォトダイオード１２１－２と、第１転送トランジスタ１２２－１乃至選択トランジスタ１２９等の画素回路に対応している。
　ただし、画素３００Ａ乃至画素３００Ｅのうち、画素内容量３２３を有する画素の画素回路は、図２に示した画素回路の構成に対応し、画素内容量３２３を有しない画素の画素回路は、図２に示した画素回路において画素内容量３２３を設けていない場合の構成に対応している。
（３－Ａ）基本構造：低感度PDと画素内容量FCを積層した構造
　まず、図２４乃至図２６を参照して、低感度フォトダイオード（PD）と画素内容量（FC）を積層した構造からなる画素３００Ａについて説明する。
　図２４は、画素３００Ａの構造を示す平面図である。なお、図２４は、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素３００Ａの１つを配線側から見た場合の平面図を表している。
　また、図２４の画素３００Ａの点線ＸＸ'の断面を図示すると、図２５の断面図に示すような構造となる。図２５において、半導体基板３１２のシリコン（Si）内には、高感度フォトダイオード（PD）３２１－１と、低感度フォトダイオード（PD）３２１－２とが形成されている。
　図２５の画素３００Ａでは、第２の実施の形態の画素１００（例えば、図７の画素１００Ａ）と同様に、高感度フォトダイオード３２１－１と低感度フォトダイオード３２１－２との平面方向のサイズ（受光面の面積）は、同等のサイズとなるが、低感度フォトダイオード３２１－２の深さ方向のサイズが、高感度フォトダイオード３２１－１の深さ方向のサイズよりも、小さいサイズとなる。
　また、画素３００Ａでは、低感度フォトダイオード３２１－２の深さ方向の位置が、配線側ではなく、光入射側寄りの位置となっているので、半導体基板３１２のシリコン（Si）には、縦型トランジスタ３３１が形成されている。この縦型トランジスタ３３１により、低感度フォトダイオード３２１－２に蓄積された電荷が読み出される。
　ここで、画素３００Ａでは、半導体基板３１２のシリコン（Si）が、配線側から掘り込まれ、この掘り込み部に、トレンチ型の画素内容量（FC）３２３Ａが埋め込まれている。すなわち、画素３００Ａでは、低感度フォトダイオード３２１－２と画素内容量３２３Ａとが積層構造となっている。
　これにより、上述した第２の実施の形態のように、低感度フォトダイオードと画素内容量（FC）とが積層されていない構造（例えば、図１０や図１２の平面図の構造）の場合、平面方向に、画素内容量（FC）の領域を確保する必要があったが、画素３００Ａでは、図２４の平面図に示すように、平面方向に、画素内容量３２３（３２３Ａ）の領域を確保する必要はない。
　そして、低感度フォトダイオード３２１－２に積層される画素内容量３２３（３２３Ａ）の領域を、高感度フォトダイオード３２１－１の領域に割り当てることで、高感度フォトダイオード３２１－１の平面方向のサイズを拡張することができる（図２４の「PDL拡張領域」）。その結果、画素３００Ａでは、高感度フォトダイオード３２１－１と低感度フォトダイオード３２１－２との平面方向のサイズの差をさらに大きくすることができるので、高感度画素３０１Ａ－１と低感度画素３０１Ａ－２との感度差をさらに大きくすることが可能となる。
　図２６には、図２５のトレンチ型の画素内容量３２３Ａの構造の例が図示されている。図２６の画素内容量３２３Ａにおいて、配線側から掘り込まれた掘り込み部３５０の内壁及び底面には下部電極に対応するＮ－層３５３が形成されている。また、この掘り込み部３５０内の内壁面及び底面、並びに画素内容量３２３Ａの形成領域における基板上には、容量膜３５２が形成されている。
　この容量膜３５２上には、掘り込み部３５０を埋め込み、かつ基板表面から突出した上部電極３５１が形成されている。また、画素内容量３２３Ａの周囲には、素子分離部３５４が形成されている。さらに、図２６において、画素内容量３２３Ａの右側に位置する基板の表面には、転送トランジスタのソースに対応するＮ＋層３５５が形成されている。
　以上のように、画素３００Ａでは、図２４乃至図２６に示した構造を有することで、PDL拡張領域（画素内容量３２３Ａを積層構造とすることで確保された領域）に拡張された高感度フォトダイオード３２１－１の感度を、低感度フォトダイオード３２１－２の感度よりもさらに高めることができる。その結果、高感度画素３０１Ａ－１と低感度画素３０１Ａ－２との感度差をさらに拡大することができる。
（３－Ｂ）低感度PDと酸化膜を積層した構造（配線側からの掘り込み部）
　次に、図２７の断面図を参照して、低感度フォトダイオード（PD）と酸化膜を積層した構造からなる画素３００Ｂについて説明する。なお、図示はしないが、図２７の断面図は、図２４の平面図の点線ＸＸ'の断面に対応している。
　図２７の画素３００Ｂでは、図２５の画素３００Ａと同様に、低感度フォトダイオード３２１－２の深さ方向のサイズが、高感度フォトダイオード３２１－１の深さ方向のサイズよりも、小さいサイズとなる。また、画素３００Ａでは、縦型トランジスタ３３１により、低感度フォトダイオード３２１－２に蓄積された電荷が読み出される。
　一方で、画素３００Ｂでは、半導体基板３１２のシリコン（Si）に形成された配線側からの掘り込み部に、酸化膜３４１が埋め込まれている。すなわち、画素３００Ａ（図２５）のように、画素内容量３２３Ａを、低感度フォトダイオード３２１－２と積層しない場合には、掘り込み部に、酸化膜３４１を埋め込む構造を採用することができる。これにより、画素３００Ｂでは、低感度フォトダイオード３２１－２と酸化膜３４１とが積層構造となっている。
　なお、画素３００Ｂにおいて、半導体基板３１２に形成された掘り込み部に埋め込まれる物質としては、酸化膜３４１に限らず、他の物質が埋め込まれるようにしてもよい。
（３－Ｃ）低感度PDと酸化膜を積層した構造（光入射側からの掘り込み部）
　次に、図２８の断面図を参照して、低感度フォトダイオード（PD）と酸化膜を積層した構造からなる画素３００Ｃについて説明する。なお、図示はしないが、図２８の断面図は、図２４の平面図の点線ＸＸ'の断面に対応している。
　図２８の画素３００Ｃでは、図２７の画素３００Ｂと同様に、低感度フォトダイオード３２１－２の深さ方向のサイズが、高感度フォトダイオード３２１－１の深さ方向のサイズよりも、小さいサイズとなる。
　一方で、画素３００Ｃでは、低感度フォトダイオード３２１－２の深さ方向の位置が、光入射側寄りではなく、配線側の位置となっているので、第３転送トランジスタ３２２－３が直接、低感度フォトダイオード３２１－２に蓄積された電荷を読み出すことになる。この点、縦型トランジスタ３３１によって、低感度フォトダイオード３２１－２から電荷を読み出していた画素３００Ｂ（図２７）の構造とは異なっている。
　また、画素３００Ｃでは、半導体基板３１２のシリコン（Si）が、光入射側から掘り込まれ、この掘り込み部に、酸化膜３４１が埋め込まれている。すなわち、画素３００Ａ（図２５）のように、画素内容量３２３Ａを、低感度フォトダイオード３２１－２と積層しない場合、掘り込み部に、酸化膜３４１を埋め込む構造を採用することができるが、この酸化膜３４１は、配線側又は光入射側から掘り込まれた掘り込み部に埋め込むことができる。これにより、画素３００Ｃでは、低感度フォトダイオード３２１－２と酸化膜３４１とが積層構造となっている。
　なお、画素３００Ｃにおいて、半導体基板３１２に形成された掘り込み部に埋め込まれる物質としては、酸化膜３４１に限らず、他の物質が埋め込まれるようにしてもよい。
（３－Ｄ）画素間遮光を有する構造
　次に、図２９の断面図を参照して、画素間遮光を有する構造からなる画素３００Ｄについて説明する。なお、図示はしないが、図２９の断面図は、図２４の平面図の点線ＸＸ'の断面に対応している。
　図２９の画素３００Ｄでは、図２５の画素３００Ａと同様に、低感度フォトダイオード３２１－２の深さ方向のサイズが、高感度フォトダイオード３２１－１の深さ方向のサイズよりも、小さいサイズとなる。また、画素３００Ｄでは、縦型トランジスタ３３１により、低感度フォトダイオード３２１－２に蓄積された電荷が読み出される。
　また、画素３００Ｄでは、図２５の画素３００Ａと同様に、半導体基板３１２のシリコン（Si）の配線側からの掘り込み部に、トレンチ型の画素内容量３２３Ａが埋め込まれ、低感度フォトダイオード３２１－２と画素内容量３２３Ａとが積層構造となっている。これにより、画素３００Ｄでは、図２５の画素３００Ａと同様に、低感度フォトダイオード３２１－２に積層される画素内容量３２３（３２３Ａ）の領域を、高感度フォトダイオード３２１－１の領域に割り当てることで、高感度フォトダイオード３２１－１の平面方向のサイズを拡張することができる。
　ここで、画素３００Ｄにおいては、高感度フォトダイオード３２１－１と、低感度フォトダイオード３２１－２との間には、RDTI構造により、遮光膜３４４－１乃至３４４－３が形成され、素子間分離がなされている。この構造により、隣接する画素からの入射光の漏れ込みを防止する画素間遮光が実現されるため、高感度フォトダイオード３２１－１と低感度フォトダイオード３２１－２との混色を抑制することができる。
　以上のように、画素３００Ｄでは、図２９に示した断面の構造を有することで、高感度フォトダイオード３２１－１の領域を、PDL拡張領域（図２４）まで拡張することができるため、高感度画素３０１Ａ－１と低感度画素３０１Ａ－２との感度差をさらに拡大することができる。また、画素３００Ｄでは、高感度フォトダイオード３２１－１と低感度フォトダイオード３２１－２との間に、RDTI構造を採用しているため、混色を抑制することができる。
　なお、画素内容量３２３Ａの埋め込み電極部を電荷蓄積領域とすることで、高感度フォトダイオード３２１－１と画素内容量３２３Ａとの間の混色を抑制することができる。また、画素３００Ｄは、画素３００Ａ（図２５）に対し、遮光膜３４３を設けた構造と等価であるが、画素３００Ｂ（図２７）又は画素３００Ｃ（図２８）に対して同様に、遮光膜３４４を設けた構造を採用するようにしてもよい。
（３－Ｅ）低感度PDと画素内容量FCを積層した構造（画素内容量の他の構造）
　最後に、図３０及び図３１を参照して、低感度フォトダイオード（PD）と画素内容量（FC）を積層した構造からなる画素３００Ｅについて説明する。なお、図示はしないが、図３０の断面図は、図２４の平面図の点線ＸＸ'の断面に対応している。
　図３０の画素３００Ｅでは、図２５の画素３００Ａと同様に、低感度フォトダイオード３２１－２の深さ方向のサイズが、高感度フォトダイオード３２１－１の深さ方向のサイズよりも、小さいサイズとなる。また、画素３００Ｅでは、縦型トランジスタ３３１により、低感度フォトダイオード３２１－２に蓄積された電荷が読み出される。
　また、画素３００Ｅでは、図２５の画素３００Ａと同様に、半導体基板３１２のシリコン（Si）の配線側からの掘り込み部に、トレンチ型の画素内容量３２３Ｂが埋め込まれ、低感度フォトダイオード３２１－２と画素内容量３２３Ｂとが積層構造となっている。
　ここで、図３１には、図３０のトレンチ型の画素内容量３２３Ｂの構造の例が図示されている。図３１の画素内容量３２３Ｂにおいて、第１の掘り込み部３６０ａの内壁面及び底面に、下部電極としてＰ－層３６３が形成されている。このＰ－層３６３は、基板のＰウェル層と接続されている。そして、この第１の掘り込み部３６０ａの内壁面及び底面には、容量膜３６２が形成されている。
　そして、この容量膜３６２を覆うとともに、基板表面近傍に形成された第２の掘り込み部３６０ｂを埋め込むように、基板にトレンチ型の上部電極３６１が形成されている。画素内容量３２３Ｂでは、転送トランジスタのソースに対応するＮ＋層３６５と、上部電極３６１とが接続されて構成されている。
　なお、画素３００Ｅは、画素内容量３２３Ａの代わりに、画素内容量３２３Ｂが埋め込まれている点を除いては、画素３００Ａ（図２５）と同様の構造を有している。したがって、画素３００Ｅにおいても、低感度フォトダイオード３２１－２に積層される画素内容量３２３Ｂの領域を、高感度フォトダイオード３２１－１の領域に割り当てることで、高感度フォトダイオード３２１－１の平面方向のサイズを拡張することができる。
　以上のように、画素３００Ｅでは、図３０及び図３１に示した断面の構造を有することで、高感度フォトダイオード３２１－１の領域を、PDL拡張領域（図２４）まで拡張することができるため、高感度画素３０１Ａ－１と低感度画素３０１Ａ－２との感度差がさらに拡大されることになる。
　以上、第４の実施の形態として、画素３００Ａ乃至画素３００Ｅについて説明した。この第４の実施の形態においては、低感度フォトダイオードの深さ方向のサイズを限定して、さらに、低感度フォトダイオードに対し、画素内容量（FC）などを積層させた構造とすることで得られる、空いた領域（例えば、図２４のPDL拡張領域）を利用して、高感度フォトダイオードの平面方向のサイズを拡張することができる。その結果、高感度画素と低感度画素との感度差のさらなる拡大が可能となる。
　なお、第４の実施の形態の画素３００においても、第２の実施の形態の画素１００等と同様に、低感度画素の低感度フォトダイオードの深さ方向のサイズを制限することで、当該低感度フォトダイオードの平面方向のサイズ（受光面の面積）を広げることができ、さらに低感度フォトダイオードに対して画素内容量（電荷蓄積部）を設けることができるため、ダイナミックレンジの広い特性を得ることができる。
＜６．第５の実施の形態：高感度PDにモスアイ構造を用いた構造＞
　次に、図３２乃至図３６を参照して、第５の実施の形態について説明する。
　ところで、画素において、フォトダイオードが形成されるシリコン層の受光面側（光入射側）の界面に微小な凹凸構造を設ける、いわゆるモスアイ構造が知られている。このモスアイ構造を利用することで、入射光の反射を防止することができるが、入射光を回折させることができるため、フォトダイオード内における光電変換の対象となる光の光路長を長くすることができる。
　ここで、光電変換の対象となる光の光路長を長くとることができれば、フォトダイオードの感度を上げることができることが知られているが、第５の実施の形態では、この原理を利用して、より感度の高い高感度画素を形成することができるようにする。さらに、第５の実施の形態では、この原理を利用して、高感度画素と低感度画素を有する画素におけるダイナミックレンジを拡大できるようにする。
　なお、第５の実施の形態では、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素４００として、画素４００Ａ乃至画素４００Ｄを説明する。
　また、画素４００において、高感度フォトダイオード４２１－１と、低感度フォトダイオード４２１－２と、第１転送トランジスタ４２２－１乃至選択トランジスタ４２９等の画素回路は、図２の画素１００における、高感度フォトダイオード１２１－１と、低感度フォトダイオード１２１－２と、第１転送トランジスタ１２２－１乃至選択トランジスタ１２９等の画素回路に対応している。
（４－Ａ）基本構造：高感度PDのモスアイ構造
　まず、図３２の断面図を参照して、高感度フォトダイオード（PD）がモスアイ構造からなる画素４００Ａについて説明する。
　図３２においては、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素４００Ａの一例として、高感度画素４０１Ａ－１と低感度画素４０１Ａ－２とからなる画素が図示されている。
　図３２において、半導体基板４１２では、Ｐ型のシリコン（Si）に、画素ごとに、Ｎ型のフォトダイオード４２１が形成されている。
　ただし、画素４００Ａにおいて、半導体基板４１２内に形成される各フォトダイオード４２１の平面方向のサイズ（受光面の面積）と、シリコン（Si）の深さ方向のサイズは、同一のサイズとされる。また、画素４００Ａにおいて、各フォトダイオード４２１に対し、光を入射するオンチップレンズ４１１の外形サイズも、同一のサイズとされる。
　ここで、図３２に示した半導体基板４１２内に形成される４つのフォトダイオード４２１のうち、フォトダイオード４２１－１の上部のＰ型の半導体領域の界面（受光面側界面）には、モスアイ構造により、微細な凹凸構造が形成されている。一方で、フォトダイオード４２１－２の上部には、モスアイ構造は形成されていない。
　すなわち、フォトダイオード４２１－１では、モスアイ構造を有することで、入射光を回折させることができるため、フォトダイオード４２１－２と比べて、光電変換の対象となる光の光路長を長くすることができる。そして、上述した通り、光電変換の対象となる光の光路長を長くとることができれば、フォトダイオード４２１の感度を上げることができる。ただし、シリコン（Si）からなるモスアイ構造の形状は、吸収したい波長に応じた形状となるように形成される。
　このように、感度を上げたいフォトダイオード４２１に対し、モスアイ構造を形成することで、結果として、フォトダイオード４２１－２の感度と比べて、フォトダイオード４２１－１の感度を高めることが可能となる。
　これにより、画素４００Ａにおいては、半導体基板４１２内に形成される４つのフォトダイオード４２１のうち、モスアイ構造を有していないフォトダイオード４２１－２が、低感度なフォトダイオードとなる一方で、モスアイ構造を有しているフォトダイオード４２１－１を、高感度フォトダイオードとすることができる。
　換言すれば、画素４００Ａは、高感度フォトダイオード４２１－１を有する高感度画素４０１Ａ－１と、低感度フォトダイオード４２１－２を有する低感度画素４０１Ａ－２とから構成されると言える。
　なお、画素４００Ａにおいて、半導体基板４１２の裏面側（光入射側）の半導体領域の掘り込み部分には、半導体領域の上面を被覆しているピニング膜４４３と、遮光膜４４４－１乃至４４４－５が形成される。このピニング膜４４３は、半導体基板４１２の界面部分で正電荷（ホール）蓄積領域が形成されて暗電流の発生が抑制されるように、負の固定電荷を有する高誘電体を用いて形成される。
　また、半導体基板４１２の半導体領域における各フォトダイオード４２１の間には、遮光膜４４４－１乃至４４４－５が形成され、素子間分離がなされている。この構造より、隣接する画素からの入射光の漏れ込みを防止する画素間遮光が実現される。遮光膜４４４－１乃至４４４－５を含むピニング膜４４３の上部の全面には、絶縁膜４４２が形成されている。
　また、画素４００Ａでは、オンチップレンズ４１１と絶縁膜４４２との間には、カラーフィルタ４４１が形成される。ここでは、例えば、高感度フォトダイオード４２１－１に対応したカラーフィルタ４４１－１のうち、一方のカラーフィルタを、赤色（Ｒ）のカラーフィルタとし、他方のカラーフィルタを、緑色（Ｇ）のカラーフィルタとすることができる。また、例えば、低感度フォトダイオード４２１－２に対応したカラーフィルタ４４１－２のうち、一方のカラーフィルタを、赤色（Ｒ）のカラーフィルタとし、他方のカラーフィルタを、緑色（Ｇ）のカラーフィルタとすることができる。
　なお、図３２には図示していないが、画素４００Ａにおいて、高感度フォトダイオード４２１－１と低感度フォトダイオード４２１－２には、第１転送トランジスタ４２２－１や第３転送トランジスタ４２２－３等を含む画素回路がそれぞれ接続されている。そして、第１転送トランジスタ４２２－１や第３転送トランジスタ４２２－３が、駆動信号TGL，TGS等に応じて動作することで、高感度フォトダイオード４２１－１と低感度フォトダイオード４２１－２に蓄積された電荷が読み出されることになる。
　以上のように、画素４００Ａでは、図３２に示した断面の構造を有することから、モスアイ構造を有する高感度フォトダイオード４２１－１の感度を、低感度フォトダイオード４２１－２の感度よりも高めることができる。また、画素４００Ａにおいては、図３２に示した断面の構造を有することで、ダイナミックレンジを拡大することができる。
　ここで、図３３には、画素４００Ａの断面の構造を採用することで得られるダイナミックレンジの例を示している。図３３において、横軸は、各フォトダイオードへ照射した光の照度を表し、縦軸は、各フォトダイオードから出力される電荷の量を表している。また、図中の点線は、高感度画素４０１Ａ－１の入出力特性を表し、図中の一点鎖線は、低感度画素４０１Ａ－２の入出力特性を表している。画素４００Ａでは、高感度フォトダイオード４２１－１の表面をモスアイ構造としているため、高感度画素４０１Ａ－１の感度は向上する一方で、低感度画素４０１Ａ－２の感度を変化させずに、飽和電荷量（Qs）を大きくすることができるため、図３３の実線で表すように、画素４００Ａにおけるダイナミックレンジを、通常の画素と比べて拡大させることができる。
（４－Ｂ）OCLの大小でPDの感度差をつける場合に、高感度PDのモスアイ構造
　次に、図３４の断面図を参照して、オンチップレンズ（OCL）の大小でフォトダイオード（PD）の感度差をつける場合に、高感度フォトダイオード（PD）がモスアイ構造からなる画素４００Ｂについて説明する。
　図３４においては、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素４００Ｂの一例として、高感度画素４０１Ｂ－１と低感度画素４０１Ｂ－２とからなる画素が図示されている。
　図３４の画素４００Ｂでは、上述した画素４００Ａ（図３２）と同様に、半導体基板４１２の半導体領域（シリコン（Si））に、画素ごとに、フォトダイオード４２１が形成されているが、各フォトダイオード４２１に対応して設けられるオンチップレンズ４１１の外形サイズが異なっている。また、各オンチップレンズ４１１のサイズに応じて、各フォトダイオード４２１の平面方向のサイズ（受光面の面積）が異なっている。
　すなわち、画素４００Ｂにおいて、オンチップレンズ４１１－１の外形サイズは、オンチップレンズ４１１－２の外形サイズよりも大きくなる。また、このオンチップレンズ４１１の外形サイズの違いに対応して、フォトダイオード４２１－１の平面方向のサイズは、フォトダイオード４２１－２の平面方向のサイズよりも大きくなる。
　これにより、画素４００Ｂにおいては、半導体基板４１２内に形成される４つのフォトダイオード４２１のうち、外形サイズの小さいオンチップレンズ４１１－２に対応するフォトダイオード４２１－２が、低感度なフォトダイオードとなる。一方で、４つのフォトダイオード４２１のうち、外形サイズの大きいオンチップレンズ４１１－１に対応するフォトダイオード４２１－１が、高感度なフォトダイオードとなる。
　換言すれば、画素４００Ｂは、高感度フォトダイオード４２１－１を有する高感度画素４０１Ｂ－１と、低感度フォトダイオード４２１－２を有する低感度画素４０１Ｂ－２とから構成されると言える。
　ここで、図３４に示した半導体基板４１２内に形成される４つのフォトダイオード４２１のうち、高感度フォトダイオード４２１－１の上部のＰ型の半導体領域の界面（受光面側界面）には、モスアイ構造により、微細な凹凸構造が形成されている。一方で、低感度フォトダイオード４２１－２の上部には、モスアイ構造は形成されていない。
　すなわち、高感度フォトダイオード４２１－１では、モスアイ構造を有することで、入射光を回折させることができるため、低感度フォトダイオード４２１－２と比べて、光電変換の対象となる光の光路長を長くして、高感度フォトダイオード４２１－１の感度を上げることができる。
　このように、画素４００Ｂでは、高感度フォトダイオード４２１－１側にモスアイ構造を形成することで、結果として、低感度フォトダイオード４２１－２の感度と比べて、高感度フォトダイオード４２１－１の感度をさらに高めることが可能となる。
　なお、図３４の画素４００Ｂにおいて、上述した画素４００Ａ（図３２）と対応する箇所には、同一の符号を付してあり、その説明は繰り返しになるので省略する。
　以上のように、画素４００Ｂでは、図３４に示した断面の構造を有することから、モスアイ構造を有する高感度フォトダイオード４２１－１の感度を、低感度フォトダイオード４２１－２の感度よりもさらに高めることができる。
　なお、図３４の画素４００Ｂにおいては、オンチップレンズ４１１のサイズに応じて、各フォトダイオード４２１の平面方向のサイズ（受光面の面積）が異なっているとしたが、各フォトダイオード４２１の平面方向のサイズは、同一のサイズであってもよい。
（４－Ｃ）PDの大小でPDの感度差をつける場合に、高感度PDのモスアイ構造
　次に、図３５の断面図を参照して、フォトダイオード（PD）の大小で、フォトダイオード（PD）の感度差をつける場合に、高感度フォトダイオード（PD）がモスアイ構造からなる画素４００Ｃについて説明する。
　図３５においては、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素４００Ｃの一例として、高感度画素４０１Ｃ－１と低感度画素４０１Ｃ－２とからなる画素が図示されている。
　図３５の画素４００Ｃでは、上述した画素４００Ａ（図３２）と同様に、半導体基板４１２の半導体領域（シリコン（Si））に、画素ごとに、フォトダイオード４２１が形成されているが、各フォトダイオード４２１の平面方向のサイズ（受光面の面積）が異なっている。ただし、画素４００Ｃにおいて、各フォトダイオード４２１に対応して設けられるオンチップレンズ４１１の外形サイズは、同一のサイズとされる。
　すなわち、画素４００Ｃにおいて、フォトダイオード４２１－１の平面方向のサイズは、フォトダイオード４２１－２の平面方向のサイズよりも大きくなる。また、オンチップレンズ４１１－１の外形サイズは、オンチップレンズ４１１－２の外形サイズと同一のサイズとなる。
　これにより、画素４００Ｃにおいては、半導体基板４１２内に形成される４つのフォトダイオード４２１のうち、平面方向のサイズの小さいフォトダイオード４２１－２が、低感度なフォトダイオードとなる一方で、平面方向のサイズの大きいフォトダイオード４２１－１を、高感度なフォトダイオードとすることができる。
　換言すれば、画素４００Ｃは、高感度フォトダイオード４２１－１を有する高感度画素４０１Ｃ－１と、低感度フォトダイオード４２１－２を有する低感度画素４０１Ｃ－２とから構成されると言える。
　ここで、図３５に示した半導体基板４１２内に形成される４つのフォトダイオード４２１のうち、高感度フォトダイオード４２１－１の上部のＰ型の半導体領域の界面（受光面側界面）には、モスアイ構造により、微細な凹凸構造が形成されている。一方で、低感度フォトダイオード４２１－２の上部には、モスアイ構造は形成されていない。
　すなわち、高感度フォトダイオード４２１－１では、モスアイ構造を有することで、入射光を回折させることができるため、低感度フォトダイオード４２１－２と比べて、光電変換の対象となる光の光路長を長くして、高感度フォトダイオード４２１－１の感度を上げることができる。
　このように、画素４００Ｃでは、高感度フォトダイオード４２１－１側にモスアイ構造を形成することで、結果として、低感度フォトダイオード４２１－２の感度と比べて、高感度フォトダイオード４２１－１の感度をさらに高めることが可能となる。
　なお、図３５の画素４００Ｃにおいて、上述した画素４００Ａ（図３２）と対応する箇所には、同一の符号を付してあり、その説明は繰り返しになるので省略する。
　以上のように、画素４００Ｃでは、図３５に示した断面の構造を有することから、モスアイ構造を有する高感度フォトダイオード４２１－１の感度を、低感度フォトダイオード４２１－２の感度よりもさらに高めることができる。
（４－Ｄ）OCLの大小とPDの大小でPDの感度差をつける場合に、高感度PDのモスアイ構造
　最後に、図３６の断面図を参照して、オンチップレンズ（OCL）の大小とフォトダイオード（PD）の大小で、フォトダイオード（PD）の感度差をつける場合に、高感度フォトダイオード（PD）がモスアイ構造からなる画素４００Ｄについて説明する。
　図３６においては、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素４００Ｄの一例として、高感度画素４０１Ｄ－１と低感度画素４０１Ｄ－２とからなる画素が図示されている。
　図３６の画素４００Ｄでは、上述した画素４００Ａ（図３２）と同様に、半導体基板４１２の半導体領域（シリコン（Si））に、画素ごとに、フォトダイオード４２１が形成されているが、各フォトダイオード４２１に対応して設けられるオンチップレンズ４１１の外形サイズが異なっている。また、各オンチップレンズ４１１のサイズに応じて、各フォトダイオード４２１の平面方向のサイズ（受光面の面積）が異なっている。
　ここで、画素４００Ｄにおいては、各フォトダイオード４２１の間に形成される遮光膜４４４が、画素４００Ｂ（図３５）と比べて、低感度画素４０１Ｄ－２の内側に形成されている。
　具体的には、一方（図中の最も左側）の低感度画素４０１Ｄ－２においては、フォトダイオード４２１－２の両側の遮光膜４４４－１と遮光膜４４４－２が、より内側に形成されている。そのため、フォトダイオード４２１－２の平面方向のサイズが、より小さくなっている。同様に、他方（図中の左から３番目）の低感度画素４０１Ｄ－２においては、遮光膜４４４－３と遮光膜４４４－４がより内側に形成され、フォトダイオード４２１－２の平面方向のサイズが、より小さくなっている。
　すなわち、オンチップレンズ４１１－１の外形サイズは、オンチップレンズ４１１－２の外形サイズよりも大きくなる。また、フォトダイオード４２１－２の平面方向のサイズは、フォトダイオード４２１－１の平面方向のサイズと比べて、いっそう小さくなっている。
　これにより、画素４００Ｄにおいては、半導体基板４１２内に形成される４つのフォトダイオード４２１のうち、外形サイズの小さいオンチップレンズ４１１－２に対応するフォトダイオード４２１－２が、低感度なフォトダイオードとなる。一方で、４つのフォトダイオード４２１のうち、外形サイズの大きいオンチップレンズ４１１－１に対応するフォトダイオード４２１－１が、高感度なフォトダイオードとなる。
　ここで、図３６に示した半導体基板４１２内に形成される４つのフォトダイオード４２１のうち、高感度フォトダイオード４２１－１の上部のＰ型の半導体領域の界面（受光面側界面）には、モスアイ構造により、微細な凹凸構造が形成されている。一方で、低感度フォトダイオード４２１－２の上部には、モスアイ構造は形成されていない。
　すなわち、高感度フォトダイオード４２１－１では、モスアイ構造を有することで、入射光を回折させることができるため、低感度フォトダイオード４２１－２と比べて、光電変換の対象となる光の光路長を長くして、高感度フォトダイオード４２１－１の感度を上げることができる。
　このように、画素４００Ｄでは、高感度フォトダイオード４２１－１側にモスアイ構造を形成することで、結果として、低感度フォトダイオード４２１－２の感度と比べて、高感度フォトダイオード４２１－１の感度をさらに高めることが可能となる。
　なお、図３６の画素４００Ｄにおいて、上述した画素４００Ａ（図３２）と対応する箇所には、同一の符号を付してあり、その説明は繰り返しになるので省略する。
　以上のように、画素４００Ｄでは、図３６に示した断面の構造を有することから、モスアイ構造を有する高感度フォトダイオード４２１－１の感度を、低感度フォトダイオード４２１－２の感度よりもさらに高めることができる。
　以上、第５の実施の形態として、画素４００Ａ乃至画素４００Ｄについて説明した。この第５の実施の形態においては、高感度フォトダイオードの上部の領域に、微細な凹凸構造からなるモスアイ構造を形成して、光電変換の対象となる光の光路長が長くとれるようにすることで、高感度フォトダイオードの感度を高めることができる。また、高感度画素と低感度画素を有する画素４００においては、ダイナミックレンジを拡大させることもできる。
　なお、画素４００Ｂ乃至画素４００Ｄにおいては、低感度画素の低感度フォトダイオードの平面方向のサイズ（受光面の面積）が、高感度画素の高感度フォトダイオードの平面方向（受光面の面積）のサイズよりも小さくなる場合を示したが、第２の実施の形態の画素１００等と同様に、低感度フォトダイオードの平面方向のサイズを、高感度フォトダイオードの平面方向のサイズと同等又はそれ以上にすることで、ダイナミックレンジの広い特性を得ることができるようにしてもよい。また、この場合において、低感度画素では、低感度フォトダイオードに対して画素内容量（電荷蓄積部）を設けるようにしてもよい。
＜７．第６の実施の形態：高感度PDの周囲を低感度PDで取り囲んだ構造＞
　最後に、図３７乃至図５０を参照して、第６の実施の形態について説明する。
　ここで、図３７を参照して、図１のCMOSイメージセンサ１０の画素アレイ部１１で２次元状に配置される、第１の実施の形態の画素９００について説明する。図３７のＡは、第１の実施の形態の画素９００を配線側から見た場合の平面図を表し、図３７のＢは、その画素の断面図と平面図を表している。
　第１の実施の形態の画素９００では、図３７のＡに示した画素レイアウトにより高感度フォトダイオード９２１－１と、低感度フォトダイオード９２１－２の平面方向のサイズを変えている。ところで、このようなレイアウトで、高感度フォトダイオード９２１－１と、低感度フォトダイオード９２１－２の平面方向のサイズを変える場合には、例えば、図３７のＢに示したオンチップレンズ９１１－１とオンチップレンズ９１１－２を形成する必要がある。
　しかしながら、現状では、このような高感度画素と低感度画素で、画素サイズが異なり、かつレンズ厚が異なるようなオンチップレンズの形成方法は確立されておらず、一般的なオンチップレンズの形成方法で、高感度画素と低感度画素のオンチップレンズを形成するための方法が求められていた。また、図３７のＡに示した画素レイアウトであると、瞳補正をかける場合にそのレイアウトが困難となっていた。
　そこで、第６の実施の形態では、画素において、低感度画素が高感度画素を取り囲むような構造を採用することで、高感度画素と低感度画素を有する画素におけるダイナミックレンジを拡大するだけでなく、オンチップレンズの形成や瞳補正が容易になるようにする。
　なお、第６の実施の形態では、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素５００として、画素５００Ａ乃至画素５００Ｄを説明する。
　また、画素５００において、高感度フォトダイオード５２１－１と、低感度フォトダイオード５２１－２と、第１転送トランジスタ５２２－１乃至選択トランジスタ５２９等の画素回路は、図２の画素１００における、高感度フォトダイオード１２１－１と、低感度フォトダイオード１２１－２と、第１転送トランジスタ１２２－１乃至選択トランジスタ１２９等の画素回路に対応している。
（５－Ａ）基本構造：高感度PDの周囲を低感度PDで取り囲んだ構造
　まず、図３８を参照して、高感度フォトダイオード（PD）の周囲を、低感度フォトダイオード（PD）で取り囲んだ構造からなる画素５００Ａについて説明する。
　図３８のＡは、画素５００Ａの構造を示す平面図である。なお、図３８のＡは、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素５００Ａの１つを光入射側から見た場合の平面図を表している。
　図３８のＡにおいて、画素５００Ａは、高感度画素５０１Ａ－１と、その周囲を取り囲んだ低感度画素５０１Ａ－２から構成される。高感度画素５０１Ａ－１は、低感度画素５０１Ａ－２よりも感度が高い画素である。
　また、図３８のＡの画素５００Ａ上の点線ＸＸ'の断面を図示すると、図３８のＢの断面図に示すような構造となる。図３８のＢにおいて、半導体基板５１２のシリコン（Si）内には、高感度画素５０１Ａ－１を構成する高感度フォトダイオード（PD）５２１－１と、その周囲を取り囲むように、低感度画素５０１Ａ－２を構成する低感度フォトダイオード（PD）５２１－２が形成されている。
　画素５００Ａにおいて、低感度フォトダイオード５２１－２の周囲と、低感度フォトダイオード５２１－２と高感度フォトダイオード５２１－１との間には、例えばDTI構造等の素子間分離構造により、遮光膜５４４－１と遮光膜５４４－２が形成され、素子間分離を行っている。
　高感度フォトダイオード５２１－１は、光入射側から入射される光の光量に応じた電荷を生成して蓄積する。そして、高感度フォトダイオード５２１－１に蓄積された電荷は、第１転送トランジスタ５２２－１等の画素回路により読み出される（図中の矢印Ｓ１，Ｓ２）。なお、高感度フォトダイオード５２１－１に入射された光は、遮光膜５４４－２により、低感度フォトダイオード５２１－２側に漏れ込むことはない（図中の矢印Ｓ３，Ｓ４）。
　低感度フォトダイオード５２１－２は、光入射側から入射される光の光量に応じた電荷を生成して蓄積する。そして、低感度フォトダイオード５２１－２に蓄積された電荷は、第３転送トランジスタ５２２－３等の画素回路により読み出される。なお、低感度フォトダイオード５２１－２に入射された光は、遮光膜５４４－２により、高感度フォトダイオード５２１－１側に漏れ込むことはない。
　なお、図３８には、図示していないが、画素５００Ａの光入射側には、オンチップレンズやカラーフィルタ等が形成される。ここで、図３９及び図４０には、画素５００Ａに、オンチップレンズとカラーフィルタ等を設けた場合の構造が図示されている。
　図３９は、高感度フォトダイオード５２１－１と、その周囲を取り囲んだ低感度フォトダイオード５２１－２に対し、１つのオンチップレンズを形成した場合の構造を示す図である。
　図３９の画素５００Ａにおいて、遮光膜５４４を含むフォトダイオード（PD）５２１の上部の全面には、絶縁膜５４２が形成されている。なお、図３９の画素５００Ａの構造では、図示していないが、半導体基板５１２の半導体領域の上面には、ピニング膜が被覆される。
　また、画素５００Ａにおいて、絶縁膜５４２の上部には、カラーフィルタ５４１とオンチップレンズ５１１が形成される。オンチップレンズ５１１は、高感度フォトダイオード５２１－１と、その周囲を取り囲んだ低感度フォトダイオード５２１－２に対して、１つ設けられ、高感度フォトダイオード５２１－１と低感度フォトダイオード５２１－２とのそれぞれに対し、光を入射させる。
　図４０は、高感度フォトダイオード５２１－１と、その周囲を取り囲んだ低感度フォトダイオード５２１－２に対し、別個にオンチップレンズを形成した場合の構造を示す図である。なお、図４０の画素５００Ａの構造は、上述した図３９の画素５００Ａとの構造と比べて、オンチップレンズ５１１の構造が異なる以外は、同一の構造となるため、説明が繰り返しになる部分については、その説明は省略する。
　すなわち、図４０の画素５００Ａにおいては、高感度フォトダイオード５２１－１に光を入射するためのオンチップレンズ５１１－１と、低感度フォトダイオード５２１－２に光を入射するためのオンチップレンズ５１１－２とが設けられている。
　オンチップレンズ５１１－２は、低感度フォトダイオード５２１－２が、高感度フォトダイオード５２１－１の周囲を取り囲んで配置されているのに対応して、オンチップレンズ５１１－１の周囲を取り囲むようにして配置される。すなわち、オンチップレンズ５１１－２は、オンチップレンズ５１１－１に対し、いわばドーナツ状に配置されている。
　このように、画素５００Ａにおいては、例えば、図３９又は図４０に示したオンチップレンズ５１１（５１１－１，５１１－２）を形成することができるが、このオンチップレンズ５１１（５１１－１，５１１－２）の形状は、一般的な形状であるため、現在一般的に普及している方法を用いて、オンチップレンズ５１１（５１１－１，５１１－２）を形成することができる。
　以上のように、画素５００Ａでは、図３８乃至図４０に示した構造を有することから、高感度フォトダイオード５２１－１の感度を、その周囲を取り囲んだ低感度フォトダイオード５２１－２の感度よりも高めるとともに、そのようなレイアウトを採用したことで、オンチップレンズの形成や瞳補正を容易にすることができる。
　また、画素５００Ａでは、高感度フォトダイオード５２１－１と、低感度フォトダイオード５２１－２との間に、遮光膜５４４が形成され、素子間分離がなされていることから、高感度画素５０１Ａ－１と低感度画素５０１Ａ－２との間の混色の問題も解消することができる。
（５－Ｂ）低感度PDが高感度PDを通過した入射光で光電変換を行う構造
　次に、図４１を参照して、低感度フォトダイオード（PD）が、高感度フォトダイオード（PD）を通過した入射光で光電変換を行う構造からなる画素５００Ｂについて説明する。
　図４１のＡは、画素５００Ｂの構造を示す平面図である。なお、図４１のＡは、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素５００Ｂの１つを光入射側から見た場合の平面図を表している。
　また、図４１のＡの画素５００Ｂ上の点線ＸＸ'の断面を図示すると、図４１のＢの断面図に示すような構造となる。図４１の画素５００Ｂでは、上述した画素５００Ａ（図３８）と同様に、半導体基板５１２のシリコン（Si）内には、高感度フォトダイオード（PD）５２１－１と、その周囲を取り囲むように、低感度フォトダイオード（PD）５２１－２が形成されている。
　画素５００Ｂにおいて、低感度フォトダイオード５２１－２の周囲には、遮光膜５５４が形成されている。この遮光膜５５４は、低感度フォトダイオード（PD）５２１－２の上部の光入射側も覆っている。これにより、低感度フォトダイオード５２１－２では、その上部（の光入射側）から、光が入射されることはない。
　また、画素５００Ｂにおいて、高感度フォトダイオード５２１－１と低感度フォトダイオード５２１－２との間には、酸化膜５５５が形成されている。これにより、高感度フォトダイオード５２１－１の上部（の光入射側）から入射した光は、高感度フォトダイオード５２１－１内だけでなく、酸化膜５５５を透過して低感度フォトダイオード５２１－２側にも入射されることになる（図中の矢印Ｌ１，Ｌ２）。
　高感度フォトダイオード５２１－１は、光入射側から入射される光の光量に応じた電荷を生成して蓄積する。そして、高感度フォトダイオード５２１－１に蓄積された電荷は、第１転送トランジスタ５２２－１等の画素回路により読み出される。
　低感度フォトダイオード５２１－２は、高感度フォトダイオード５２１－１に入射された光であって、酸化膜５５５を介して入射される光の光量に応じた電荷を生成して蓄積する。そして、低感度フォトダイオード５２１－２に蓄積された電荷は、第３転送トランジスタ５２２－３等の画素回路により読み出される。
　なお、図４１には、図示していないが、画素５００Ｂの光入射側には、図３９及び図４０に示したように、オンチップレンズやカラーフィルタが設けられる。ただし、画素５００Ｂでは、低感度フォトダイオード５２１－２に光を入射するためのオンチップレンズは必要ないため、図４０の構造を採用した場合には、ドーナツ状に配置されるオンチップレンズ５１１－２を設ける必要はない。
　以上のように、画素５００Ｂでは、図４１に示した構造を有することから、高感度フォトダイオード５２１－１の感度を、その周囲を取り囲んだ低感度フォトダイオード５２１－２の感度よりも高めるとともに、そのようなレイアウトを採用したことで、オンチップレンズの形成や瞳補正を容易にすることができる。
（５－Ｃ）高感度PDの周囲の領域の一部にメモリを配置した構造
　次に、図４２を参照して、高感度フォトダイオード（PD）の周囲の領域の一部にメモリ（MEM）を配置した構造からなる画素５００Ｃについて説明する。
　図４２のＡは、画素５００Ｃの構造を示す平面図である。なお、図４２のＡは、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素５００Ｃの１つを光入射側から見た場合の平面図を表している。
　図４２のＡの画素５００Ｃでは、その正方形の領域内で、六角形の形状からなる高感度画素５０１Ｃ－１の領域を除いた部分の四隅の領域（図中の三角形の領域）が、低感度画素５０１Ｃ－２の領域となる。すなわち、画素５００Ｃにおいて、低感度画素５０１Ｃ－２は、高感度画素５０１Ｃ－１の中心を対称点として、点対称の位置に配置されている。
　また、画素５００Ｃにおいては、その四隅の領域（図中の三角形の領域）のうち、一部の領域（例えば、図中の左下の領域）を遮光膜５６４により遮光して、その遮光膜５６４の下部の領域に、電荷を保持するためのメモリ部（MEM）５６１を形成することができる。すなわち、半導体基板５１２内に形成されるメモリ部５６１は、遮光膜５６４により遮光されている。
　また、図４２のＡの画素５００Ｃ上の点線ＸＸ'の断面を図示すると、図４２のＢの断面図に示すような構造となる。図４２のＢにおいて、半導体基板５１２内のシリコン（Si）内には、高感度フォトダイオード（PD）５２１－１と、その周囲（の一部）を取り囲むように低感度フォトダイオード（PD）５２１－２が形成されている。
　画素５００Ｃにおいて、高感度フォトダイオード５２１－１と低感度フォトダイオード５２１－２との間と、低感度フォトダイオード５２１－２の周囲には、遮光膜５６４－２と遮光膜５６４－３が形成され、素子間分離がなされている。また、画素５００Ｃにおいては、その四隅の領域のうち、一部の領域（の入射光側）が遮光膜５６４（遮光膜５６４－１）により遮光され、その遮光膜５６４（遮光膜５６４－１）の下部の領域には、メモリ部（MEM）５６１が形成されている。
　高感度フォトダイオード５２１－１は、光入射側から入射される光の光量に応じた電荷を生成して蓄積する。そして、高感度フォトダイオード５２１－１に蓄積された電荷は、第１転送トランジスタ５２２－１等の画素回路により読み出される。また、この第１転送トランジスタ５２２－１により読み出された電荷は、メモリ部５６１に蓄積することができる。
　低感度フォトダイオード５２１－２は、光入射側から入射される光の光量に応じた電荷を生成して蓄積する。そして、低感度フォトダイオード５２１－２に蓄積された電荷は、第３転送トランジスタ５２２－３等の画素回路により読み出される。また、この第３転送トランジスタ５２２－３により読み出される電荷は、メモリ部５６１に蓄積することができる。
　なお、メモリ部５６１に蓄積された電荷は、ＦＤ部５２６に転送されて電圧に変換された後に、増幅トランジスタ５２８により増幅され、選択トランジスタ５２９を介して出力される。
　ここで、図１のCMOSイメージセンサ１０等の固体撮像装置においては、各画素を順次読み出すローリングシャッタ方式であると、露光のタイミングの違いにより画像の歪みが生じるので、画素内に電荷を保持するためのメモリ部（電荷保持部）を設けることで、全画素を同時に読み出すグローバルシャッタ方式が用いられる。
　このグローバルシャッタ方式を用いることで、メモリ部に、全画素同時読み出しを行った後、順次読み出しが可能となるため、露光タイミングを全画素共通にすることができ、画素の歪みを抑制することができる。そして、画素５００Ｃでは、このグローバルシャッタ方式を採用したときの電荷を保持するための電荷保持部として、メモリ部５６１が設けられているのである。
　なお、図４２には、図示していないが、画素５００Ｃの光入射側には、図３９及び図４０に示したように、オンチップレンズやカラーフィルタを形成することができる。
　また、図４２の画素５００Ｃにおいては、四隅の４つの領域のうち、左下の領域をメモリ部５６１としたが、それに限らず、例えば、４つの領域のうち、２つの領域を、高感度フォトダイオード５２１－１用のメモリ部５６１－１と、低感度フォトダイオード５２１－２用のメモリ部５６１－２とするなど、他の構造を採用してもよい。
　また、図４２の画素５００Ｃでは、四隅の４つの領域にメモリ部５６１を設けずに、すべて低感度フォトダイオード５２１－２を配置する構成を採用してもよい。さらに、図４２の画素５００Ｃでは、四隅の４つの領域に、低感度画素５０１Ｃ－２とメモリ部５６１が配置されるようにしているが、低感度画素５０１Ｃ－２が、高感度画素５０１Ｃ－１の周囲に配置されていれば、高感度画素５０１Ｃ－１の形状を変えることで、低感度画素５０１Ｃ－２とメモリ部５６１が他の領域に配置されるようにしてもよい。
　以上のように、画素５００Ｃでは、図４２に示した構造を有することから、高感度フォトダイオード５２１－１の感度を、その周囲を取り囲んだ低感度フォトダイオード５２１－２の感度よりも高めるとともに、そのようなレイアウトを採用したことで、オンチップレンズの形成や瞳補正を容易にすることができる。また、画素５００Ｃでは、光が入射する受光面の一部の領域を遮光することで、電荷を蓄積するメモリ部５６１として使用することができる。
（５－Ｄ）４画素共有の構造
　次に、図４３乃至図５０を参照して、４画素共有で構成される画素５００Ｄについて説明する。
　図４３は、４画素共有で構成される画素５００Ｄの構造を示す平面図である。なお、図４３は、CMOSイメージセンサ１０（図１）の画素アレイ部１１で２次元状に配置される画素５００Ｄ－１乃至画素５００Ｄ－４を光入射側から見た場合の平面図を表している。
　図４３においては、画素５００Ｄ－１乃至画素５００Ｄ－４の４画素で、ＦＤ部（FD）５２６等の画素回路を共有している。
　画素５００Ｄ－１において、高感度フォトダイオード（PDL1）５２１－１と、その周囲の低感度フォトダイオード（PDS1）５２１－２に蓄積される電荷は、転送トランジスタ（TRL1）５２２－１と、転送トランジスタ（TRS1）５２２－３により読み出され、ＦＤ部５２６に転送される。
　同様に、画素５００Ｄ－２乃至画素５００Ｄ－４において、高感度フォトダイオード（PDL2，PDL3，PDL4）５２１－１と、その周囲の低感度フォトダイオード（PDS2，PDS3，PDS4）５２１－２に蓄積される電荷は、転送トランジスタ（TRL2，TRL3，TRL4）５２２－１と、転送トランジスタ（TRS2，TRS3，TRS4）５２２－３により読み出され、ＦＤ部５２６に転送される。
　ＦＤ部５２６は、画素５００Ｄ－１乃至画素５００Ｄ－４の各フォトダイオードから読み出された電荷を、電圧信号に電荷電圧変換して出力する。この電圧信号が、増幅トランジスタ（AMP）５２８により読み出され、選択トランジスタ（SEL）５２９を介して、垂直信号線２２（図１）に出力される。なお、リセットトランジスタ（RST）５２７は、ＦＤ部５２６の電位をリセットする。
　ここで、図４３の画素５００Ｄ－１上の点線ＹＹ'の断面を図示すると、図４４の断面図に示すような構造となる。また、図４３の画素５００Ｄ－２と画素５００Ｄ－４上の点線ＸＸ'の断面を図示すると、図４５の断面図に示すような構造となる。
　すなわち、図４４は、４画素共有の画素のうち、画素５００Ｄ－１の断面構造を示している。図４４において、半導体基板５１２のシリコン（Si）内には、高感度フォトダイオード（PDL1）５２１－１と、その周囲を取り囲むように、低感度フォトダイオード（PDS1）５２１－２が形成されている。また、高感度フォトダイオード（PDL1）５２１－１と、低感度フォトダイオード（PDS1）５２１－２との間には、遮光膜５７４－１と遮光膜５７４－２が形成され、素子間分離がなされている。
　高感度フォトダイオード（PDL1）５２１－１に蓄積された電荷は、転送トランジスタ（TRL1）５２２－１等の画素回路により読み出され、ＦＤ部５２６に転送される。また、低感度フォトダイオード（PDS1）５２１－２に蓄積された電荷は、転送トランジスタ（TRS1）５２２－３等の画素回路により読み出され、ＦＤ部５２６に転送される。
　また、図４５は、４画素共有の画素のうち、画素５００Ｄ－２と画素５００Ｄ－４の断面構造を示している。図４５において、半導体基板５１２のシリコン（Si）内には、画素５００Ｄ－２の高感度フォトダイオード（PDL2）５２１－１と、その周囲の低感度フォトダイオード（PDS2）５２１－２が形成されている。また、半導体基板５１２のシリコン（Si）内には、画素５００Ｄ－４の高感度フォトダイオード（PDL4）５２１－１と、その周囲の低感度フォトダイオード（PDS4）５２１－２が形成されている。
　図４５において、画素５００Ｄ－２の高感度フォトダイオード（PDL2）５２１－１と、画素５００Ｄ－２の低感度フォトダイオード（PDS2）５２１－２との間には、遮光膜５７４－３と遮光膜５７４－４が形成され、素子間分離がなされている。
　同様に、画素５００Ｄ－２の低感度フォトダイオード（PDS2）５２１－２と、画素５００Ｄ－４の低感度フォトダイオード（PDS4）５２１－２との間は、遮光膜５７４－５によって、素子間分離がなされている。また、画素５００Ｄ－４の高感度フォトダイオード（PDL4）５２１－１と、画素５００Ｄ－４の低感度フォトダイオード（PDS4）５２１－２との間は、遮光膜５７４－６と遮光膜５７４－７によって、素子間分離がなされている。
　画素５００Ｄ－２の高感度フォトダイオード（PDL2）５２１－１に蓄積された電荷は、転送トランジスタ（TRL2）５２２－１等の画素回路により読み出され、ＦＤ部５２６に転送される。また、画素５００Ｄ－２の低感度フォトダイオード（PDS2）５２１－２に蓄積された電荷は、転送トランジスタ（TRS2）５２２－３等の画素回路により読み出され、ＦＤ部５２６に転送される。
　画素５００Ｄ－４の高感度フォトダイオード（PDL4）５２１－１に蓄積された電荷は、転送トランジスタ（TRL4）５２２－１等の画素回路により読み出され、ＦＤ部５２６に転送される。また、画素５００Ｄ－４の低感度フォトダイオード（PDS4）５２１－２に蓄積された電荷は、転送トランジスタ（TRS4）５２２－３等の画素回路により読み出され、ＦＤ部５２６に転送される。
　ここで、図４６乃至図４９を参照して、画素５００Ｄ－１乃至画素５００Ｄ－４により４画素共有を行う場合における配線層の構造の例について説明する。
（TGL，RSTの制御線）
　図４６は、複数の配線層のうち、ある１つの配線層を、転送トランジスタ５２２－１とリセットトランジスタ５２７の制御線として配置した場合の構造を示している。
　図４６において、画素５００Ｄ－１の転送トランジスタ（TGL1）５２２－１は、制御線５８１と接続される。この転送トランジスタ（TGL1）５２２－１の転送ゲートには、制御線５８１を介して駆動信号TGL1が印加され、高感度フォトダイオード（PDL1）５２１－１に蓄積された電荷が読み出されることになる。画素５００Ｄ－２の転送トランジスタ（TGL2）５２２－１は、制御線５８３と接続され、その転送ゲートに駆動信号TGL2が印加されることで、高感度フォトダイオード（PDL2）５２１－１に蓄積された電荷が読み出される。
　画素５００Ｄ－３の転送トランジスタ（TGL3）５２２－１は、制御線５８２と接続され、その転送ゲートに駆動信号TGL3が印加されることで、高感度フォトダイオード（PDL3）５２１－１に蓄積された電荷が読み出される。画素５００Ｄ－４の転送トランジスタ（TGL4）５２２－１は、制御線５８４と接続され、その転送ゲートに駆動信号TGL4が印加されることで、高感度フォトダイオード（PDL4）５２１－１に蓄積された電荷が読み出される。
　リセットトランジスタ５２７は、制御線５８５と接続される。このリセットトランジスタ５２７のゲート電極には、制御線５８５を介して駆動信号RSTが印加される。リセットトランジスタ５２７は、駆動信号RSTに応じて動作することで、ＦＤ部５２６をリセットする。
（TGS，SELの制御線）
　図４７は、複数の配線層のうち、ある１つの配線層を、転送トランジスタ５２２－３と選択トランジスタ５２９の制御線として配置した場合の構造を示している。
　図４７において、画素５００Ｄ－１の転送トランジスタ（TGS1）５２２－３は、制御線５８６と接続される。この転送トランジスタ（TGS1）５２２－３の転送ゲートには、制御線５８６を介して駆動信号TGS1が印加され、低感度フォトダイオード（PDS1）５２１－２に蓄積された電荷が読み出されることになる。画素５００Ｄ－２の転送トランジスタ（TGS2）５２２－３は、制御線５８８と接続され、その転送ゲートに駆動信号TGS2が印加されることで、低感度フォトダイオード（PDS2）５２１－２に蓄積された電荷が読み出される。
　画素５００Ｄ－３の転送トランジスタ（TGS3）５２２－３は、制御線５８７と接続され、その転送ゲートに駆動信号TGS3が印加されることで、低感度フォトダイオード（PDS3）５２１－２に蓄積された電荷が読み出される。画素５００Ｄ－４の転送トランジスタ（TGS4）５２２－３は、制御線５８９と接続され、その転送ゲートに駆動信号TGS4が印加されることで、低感度フォトダイオード（PDS4）５２１－２に蓄積された電荷が読み出される。
　選択トランジスタ５２９は、制御線５９０と接続される。この選択トランジスタ５２９のゲート電極には、制御線５９０を介して駆動信号SELが印加される。選択トランジスタ５２９は、駆動信号SELに応じて動作することで、画素５００Ｄを選択する。
（FD配線）
　図４８は、複数の配線層のうち、ある１つの配線層を、FD配線層として配置した場合の構造を示している。
　図４８においては、フローティングディフュージョン（FD）としてのＦＤ部５２６と、増幅トランジスタ５２８のゲート電極と、リセットトランジスタ５２７の拡散層であってＦＤ部５２６と接続する側の拡散層と、の３点を接続する、いわゆるFD配線５９３が配置されている。
（電源線、垂直信号線）
　図４９は、複数の配線層のうち、ある１つの配線層を、電源線と垂直信号線として配置した場合の構造を示している。
　図４９において、電源線（VDD）５９５は、リセットトランジスタ５２７と、増幅トランジスタ５２８に接続される。また、垂直信号線（VSL）５９６は、選択トランジスタ５２９に接続される。なお、電源線５９５は、図２の電源VDDに相当し、垂直信号線５９６は、図１の垂直信号線２２に相当するものである。
（画素共有の回路構成）
　図５０は、画素５００Ｄ－１乃至画素５００Ｄ－４により４画素共有を行う場合における回路構成例を示す図である。
　図５０には、画素５００Ｄ－１乃至画素５００Ｄ－４に対し、ＦＤ部（FD）５２６、リセットトランジスタ（RST）５２７、増幅トランジスタ（AMP）５２８、及び選択トランジスタ（SEL）５２９が設けられた４画素共有の画素回路が図示されている。
　画素５００Ｄ－１において、転送トランジスタ（TGL1）５２２－１の転送ゲートに駆動信号TGL1が印加されることで、高感度フォトダイオード（PDL1）５２１－１に蓄積された電荷がＦＤ部５２６に転送される。また、画素５００Ｄ－１において、転送トランジスタ（TGS1）５２２－３の転送ゲートに駆動信号TGS1が印加されることで、低感度フォトダイオード（PDS1）５２１－２に蓄積された電荷がＦＤ部５２６に転送される。
　画素５００Ｄ－２において、転送トランジスタ（TGL2）５２２－１の転送ゲートに駆動信号TGL2が印加されることで、高感度フォトダイオード（PDL2）５２１－１に蓄積された電荷がＦＤ部５２６に転送される。また、画素５００Ｄ－２において、転送トランジスタ（TGS2）５２２－３の転送ゲートに駆動信号TGS2が印加されることで、低感度フォトダイオード（PDS2）５２１－２に蓄積された電荷がＦＤ部５２６に転送される。
　画素５００Ｄ－３において、転送トランジスタ（TGL3）５２２－１の転送ゲートに駆動信号TGL3が印加されることで、高感度フォトダイオード（PDL3）５２１－１に蓄積された電荷がＦＤ部５２６に転送される。また、画素５００Ｄ－３において、転送トランジスタ（TGS3）５２２－３の転送ゲートに駆動信号TGS3が印加されることで、低感度フォトダイオード（PDS3）５２１－２に蓄積された電荷がＦＤ部５２６に転送される。
　画素５００Ｄ－４において、転送トランジスタ（TGL4）５２２－１の転送ゲートに駆動信号TGL4が印加されることで、高感度フォトダイオード（PDL4）５２１－１に蓄積された電荷がＦＤ部５２６に転送される。また、画素５００Ｄ－４において、転送トランジスタ（TGS4）５２２－３の転送ゲートに駆動信号TGS4が印加されることで、低感度フォトダイオード（PDS4）５２１－２に蓄積された電荷がＦＤ部５２６に転送される。
　ＦＤ部５２６は、画素５００Ｄ－１の転送トランジスタ（TGL1）５２２－１と転送トランジスタ（TGS1）５２２－３との間、画素５００Ｄ－２の転送トランジスタ（TGL2）５２２－１と転送トランジスタ（TGS2）５２２－３との間、画素５００Ｄ－３の転送トランジスタ（TGL3）５２２－１と転送トランジスタ（TGS3）５２２－３との間、及び画素５００Ｄ－４の転送トランジスタ（TGL4）５２２－１と転送トランジスタ（TGS4）５２２－３との間にそれぞれ接続される。
　ＦＤ部５２６は、各転送トランジスタの動作に応じて、画素５００Ｄ－１乃至画素５００Ｄ－４の各フォトダイオード（PDL1，PDS1，PDL2，PDS2，PDL3，PDS3，PDL4，PDS4）から読み出された電荷を電圧信号に変換して出力する。
　リセットトランジスタ５２７は、電源VDDとＦＤ部５２６との間に接続される。リセットトランジスタ５２７のゲート電極には、駆動信号RSTが印加される。この駆動信号RSTがアクティブ状態になると、リセットトランジスタ５２７のリセットゲートが導通状態となり、ＦＤ部５２６の電位が、電源VDDのレベルにリセットされる。
　増幅トランジスタ５２８は、そのゲート電極がＦＤ部５２６に接続され、ドレイン電極が電源VDDに接続されており、ＦＤ部５２６に保持されている電圧信号を読み出す読み出し回路、いわゆるソースフォロア回路の入力部となる。すなわち、増幅トランジスタ５２８は、そのソース電極が選択トランジスタ５２９を介して垂直信号線２２（図１）に接続されることにより、当該垂直信号線２２の一端に接続される定電流源５３０とソースフォロア回路を構成する。
　選択トランジスタ５２９は、増幅トランジスタ５２８のソース電極と垂直信号線２２（図１）との間に接続される。選択トランジスタ５２９のゲート電極には、駆動信号SELが印加される。この駆動信号SELがアクティブ状態になると、選択トランジスタ５２９が導通状態になり、選択状態となる。これにより、増幅トランジスタ５２８から出力される画素信号が、選択トランジスタ５２９を介して、垂直信号線２２（図１）に出力される。
　４画素共有で構成される画素５００Ｄ－１乃至画素５００Ｄ－４は、以上のように構成される。
　以上、第６の実施の形態として、画素５００Ａ乃至画素５００Ｄについて説明した。この第６の実施の形態においては、高感度画素のフォトダイオードの感度を、その周囲を取り囲んだ低感度画素のフォトダイオードの感度よりも高めるとともに、そのようなレイアウトを採用したことで、オンチップレンズの形成や瞳補正を容易にすることができる。
＜８．変形例＞
　上述した６つの実施の形態は、それぞれが単独の実施の形態として成立することは勿論、複数の実施の形態の全て又は一部を可能な範囲で組み合わせた形態を採用するようにしてもよい。例えば、上述した第５の実施の形態又は第６の実施の形態に対し、第２の実施の形態を組み合わせることが可能である。具体的には、例えば、画素４００Ａ（図３２）の低感度画素４０１Ａ－２において、低感度フォトダイオード４２１－２の深さ方向のサイズを制限したり、あるいは、画素５００Ａ（図３８）の低感度画素５０１Ａ－２において、低感度フォトダイオード５２１－２の深さ方向のサイズを制限したりすることができる。
　以上の説明では、１画素内に感度が異なる２つのフォトダイオード（光電変換部）を設ける例を示したが、１画素内に３つ以上のフォトダイオードを設けることも可能である。この場合、感度が最も高いフォトダイオードに画素内容量（電荷蓄積部）を設けずに、少なくとも感度が最も低いフォトダイオードに画素内容量を設けるようにすればよい。また、この条件を満たしていれば、感度が同じフォトダイオードを２つ以上設けることも可能である。
　また、上記した実施の形態では、画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明したが、本技術はCMOSイメージセンサへの適用に限られるものではない。すなわち、本技術は、画素が行列状に２次元配置されてなるＸ－Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
　さらに、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対して適用可能である。
＜９．電子機器の構成＞
　図５１は、固体撮像装置を有する電子機器の構成例を示す図である。
　図５１の電子機器１０００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の撮像機能を有する携帯端末装置などの電子機器である。
　図５１において、電子機器１０００は、固体撮像装置１００１、DSP(Digital Signal Processor)回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、操作部１００６、及び電源部１００７から構成される。また、電子機器１０００において、DSP回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、操作部１００６、及び、電源部１００７は、バスライン１００８を介して相互に接続されている。
　固体撮像装置１００１は、図１のCMOSイメージセンサ１０に対応しており、その画素の構造として、例えば、上述した第１の実施の形態乃至第６の実施の形態のいずれかに対応した画素の構造が採用されている。
　DSP回路１００２は、固体撮像装置１００１から供給される信号を処理する信号処理回路である。DSP回路１００２は、固体撮像装置１００１からの信号を処理して得られる画像データを出力する。フレームメモリ１００３は、DSP回路１００２により処理された画像データを、フレーム単位で一時的に保持する。
　表示部１００４は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置１００１で撮像された動画又は静止画を表示する。記録部１００５は、固体撮像装置１００１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
　操作部１００６は、ユーザによる操作に従い、電子機器１０００が有する各種の機能についての操作指令を出力する。電源部１００７は、DSP回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、及び、操作部１００６の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　電子機器１０００は、以上のように構成される。
＜１０．固体撮像装置の使用例＞
　図５２は、イメージセンサとしてのCMOSイメージセンサ１０の使用例を示す図である。
　上述したCMOSイメージセンサ１０（図１）は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。すなわち、図５２に示すように、上述した、鑑賞の用に供される画像を撮影する鑑賞の分野だけでなく、例えば、交通の分野、家電の分野、医療・ヘルスケアの分野、セキュリティの分野、美容の分野、スポーツの分野、又は、農業の分野などにおいて用いられる装置でも、CMOSイメージセンサ１０を使用することができる。
　具体的には、上述したように、鑑賞の分野において、例えば、デジタルカメラやスマートフォン、カメラ機能付きの携帯電話機等の、鑑賞の用に供される画像を撮影するための装置（例えば図５１の電子機器１０００）で、CMOSイメージセンサ１０を使用することができる。
　交通の分野において、例えば、自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置で、CMOSイメージセンサ１０を使用することができる。
　家電の分野において、例えば、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ受像機や冷蔵庫、エアーコンディショナ等の家電に供される装置で、CMOSイメージセンサ１０を使用することができる。また、医療・ヘルスケアの分野において、例えば、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置で、CMOSイメージセンサ１０を使用することができる。
　セキュリティの分野において、例えば、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置で、CMOSイメージセンサ１０を使用することができる。また、美容の分野において、例えば、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置で、CMOSイメージセンサ１０を使用することができる。
　スポーツの分野において、例えば、スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置で、CMOSイメージセンサ１０を使用することができる。また、農業の分野において、例えば、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置で、CMOSイメージセンサ１０を使用することができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、本技術は、以下のような構成をとることができる。
（１）
　複数の画素が２次元状に配置されている画素アレイ部を備え、
　前記画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部よりも感度が低い第２の光電変換部と
　を有し、
　前記第２の光電変換部は、光の入射する光軸方向のサイズが、前記第１の光電変換部の光軸方向のサイズよりも小さいサイズとなる
　固体撮像装置。
（２）
　前記第２の光電変換部は、光軸に直交する平面方向のサイズが、前記第１の光電変換部の平面方向のサイズと略同一又はそれ以上のサイズとなる
　（１）に記載の固体撮像装置。
（３）
　前記画素は、前記第２の光電変換部でオーバーフローした電荷を蓄積する画素内容量をさらに有する
　（１）又は（２）に記載の固体撮像装置。
（４）
　前記第２の光電変換部は、前記画素の半導体領域内の光軸方向の任意の位置に形成され、
　前記画素の半導体領域には、前記第２の光電変換部に蓄積される電荷を読み出すための縦型トランジスタが形成される
　（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
　前記第２の光電変換部は、光入射側と反対側の光軸に直交する平面方向のサイズが、光入射側の平面方向のサイズよりも大きいサイズとなる
　（１）に記載の固体撮像装置。
（６）
　前記第１の光電変換部は、光入射側と反対側の平面方向のサイズが、光入射側の平面方向のサイズよりも小さいサイズとなる
　（５）に記載の固体撮像装置。
（７）
　前記第１の光電変換部は、光入射側と反対側にPN接合が形成されている
　（６）に記載の固体撮像装置。
（８）
　前記画素は、前記第２の光電変換部でオーバーフローした電荷を蓄積する画素内容量をさらに有し、
　前記第２の光電変換部と前記画素内容量とは、前記第２の光電変換部が光入射側となるように積層され、
　前記第２の光電変換部と前記画素内容量とを積層構造にすることで確保可能な領域に、前記第１の光電変換部の領域が拡張される
　（１）に記載の固体撮像装置。
（９）
　前記画素は、酸化膜をさらに有し、
　前記第２の光電変換部と前記酸化膜とは、前記第２の光電変換部又は前記酸化膜が光入射側となるように積層される
　（１）に記載の固体撮像装置。
（１０）
　前記第１の光電変換部と前記第２の光電変換部との間には、前記第１の光電変換部と前記第２の光電変換部との間を遮光するための遮光膜が形成される
　（８）又は（９）に記載の固体撮像装置。
（１１）
　複数の画素が２次元状に配置されている画素アレイ部を備え、
　前記画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部よりも感度が低い第２の光電変換部と
　を有し、
　前記第１の光電変換部の光入射側には、微細な凹凸構造が形成されている
　固体撮像装置。
（１２）
　前記第１の光電変換部に光を入射する第１のレンズは、その外形サイズが、前記第２の光電変換部に光を入射する第２のレンズよりも大きいサイズとなる
　（１１）に記載の固体撮像装置。
（１３）
　前記第１の光電変換部は、光軸に直交する平面方向のサイズが、前記第２の光電変換部の平面方向のサイズよりも大きいサイズとなる
　（１１）に記載の固体撮像装置。
（１４）
　前記第１の光電変換部に光を入射する第１のレンズは、その外形サイズが、前記第２の光電変換部に光を入射する第２のレンズの外形サイズよりも大きいサイズとなり、
　前記第１の光電変換部は、光軸に直交する平面方向のサイズが、前記第２の光電変換部の平面方向のサイズよりも大きいサイズとなる
　（１１）に記載の固体撮像装置。
（１５）
　複数の画素が２次元状に配置されている画素アレイ部を備え、
　前記画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部よりも感度が低い第２の光電変換部と
　を有し、
　前記第２の光電変換部は、前記第１の光電変換部の周囲を取り囲んで形成されている
　固体撮像装置。
（１６）
　前記第１の光電変換部と前記第２の光電変換部とは、前記画素内で素子分離されて形成されている
　（１５）に記載の固体撮像装置。
（１７）
　前記第２の光電変換部は、前記第１の光電変換部に入射した光を用いて光電変換を行う
　（１５）に記載の固体撮像装置。
（１８）
　前記第２の光電変換部は、前記第１の光電変換部の中心を対称点として、点対称の領域に形成されている
　（１５）に記載の固体撮像装置。
（１９）
　前記第２の光電変換部を形成可能な領域のうち、一部の領域の光入射側は、遮光されており、その遮光された領域を、電荷を保持するメモリ部として用いる
　（１８）に記載の固体撮像装置。
（２０）
　複数の画素が２次元状に配置されている画素アレイ部を有し、
　前記画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部よりも感度が低い第２の光電変換部と
　を有し、
　前記第２の光電変換部は、光の入射する光軸方向のサイズが、前記第１の光電変換部の光軸方向のサイズよりも小さいサイズとなる
　固体撮像装置を備える
　電子機器。
　１０　CMOSイメージセンサ，　１１　画素アレイ部，　１２　垂直駆動回路，　１３　カラム処理回路，　１４　水平駆動回路，　１５　出力回路，　１６　制御回路，　１７　入出力端子，　１００，１００Ａ乃至１００Ｄ　画素，　１２１－１　高感度フォトダイオード，　１２１－２　低感度フォトダイオード，　１２２－１　第１転送トランジスタ，　１２２－３　第３転送トランジスタ，　１２３　画素内容量（電荷蓄積部），　２００，２００Ａ乃至２００Ｆ　画素，　２２１－１　高感度フォトダイオード，　２２１－２　低感度フォトダイオード，　２２２－１　第１転送トランジスタ，　２２２－３　第３転送トランジスタ，　２２３　画素内容量（電荷蓄積部），　３００，３００Ａ乃至３００Ｅ　画素，　３２１－１　高感度フォトダイオード，　３２１－２　低感度フォトダイオード，　３２２－１　第１転送トランジスタ，　３２２－３　第３転送トランジスタ，　３２３，３２３Ａ，３２３Ｂ　画素内容量（電荷蓄積部），　３４１　酸化膜，　４００，４００Ａ乃至４００Ｄ　画素，　４１１－１、４１１－２　オンチップレンズ，　４２１－１　高感度フォトダイオード，　４２１－２　低感度フォトダイオード，　５００，５００Ａ乃至５００Ｄ　画素，　５１１，５１１－１、５１１－２　オンチップレンズ，　５２１－１　高感度フォトダイオード，　５２１－２　低感度フォトダイオード，　５６１　メモリ部，　１０００　電子機器，　１００１　固体撮像装置

Claims (20)

  1. 　複数の画素が２次元状に配置されている画素アレイ部を備え、
    　前記画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部よりも感度が低い第２の光電変換部と
    　を有し、
    　前記第２の光電変換部は、光の入射する光軸方向のサイズが、前記第１の光電変換部の光軸方向のサイズよりも小さいサイズとなる
    　固体撮像装置。
  2. 　前記第２の光電変換部は、光軸に直交する平面方向のサイズが、前記第１の光電変換部の平面方向のサイズと略同一又はそれ以上のサイズとなる
    　請求項１に記載の固体撮像装置。
  3. 　前記画素は、前記第２の光電変換部でオーバーフローした電荷を蓄積する画素内容量をさらに有する
    　請求項１に記載の固体撮像装置。
  4. 　前記第２の光電変換部は、前記画素の半導体領域内の光軸方向の任意の位置に形成され、
    　前記画素の半導体領域には、前記第２の光電変換部に蓄積される電荷を読み出すための縦型トランジスタが形成される
    　請求項１に記載の固体撮像装置。
  5. 　前記第２の光電変換部は、光入射側と反対側の光軸に直交する平面方向のサイズが、光入射側の平面方向のサイズよりも大きいサイズとなる
    　請求項１に記載の固体撮像装置。
  6. 　前記第１の光電変換部は、光入射側と反対側の平面方向のサイズが、光入射側の平面方向のサイズよりも小さいサイズとなる
    　請求項５に記載の固体撮像装置。
  7. 　前記第１の光電変換部は、光入射側と反対側にPN接合が形成されている
    　請求項６に記載の固体撮像装置。
  8. 　前記画素は、前記第２の光電変換部でオーバーフローした電荷を蓄積する画素内容量をさらに有し、
    　前記第２の光電変換部と前記画素内容量とは、前記第２の光電変換部が光入射側となるように積層され、
    　前記第２の光電変換部と前記画素内容量とを積層構造にすることで確保可能な領域に、前記第１の光電変換部の領域が拡張される
    　請求項１に記載の固体撮像装置。
  9. 　前記画素は、酸化膜をさらに有し、
    　前記第２の光電変換部と前記酸化膜とは、前記第２の光電変換部又は前記酸化膜が光入射側となるように積層される
    　請求項１に記載の固体撮像装置。
  10. 　前記第１の光電変換部と前記第２の光電変換部との間には、前記第１の光電変換部と前記第２の光電変換部との間を遮光するための遮光膜が形成される
    　請求項８に記載の固体撮像装置。
  11. 　複数の画素が２次元状に配置されている画素アレイ部を備え、
    　前記画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部よりも感度が低い第２の光電変換部と
    　を有し、
    　前記第１の光電変換部の光入射側には、微細な凹凸構造が形成されている
    　固体撮像装置。
  12. 　前記第１の光電変換部に光を入射する第１のレンズは、その外形サイズが、前記第２の光電変換部に光を入射する第２のレンズよりも大きいサイズとなる
    　請求項１１に記載の固体撮像装置。
  13. 　前記第１の光電変換部は、光軸に直交する平面方向のサイズが、前記第２の光電変換部の平面方向のサイズよりも大きいサイズとなる
    　請求項１１に記載の固体撮像装置。
  14. 　前記第１の光電変換部に光を入射する第１のレンズは、その外形サイズが、前記第２の光電変換部に光を入射する第２のレンズの外形サイズよりも大きいサイズとなり、
    　前記第１の光電変換部は、光軸に直交する平面方向のサイズが、前記第２の光電変換部の平面方向のサイズよりも大きいサイズとなる
    　請求項１１に記載の固体撮像装置。
  15. 　複数の画素が２次元状に配置されている画素アレイ部を備え、
    　前記画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部よりも感度が低い第２の光電変換部と
    　を有し、
    　前記第２の光電変換部は、前記第１の光電変換部の周囲を取り囲んで形成されている
    　固体撮像装置。
  16. 　前記第１の光電変換部と前記第２の光電変換部とは、前記画素内で素子分離されて形成されている
    　請求項１５に記載の固体撮像装置。
  17. 　前記第２の光電変換部は、前記第１の光電変換部に入射した光を用いて光電変換を行う
    　請求項１５に記載の固体撮像装置。
  18. 　前記第２の光電変換部は、前記第１の光電変換部の中心を対称点として、点対称の領域に形成されている
    　請求項１５に記載の固体撮像装置。
  19. 　前記第２の光電変換部を形成可能な領域のうち、一部の領域の光入射側は、遮光されており、その遮光された領域を、電荷を保持するメモリ部として用いる
    　請求項１８に記載の固体撮像装置。
  20. 　複数の画素が２次元状に配置されている画素アレイ部を有し、
    　前記画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部よりも感度が低い第２の光電変換部と
    　を有し、
    　前記第２の光電変換部は、光の入射する光軸方向のサイズが、前記第１の光電変換部の光軸方向のサイズよりも小さいサイズとなる
    　固体撮像装置を備える
    　電子機器。
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