JP2016162917A - 固体撮像素子および電子機器 - Google Patents
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Abstract
【課題】より高品質な画像を得ることができるようにする。【解決手段】固体撮像素子は、入射した光を光電変換する複数の画素が設けられた画素アレイ部を有している。画素アレイ部では、少なくとも一部に導電性を有する領域があるトレンチ型MOSにより各画素が電気的に分離されており、そのトレンチ型MOSの側面に沿って各画素のPDを構成する縦型PN接合が形成されている。このようにトレンチ型MOSの側面に沿って縦型PN接合を形成することで、最大飽和電荷数を増加させ、より高品質な画像を得ることができる。しかも、各画素を分離するトレンチ型MOSの少なくとも一部に導電性を有する領域を設けることで、トレンチ型MOSに電圧を印加し、暗電流の発生を抑制することができる。本技術は、固体撮像素子に適用することができる。【選択図】図3
Description
本技術は固体撮像素子および電子機器に関し、特に、より高品質な画像を得ることができるようにした固体撮像素子および電子機器に関する。
従来、固体撮像素子は、例えばデジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置などの電子機器において、様々な用途に供されている。
固体撮像素子には、画素ごとに増幅素子を備えたAPS(Active Pixel Sensor)と呼ばれるものがあり、例えば光電変換素子であるフォトダイオード(PD(Photo Diode))に蓄積された信号電荷を、MOS(Metal Oxide Semiconductor)トランジスタを介して読み出すCMOS(Complementary MOS)イメージセンサが広く利用されている。
従来のCMOSイメージセンサの単位画素は、例えば、HAD(Hole Accumulated Diode)構造からなるPDと、PDに対し転送ゲートを挟んだ位置に配置される浮遊拡散領域(FD(Floating Diffusion))とを有する構成とされる。これらに加えて、単位画素は、リセットトランジスタ、セレクトトランジスタ、およびアンプトランジスタを備えている。
一般的に、PDに蓄積可能な最大飽和電荷数(QS)は、PDのPN接合容量、およびPD空乏時と飽和時のポテンシャル差から決定される。これらの各要素は他の様々な撮像特性とトレードオフの関係にあり、最大飽和電荷数QSを増加させることは容易ではない。
シリコン基板表面にPN接合を形成する一般的なPDでは、そのPN接合容量は画素サイズに比例し、画素微細化に伴いPN接合容量が低下する。PN接合容量が低下すると、PDの最大飽和電荷数QSが低下することから、例えば画像のダイナミックレンジが狭くなるなど、固体撮像素子で得られる画像の品質が低下してしまうことになる。
そのため、最大飽和電荷数QSを増加させるために、シリコン基板表面だけではなく、シリコン基板内部にPN接合を埋め込む構造とする技術(例えば、特許文献1参照)や、シリコン基板に対して垂直方向にPN接合を形成する技術(例えば、特許文献2参照)が提案されている。
また、シリコン基板に垂直なPN接合のみでPDを形成する構造とする技術も提案されている(例えば、非特許文献1参照)。この技術では、画素間を分離する領域に沿って縦型PN接合が形成されるため、実効的なPN接合面積を大きくすることができ、シリコン基板表面にPN接合がなくても十分な最大飽和電荷数QSを確保することができる。
J.Michelot, F.Roy, J.Prima, C.Augier, F.Barbier, S.Ricq, P.Boulenc, Z.Essa, L.Pinzelli, H.Leininger, M.Gatefait, J.-E.Broquin "Back Illuminated Vertically Pinned Photodiode with in Depth Charge Storage" 2011年 International Image Sensor Workshop (IISW)
しかしながら上述した技術では、十分に高品質な画像を得ることが困難であった。
例えば特許文献1に記載の技術では、シリコン基板内部のPN接合は、シリコン基板表面のPN接合(PD)の形成時と比べて、より高い加速エネルギのイオン注入によって形成されるため、PN接合プロファイルが急峻でなくなる。そうすると、PN接合における単位面積当たりのPN接合容量が小さくなり、最大飽和電荷数QSの増加効果も限定的となってしまう。さらに、シリコン基板内部に埋め込まれたPN接合から信号電荷を読み出すため、画素毎に埋め込み転送ゲートが必要になり、その分だけPN接合を形成する領域の有用面積が小さくなってしまう。
また、特許文献2に記載の技術など、シリコン基板に対して垂直方向にPN接合を形成する構造として、PDの四辺の一部、埋め込み転送ゲートの側面、素子分離領域の側面等、PDの一部領域に縦型PN接合を形成する技術が提案されている。しかし、それらの技術では最大飽和電荷数QSの増加効果は限定的であり、シリコン基板表面のPN接合に縦型PN接合を付加する構造をとらざるを得ない。
さらに、非特許文献1に記載の技術では、十分な最大飽和電荷数QSを確保することができるが、縦型PN接合を形成するためのトレンチが絶縁膜で埋め込まれるため、トレンチ部分の絶縁膜とシリコン基板との界面に暗電流が発生する。そうすると、PDで得られる信号に含まれるノイズが多くなり、固体撮像素子で得られる画像の品質が低下してしまう。
本技術は、このような状況に鑑みてなされたものであり、より高品質な画像を得ることができるようにするものである。
本技術の一側面の固体撮像素子は、半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合とを備える。
前記画素分離部を、電圧を印加することが可能な構成とすることができる。
固体撮像素子には、前記画素内の前記PN接合が外部から入射した光を光電変換して得られた電荷を、他の領域に転送する転送ゲートをさらに設けることができる。
前記半導体基板内の前記画素における外部から前記画素へと光が入射する側とは反対側に設けられたウェル不純物によって各前記画素の前記PN接合が電気的に分離されているようにすることができる。
固体撮像素子には、前記半導体基板内の前記画素における外部から前記画素へと光が入射する側に設けられたピンニング層をさらに設けることができる。
固体撮像素子には、前記画素分離部に埋め込まれ、前記画素間の遮光を行う遮光メタルをさらに設けることができる。
固体撮像素子には、互いに隣接する前記画素間における前記画素分離部が形成されていない領域に設けられ、前記互いに隣接する前記画素で共有される素子または浮遊拡散領域をさらに設けることができる。
前記半導体基板には、前記PN接合と、前記画素分離部と、前記転送ゲートと、前記転送ゲートにより前記画素から転送されてきた電荷を蓄積する浮遊拡散領域とが形成され、固体撮像素子に、前記半導体基板に接合され、前記画素を駆動するための素子が形成された他の半導体基板をさらに設け、前記半導体基板内の前記浮遊拡散領域と、前記他の半導体基板内の前記素子とは、前記浮遊拡散領域表面に設けられたコンタクトによって電気的に接続されているようにすることができる。
本技術の一側面の電子機器は、半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合とを有する固体撮像素子を備える。
本技術の一側面においては、固体撮像素子に、半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合とが設けられる。
本技術の一側面によれば、より高品質な画像を得ることができる。
以下、図面を参照して、本技術を適用した実施の形態について説明する。
〈第1の実施の形態〉
〈固体撮像素子の構成例〉
本技術は、半導体基板内に埋め込まれたトレンチ型MOSにより各画素間を分離し、そのトレンチ型MOSの側面に沿って半導体基板に垂直なPN接合を形成することにより、最大飽和電荷数QSを増加させるようにした固体撮像素子に関するものである。
〈固体撮像素子の構成例〉
本技術は、半導体基板内に埋め込まれたトレンチ型MOSにより各画素間を分離し、そのトレンチ型MOSの側面に沿って半導体基板に垂直なPN接合を形成することにより、最大飽和電荷数QSを増加させるようにした固体撮像素子に関するものである。
本技術を適用した固体撮像素子では、各画素を電気的に分離する画素分離部であるトレンチ型MOSの少なくとも一部を導電性材料により形成することで、トレンチ型MOSと半導体基板との界面での暗電流の発生を抑制し、より高品質な画像を得ることができるようになされている。
例えば、半導体基板表面にPN接合が形成されてPDとされる一般的な固体撮像素子の構成は、図1に示すようになっている。なお、図1において矢印Q11に示す図は、固体撮像素子の画素アレイ部の一部を半導体基板と垂直な方向から見た図であり、矢印Q12に示す図は、矢印Q11に示す画素アレイ部における点線部分の断面図、つまりA-A線断面図を示している。
固体撮像素子の画素アレイ部には複数の画素が設けられており、例えば矢印Q11に示すように画素アレイ部における矩形の領域R11が1つの画素領域となっている。
画素アレイ部の表面にはp型半導体領域11が設けられており、このp型半導体領域11と、その直下に設けられたn型半導体領域12とのPN接合により、各画素のPDが形成されている。
また、固体撮像素子では、半導体基板がn−型半導体領域13により構成されており、半導体基板内にはp−型半導体領域14も形成されている。また、半導体基板の表面にp型半導体領域11とn型半導体領域12とが形成されており、それらの接合面、つまりPN接合の接合面は、半導体基板と平行な面となっている。
さらに、各画素には、それらの画素の駆動に必要な素子等が設けられている、例えば領域R11には、転送ゲート15やFD16、駆動FET(Field Effect Transistor)17、および駆動FET18が設けられている。ここで、駆動FET17および駆動FET18は、例えば画素を駆動するためのリセットトランジスタや、セレクトトランジスタ、アンプトランジスタなどとされる。
この例では、矢印Q12に示す図における図中、上側から各画素のPDに光が入射する。PDは入射した光を光電変換し、その結果得られた電荷を蓄積する。また、PDに蓄積された電荷は、転送ゲート15を介してFD16に転送され、FD16に転送された電荷に応じた信号が駆動FET17や駆動FET18を介して外部に読み出される。
このような半導体基板表面にPN接合が形成された固体撮像素子では、画素の微細化によって1画素分の領域が狭くなると、その分だけPN接合部分の面積が狭くなってPN接合容量が低下し、その結果、PDの最大飽和電荷数QSも低下してしまう。
そこで本技術では、トレンチ型MOSによって各画素を電気的に分離するとともに、そのトレンチ型MOSの側面に沿って、半導体基板に垂直なPN接合を形成することで、画素表面の領域の面積が狭い場合でも十分なPN接合容量を確保し、最大飽和電荷数QSを増加させるようにした。
次に、このような本技術を適用した固体撮像素子の具体的な実施の形態について説明する。図2は、本技術を適用した固体撮像素子の一実施の形態の構成例を示す図である。
図2に示す固体撮像素子41は、例えばCMOSイメージセンサであり、画素アレイ部51、垂直駆動回路52、シャッタ駆動回路53、CDS(Correlated Double Sampling)回路54、水平駆動回路55、AGC(Automatic Gain Controller)56、A/D(Analog/Digital)変換部57、およびタイミングジェネレータ58を有している。
画素アレイ部51は、2次元状に配置された複数の画素を有しており、各画素はPDなどから構成される。また、画素アレイ部51には、垂直駆動回路52からの信号を各画素に供給するための複数の信号配線が行ごとに接続されるとともに、各画素からの画素信号をCDS回路54に出力するための複数の信号配線が列ごとに接続されている。
垂直駆動回路52は、画素アレイ部51に設けられた画素からなる画素行を選択する信号を、信号配線を介して各画素に供給する。
シャッタ駆動回路53は、シャッタ駆動を行うための駆動信号を、画素アレイ部51を構成する画素行に順次、供給する。例えば、シャッタ駆動回路53から出力される駆動信号と、垂直駆動回路52から出力される信号との間隔を調整することで、画素の露光時間(電荷蓄積時間)を調整することができる。
CDS回路54は、垂直駆動回路52からの信号によって選択された行の画素から画素信号を読み出して、CDS処理を行う。すなわち、CDS回路54は、各画素に電荷が蓄積されたレベルに応じた画素信号と、各画素のリセットレベルの画素信号との差を取る処理を行うことにより、各画素の画素値を示す信号を算出する。そして、CDS回路54は、水平駆動回路55からの駆動信号に従って、算出された画素値を示す信号をAGC56に出力する。
水平駆動回路55は、画素アレイ部51が有する画素を列方向に順番に選択して、画素値を示す信号を出力させる駆動信号をCDS回路54に出力する。
AGC56は、CDS回路54から供給される画素値を示す信号を、適切なゲインで増幅して、A/D変換部57に出力する。A/D変換部57は、AGC56から供給されたアナログの信号をデジタル信号に変換して得られた画素データを、固体撮像素子41の外部に出力する。
タイミングジェネレータ58は、所定の周波数のクロック信号に基づいて、固体撮像素子41の各ブロックの駆動に必要なタイミングを示す信号を生成して、それぞれのブロックに供給する。
〈画素アレイ部の構成例〉
次に、画素アレイ部51のより詳細な構成例について説明する。
次に、画素アレイ部51のより詳細な構成例について説明する。
画素アレイ部51では、例えば図3に示すように、画素アレイ部51を構成する半導体基板に埋め込まれたトレンチ型MOS81によって、各画素が電気的に分離されている。
なお、図3において矢印Q21に示す図は、画素アレイ部51の一部を、その画素アレイ部51を構成する半導体基板と垂直な方向(法線方向)から見た図であり、矢印Q22に示す図は、矢印Q21に示す画素アレイ部51における点線部分の断面図、つまりB-B線断面図を示している。
この例では、例えば領域R21の部分が1つの画素の領域となっており、この画素の領域がポリシリコンからなるトレンチ型MOS81によって囲まれ、これにより各画素がトレンチ型MOS81により電気的に分離されている。すなわち、トレンチ型MOS81は画素間に設けられ、電気的に各画素を分離する画素分離部として機能する。
また、画素領域である領域R21には、転送ゲート82、FD83、駆動FET84、および駆動FET85が設けられている。ここで、駆動FET84および駆動FET85は、例えば画素を駆動するためのリセットトランジスタや、セレクトトランジスタ、アンプトランジスタなどである。
画素アレイ部51には、領域R21と同様の複数の画素領域が、矢印Q21に示す図における横方向および縦方向に行列状に配置されている。
また、矢印Q22に示すように、画素アレイ部51の断面を見ると、画素アレイ部51では半導体基板を構成するn−型半導体領域86の一部に、p型半導体領域87、n型半導体領域88、およびp−型半導体領域89が形成されている。
画素アレイ部51では、半導体基板を構成するn−型半導体領域86に、図中、縦方向、つまり半導体基板の面と垂直な方向に深いトレンチ(溝)が形成されており、そのトレンチ部分にポリシリコンを埋め込むことで、トレンチ型MOS81が形成されている。このトレンチ型MOS81の表面におけるp型半導体領域87と接する部分には、絶縁膜90が形成されている。
また、n−型半導体領域86では、トレンチ型MOS81の側面に沿ってp型半導体領域87が形成されている。このp型半導体領域87は、トレンチ型MOS81の側面部分だけでなく、トレンチ型MOS81の図中、下側、つまり半導体基板の深い部分にまで形成されている。
さらに、n−型半導体領域86では、トレンチ型MOS81の側面に沿う方向に、p型半導体領域87に隣接してn型半導体領域88が形成されており、これらのp型半導体領域87とn型半導体領域88の接合である縦型PN接合により、各画素のPDが形成されている。
例えば画素アレイ部51における領域R21の部分では、点線で囲まれる領域R22がその画素に設けられたPD部分の領域となる。このように画素内のPDは、接合面が半導体基板に対して垂直であり、かつ画素領域(トレンチ型MOS81)の側面に沿って形成されたPN接合によって構成される。
画素アレイ部51では、各画素を囲むように設けられたトレンチ型MOS81と、そのトレンチ型MOS81の直下、つまり半導体基板の深い位置に形成されたPWELL(ウェル不純物)であるp型半導体領域87の一部分とにより、各画素のPDが電気的に分離される。
ここでは、互いに隣接する画素内のPDを電気的に分離するためのウェル不純物として機能するp型半導体領域87の部分は、各画素の領域における、外部からの光が画素へと入射する側(p−型半導体領域89側)とは反対側に位置する部分となっている。
この例では、トレンチ型MOS81は転送ゲートとして機能せず、画素分離部としてのみ機能する。そのため、画素アレイ部51表面(半導体基板表面)に、ポリシリコンからなる転送ゲート82が設けられている。
また、p型半導体領域87とn型半導体領域88の形成は、トレンチ型MOS81の形成よりも前に行われる。
すなわち、まず、半導体基板であるn−型半導体領域86にパターニングによりトレンチ型MOS81を形成するためのトレンチ(溝)が形成される。そして、そのトレンチ部分からヒ素やリン等の不純物をイオン注入することで、n型半導体領域88が形成されるとともに、さらにトレンチ部分からボロン等の不純物をイオン注入することで、p型半導体領域87が形成される。これにより、トレンチの側面に沿って縦型PDを構成するPN接合が形成されたことになる。
その後、トレンチ部分に絶縁膜90が形成され、さらにトレンチ部分にポリシリコン等の導電性材料が埋め込まれて、絶縁膜90と、埋め込まれた導電性材料とからなるトレンチ型MOS81が形成される。
さらに、画素アレイ部51では、半導体基板であるn−型半導体領域86の図中、上側にp−型半導体領域89が形成されており、そのp−型半導体領域89部分には転送ゲート82、FD83、駆動FET84、および駆動FET85が設けられている。ここでは、p−型半導体領域89内にn型半導体領域を形成することで、FD83が形成されている。また、例えば駆動FET84および駆動FET85は、ポリシリコンにより形成される。
図3に示す例では、固体撮像素子41は表面照射型の固体撮像素子であり、図示せぬオンチップレンズと、領域R22部分等のPDとの間に、転送ゲート82乃至駆動FET85や、図示せぬ配線が設けられている。
そして、撮影時においては、被写体からの光が矢印Q22に示す図における、図中、上側から領域R22のPDに入射し、PDにおいて入射してきた光に対する光電変換が行われ、その結果得られた電荷がPDに蓄積される。さらに、PDに蓄積された電荷は、転送ゲート82を介してFD83に転送され、FD83に転送された電荷に応じた電圧信号が駆動FET84や駆動FET85、垂直信号線を介してCDS回路54に読み出される。
また、画素アレイ部51はトレンチ型MOS81に電圧が印加可能な構成となっており、少なくとも撮影時にはトレンチ型MOS81に任意の電圧が印加される。これにより、トレンチ型MOS81の表面部分、つまり絶縁膜90の部分と、p型半導体領域87との界面(シリコン界面)からの暗電流の発生を抑制することができる。これにより、PDに蓄積されるノイズを低減させ、より高品質な画像を得ることができるようになる。
以上において説明した固体撮像素子41によれば、より簡単な構成で、より高品質な画像を得ることができる。
すなわち、固体撮像素子41では画素領域の周囲を囲むトレンチ型MOS81の側面に沿って、画素の受光面とは垂直な方向、つまり半導体基板と垂直な方向に縦型のPN接合が形成されて縦型のPDとされている。そのため、画素を囲む領域全域に、かつ半導体基板と垂直な方向に接合面積の広い縦型PN接合を形成することが可能となる。これにより、最大飽和電荷数QSを増加させ、例えばダイナミックレンジの広い、より高品質な画像を得ることができるようになる。
しかも固体撮像素子41では、PDに蓄積された電荷を転送するための転送ゲート82を埋め込み型にする必要がないことや、トレンチ部分からイオン注入を行ってPN接合を形成することから、より簡単に固体撮像素子41を製造することができる。また、固体撮像素子41の構成も簡単な構成とすることができる。
さらに、トレンチ部分からイオン注入を行うことで、比較的低い加速エネルギのイオン注入でPN接合を形成することができるため、急峻なPN接合プロファイルのPN接合を得ることができる。つまり、PDを構成するPN接合部分において強い電界強度を得ることができる。これにより、PDを構成するPN接合部分のPN接合容量を増加させて、最大飽和電荷数QSを増加させ、より高品質な画像を得ることができる。
さらに、トレンチ型MOS81の少なくとも一部の領域をポリシリコン等の導電性材料で構成することにより、トレンチ型MOS81に電圧を印加して、トレンチ型MOS81とp型半導体領域87との界面からの暗電流の発生を抑制し、より高品質な画像を得ることができる。
〈第2の実施の形態〉
〈画素アレイ部の構成例〉
また、図3を参照して説明した画素アレイ部51の構成例では、固体撮像素子41が表面照射型である場合について説明したが、固体撮像素子41は裏面照射型の固体撮像素子であってもよい。ここで、裏面照射型の固体撮像素子とは、画素に設けられたオンチップレンズと、転送ゲートや駆動FET、配線などが設けられた配線層との間に光電変換素子であるPDが設けられた構成の固体撮像素子である。
〈画素アレイ部の構成例〉
また、図3を参照して説明した画素アレイ部51の構成例では、固体撮像素子41が表面照射型である場合について説明したが、固体撮像素子41は裏面照射型の固体撮像素子であってもよい。ここで、裏面照射型の固体撮像素子とは、画素に設けられたオンチップレンズと、転送ゲートや駆動FET、配線などが設けられた配線層との間に光電変換素子であるPDが設けられた構成の固体撮像素子である。
そのような場合、画素アレイ部51の構成は、例えば図4に示す構成とされる。なお、図4において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図4では、矢印Q31に示す図は、画素アレイ部51の一部を、その画素アレイ部51を構成する半導体基板と垂直な方向から見た図であり、矢印Q32に示す図は、矢印Q31に示す画素アレイ部51のB-B線断面図を示している。
図4に示す画素アレイ部51の構成は、n−型半導体領域86の端部分にピンニング層111が設けられている点で図3に示した構成と異なる。
図4の矢印Q32に示す例では、n−型半導体領域86におけるトレンチ型MOS81やPDを構成する縦型PN接合の図中、下側に、SiO2などの絶縁膜または半導体材料からなるピンニング層111が形成されている。すなわち、ピンニング層111は、各画素の領域における、外部からの光が画素へと入射する側の端部分に設けられている。
図3の例では、半導体基板の深い位置に形成されたPWELL、つまりp型半導体領域87によって、画素部分の領域が終端されていたのに対して、図4に示す構成ではピンニング層111によって画素部分の領域が終端されている。このピンニング層111とトレンチ型MOS81により、各画素間の領域、つまり各画素のPDの領域が電気的に分離されるとともに、ピンニング層111により画素部分の領域の図中、下側の界面部分での暗電流の発生を抑制することができる。
このように固体撮像素子41が裏面照射型とされる場合には、外部からの光は、矢印Q32に示す図における図中、下側からピンニング層111を介して各画素の領域、つまりp型半導体領域87とn型半導体領域88からなる縦型のPN接合部分に入射する。
〈第3の実施の形態〉
〈画素アレイ部の構成例〉
さらに、固体撮像素子41が表面照射型である場合に、画素分離部として機能するトレンチ型MOS81に画素間の遮光を行う遮光メタルを埋め込んで、外部からの光が隣接する画素に漏れてしまうことを防止するようにしてもよい。
〈画素アレイ部の構成例〉
さらに、固体撮像素子41が表面照射型である場合に、画素分離部として機能するトレンチ型MOS81に画素間の遮光を行う遮光メタルを埋め込んで、外部からの光が隣接する画素に漏れてしまうことを防止するようにしてもよい。
そのような場合、画素アレイ部51の構成は、例えば図5に示す構成とされる。なお、図5において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図5では、矢印Q41に示す図は、画素アレイ部51の一部を、その画素アレイ部51を構成する半導体基板と垂直な方向から見た図であり、矢印Q42に示す図は、矢印Q41に示す画素アレイ部51のB-B線断面図を示している。
図5に示す画素アレイ部51の構成は、トレンチ型MOS81を構成するポリシリコン等の導電性材料部分に、タングステン等のメタル(金属)により埋め込みの遮光メタル141が形成されている点で図3に示した構成と異なる。
遮光メタル141は、トレンチ型MOS81を形成するためのトレンチにポリシリコン等の導電性材料が埋め込まれた後、その導電性材料に対して受光面側、つまり矢印Q42に示す図における図中、上側から半導体基板と垂直な方向にメタルを埋め込むことで形成される。ここでは、トレンチ型MOS81の図中、上側の端から図中、下側の端にある絶縁膜90の部分までメタルが埋め込まれて遮光メタル141とされている。
また、この例では、矢印Q41に示すように、各画素の領域を囲むようにしてトレンチ型MOS81に遮光メタル141が形成されている。このような遮光メタル141は、ある画素のPDの領域へと外部から入射した光が、そのPDの領域を通過して隣接する他の画素のPDの領域へと入射してしまうことを防止するための遮光部材である。
なお、ここではトレンチ型MOS81の上端から下端まで遮光メタル141が形成される例について説明したが、遮光メタル141はトレンチ型MOS81内の途中まで形成されるようにしてもよい。つまり、トレンチ型MOS81における遮光メタル141部分が設けられる深さは、トレンチ型MOS81の上端、つまり受光面側の端から、任意の位置までとすることができる。
このようにトレンチ型MOS81に遮光メタル141を形成する場合には、トレンチ型MOS81は既に絶縁膜90により絶縁されているので、トレンチ型MOS81を構成するポリシリコン等の導電性材料と、遮光メタル141とを電気的に絶縁する必要がない。そのため、画素を分離するトレンチ型MOS81の細線化に有利である。
また、トレンチ型MOS81は絶縁膜90により外部領域と絶縁されているので、遮光メタル141を形成する際にトレンチ型MOS81内部に加工ダメージが生じても、トレンチ型MOS81外部に加工ダメージが生じなければ、画素を構成するPDの特性に影響は生じない。このように遮光メタル141の形成時には、トレンチ型MOS81内部でのある程度のダメージは許容されるため、遮光メタル141の加工プロセスの自由度を高くすることができ、トレンチ型MOS81の細線化にも有利である。
〈第4の実施の形態〉
〈画素アレイ部の構成例〉
なお、第3の実施の形態では、表面照射型の固体撮像素子41においてトレンチ型MOS81に遮光メタル141を形成する例について説明したが、固体撮像素子41が裏面照射型である場合においても遮光メタル141が形成されるようにしてもよい。
〈画素アレイ部の構成例〉
なお、第3の実施の形態では、表面照射型の固体撮像素子41においてトレンチ型MOS81に遮光メタル141を形成する例について説明したが、固体撮像素子41が裏面照射型である場合においても遮光メタル141が形成されるようにしてもよい。
そのような場合、画素アレイ部51の構成は、例えば図6に示す構成とされる。なお、図6において図4または図5における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図6では、矢印Q51に示す図は、画素アレイ部51の一部を、その画素アレイ部51を構成する半導体基板と垂直な方向から見た図であり、矢印Q52に示す図は、矢印Q51に示す画素アレイ部51のB-B線断面図を示している。
図6に示す画素アレイ部51の構成は、トレンチ型MOS81を構成するポリシリコン等の導電性材料部分に遮光メタル141が形成されている点で図4に示した構成と異なる。
図6に示す例においても、例えば矢印Q51に示すように、各画素の領域を囲むようにしてトレンチ型MOS81に遮光メタル141が形成されている。
また、この例では矢印Q52に示すように、遮光メタル141は、トレンチ型MOS81の図中、上側の端部分から、図中、下側にあるピンニング層111の端部分まで形成されている。なお、遮光メタル141は、矢印Q52に示す図における図中、上側、つまり非受光面側から埋め込まれるようにしてもよいし、図中、下側、つまりピンニング層111が形成された受光面側から埋め込まれるようにしてもよい。
この場合、遮光メタル141が周囲の領域と絶縁された、トレンチ型MOS81内部、またはトレンチ型MOS81とピンニング層111の内部に形成されるので、遮光メタル141が設けられる領域の深さは任意の深さとすることができる。
例えば遮光メタル141が、トレンチ型MOS81の図中、下側の端を突き抜けてピンニング層111に達しても、また遮光メタル141がピンニング層111自体を突き抜けて形成されても電気的なショートが生じないので、PDの特性に影響することはない。
〈第5の実施の形態〉
〈画素アレイ部の構成例〉
また、以上においては画素の領域の側面を囲むようにトレンチ型MOS81が形成される例について説明したが、局所的にトレンチ型MOS81を形成しない領域を設けることで、互いに隣接する画素同士でFD等の電荷蓄積領域や駆動FETを共有する構成とすることができる。
〈画素アレイ部の構成例〉
また、以上においては画素の領域の側面を囲むようにトレンチ型MOS81が形成される例について説明したが、局所的にトレンチ型MOS81を形成しない領域を設けることで、互いに隣接する画素同士でFD等の電荷蓄積領域や駆動FETを共有する構成とすることができる。
そのような場合、画素アレイ部51の構成は、例えば図7に示す構成とされる。なお、図7において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図7は、画素アレイ部51の一部を、その画素アレイ部51を構成する半導体基板と垂直な方向から見た図を示している。
この例では、例えば領域R31が1つの画素の領域を示しており、その領域R31に隣接する領域R32も1つの画素の領域を示している。そして、それらの互いに隣接する画素間には、局所的にトレンチ型MOS81が形成されていない領域があり、その領域部分に転送ゲート171、FD172、および転送ゲート173が形成されている。
すなわち、領域R31には転送ゲート171とFD172が設けられており、画素領域である領域R31内のPDで得られた電荷は、転送ゲート171を介してFD172に転送され、FD172から電荷に応じた信号が読み出される。
同様に、領域R32には転送ゲート173とFD172が設けられており、画素領域である領域R32内のPDで得られた電荷は、転送ゲート173を介してFD172に転送され、FD172から電荷に応じた信号が読み出される。
このように領域R31に設けられた画素と、領域R32に設けられた画素は、1つのFD172を共有している。このようにして互いに隣接する画素が一部の電荷蓄積領域や駆動素子を共有する構成とすれば、画素アレイ部51に形成する電荷蓄積領域や駆動素子の数を低減させることができる。
なお、ここでは画素間で共有される電荷蓄積領域の例として、浮遊拡散領域であるFD172について説明した。しかし、その他、画素で得られた電荷をFDへと転送する前に、その電荷を蓄積しておく領域や、必要に応じてFDに付加される容量など、画素で得られた電荷を一時的に蓄積しておく領域であれば、電荷蓄積領域はどのような領域であってもよい。また、隣接する画素間で共有される駆動素子(駆動FET)もリセットトランジスタやセレクトトランジスタなど、どのような素子であってもよい。
〈第6の実施の形態〉
〈画素アレイ部の構成例〉
さらに、積層チップ技術を利用して、転送ゲートとFD以外の駆動FETを別のチップに形成するようにしてもよい。
〈画素アレイ部の構成例〉
さらに、積層チップ技術を利用して、転送ゲートとFD以外の駆動FETを別のチップに形成するようにしてもよい。
そのような場合、画素アレイ部51の構成は、例えば図8に示す構成とされる。なお、図8において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図8では、矢印Q61に示す図は、画素アレイ部51の一部を、その画素アレイ部51を構成する半導体基板と垂直な方向から見た図であり、矢印Q62に示す図は、矢印Q61に示す画素アレイ部51のB-B線断面図を示している。また、矢印Q63に示す図は、画素アレイ部51を、矢印Q62に示す図と同じ方向から見たときの基板構成を示す図である。
図8に示す画素アレイ部51の構成は、n−型半導体領域86により構成される半導体基板、すなわち半導体チップ(以下、センサチップと称する)と、その半導体チップとは異なる、図示せぬ他の半導体チップ(以下、ロジックチップと称する)とから構成される。
矢印Q61に示すようにn−型半導体領域86により構成される半導体基板(センサチップ)における画素領域の部分には、画素を駆動するための構成としてPD、転送ゲート、およびFDのみが形成されている。
例えば、画素の領域である領域R21には、PDを構成するp型半導体領域87、転送ゲート82、およびFD83が形成されているが、図3に示した例で領域R21内に形成されていた駆動FET84および駆動FET85は設けられておらず、これらの駆動FET84および駆動FET85は、図示せぬロジックチップに形成されている。
また、矢印Q62に示すようにn−型半導体領域86により構成されるセンサチップに設けられたFDと、ロジックチップの駆動FETとは、例えばタングステン等からなり、FD表面(上部)に設けられたコンタクトによって電気的に接続される。この例では、FD83の図中、上側の表面にコンタクト201が形成されており、このコンタクト201および図示せぬ配線や電極等により、FD83と、ロジックチップとが電気的に接続される。
例えばセンサチップとロジックチップとの接合時には、それらのチップの表層に設けられた銅(Cu)の電極同士を貼り合わせることで接合を行うCu-Cu接合によって、センサチップとロジックチップが接合される。
これにより、例えば矢印Q63に示すように、n−型半導体領域86により構成される半導体基板であるセンサチップ211と、ロジックチップ212とがCu-Cu接合により貼り合わせられて、最終的な画素アレイ部51とされる。
この例では、上述した駆動FET84や駆動FET85はロジックチップ212内に形成され、それらの駆動FETと、センサチップ211内に形成されたFD83とがコンタクト201により電気的に接続される。
なお、固体撮像素子41の構成は、以上において説明した第1の実施の形態乃至第6の実施の形態を適宜組み合わせたものとしてもよい。
〈撮像装置の構成例〉
さらに、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、光電変換部に固体撮像素子を用いる電子機器全般に対して適用可能である。
さらに、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、光電変換部に固体撮像素子を用いる電子機器全般に対して適用可能である。
図9は、本技術を適用した電子機器としての、撮像装置の構成例を示す図である。
図9の撮像装置901は、レンズ群などからなる光学部911、固体撮像素子(撮像デバイス)912、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路913を備える。また、撮像装置901は、フレームメモリ914、表示部915、記録部916、操作部917、および電源部918も備える。DSP回路913、フレームメモリ914、表示部915、記録部916、操作部917および電源部918は、バスライン919を介して相互に接続されている。
光学部911は、被写体からの入射光(像光)を取り込んで固体撮像素子912の撮像面上に結像する。固体撮像素子912は、光学部911によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子912は、図2に示した固体撮像素子41に対応する。
表示部915は、例えば、液晶パネルや有機EL(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子912で撮影された動画像または静止画像を表示する。記録部916は、固体撮像素子912で撮影された動画像または静止画像を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
操作部917は、ユーザによる操作の下に、撮像装置901が持つ様々な機能について操作指令を発する。電源部918は、DSP回路913、フレームメモリ914、表示部915、記録部916および操作部917の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
なお、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、固体撮像素子全般に対して適用可能である。
<固体撮像素子の使用例>
図10は、上述の固体撮像素子(イメージセンサ)を使用する使用例を示す図である。
図10は、上述の固体撮像素子(イメージセンサ)を使用する使用例を示す図である。
上述した固体撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
さらに、本技術は、以下の構成とすることも可能である。
[1]
半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、
前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合と
を備える固体撮像素子。
[2]
前記画素分離部に電圧を印加することが可能な構成となっている
[1]に記載の固体撮像素子。
[3]
前記画素内の前記PN接合が外部から入射した光を光電変換して得られた電荷を、他の領域に転送する転送ゲートをさらに備える
[1]または[2]に記載の固体撮像素子。
[4]
前記半導体基板内の前記画素における外部から前記画素へと光が入射する側とは反対側に設けられたウェル不純物によって各前記画素の前記PN接合が電気的に分離されている
[1]乃至[3]の何れか一項に記載の固体撮像素子。
[5]
前記半導体基板内の前記画素における外部から前記画素へと光が入射する側に設けられたピンニング層をさらに備える
[1]乃至[3]の何れか一項に記載の固体撮像素子。
[6]
前記画素分離部に埋め込まれ、前記画素間の遮光を行う遮光メタルをさらに備える
[1]乃至[5]の何れか一項に記載の固体撮像素子。
[7]
互いに隣接する前記画素間における前記画素分離部が形成されていない領域に設けられ、前記互いに隣接する前記画素で共有される素子または浮遊拡散領域をさらに備える
[1]乃至[6]の何れか一項に記載の固体撮像素子。
[8]
前記半導体基板には、
前記PN接合と、
前記画素分離部と、
前記転送ゲートと、
前記転送ゲートにより前記画素から転送されてきた電荷を蓄積する浮遊拡散領域と
が形成され、
前記半導体基板に接合され、前記画素を駆動するための素子が形成された他の半導体基板をさらに備え、
前記半導体基板内の前記浮遊拡散領域と、前記他の半導体基板内の前記素子とは、前記浮遊拡散領域表面に設けられたコンタクトによって電気的に接続されている
[3]に記載の固体撮像素子。
[9]
半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、
前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合と
を有する固体撮像素子を備える電子機器。
半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、
前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合と
を備える固体撮像素子。
[2]
前記画素分離部に電圧を印加することが可能な構成となっている
[1]に記載の固体撮像素子。
[3]
前記画素内の前記PN接合が外部から入射した光を光電変換して得られた電荷を、他の領域に転送する転送ゲートをさらに備える
[1]または[2]に記載の固体撮像素子。
[4]
前記半導体基板内の前記画素における外部から前記画素へと光が入射する側とは反対側に設けられたウェル不純物によって各前記画素の前記PN接合が電気的に分離されている
[1]乃至[3]の何れか一項に記載の固体撮像素子。
[5]
前記半導体基板内の前記画素における外部から前記画素へと光が入射する側に設けられたピンニング層をさらに備える
[1]乃至[3]の何れか一項に記載の固体撮像素子。
[6]
前記画素分離部に埋め込まれ、前記画素間の遮光を行う遮光メタルをさらに備える
[1]乃至[5]の何れか一項に記載の固体撮像素子。
[7]
互いに隣接する前記画素間における前記画素分離部が形成されていない領域に設けられ、前記互いに隣接する前記画素で共有される素子または浮遊拡散領域をさらに備える
[1]乃至[6]の何れか一項に記載の固体撮像素子。
[8]
前記半導体基板には、
前記PN接合と、
前記画素分離部と、
前記転送ゲートと、
前記転送ゲートにより前記画素から転送されてきた電荷を蓄積する浮遊拡散領域と
が形成され、
前記半導体基板に接合され、前記画素を駆動するための素子が形成された他の半導体基板をさらに備え、
前記半導体基板内の前記浮遊拡散領域と、前記他の半導体基板内の前記素子とは、前記浮遊拡散領域表面に設けられたコンタクトによって電気的に接続されている
[3]に記載の固体撮像素子。
[9]
半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、
前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合と
を有する固体撮像素子を備える電子機器。
41 固体撮像素子, 51 画素アレイ部, 81 トレンチ型MOS, 82 転送ゲート, 83 FD, 86 n−型半導体領域, 87 p型半導体領域, 88 n型半導体領域, 90 絶縁膜, 111 ピンニング層, 141 遮光メタル
Claims (9)
- 半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、
前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合と
を備える固体撮像素子。 - 前記画素分離部に電圧を印加することが可能な構成となっている
請求項1に記載の固体撮像素子。 - 前記画素内の前記PN接合が外部から入射した光を光電変換して得られた電荷を、他の領域に転送する転送ゲートをさらに備える
請求項1に記載の固体撮像素子。 - 前記半導体基板内の前記画素における外部から前記画素へと光が入射する側とは反対側に設けられたウェル不純物によって各前記画素の前記PN接合が電気的に分離されている
請求項1に記載の固体撮像素子。 - 前記半導体基板内の前記画素における外部から前記画素へと光が入射する側に設けられたピンニング層をさらに備える
請求項1に記載の固体撮像素子。 - 前記画素分離部に埋め込まれ、前記画素間の遮光を行う遮光メタルをさらに備える
請求項1に記載の固体撮像素子。 - 互いに隣接する前記画素間における前記画素分離部が形成されていない領域に設けられ、前記互いに隣接する前記画素で共有される素子または浮遊拡散領域をさらに備える
請求項1に記載の固体撮像素子。 - 前記半導体基板には、
前記PN接合と、
前記画素分離部と、
前記転送ゲートと、
前記転送ゲートにより前記画素から転送されてきた電荷を蓄積する浮遊拡散領域と
が形成され、
前記半導体基板に接合され、前記画素を駆動するための素子が形成された他の半導体基板をさらに備え、
前記半導体基板内の前記浮遊拡散領域と、前記他の半導体基板内の前記素子とは、前記浮遊拡散領域表面に設けられたコンタクトによって電気的に接続されている
請求項3に記載の固体撮像素子。 - 半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、
前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合と
を有する固体撮像素子を備える電子機器。
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