JP2017519352A - フローティングディフュージョン・インターコネクト・キャパシタを有する撮像素子 - Google Patents

フローティングディフュージョン・インターコネクト・キャパシタを有する撮像素子 Download PDF

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Abstract

撮像素子は、基板に形成される光感知素子及び電荷蓄積ノードを含む画素回路と、基板上の電極層内に形成される制御電極を有し、光感知素子によって生成され電荷蓄積ノードによって保持される電荷に対応する出力信号を生成する出力素子と、電荷蓄積ノードを制御電極に電気的に接続するローカル金属インターコネクトと、を含む。画素回路の動作を制御する制御配線は、電極層の上に位置する配線層に形成される。金属インターコネクトは、制御配線のうちの所与の配線が、金属インターコネクトに重なり、重複領域において平行平板キャパシタを形成するように、電極層の上、かつ配線層のうち最下層の下に位置する層に形成される。【選択図】図１１

Description

本発明は、撮像素子システムに関し、排他的にではないが、特に、電子グローバルシャッタを実装するアクティブピクセル型ＣＭＯＳイメージセンサに関する。
デジタル画像キャプチャ装置は、撮像素子を使用して入射光のエネルギーを電気信号に変換する。撮像素子は、画素と呼ばれる光感知素子の２次元アレイを含む。例えば、ＣＭＯＳ撮像素子は、感光性構造体（例えば、フォトダイオード）並びに読み出し及び制御のための回路素子（フォトダイオードにその直接の読み出し及び制御トランジスタを加えたものが、典型的には“画素”と呼ばれる）のｎ×ｍアレイを含む。アレイ内の各画素は、積分期間中に画素に入射する光の量に対応する電気信号を生成する。光感知素子からの出力は、デジタル形式に変換され、場面を表現する生データを形成するためにデジタル的に記憶される。生データは、レンダリングしたデジタル画像を生成するために画像プロセッサによって処理され得る。撮像素子の設計は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ、ＤＰＳ（Ｄｉｇｉｔａｌ Ｐｉｘｅｌ Ｓｙｓｔｅｍ）センサなどを含む。ＣＭＯＳイメージセンサは、消費する電力がより低レベルであるという点で有利である。
アクティブピクセルＣＭＯＳイメージセンサは、光検出器内の光子集積を制御し、リセットを制御し、画素に変換利得を与えるために、各画素において制御素子（例えば、ＭＯＳトランジスタ）を含むように設計される。アクティブピクセルＣＭＯＳイメージセンサは、ローリングシャッタモード若しくはグローバルシャッタモードのいずれか、又はその両方をサポートすることができる。
ローリングシャッタモード及びグローバルシャッタモードの両方において、行が読み出されるまで、信号電荷は概して、フローティングディフュージョンＦＤ（以下でさらに説明する）上に乗っている。ローリングシャッタモードでは、信号電荷は、読み出し前の数マイクロ秒の間、フローティングディフュージョン上で待機しているだけである。一方、グローバルシャッタモードでは、この時間は容易に数ミリ秒であり得る。フローティングディフュージョンの暗電流は、典型的に極めて高い（６０Ｃで１０００〜２０００ｅ−／ｓ）ため、フローティングディフュージョンが読み出されるのを待機している時間の間、それは、かなりの暗信号を収集し得る。この暗信号は、ＦＰＮ及び時間ノイズを増加させる。さらに、読み出し待ちのフローティングディフュージョンに信号電荷が乗っているとき、次のフレームが、フォトダイオード内に積算されており、信号が読み出される前に、光がフローティングディフュージョンに到達する場合、この次のフレームからの光は、現在のフレームの画像を歪める恐れがある。
したがって、本開示は、フローティングディフュージョンに対して流れる暗電流が減少され、光がフローティングディフュージョンに到達することを防止し得る、撮像素子を提供する。
例示的な撮像素子を示す。 例示的な撮像素子を示す 例示的な画素回路の概略図を示す。 画素回路の動作についての、例示的な信号タイミング図を示す。 例示的な画素回路の概略図を示す。 画素回路の動作についての、例示的な信号タイミング図を示す。 例示的な撮像素子の断面図を示す。 例示的な撮像素子の断面図を示す。 比較する画素回路のレイアウトを示す。 例示的な画素回路のレイアウトを示す。 例示的な画素回路のレイアウトを示す。 例示的な撮像素子の断面図を示す。 例示的な撮像素子の断面図を示す。 例示的な画素回路の概略図を示す。 例示的なカメラを示す。 ローリングシャッタモードで撮られた画像における幾何学的歪みの例を示す。
［撮像素子−全体構成］
図１及び２は、例示的なＣＭＯＳ撮像素子１０を示す。撮像素子１０は、半導体基板７００（例えば、図７Ａ及び７Ｂに示すシリコン基板７００）上に形成される。撮像素子１０は、画素１１０が、例えば、ｎ行ｍ列を有するｎ×ｍ行列に配置されている画素領域１１を含む。画素領域１１は、有効画素領域（図示せず）及びオプティカルブラック画素領域（図示せず）を含んでもよい。有効領域内の画素１１０は、撮像素子によって生成される画像のビット（ドット又は画素ともいう）に対応する、画素信号を出力するためのものである。一方、オプティカルブラック領域内の画素は、各種のノイズ除去技術のための基準として用いられる、黒レベル信号を出力するためのものである。オプティカルブラック領域内の画素は、それらが入射光から遮蔽されているという点を除いては、有効画素領域内の画素１１０と概して同じである。オプティカルブラック領域は、概して、画素領域１１の１つ以上の縁に沿って、有効画素領域の周縁に提供される。画素領域１１は、各種の機能を実行するために含まれ得るが、出力画像内のビットには対応しない、ダミー画素も含んでもよい。以下、“画素１１０”と称するときは、明示的に別段の指示がない限り、撮像素子によって生成される画像のビットに対応する画像信号を出力する画素を意味する。各画素１１０は、光電変換機能を有する受光素子であるフォトダイオードと、ＭＯＳトランジスタとにより構成される。画素１１０の詳細な構成については、以下でさらに論じるものとする。
撮像素子は、画素領域１１の周縁の周りに配置された、各種の駆動部を含む。これらの駆動部は、撮像素子の動作を制御し、それらの間の区別が必要ないときには、まとめて“制御部”と呼ばれ得る。画素１１０の動作は、垂直駆動部１２によって制御され、垂直駆動部１２は、画素行に接続された制御線１６に信号を印加する。垂直駆動部１２は、制御パルスを生成するために、当技術分野においてよく知られるアドレスデコーダ、シフトレジスタなどを含んでもよい。画素１１０から信号を読み出す動作は、カラム処理部１３（以下でさらに説明する）を介して実行され、カラム処理部１３は、カラム読み出し線１７を介して画素列に接続される。水平駆動部１４は、カラム処理部１３の読み出し動作を制御し、当技術分野においてよく知られるシフトレジスタなどを含んでもよい。システム制御部１５は、例えば、各種のクロックパルス及び制御パルスを生成することによって、垂直駆動部１２、カラム処理部１３、及び水平駆動部１４を制御するために提供される。カラム処理回路１３によって読み出される信号は、各種の信号処理機能を実行し、画像データを出力する、信号処理部１８に出力される。この全体構成は、単に例として記載されており、代替の構成も実装可能であると理解されるであろう。例えば、それぞれの列の画像信号が、並列に信号処理を受けるように、信号処理部１８及び／又は記憶部（図示せず）は、カラム処理出力部１３と同様にカラム並列型で構成され得る。別の例として、信号処理部１８及び／又は記憶部（図示せず）は、画素アレイ部１１と同じ集積回路に含まれることができ、又は、画素アレイ部１１と一体ではなく、別個の回路で提供されてもよい。
図２に示すように、カラム処理部１３は、各カラム毎にアナログ−デジタル（“ＡＤ”：ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ）コンバータ２３を含んでもよい。よって、画素信号が一度に１つの行から読み出されるため、ＡＤ変換はカラム並列型で行われる。具体的には、垂直駆動部は、読み出しのために１度に１つの行を選択し、選択された行内のそれぞれの画素１１０は、接続されているそれぞれのカラム読み出し線１７に信号を出力する。各列のためのＡＤコンバータ２３は、信号に対するＡＤ変換を並列に実行し、次いで、水平駆動部は、ＡＤコンバータ２３に、連続的に（即ち、１度に１つ）デジタル信号を水平出力線１９へ出力させる。
ＡＤコンバータ２３は、コンパレータ３１、カウンタ３２、スイッチ３３、及びメモリ（ラッチ）３４を含む。コンパレータ３１は、カラム読み出し線１７のうち１つに接続される１つの入力と、基準信号生成部２０によって生成される基準電圧Ｖｒｅｆに接続される他の入力とを有する。コンパレータ３１の出力は、カウンタ３２に接続され、カウンタ３２の出力は、スイッチ３３を介してメモリ３４に接続される。読み出し動作の間、基準信号生成部２０は、時刻ｔ０に開始する電圧Ｖｒｅｆに、設定比率で時間にほぼ比例して大きさが変化する、ランプ電圧の形式をとらせる。カウンタ３２は、時刻ｔ０にカウントを開始し、電圧Ｖｒｅｆが、カラム読み出し線１７上で保持している電位に合致するとき（時刻ｔ１と呼ぶ）、コンパレータ３１は、その出力を反転させてカウンタ３２にカウントを停止させる。カウンタ２３のカウント値は、時刻ｔ０（Ｖｒｅｆの大きさが変化し始めたとき）と、時刻ｔ１（Ｖｒｅｆがカラム読み出し線１７の電位と等しくなるとき）との間の時間量に対応する。Ｖｒｅｆの変化の比率は、既知であるため、時刻ｔ０とｔ１との間の時間は、カラム読み出し線１７の電位の大きさに対応する。よって、カラム読み出し線１７のアナログ電位は、カウンタ２３によって出力されるデジタル値に変換される。カウンタ２３によって出力されるデジタル値は、スイッチ３３を介してメモリ３４に出力され、メモリ３４では、水平駆動部が、メモリに水平出力線１９を介して値を出力させるまで、デジタル値が保持される。画素にわたるリセットレベルと時間との間のいかなる変動も相殺するように、リセットレベルが画素信号から差し引かれる、相関二重サンプリング（ＣＤＳ：ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）技術が採用されてもよい。ＣＤＳ技術では、各読み出し動作毎に、まず、リセット信号がカラム読み出し線１７を介して読み出され、続いてカラム読み出し線１７を介して画素信号が読み出され、２つの信号が減算される。好ましくは、ＡＤコンバータ２３は、例えば、カウンタ２３に、リセット信号が読み出されるときカウントダウンさせ、画素信号が読み出されるときカウントダウンされた値からカウントアップさせることによって、減算自体を実行してもよい。よって、カウンタ２３は、画素信号からカウントアップされた結果から、リセット信号からカウントダウンした結果を引いた値を出力し、これは、カウンタ２３が、画素信号からリセット信号を引いたものに対応する値を出力することを意味する。ただし、アナログ信号は、ＡＤ変換前に減算されてもよく、又はデジタル値は、ＡＤ変換後に減算されてもよい。
システム制御部１５は、システム制御部１５へ入力されるマスタクロック信号ＭＣＫに基づいて、クロック信号ＣＫ並びに制御信号ＣＳ１、ＣＳ２及びＣＳ３などの、他の各種の部分を制御するためのクロック信号及び制御信号を生成してもよい。マスタクロック信号ＭＣＫは、例えば、画素領域１１が含まれる集積回路以外の回路から（例えば、撮像素子が取り付けられている装置のプロセッサから）の入力であってもよい。
制御線１６及びカラム読み出し線１７は、間に層間絶縁膜を有する、互いの表面上に積層された複数の配線層７２０に形成される（例えば、図７Ａ及び７Ｂを参照）。配線層７２０は、半導体基板７００の前面側の画素の表面上に形成される。
本発明の実施形態では、撮像素子１０は、モノクロームセンサ又はカラーフィルタアレイを有するカラーセンサのいずれかであることができる。カラーイメージセンサを実装するために、図７Ａ及び７Ｂに示すように、選択的透過フィルタ７４０のアレイが、画素素子の各々へのレジストレーションにおいて画素アレイ上に重ねられ、フィルタ７４０の各々は、ある所定の波長の光をフィルタリングする。カラーフィルタ７４０のアレイは、どのような方法で配置されてもよい。例えば、フィルタアレイは、ベイヤパターン（Ｂａｙｅｒ ｐａｔｔｅｒｎ）で配置された赤、緑、及び青（ＲＧＢ）のカラーフィルタを含んでもよい。カラーイメージセンサから得られる画素データに基づいてカラー画像を生成するために、デモザイキングアルゴリズムが画像処理パイプラインにおいて使用される。
図７Ａ及び７Ｂに示すように、撮像素子は、複数のマイクロレンズを含み得るオンチップレンズ層７５０を含んでもよい。各マイクロレンズは、１つ以上のフォトダイオードに対応するように形成されてもよく、対応するフォトダイオードに入射光の焦点を合わせるように構成される。
撮像素子１０は、表面照射型センサ又は裏面照射型センサにおいて利用され得る。表面照射型撮像素子は、半導体基板７００の表面側（半導体基板７００の表面は、配線層が形成されている面であることを思い出すこと）から光を照射されるように構成される。図７Ａには、表面照射型撮像素子の例が示されている。一方、裏面照射型撮像素子は、半導体基板７００の裏面側（即ち、配線層が形成されている側の反対側）から照射されるように構成される。図７Ｂには、裏面照射型撮像素子の例が示されている。カラーフィルタ層７４０及び／又はオンチップレンズ層７５０が撮像素子１０に備えられている場合、それらは、半導体基板７００の、光が照射される側に配置される。したがって、表面照射型撮像素子では、カラーフィルタ層７４０、オンチップレンズ層７５０、及び配線層７２０は、互いに半導体基板７００の同じ側に設けられ、一方、裏面照射型撮像素子では、カラーフィルタ層７４０及びオンチップレンズ層７５０は、配線層が設けられている側の反対側に設けられる。裏面照射型センサは、まず、透明基板７００の表側に画素及び配線層７２０を形成し、その後、チップを反転して、基板７００の反対側に形成された画素と位置を合わせて、基板７００の裏側に（カラーフィルタ７４０及びマイクロレンズアレイ７５０などの）オンチップ光学系を形成することにより、形成され得る。裏面照射型センサは、配線層７２０の配線が、どのように構成されているかに関わらず、ＰＤに到達するいかなる光も遮断せず、それによってセンサの感度を増大させるという利点を有する。表面照射型センサは、生産が容易で、かつ安価であるという利点を有する。
［画素回路−全体構成及び動作］
図３及び５は、画素１１０の例示的な概略構成、特に、画素１１０ａ及び１１０ｂそれぞれによって表される構成（以下でさらに論じる）を示す。これらの概略構成は、本来一般的であり、よって、インターコネクト９５０の特定のレイアウトなど、本開示の実施形態の特徴である、ある詳細を示しておらず、それについては、以下でより詳細に論じるものとする。しかしながら、本開示の画素１１０は、これらの例示的な概略構成に限定されるものではない。よって、本開示の範囲を逸脱することなく、例えば、新たなトランジスタが、画素１１０ａ／ｂに追加されることができ、又は、既存のトランジスタが、画素１１０ａ／ｂから除去され、若しくは画素１１０ａ／ｂ内において移転されることができる。したがって、画素１１０は、現在既知の又は開発予定の、インターコネクトによって読み出しノードに接続される電荷蓄積ノードを含む、任意の一般的なアクティブピクセルアーキテクチャを用いて、概略的に構成され得る。図４及び６は、ローリングシャッタモード又はグローバルシャッタモードそれぞれにおける、画素１１０ａ及び１１０ｂの動作を示す。本開示の範囲を逸脱することなく、別の動作手続きを利用することが可能であることは、理解されるであろう。例示的なアクティブピクセルアーキテクチャは、Ｂｉｇａｓらの“Ｒｅｖｉｅｗ ｏｆ ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒｓ”、Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｊｏｕｒｎａｌ、２００６年に記載されている。
２種類のグローバルシャッタアーキテクチャは、フォトダイオードの電荷がノードに直接転送され、次いでそのノードにおいて読み出される、第１の種類と、フォトダイオードの電荷が、まず中間ノードに転送され、次いでそこから読み出される第３のノード（図示せず）に転送される、第２の種類と、を含む。第２の種類は、追加の回路素子を必要とし、フォトダイオードのフィルファクタを低下させ、したがって画素感度及び量子効率を低下させる。したがって、図３及び５に示すそれらの画素１１０ａ／ｂのような第１の種類は、フィルファクタが重要な、より小さな画素において好ましいかもしれない（第２の種類も、確かに本開示の範囲内であるが）。
図３は、例示的な画素１１０ａの概略的表現を示す。画素１１０ａは、ローリングシャッタモード又はグローバルシャッタモードのいずれかで動作可能であるが、概して、ローリングシャッタモードで利用される。画素１１０ａは、入射光を電荷に変換するフォトダイオードＰＤ（単に“ＰＤ”と称することもある）と、ＰＤによって蓄積された電荷の転送を制御する、転送ゲートトランジスタＭ３と、ＰＤから転送された電荷を受け取るフローティングディフュージョンＦＤ（単に“ＦＤ”と称することもある）と、ＦＤの電荷の電位に対応する画素信号を生成する増幅トランジスタＭ４と、画素信号の読み出しを制御する読み出しトランジスタＭ２と、ＦＤのリセットを制御するリセットトランジスタＭ１と、を含む。
図５は、例示的な画素１１０ｂの概略的表現を示す。画素１１０ｂは、ローリングシャッタモード又はグローバルシャッタモードのいずれかで動作可能であるが、概して、グローバルシャッタモードで利用される。画素１１０ｂは、画素１１０ａと同じ回路素子を含んでもよく、画素１１０ｂについての積分期間の開始を制御するグローバルシャッタトランジスタＭ５を追加で含む。
ローリングシャッタモード及びグローバルシャッタモードの双方において、画素のＰＤがリセットされると、画素１１０ａ／ｂについての積分期間が開始し、転送ゲートトランジスタＭ３を介してＰＤから電荷が転送されるときに、その画素についての積分期間が終了する。ＰＤをリセットすることによって、ＰＤに蓄積された全ての電荷がクリアされ、新たな積分期間が開始される。
図４は、ローリングシャッタモードにおける画素１１０ａの動作を示す。撮像素子が、まず、非動作期間の後で撮像動作を開始するとき、ＰＤを積極的にリセットする初期動作が実行され得る。その動作において、転送ゲートトランジスタＭ３及びリセットトランジスタＭ１がラインＴＧ及びＲＳＧそれぞれによって同時にオンにされ、それによって、電源電圧Ｖｄｄを供給する電源線２１６にＰＤを接続する。これによって、ＰＤに蓄積された全ての電荷がクリアされ、積分期間が開始する。積分期間の間、ＰＤは、ＰＤに入射する光の量に対応するレートで電荷を蓄積する。積分期間Ｔｉｎｔが終了する直前に、リセットトランジスタＭ１は、ＲＳＧ上のパルスによって再びオンにされてＦＤをリセットし、（例えば、暗電流から）ＦＤに蓄積された全ての電荷をクリアする。読み出しトランジスタＭ２もまた、ラインＲＯＳを介してオンにされ、ＦＤのリセットレベルに対応する信号の読み出しを可能にする。リセットレベル信号は、相関二重サンプリング（ＣＤＳ：ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）又は他のノイズ補正技術のために使用されてもよい。次に、転送ゲートトランジスタＭ３が、ラインＴＧを介して再びオンにされ、ＰＤに蓄積された電荷をＦＤに転送させる。これによって電荷のＰＤはクリアされ、積分期間は終了する。読み出しゲートは、次いでオンにされ（又は、むしろ単にリセットレベルが読み出された後、ＯＮ状態に維持され）、電荷転送後のＦＤの電位が、画素レベル信号としてカラム読み出し線１７（ビット線）に読み出されることを可能にする。
ＰＤからＦＤへの電荷の転送は、ＰＤについての有効なリセット動作として扱われてもよく、よって、次のフレームについての積分期間は、転送ゲートトランジスタＭ３がオフになるとすぐに開始され得る。一方、画素１１０ａのための画素アーキテクチャについてより一般的には、画素レベル信号が読み出された後で、別の積極的なリセット動作が実行され得る。その場合、次のフレームについての積分期間が、リセット後すぐに開始されることとなる（ＰＤの積極的なリセットによる。それは、ＰＤからＦＤへ電荷を転送することによって、ＰＤを単に有効にリセットすることとは対照的に、ＰＤが、電源線２１６に接続されていることを意味する）。
ローリングシャッタモードでは、動作は、行単位で１つの行に対して行われる。よって、図４に示すように、画素の各行は、すぐ前の行の画素よりも遅い時間に、その積分期間（すなわち、そのフォトダイオードリセットを有する）を開始する。よって、積分期間の期間が全ての行について同一である一方、その開始時間及び終了時間は、各行毎に異なる。そのため、物体がセンサの視野を横切って移動するとき、異なる時点で各行によって撮像されるため、高速移動する物体は、ローリングシャッタタイミングでいびつになる。例えば、右から左へ素早く移動する物体の垂直エッジは、行１の露光が完了すると列ｍにあり、行２の露光が完了すると列ｍ−１にあり、行３の露光が完了すると、列ｍ−２にあり、以下同様であり得るため、キャプチャされた画像において、右に傾斜する斜線として現れる可能性がある。画像内のローリングシャッタによる乱れの例については、図１６を参照するものとする。
一方、グローバルシャッタモードでは、撮像素子全体の画素全てが、露光又は光集積を同時に開始及び停止し、よって、場面内の動きに起因する幾何学的歪みの問題が抑制される。物体の垂直エッジの上記の例を用いると、全画素について露光が同時に開始及び終了するため、物体の垂直エッジは、キャプチャされた画像内に垂直線として現れることとなる。
グローバルシャッタモードにおける画素１１０ｂの動作が、図６に示されている。図６では、全ての画素が同時にリセットされ（“グローバルＰＤリセット”）、全ての画素が、同時に電荷転送動作を実行する（“グローバル転送”）ことを除いては、動作は図４に示されるものと類似である。さらに、画素１１０ａでは、積極的なリセット動作が、転送ゲートトランジスタＭ３及びリセットトランジスタＭ１の両方をともにオンにすることを必要とするのに対して、画素１１０ｂ内でのＰＤの積極的なリセットは、単にラインＡＢを介してグローバルシャッタトランジスタＭ５をオンにすることによって達成される。グローバルシャッタトランジスタＭ５を介してＰＤをリセットすることによって、ＦＤ上に保持されている電荷に影響を与えることなく、画素のＰＤが積極的にリセットされることが可能となる。
画素のＰＤの全てが、同時にリセットされ、電荷が同時に転送される場合（図示せず）に、画素１１０ａは、理論的にはグローバルシャッタ動作を実行することもできる。しかし、グローバルシャッタは、画素１１０ｂを用いて実装することが好ましく、画素１１０ｂは、グローバルシャッタトランジスタＭ５を介してＰＤの積極的なリセットを可能にする。これは、画素１１０ａ内のｎ番目のフレームに対するグローバルリセット動作は、画素レベル信号の全てが（ｎ−１）番目のフレームから読み出された後でのみ実行され得るのに対し、画素１１０ｂでは、ＰＤリセット動作が画素１１０ｂ内のＦＤ電荷をクリアしないため、画素レベル信号の全てが（ｎ−１）番目のフレームから読み出される前に、ｎ番目のフレームに対するグローバルリセット動作が実行され得るためである。ＰＤがリセットされると、次の積分期間の開始が発生し、ＰＤは、画素１１０ｂでは、画素１１０ａにおけるよりも早くリセットされ得るため、画素１１０ｂでの積分期間の間の時間は、画素１１０ａよりも短い。積分期間の間の時間が減少することによって、撮像素子の最大フレームレートが増加する結果となり、よって、画素１１０ｂは、画素１１０ａよりも高いフレームレートで、グローバルシャッタ動作を行うことができる。
図７Ａ及び７Ｂには、画素１１０の断面層の図が示されている。図８には、比較例の画素１１０ｂのレイアウトの、より詳細な平面図が示されている。図９及び１０には、本実施形態の画素１１０ｂのレイアウトの、より詳細な平面図が示されている。同様のレイアウトが、画素１１０ａについて用いられて、トランジスタＭ５及びラインＡＢを単に省略できることが、理解されるであろう。
図７Ａ及び７Ｂに示すように、画素１１０は、基板７００上に形成される。基板７００において、ＰＤ領域７０５は、基板７００にドーピングすることによって形成され得る。トランジスタもまた、基板７００に適切にドーピングしてソース／ドレイン及びチャネル領域を形成すること、並びにそのゲート電極を堆積させることによって形成され得る。ゲート電極は、基板７００上に形成されるトランジスタゲート層７１０内に配置され、ポリシリコンなどの導電性材料で作られ得る。図７Ａ及び７Ｂは、トランジスタゲート層７１０に形成されるゲート電極７１３を有する転送ゲートトランジスタＭ３のみを図示し、転送ゲートトランジスタＭ３のソースは、ＰＤの一部であり、転送ゲートトランジスタＭ３のドレインは、ＦＤの一部である。金属配線層７２０は、層間絶縁膜が金属配線層７２０とトランジスタゲート層７１０との間に配置されて、トランジスタゲート層７１０の上面に形成される。金属配線層７２０は、制御線１６及び読み出し線１７などの、画素アレイの各種の制御線及び読み出し線を含み、それらは、画素を周囲の読み出し回路及び制御回路に接続する。金属配線層７２０は、単一画素１１０内の各種の素子を互いにローカルに接続する、いくつかのローカル金属インターコネクトも含んでもよい。金属配線層７２０は、層間絶縁膜が間に配置されて互いの上面に積層される、金属配線の複数の別々の層を含む。最下層の金属配線層は、当技術分野においてＭ１配線層と呼ばれ、Ｍ１配線層の上に積層される次の配線層は、Ｍ２配線層と呼ばれ、以下同様である。金属配線層７２０の金属配線は、層間絶縁膜を通して延びるコンタクト７３０を介して、画素素子に接続される。例えば、図７Ａ及び７Ｂに示すように、転送ゲートトランジスタＭ３のゲート電極７１３は、コンタクト７３０を介して、Ｍ１配線層に含まれる転送ゲート線ＴＧに接続される。
［詳細な画素レイアウト−比較例］
上述の通り、本開示の画素１１０は、その全体構成に関係なく、電荷蓄積ノードを読み出しノードに接続するローカルインターコネクトを含む。本開示の実施形態の様々な利点は、他の画素素子に関係するローカルインターコネクトのレイアウトに関する。これらの利点についての理解を助けるために、本開示の実施形態のレイアウトとは異なるレイアウトを有するローカルインターコネクトを含む比較例について、まず考えることとする。比較例の画素１１０のレイアウトが、図８に示されている。図８には、ＰＤのレイアウト、ＦＤ、トランジスタＭ３のゲート電極７１３、転送ゲートラインＴＧ（Ｍ１の配線のうちの１つである）、及びローカルインターコネクト７３０が詳細に示されている。画素の他の素子については、その特定のレイアウトはこの際注目対象ではないため、概略的に示されている。これらの他の画素素子は、トランジスタＭ１のゲート電極８１１、トランジスタＭ２のゲート電極８１２、トランジスタＭ４のゲート電極８１４、配線３１６、リセットゲートラインＲＳＧ、及び読み出し選択ラインＲＯＳを含む。実際には、隣接画素の回路素子は、図８に示すレイアウト領域の様々な部分に位置し得るが、簡素化のため、隣接画素の回路素子は示していない。ＰＤは、転送ゲートトランジスタＭ３のゲート電極７１３を介してＦＤに接続される。転送ゲートラインＴＧは、Ｍ１配線層に含まれ、ゲート電極７１３に接続される。リセットゲートラインＲＳＧは、ゲート電極８１１に接続される。読み出し選択ラインＲＯＳは、ゲート電極８１２に接続される。電源線３１６は、トランジスタＭ１及びＭ４に接続される。カラム読み出し線１７は、トランジスタＭ２に接続される。画素１１０の各種のトランジスタのゲート電極は、基板の表面上に配置され、配線は、上述のように、ゲート電極の上方の配線層内に配置される。よって、コンタクト７３０は、配線を各種の画素素子に接続し得る。Ｍ１配線層（最下部の配線層）に位置するＴＧライン及びインターコネクト８５０を除いては、各種の配線がどの配線層に位置するかについて、図８には特定していない。
比較例では、ＦＤは、Ｍ１層に含まれるローカルインターコネクト配線８５０によって、増幅トランジスタＭ４のゲート８１４に接続される。電荷は、インターコネクト８５０を介して、ＦＤから増幅トランジスタＭ４のゲート８１４に転送される。インターコネクト８５０もまた、寄生光を遮断するために、ＦＤのためのライトシールドとして動作し得るように、ＦＤの範囲の上方に配置される。しかしながら、インターコネクト配線８５０は、ＦＤ領域をわずかに覆うだけであり、よって、いくらかの寄生光は、インターコネクト配線８５０側の周りから、及び配線８５０とＴＧラインとの間の隙間のＦＤ領域に入る可能性がある。ＦＤを取り囲む範囲をより多く覆うようにインターコネクト配線８５０を拡張することによって、この寄生光のうちのいくらかを減少させることが可能かもしれないが、これは、フィルファクタ及び画素感度を低下させる不利な副作用を有する。インターコネクト配線８５０を拡張するには、インターコネクト配線８５０の拡張のための場所を提供するように（最小配線距離が、インターコネクト配線８５０とＴＧラインとの間に維持されなければならない）、対応する量ＴＧラインを移動する必要があり、その結果ＴＧラインがＰＤ領域にさらに侵入してＰＤ領域に到達すべき光のいくらかを遮断することとなるため、これらの副作用が発生する。
［画素レイアウトの詳細−例示的な実施形態］
図９及び１０は、本発明の例示的な実施形態の平面から見た詳細な画素レイアウトを示す。図８と同様に、図９及び１０では、いくつかの回路素子が詳細に示されており、一方、他の回路素子は、概略的に表されているに過ぎない（それらの詳細なレイアウトは、目下の注目対象ではない）。図９の例示的な実施形態における画素のレイアウトは、インターコネクト８５０の代わりにインターコネクト９５０が設けられていることを除いては、比較例に関して上述したものと類似している。さらに、トランジスタＭ５のゲート電極８１５及びグローバルシャッタラインＡＢが図９に示されている。
比較例のインターコネクト８５０とは異なり、インターコネクト９５０は、Ｍ１配線層に含まれない。その代わりに、インターコネクト９５０は、トランジスタゲート層６１０とＭ１配線層との間に含まれる。さらに、インターコネクト９５０は、Ｍ１配線のうちの１つ（例えば、図中のＴＧ）が重なるようにレイアウトされる。このようにインターコネクト９５０をレイアウトすることによって、キャパシタ１４００（図１３参照）は、インターコネクト９５０及び他の回路素子によって生成され、それによってＦＤの大きさを減少させることが可能となる。以下でさらに論じるように、このＦＤの大きさの減少は、特に有利である。さらに、インターコネクト９５０は、Ｍ１配線とゲート電極との間にあるため、転送ゲートラインＴＧは、ＦＤを完全に覆うことができ、よって、ある表面照射型撮像素子の実施形態では、ＦＤのためのより有効なライトシールドとして作用する。
インターコネクト８５０と同様に、インターコネクト９５０は、ＦＤを増幅トランジスタＭ４のゲート８１４に接続する、ローカルインターコネクト配線である。電荷は、インターコネクト９５０を介してＦＤから増幅トランジスタＭ４のゲート８１４に転送される。
例示的な実施形態では、ＴＧラインは、インターコネクト９５０に重なるように、好ましくはインターコネクト９５０の実質的に全てに重なるように、配置される。インターコネクト９５０及びＴＧラインは、その間に小さな間隔をおいて互いに重なるため、インターコネクト９５０及びＴＧラインは、キャパシタ１４００を形成する。よって、インターコネクト９５０は、ＦＤとゲート８１４との間で電荷を転送するためのローカル電荷ルーティング配線として機能することに加えて、キャパシタの電極として作用する。図１３は、画素１１０ｂにおけるキャパシタ１４００の位置を概略的に示し、キャパシタ１４００は、画素１１０ａの概略図内に同様に位置することとなると理解されるであろう。
インターコネクト９５０によって形成されるキャパシタ１４００の静電容量は、ＦＤの面積をより小さくすることを可能にし、これは非常に有利である。フローティングディフュージョン接合の面積が小さくなればなるほど、そこに流れる暗電流の量が減少する。よって、ＦＤの面積を減少させることによって、暗電流に関係するノイズを減少させることができる。さらに、ＦＤの面積が小さくなればなるほど、フィルファクタを低下させることなく、ＦＤにライトシールドを提供することが容易となる。
しかしながら、ＦＤの面積を減少させることによって、それが保持できる電荷の量も減少するため、ノイズを減少させるために単にＦＤの面積を任意に減少させることはできない。ＦＤの面積は、ＦＤがＰＤの完全飽和電荷を保持できる十分な大きさでなければならない。したがって、比較例では、ＦＤ面積は、ある最小値よりも減少させることができない。それによって、ＦＤはＰＤの完全飽和電荷を保持できなくなるからである。
一方、例示的な実施形態では、インターコネクト９５０によって形成されるキャパシタ１４００は、ＦＤに追加の電荷蓄積容量を提供し、それによって、フォトダイオードの完全飽和電荷がＦＤによって保持され得ることを依然として保証しながら、ＦＤの面積が比較例におけるＦＤの最小サイズよりも減少されることが可能となる。
さらに、ＴＧラインがインターコネクト９５０の一部に重なり、インターコネクト９５０が同様にゲート電極７１３に重なるように、インターコネクト９５０の少なくとも一部が、ＴＧラインとゲート電極７１３との間に配置される。ＴＧライン及びゲート電極７１３が、互いに接続されており、よって、それらは本質的に等電位であると思い出すことである。よって、この重複領域において、インターコネクト９５０は、ＴＧライン及びポリシリコンゲート電極７１３と共に、いわゆるデュアルキャパシタ又はダブルキャパシタを形成する。標準的なキャパシタは、近接する２つの電極、例えば、並行する２つの平行な平板を備える。一方、デュアルキャパシタ又はダブルキャパシタは、近接する３つの電極を備え、第１及び第３の電極が等電位であり、第２の電極が、第１の電極と第３の電極との間に配置される。図から明らかなように、インターコネクト９５０によって形成されるキャパシタ１４００の一部は、デュアルキャパシタの形態であり、一方、キャパシタ１４００の他の部分は、単一キャパシタの形態である。デュアルキャパシタは、同様のサイズの単一キャパシタの、ほぼ２倍の静電容量を有する。よって、キャパシタ１４００の一部をデュアルキャパシタとして形成することによって、キャパシタ１４００の静電容量が極めて増加する。したがって、デュアルキャパシタの容量が増加された結果として、ＦＤの面積は、それに応じてさらに減少されることができる。
上記の説明では、キャパシタ１４００は、ＴＧライン、ゲート電極７１３及びインターコネクト９５０によって形成される。しかしながら、この構成は、例示にすぎず、デュアルキャパシタが、少なくとも１つのゲート電極とＭ１配線との間に形成されるように、インターコネクト９５０が、ゲート電極層とＭ１配線層との間に配置される限り、キャパシタ１４００は、ＴＧライン及びゲート電極７１３以外の回路素子を用いて形成され得る。
例えば、リセットゲートラインＲＳＧがＭ１配線である場合、インターコネクト９５０には、リセットゲートラインＲＳＧが重なり、リセットゲートラインＲＳＧ及びゲート電極８１１と共にデュアルキャパシタを形成し得る。
さらに、図１０に示すように、ＴＧラインが、隣接画素間の境界領域を覆うダミーセクション９６０を含むように拡張され得る。セクション９６０は、回路素子間の直流電流経路ではないが、その代わりに主電流経路の外に広がる“行き止まり（ｄｅａｄ−ｅｎｄ）”の分岐に過ぎないため、“ダミー”セクションである。ある表面照射型撮像素子の実施形態では、このようなダミーセクション９６０は、１つの画素のレンズ／フィルタから光が隣接画素のＰＤに漏れ出るときに発生する混色を減少させるため、画素間に遮光性バリアを形成するようにＴＧラインにおいて設けられ得る。さらに、表面照射型撮像素子又は裏面照射型撮像素子の実施形態では、ダミーセクション９６０は、キャパシタ１４００の静電容量を増加させるために設けられ得る。このようなダミーセクション９６０がＴＧライン内に設けられるとき、図１０に示すように、インターコネクト９５０は、ダミーセクション９６０のいくらか又は全てが重なるように、有利に拡張され得る。これは、ＴＧラインとインターコネクト９５０との間の重複面積を増加させ、それによって、インターコネクト９５０によって形成されるキャパシタの静電容量が増加する。
図１１は、図９の直線Ｂ−Ｂ’に沿って取られる断面図を示す。図に示すように、インターコネクト９５０は、ＴＧラインとゲート電極７１３との間にデュアルキャパシタを形成する。インターコネクト９５０が追加される場合に（比較例の場合の撮像素子の厚さと比較して）、基板７００に対して垂直方向（即ち、図の縦方向、以下、単に“縦方向”という）の撮像素子の厚さが著しく増加しないように、インターコネクト９５０は、非常に薄いことが好ましい。
例えば、インターコネクト９５０は、４００Åよりも少ない、縦方向の厚さｔを有することが好ましい。インターコネクト９５０が、４００Åよりも少ない厚さであるとき、基板７００とＭ１配線層との距離は、インターコネクト９５０を追加した結果として著しく増加する必要はない。これによって、撮像素子１０は、撮像素子１０の望ましい特徴である薄さを維持することが可能となる。標準的な配線レイアウトの規則にしたがって、インターコネクト９５０とゲート電極７１３との距離、及びインターコネクト９５０とＴＧラインとの距離は、適切な回路動作を維持するために（例えば、電気破壊を防止するために）ある最小値よりも大きく維持されなければならない。よって、ゲート電極７１３との間、及びＴＧラインとの間の可能な最小距離は、インターコネクト９５０の厚さに依存することとなる。インターコネクト９５０の厚さが４００Å以下であるとき、インターコネクト９５０が含まれる場合の、ゲート電極７１３との間、及びＴＧラインとの間の可能な最小距離は、インターコネクト９５０が含まれない場合の、ゲート電極７１３との間、及びＴＧラインとの間の可能な最小距離（例えば、Ｍ１配線層とゲート電極との間の干渉を防止するための最小距離）と実質的に同等である。よって、インターコネクト９５０を含む撮像素子１０を、インターコネクト９５０を含まない撮像素子１０より、厚くする必要はない。
図１２は、図９の直線Ａ−Ａ’に沿って取られる断面図である。図９同様、図１２に見られるように、インターコネクト９５０は、ＴＧラインとゲート電極８１１との間に挟まれてもよく、それによって、その静電容量はさらに増加する。ゲート電極８１１及びＴＧラインは、必ずしも等電位ではないため、上記定義によるデュアルキャパシタは、ゲート電極８１１、インターコネクト９５０及びＴＧラインの間に必ずしも形成されない。しかしながら、静電容量は、ゲート電極８１１とインターコネクト９５０との間に存在し、よってゲート電極８１１との重なりは、インターコネクト９５０によって形成されるキャパシタ１４００の静電容量を依然として増加させる
文字通りに言うと、電位の異なる、任意の２つの別個の導電性物体の間にはいくらかの（おそらく微量の）静電容量が存在する。静電容量は、物体の形状、物体間の距離、及び２つの導電性物体間の任意の物質の比誘電率を含む、様々な要因に依存することとなる。概して、静電容量は、２つの導電性物体の重複面積に比例し、それらの間の距離に反比例する。よって、任意の２つの回路素子は、小さな意図しない相互静電容量を有し得る。それは、当技術分野において、多くの場合“浮遊”又は“寄生”容量と称される。“キャパシタ”と２つの回路素子の間の“浮遊”又は“寄生”容量とを区別するのは、当技術分野では普通のことである。“キャパシタ”である回路素子は、寄生容量を示すに過ぎない回路素子とは、少なくとも２つの方法で区別可能である。第１には、それが実行する機能、第２に、その静電容量の大きさである。キャパシタは、少なくとも部分的にはキャパシタとして機能するように明確に設計され、一方、寄生容量は、概して意図されたものではない。さらに、キャパシタは、概して、同一の回路で発生する寄生容量よりも、比較的大きい静電容量（特に、キャパシタが意図される特定の機能を実行するのに十分な大きさの静電容量）を有する。特に、素子が、電荷を蓄積する機能を実行するとき、及び、予想されるキャパシタについての値εＡ／Ｌが、他の回路素子間の値εＡ／Ｌと比較して大きいときに、それはキャパシタと考えられ得る。ここで、Ａは、２つの導電性物質の重複面積であり、Ｌは、物質間の距離、εは、２つの導電性物質間の物質の比誘電率である。特に、インターコネクト９５０によって形成されるキャパシタ１４００は、ＰＤからＦＤに転送される電荷を蓄積するように構成され、キャパシタ１４００及びＦＤが共にＰＤの完全飽和電荷を保持することができる、十分な大きさの静電容量を有しなければならない。
よって、ある実施形態では、インターコネクト９５０によって形成されるキャパシタ１４００において、キャパシタ１４００の静電容量を増加させるため、インターコネクト９５０とＴＧラインとの間の距離、及びインターコネクト９５０とゲート電極７１３との間の距離は可能な限り小さい。特に、ある実施形態では、キャパシタ１４００の電極間の距離は、それぞれ少なくともｄ２より小さく、より好ましくは、約１／２（ｄ２）−２００Åである。ここで、ｄ２は、インターコネクト９５０が含まれない場合における、ゲート電極７１３との間、及びＴＧラインとの間の可能な最小距離である（例えば、最小距離は、Ｍ１配線層とゲート電極との間の干渉を防止するための配線規則にしたがって設定する）。このことが、ＰＤの完全飽和電荷を保持するための十分な容量を保証するのに役立つ。
さらに、図１２に示すように、ある実施形態では、深いｐ型バリアが、ＦＤの周囲に含まれる。これは、迷光から発生する寄生電子がＦＤ内に拡散するのを防止するのに役立つ。さらに、ＦＤの周囲ではなく、基板７００の表面上の位置に深いｐ型バリアを含むことも可能である。特に、深いｐ型インプラントは、概して、具体的に別の目的でドーピングされていない任意の領域（例えば、ＰＤ、ＦＤ、及びトランジスタのソース／ドレイン領域などの領域を除く）にインプラントされてもよい。
ある実施形態では、インターコネクト９５０は金属製であり、これらの実施形態のうちいくつかでは、金属は、アルミニウム又は銅の拡散バリアとして使用されるのに適したものである。例えば、いくつかの適切な物質には、チタン窒化チタン（ＴｉＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、及びチタンタングステン（ＴｉＷ）を含む。好ましい実施形態の１つでは、チタン窒化チタンが使用されている。
図９〜１２は、表面照射型又は裏面照射型撮像素子のいずれかに適応され得る、画素の構成及びレイアウトを示す。このように、本開示のある実施形態は、表面照射型撮像素子を含み、本開示の他のある実施形態は、裏面照射型撮像素子を含む。画素１１０の各種の回路素子及び／又は配線層７２０の配線の特定のレイアウトは、撮像素子の種類によって異なり得る。例えば、表面照射型撮像素子では、最も多くの所望の光がフォトダイオードＰＤに到達できるようにし、最も多くの寄生光がフォトダイオードＰＤに到達するのを遮断されるように、配線層７２０の配線を配置することが好ましい。一方、裏面照射型撮像素子では、配線層７２０の配線は、光がフォトダイオードＰＤに到達するのを遮断せず、よって、光の遮断に関する上述の考察に関係なく配置され得る。図９〜１２に示す回路素子及び配線の特定のレイアウトは、例示に過ぎず、本開示の範囲から逸脱することなく変更可能である。ある実施形態では、デュアルキャパシタ１４００がインターコネクト９５０、Ｍ１層からの配線、及び画素１１０内のトランジスタのゲート電極によって形成される限り、素子のレイアウトは重要ではない。他の実施形態では、素子の特定のレイアウトが重要であることもある。よって、添付の特許請求の範囲は、特定のレイアウトが、それぞれの請求項に列挙されている場合にのみ、その限りにおいて、そのようなレイアウトに限定されるべきである。
［インターコネクト９５０の有利な効果］
上述の通り、インターコネクト９５０は、他の場合に可能なよりも、ＦＤ領域を小さくすることを可能にするという点において利点をもたらす。ＦＤ領域をより小さくすることは、ダークノイズを減少させるという点で有利である。さらに、フローティングディフュージョンの大きさが小さくなるほど、その領域に到達する寄生光の量が少なくなり、ＦＤ領域を光から遮断することが容易となる。
さらに、撮像素子１０が、表面照射型撮像素子である場合、インターコネクト９５０は、比較例の場合よりも有効にＦＤ領域の光を遮断することも可能にする。インターコネクト９５０がＭ１層にない（比較例のインターコネクト８５０とは対照的に）ため、Ｍ１層のＴＧラインは、ＦＤもＦＤの周りの領域も完全に覆うことができる。上述の通り、比較例では、インターコネクト８５０は、ＦＤ領域をわずかに覆うことができるだけであり、それは、いくらかの寄生光がインターコネクト８５０の周りからＦＤ領域に入ることを許容し、画素のフィルファクタを低下させることなくＦＤ領域の周りのより多くの範囲を覆うように拡張することができない。一方、インターコネクト９５０が使用されるとき、ＴＧラインは、インターコネクト８５０がフィルファクタを低下させることなく可能であるよりも多くのＦＤを取り囲む範囲を覆うことができ、よって、ＦＤに入る寄生光の量を減少させる。
［電子機器］
電子機器は、上述した撮像素子１０を含むように構成され得る。例えば、電子機器は、デジタルカメラ（静止画及び動画を撮るように構成されるカメラの両方を含む）、携帯電話、スマートフォン、タブレット装置、携帯情報端末（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ラップトップコンピュータ、デスクトップコンピュータ、ウェブカメラ、望遠鏡、科学実験用センサ、並びに、光を検知し、及び／又は画像をキャプチャするのに有利であり得る任意の電子機器を含み得る。
例示的な電子機器を、デジタルカメラの形態で図１４に示し、以下でより詳細に説明する。一方、撮像素子１０が、図１４に示すカメラの特徴と類似の特徴を有する別の電子機器において提供され得ること、並びに、電子機器が、図１４に示していない追加的な特徴を含んでもよく、及び／又は図１４に示すある特徴を必要に応じて省いてもよいことを、当業者であれば理解するであろう。カメラ１４００は、撮像素子１０に光を導くように構成される光学系１４０１を提供する。撮像素子１０１０は、好ましくは、図１〜３及び図５〜８に関して上述した種類の撮像素子である。特に、撮像素子１０の入射光側付近の焦点で、光の焦点を合わせるように構成される、対物レンズ（図示せず）が提供される。対物レンズは、単一のレンズ、１つのレンズ群、又は複数のレンズ群を含んでもよい。例えば、ズームイン又はズームアウトするために、その中の複数のレンズ群が互いに対し移動可能であるズームレンズが提供されてもよい。さらに、例えば、対物レンズ及び／又は撮像素子１０１０を互いに対して移動することによって、カメラに焦点調整機能を提供するために、焦点調整機構が提供されてもよい。
さらに、デジタル信号処理部（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ）１４０２は、撮像素子１０から受信する信号に対して信号処理を実行するために提供され得る。記憶部１４０３は、撮像素子１０によって生成されるデータを記憶するために提供され得る。制御部１４０４は、撮像素子１０の動作を制御するために提供され得る。電源部１４０５は、撮像素子１０に電源を供給するために提供され得る。出力部１４０６は、キャプチャされた画像データを出力するために提供され得る。制御部１４０４は、非一時的なコンピュータ可読媒体、例えば、記憶部１４０３に含まれるメモリ上に記憶されている命令を実行するプロセッサを含んでもよい。出力部１４０６は、記憶されたデータの外部装置への送信を容易にするため、及び／又は、記憶されたデータを画像として表示装置に表示するためのインタフェースであってもよい。表示装置は、カメラ１４００から分離して提供されてもよく、又は、カメラ１４００と一体で提供されてもよい。
撮像素子１０自体は、画素アレイによって生成される画素信号の信号処理を実行するために各種の部分をその中に含んでもよく、及び／又は信号処理部は、撮像素子１０とは別の電子機器において提供されてもよい。好ましくは、撮像素子１０自体は、いくつかの信号処理機能、特に、アナログ−デジタル変換及びＣＤＳノイズ除去を実行する。電子機器はまた、好ましくは、例えば、プロセッサを介して、及び／又はビデオエンコーダ／デコーダユニットなどの専用信号処理部を介して、撮像素子１０からの生データを画像／映像記憶フォーマット（例えば、ＭＰＥＧ−４又は任意の既知のフォーマット）に変換する、いくつかの信号処理機能を実行してもよい。
概して、上述の電子機器のうちのいくつかのようなコンピューティングシステム及び／又はコンピューティングデバイスは、マイクロソフトウィンドウズ（Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（Ｒ））オペレーティングシステム、Ｕｎｉｘ（登録商標）オペレーティングシステム（例えば、Ｃａｌｉｆｏｒｎｉａ州Ｒｅｄｗｏｏｄ Ｓｈｏｒｅｓのオラクル社（Ｏｒａｃｌｅ Ｃｏｒｐｏｒａｔｉｏｎ）によって供給されているＳｏｌａｒｉｓ（Ｒ）オペレーティングシステム）、Ｎｅｗ Ｙｏｒｋ州ＡｒｍｏｎｋのＩＢＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ）によって供給されているＡＩＸ ＵＮＩＸ（登録商標）オペレーティングシステム、Ｌｉｎｕｘ（登録商標）オペレーティングシステム、Ｃａｌｉｆｏｒｎｉａ州Ｃｕｐｅｒｔｉｎｏのアップル社（Ａｐｐｌｅ Ｉｎｃ．）によって供給されているＭａｃ ＯＳＸ及びｉＯＳオペレーティングシステム、カナダ ＷａｔｅｒｌｏｏのＲＩＭ（Ｒｅｓｅａｒｃｈ Ｉｎ Ｍｏｔｉｏｎ）によって供給されているＢｌａｃｋＢｅｒｒｙ ＯＳ、並びにオープン・ハンドセット・アライアンス（Ｏｐｅｎ Ｈａｎｄｓｅｔ Ａｌｌｉａｎｃｅ）によって供給されているＡｎｄｒｏｉｄオペレーティングシステムのバージョン及び／又は種類を含むが、限定されるものではない、いくつかのコンピュータオペレーティングシステムのうちのいずれかを採用することができる。
コンピューティングデバイスは、概して、コンピュータ実行可能な命令を含み、命令は、上記で掲げたもののように、１つ以上のコンピューティングデバイスによって実行可能であり得る。コンピュータ実行可能な命令は、Ｊａｖａ（ＴＭ）、Ｃ、Ｃ＋＋、Ｃ＃、Ｏｂｊｅｃｔｉｖｅ Ｃ、Ｖｉｓｕａｌ Ｂａｓｉｃ、Ｊａｖａ Ｓｃｒｉｐｔ（登録商標）、Ｐｅｒｌなどの単独の又は組み合わせのいずれかを含むが限定はされない、様々なプログラミング言語及び／又はプログラミング技術を用いて生成されるコンピュータプログラムからコンパイルされ、又は解釈実行され得る。概して、プロセッサ（例えば、マイクロプロセッサ）は、例えば、メモリ、コンピュータ可読媒体などから命令を受信し、それらの命令を実行し、それによって、本明細書で説明したプロセスのうち１つ以上を含む、１つ以上のプロセスを実行する。そのような命令及び他のデータは、様々なコンピュータ可読媒体を用いて記憶され送信され得る。
コンピュータ可読媒体（プロセッサ可読媒体ともいう）は、コンピュータによって（例えば、コンピュータのプロセッサによって）読まれることができるデータ（例えば、命令）の提供に関与する、任意の非一時的（例えば、有形の）媒体を含む。そのような媒体は、不揮発性媒体及び揮発性媒体を含むが限定はされない、多くの形式をとることができる。不揮発性媒体は、例えば、光ディスク又は磁気ディスク、及び他の永続メモリを含み得る。揮発性媒体は、例えば、典型的にメインメモリを構成する、ＤＲＡＭ（ｄｙｎａｍｉｃ Ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を含み得る。そのような命令は、コンピュータのプロセッサに連結されるシステムバスを備えるケーブルを含む、同軸ケーブル、銅線及びファイバオプティクスを含む、１つ以上の送信媒体によって送信され得る。コンピュータ可読媒体の共通の形式は、例えば、フロッピーディスク、フレキシブルディスク、ハードディスク、磁気テープ、他の任意の磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤ、他の任意の光媒体、パンチカード、紙テープ、穴のパターンを有する他の任意の物理的媒体、ＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＦＬＡＳＨ−ＥＥＰＲＯＭ、他の任意のメモリチップ、若しくはメモリカートリッジ、又はコンピュータが読み取ることができる他の任意の媒体を含む。
本明細書で述べたプロセス、システム、方法、発見的教授法などに関して、そのようなプロセスなどのステップは、ある順序付けされたシーケンスにしたがって発生するものとして説明されたが、そのようなプロセスは、本明細書で述べた順序ではない順序で実行される、説明済みのステップで実施され得ると理解すべきである。あるステップは、同時に実行されることができ、他のステップが追加されることができ、又は、本明細書で述べたあるステップは省略され得ると、さらに理解すべきである。言い換えると、本明細書中のプロセスの説明は、ある実施形態を説明する目的で提供され、決して特許請求の範囲を限定するように解釈されるべきではない。
したがって、上記説明は、説明を意図するものであって、限定を意図したものではないと理解されるべきである。提供された例ではない多くの実施形態及び適用は、上記説明を読むと明らかであろう。範囲は、上記説明を参照することなく決定されるべきであるが、むしろ、添付の特許請求の範囲を参照して、そのような特許請求の範囲が権利を与えられる均等物の全範囲とともに、決定されるべきである。本明細書で論じられた技術において今後の発展が起こるであろうということ、及び開示されたシステム及び方法が、そのような今後の実施形態に組み込まれるであろうということが、期待され予定される。要するに、本出願は、修正及び変更可能であると理解されるべきである。
特許請求の範囲において使用される全ての用語は、本明細書において明示的に逆の指示が行われない限り、本明細書に記載の技術における知識を有する者によって理解される、その最も広範囲な合理的構成と、その通常の意味を与えられると意図される。特に、“ａ”、“ｔｈｅ”、“ｓａｉｄ”などの単数冠詞の使用は、特許請求の範囲が、逆に明示的な制限を列挙しない限り、示された要素のうちの１つ又は複数を列挙するように読まれるべきである。
開示の要約は、読者が技術的開示の性質をすぐに確認できるようにするために提供される。それは、特許請求の範囲又は意味を解釈するため、又は限定するために使用されるものではないという理解で提示される。さらに、前述の詳細な説明では、様々な特徴が、開示を合理化する目的で、様々な実施形態において互いにグループ化されていることが分かる。この開示の方法は、クレームされる実施形態が、各請求項に明示的に列挙されているよりも多くの特徴を必要とするという意図を反映するものとして、解釈されるべきではない。むしろ、以下の請求項に反映されるように、発明の主題は、単一の開示された実施形態の全ての特徴よりも少ないことにある。したがって、以下の請求項は、別々に請求される主題として各請求項が独立して、詳細な説明に組み込まれる。

Claims (28)

  1. 光感知素子と、電荷蓄積ノードと、前記光感知素子及び前記蓄積ノードの間の転送素子と、出力素子と、前記電荷蓄積ノードを前記出力素子の制御電極に接続するローカル金属インターコネクトとを各々が含む、２次元配列された複数の画素を備え、
    前記ローカル金属インターコネクトが、前記転送素子の制御電極、及びＭ１配線層に位置される所与の画素制御配線とともに、平行平板デュアルキャパシタを形成する、撮像素子。
  2. 前記ローカル金属インターコネクト及び前記所与の配線は、ある平面から見て、共同して前記電荷蓄積ノードを完全に覆う、請求項１に記載の撮像素子。
  3. 前記複数の画素の各々について、前記電荷蓄積ノードは、フローティングディフュージョン領域を含む、請求項１に記載の撮像素子。
  4. 前記複数の画素の各々について、前記フローティングディフュージョン領域の大きさは、前記フローティングディフュージョン領域のみが、前記光感知素子の完全飽和電荷を蓄積するために必要とされる最小サイズよりも小さい、請求項３に記載の撮像素子。
  5. 前記複数の画素の各々について、深いｐ型バリアが、前記フローティングディフュージョン領域の周りに配置される、請求項３に記載の撮像素子。
  6. 前記複数の画素の各々について、前記深いｐ型バリアは、前記光感知素子及び前記フローティングディフュージョンを含む画素領域を取り囲む、請求項５に記載の撮像素子。
  7. 前記複数の画素の各々について、前記ローカル金属インターコネクトは、フォトダイオードが形成される基板の上面に対して垂直方向の厚さが、４００Åより少ない、請求項１に記載の撮像素子。
  8. 前記撮像素子は、裏面照射型撮像素子として構成される、請求項１に記載の撮像素子。
  9. 前記ローカル金属インターコネクトは、チタン窒化チタン（ＴｉＴｉＮ）を含む、請求項１に記載の撮像素子。
  10. 請求項１に記載の前記撮像素子を備える、電子機器。
  11. ２次元配列された複数の画素と、
    配線層内に形成され、各々が前記複数の画素のうち１つ以上に接続され、前記複数の画素の動作を制御する、複数の制御配線と、を備え、
    前記複数の画素の各々は、
    電荷を生成するように構成される光感知素子と、
    前記光感知素子によって生成された前記電荷を、少なくとも読み出し動作が実行されるまで保持するように構成される、電荷蓄積ノードと、
    前記読み出し動作が実行されるときに、前記電荷に対応する画素出力信号を生成するように構成される、出力素子と、
    前記電荷蓄積ノードを前記出力素子の制御電極に電気的に接続するローカル金属インターコネクトと、を含み、
    前記ローカル金属インターコネクトは、前記出力素子の前記制御電極の上で、かつ、前記配線層のうち最も低い配線層の下に位置する層に形成され、前記ローカル金属インターコネクトと前記所与の配線との間の重複領域において平行平板キャパシタを形成するように、前記複数の制御配線のうちの所与の配線が、ある平面から見て前記ローカル金属インターコネクトに重なるように構成される、撮像素子。
  12. 前記ローカル金属インターコネクト及び前記所与の配線は、前記平面から見て、共同して前記電荷蓄積ノードを完全に覆う、請求項１１に記載の撮像素子。
  13. 前記複数の画素の各々は、前記光感知素子を前記電荷蓄積ノードに選択的に接続するように構成される転送素子を含み、前記平行平板キャパシタの少なくとも一部がデュアルキャパシタであるように、前記転送素子の制御電極の少なくとも一部が、前記平面から見て、前記ローカル金属インターコネクト及び前記所与の配線の両方と重なる、請求項１１に記載の撮像素子。
  14. 前記複数の画素の各々について、前記電荷蓄積ノードは、フローティングディフュージョン領域を含む、請求項１１に記載の撮像素子。
  15. 前記複数の画素の各々について、前記フローティングディフュージョン領域の大きさは、前記フローティングディフュージョン領域のみが、前記光感知素子の完全飽和電荷を蓄積するために必要とされる最小サイズよりも小さい、請求項１３に記載の撮像素子。
  16. 前記複数の画素の各々について、深いｐ型バリアが、前記フローティングディフュージョン領域の周りに配置される、請求項１３に記載の撮像素子。
  17. 前記複数の画素の各々について、前記深いｐ型バリアは、前記光感知素子及び前記フローティングディフュージョンを含む画素領域を取り囲む、請求項１５に記載の撮像素子。
  18. 前記複数の画素の各々について、前記ローカル金属インターコネクトは、基板の上面に対して垂直方向の厚さが、４００Åより少ない、請求項１１に記載の撮像素子。
  19. 前記複数の画素の各々について、前記ローカル金属インターコネクトは、チタン窒化チタン（ＴｉＴｉＮ）を含む、請求項１１に記載の撮像素子。
  20. 前記複数の画素の各々について、前記所与の配線は、前記平面から見て、前記ローカル金属インターコネクトの実質的に全てに重なる、請求項１１に記載の撮像素子。
  21. 前記複数の画素のうち少なくともいくつかについて、前記所与の配線は、隣接する画素との間の境界領域に延びるダミーセクションを含み、前記ダミーセクションが重なるように、前記ローカル金属インターコネクトは前記境界領域内に延びる、請求項１１に記載の撮像素子。
  22. 前記複数の画素の各々について、前記光感知素子は、フォトダイオードであり、前記電荷蓄積ノードは、フローティングディフュージョン領域であり、前記出力素子は、増幅トランジスタを含み、前記出力素子の前記制御電極は、前記増幅トランジスタのゲート電極を含み、
    前記複数の画素の各々は、
    前記フォトダイオードを前記フローティングディフュージョン領域に選択的に接続するように構成され、前記電極層内に形成されて前記所与の配線に接続されるポリシリコンゲート電極を含む、転送トランジスタと、
    前記フローティングディフュージョン領域を電源線に選択的に接続するように構成される、リセットトランジスタと、
    前記増幅トランジスタに接続され、前記読み出し動作を選択的に実行するように構成され、それによって前記画素の信号レベルが読み出されるようにする、読み出しトランジスタと、をさらに含む、請求項１１に記載の撮像素子。
  23. 前記複数の画素の各々は、前記フォトダイオードを前記電源線に選択的に接続するように構成されるグローバルシャッタトランジスタを含む、請求項２１に記載の撮像素子。
  24. 前記制御配線は、その上で搬送される制御信号を介して、前記複数の画素の動作を制御し、前記制御信号は、制御部によって前記制御配線に印加され、
    前記制御部は、グローバルシャッタモードで動作するように構成され、前記グローバルシャッタモードにおいて、前記複数の画素は、前記グローバルシャッタトランジスタのスイッチングを介して各積分期間が実質的に同時に開始され、前記転送トランジスタのスイッチングを介して各積分期間が実質的に同時に終了される、請求項２２に記載の撮像素子。
  25. 前記平行平板キャパシタは、前記電荷蓄積ノード及び前記平行平板キャパシタが、共に前記光感知装置の完全飽和電荷を保持することが可能であるように構成される、請求項１１に記載の撮像素子。
  26. 前記撮像素子は、裏面照射型撮像素子として構成される、請求項１に記載の撮像素子。
  27. 請求項１１に記載の前記撮像素子を備える、電子機器。
  28. ２次元配列された複数の画素と、
    配線層内に形成され、各々が前記複数の画素のうち１つ以上に接続され、前記複数の画素の動作を制御する複数の制御配線と、を備え、
    前記複数の画素の各々は、
    電荷を生成するように構成されるフォトダイオードと、
    フローティングディフュージョン領域と、
    前記制御配線の所与の配線に接続されるゲート電極を有し、転送動作が実行されるときに前記フォトダイオードを前記フローティングディフュージョンに接続するように構成され、それによって前記フローティングディフュージョン領域に前記フォトダイオードによって生成される前記電荷を受け取らせる、転送トランジスタと、
    ゲート電極を有し、前記フォトダイオードによって生成される前記電荷に対応する画素出力信号を生成するように構成される、増幅トランジスタと、
    前記フローティングディフュージョン領域を前記増幅トランジスタの前記ゲート電極に電気的に接続するローカル金属インターコネクトと、を含み、
    前記ローカル金属インターコネクトは、前記増幅トランジスタの前記ゲート電極の上で、かつ、前記配線層のうち最も低い配線層の下に位置する層に形成され、前記ローカル金属インターコネクトと前記所与の配線との間の重複領域において平行平板キャパシタを形成するように、前記所与の配線が前記ローカル金属インターコネクトに重なるように構成される、撮像素子。
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