WO2020059510A1 - 固体撮像素子および電子機器 - Google Patents

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悠介 大竹
壽史 若野
拓郎 村瀬
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a solid-state imaging device and an electronic device, and more particularly, to a solid-state imaging device and an electronic device that can increase the capacity of a charge holding unit.
  • an image sensor that performs image capturing by a global shutter method in which charge transfer from a photodiode (PD) to a floating diffusion (FD) is performed simultaneously for all pixels.
  • PD photodiode
  • FD floating diffusion
  • kTC noise is generated at the time of reset in driving an image sensor.
  • Patent Document 1 in an image sensor that performs imaging using the global shutter method, a charge holding unit separate from the FD is provided, and a signal potential including the kTC noise is fed back to the FD, thereby achieving kTC noise It is disclosed to reduce the amount of light.
  • Patent Literature 1 In the configuration of Patent Literature 1, kTC noise is reduced by the capacitance distribution of the coupling capacitance between the charge holding unit and the FD. Therefore, it is necessary to increase the capacity of the charge holding unit. There is no disclosure of a specific configuration for increasing the capacity of the device.
  • the present disclosure has been made in view of such a situation, and aims to increase the capacity of a charge holding unit.
  • a solid-state imaging device includes a pixel having a photodiode, an FD that accumulates charges generated in the photodiode, and a charge holding unit that is connected in parallel with the FD.
  • a solid-state imaging device including a wiring capacitance formed by parallel running of a first wiring connected to a first potential and a second wiring connected to a second potential different from the first potential. Element.
  • An electronic device includes a pixel having a photodiode, an FD that accumulates charges generated in the photodiode, and a charge holding unit that is connected in parallel with the FD.
  • a solid-state imaging device including a wiring capacitance formed by parallel running of a first wiring connected to a first potential and a second wiring connected to a second potential different from the first potential. It is an electronic device provided with.
  • the charge holding unit may include a first potential. And a second wiring connected to a second potential different from the first potential runs in parallel with each other.
  • FIG. 1 is a diagram illustrating a configuration example of a solid-state imaging device to which the technology according to the present disclosure is applied.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel to which the technology according to the present disclosure is applied.
  • FIG. 3 is a plan view illustrating an example of a wiring layout for forming a charge holding unit.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel according to the first embodiment of the present disclosure.
  • FIG. 4 is a plan view illustrating an example of a wiring layout of a first wiring layer.
  • FIG. 9 is a plan view illustrating an example of a wiring layout of a second wiring layer.
  • FIG. 9 is a plan view illustrating an example of a wiring layout of a third wiring layer.
  • FIG. 14 is a plan view illustrating an example of a wiring layout of a fourth wiring layer.
  • FIG. 3 is a diagram illustrating an example of a cross section of a wiring layer.
  • FIG. 9 is a diagram illustrating a pixel according to a second embodiment of the present disclosure.
  • FIG. 14 is a diagram illustrating a pixel according to a third embodiment of the present disclosure.
  • FIG. 14 is a diagram illustrating a pixel according to a fourth embodiment of the present disclosure.
  • FIG. 14 is a diagram illustrating a pixel according to a fifth embodiment of the present disclosure.
  • FIG. 15 is a diagram illustrating a pixel according to a sixth embodiment of the present disclosure.
  • FIG. 21 is a diagram illustrating a pixel according to a seventh embodiment of the present disclosure.
  • FIG. 21 is a diagram illustrating a pixel according to a seventh embodiment of the present disclosure.
  • FIG. 21 is a diagram illustrating a pixel according to a seventh embodiment of the present disclosure.
  • FIG. 21 is a diagram illustrating a pixel according to an eighth embodiment of the present disclosure.
  • 1 is a diagram illustrating a configuration example of an electronic device to which the technology according to the present disclosure is applied.
  • FIG. 1 is a diagram illustrating a configuration example of a solid-state imaging device 1 to which the technology according to the present disclosure is applied.
  • the solid-state imaging device 1 includes a pixel array unit 10, a vertical drive unit 20, a column signal processing unit 30, a reference signal supply unit 40, and a reference signal generation unit 50.
  • the pixel array unit 10 generates an image signal according to the incident light.
  • the pixel array unit 10 is configured by arranging pixels 100 each having a photoelectric conversion unit in a two-dimensional matrix.
  • a control line 11 for transmitting a control signal to the pixel 100 and a vertical signal line 12 for transmitting an image signal generated by the pixel 100 are wired in an XY matrix. I have.
  • the control line 11 is wired for each row of the plurality of pixels 100.
  • the control line 11 is wired commonly to the pixels 100 arranged in one row. That is, different control signals are input to the pixels 100 for each row, and a common control signal is input to the pixels 100 arranged in one row.
  • the vertical signal line 12 is wired for each column of the plurality of pixels 100.
  • the vertical signal lines 12 are commonly wired to the pixels 100 arranged in one column. That is, the image signals of the pixels 100 arranged in one column are transmitted via the common vertical signal line 12.
  • the vertical drive section 20 generates a control signal and outputs the control signal to the pixel array section 10 via the control line 11.
  • the column signal processing unit 30 processes the image signal output from the pixel array unit 10.
  • the image signal processed by the column signal processing unit 30 corresponds to an output signal of the solid-state imaging device 1 and is output outside the solid-state imaging device 1.
  • the reference signal supply unit 40 generates a reference signal.
  • the reference signal is a signal serving as a reference of the image signal generated by the pixel 100, and is, for example, a signal of a voltage corresponding to a black-level image signal.
  • the generated reference signal is supplied to the column signal processing unit 30 via the reference signal line 41.
  • the reference signal generation unit 50 generates a reference signal.
  • the reference signal is a signal serving as a reference when the image signal generated by the pixel 100 is subjected to analog-to-digital conversion.
  • As the reference signal for example, a signal whose voltage decreases like a ramp can be adopted.
  • the generated reference signal is output to the column signal processing unit 30 via the reference signal line 51.
  • FIG. 2 is a diagram illustrating a configuration example of the pixel 100 to which the technology according to the present disclosure is applied.
  • the pixel 100 includes a photodiode (PD) 101, a transfer transistor 102, a floating diffusion (FD) 103, a reset transistor 104, an amplification transistor 105, and a selection transistor 106.
  • MOS transistors can be used as the pixel transistors of the transfer transistor 102, the reset transistor 104, the amplification transistor 105, and the selection transistor 106, respectively.
  • the control line 11 and the vertical signal line 12 are wired to the pixel 100.
  • the control line 11 includes a control line TRG (Transfer @ Gate), a control line RST (Reset), and a control line SEL (Select). These control lines are connected to the gates of the MOS transistors and transmit the control signals described with reference to FIG. When a voltage higher than the threshold voltage between the gate and the source of the MOS transistor is input to these control lines, the corresponding MOS transistor is turned on.
  • the control line TRG transmits a signal for controlling the on / off of the transfer transistor 102.
  • Control line RST transmits a signal for controlling reset of FD 103.
  • the control line SEL transmits a signal for selecting the pixel 100.
  • the power supply line Vdd is wired to the pixel 100.
  • the power supply line Vdd supplies power of a positive polarity.
  • the anode of the PD 101 is grounded, and the cathode is connected to the source of the transfer transistor 102.
  • the gate of the transfer transistor 102 is connected to the control line TRG, and the drain is connected to one end of the FD 103, the gate of the amplification transistor 105, and the source of the reset transistor 104.
  • the other end of the FD 103 is grounded.
  • the drain of the reset transistor 104 is connected to the power supply line Vdd, and the gate is connected to the control line RST.
  • the drain of the amplification transistor 105 is connected to the power supply line Vdd, and the source is connected to the drain of the selection transistor 106.
  • the gate of the selection transistor 106 is connected to the control line SEL, and the source is connected to the vertical signal line 12.
  • the PD 101 generates charges according to the incident light that has been irradiated by photoelectric conversion.
  • the transfer transistor 102 transfers the charge generated in the PD 101 to the FD 103.
  • the transfer transistor 102 transfers electric charges by conducting between the PD 101 and the FD 103.
  • $ FD103 accumulates the electric charge generated in PD101.
  • the FD 103 is formed in a diffusion layer of a semiconductor substrate such as a Si substrate.
  • the reset transistor 104 resets the charge stored in the FD 103.
  • the reset transistor 104 applies a power supply voltage to the FD 103 by conducting between the power supply line Vdd and the FD 103 to perform a reset.
  • the amplification transistor 105 detects a signal corresponding to the charge held in the FD 103 as a pixel signal.
  • the selection transistor 106 outputs an image signal detected by the amplification transistor 105.
  • the selection transistor 106 outputs an image signal by conducting between the amplification transistor 105 and the vertical signal line 12.
  • the solid-state imaging device 1 can perform image capturing using the global shutter method.
  • the pixel 100 further includes the charge holding units 107 and 108.
  • the charge holding units 107 and 108 are electrically connected in parallel with the FD 103, and accumulate the charges generated in the PD 101 separately from the FD 103.
  • One end of the charge holding unit 107 is connected to the drain of the transfer transistor 102, the gate of the amplification transistor 105, and the source of the reset transistor 104, and the other end is connected to a node A having a predetermined potential.
  • One end of the charge holding unit 108 is connected to the node A, and the other end is grounded.
  • the charge holding units 107 and 108 can be formed by wiring capacitance.
  • FIG. 3 is a plan view showing an example of a wiring layout for forming the charge holding units 107 and 108.
  • FIG. 3 is a plan view showing an example of a wiring layout for forming the charge holding units 107 and 108.
  • FIG. 3 shows a wiring 151 connected to the node A, an FD wiring 152 connecting the drain of the transfer transistor 102 to the gate of the amplification transistor 105, and a fixed potential line 153 connected to a fixed potential Vss different from the node A.
  • Vss ground potential
  • the wiring 151, the FD wiring 152, and the fixed potential line 153 are laid out side by side so as to extend in the same direction (left-right direction in the figure).
  • the fact that the wirings X and Y are laid out side by side is referred to as the wirings X and Y running in parallel.
  • the wiring 151 and the FD wiring 152 run in parallel to form the charge holding unit 107, and the wiring 151 and the fixed potential line 153 run in parallel to form the charge holding unit 108.
  • the wiring 151, the FD wiring 152, and the fixed potential line 153 have only a linear portion extending in one direction (hereinafter, referred to as an extending portion). It may have a portion that bends or branches (hereinafter, referred to as a bent portion).
  • the bent portion may be formed in any of an L shape, a T shape, a U shape, and a cross shape.
  • the two wirings are bent side by side, such that the bent parts of the two wirings are bent in the same direction, or the bent part of the other wiring is bent so as to surround at least a part of one wiring. You can run.
  • FIG. 4 is a diagram illustrating a configuration example of the pixel 100 according to the first embodiment of the present disclosure.
  • MOSA MOS transistor can be used as the feedback transistor 201.
  • a control line FB (Feedback) is further wired as the control line 11 to the pixel 100 in FIG.
  • the control line FB transmits a signal for controlling the supply of the reset voltage.
  • the reset voltage is a voltage input to the pixel 100 when the pixel 100 is reset.
  • the source of the feedback transistor 201 is connected to the drain of the reset transistor 104 and the node 202 at a predetermined potential.
  • the drain of the feedback transistor 201 is connected to the column signal processing unit 30, and the gate is connected to the control line FB.
  • Node 202 corresponds to node A in pixel 100 of FIG. Further, charge holding units 211 and 212 corresponding to the charge holding units 107 and 108 in the pixel 100 of FIG. 2 are formed in the pixel 100 of FIG.
  • the feedback transistor 201 causes the charge holding unit 212 to hold the reset voltage output from the column signal processing unit 30.
  • the charge holding unit 212 holds the reset voltage output from the feedback transistor 201.
  • the reset transistor 104 applies a reset voltage to the FD 103 by conducting between the charge holding unit 212 and the FD 103 to perform reset.
  • the charge holding unit 211 transmits the reset voltage held by the charge holding unit 212 to the FD 103.
  • kTC noise remains in the FD 103.
  • the kTC noise is noise caused by the operation of the reset transistor 104, and is generated when the reset transistor 104 shifts from a conductive state to a non-conductive state. Then, a part thereof remains in the FD 103. It is known that kTC noise can be reduced by reducing the capacitance of the FD 103.
  • the charge holding units 211 and 212 are connected in parallel with the FD 103, so that the capacitance of the FD 103 is distributed to the charge holding units 211 and 212. Thereby, kTC noise can be reduced.
  • the capacitance of the charge holding units 211 and 212 is increased by the wiring layout.
  • FIGS. 5 to 8 are plan views illustrating examples of wiring layouts of the first to fourth wiring layers corresponding to the pixel 100 of FIG.
  • FIG. 5 shows a wiring layout of the first wiring layer M1 immediately above the Si substrate on which the PD 101 and each pixel transistor are formed.
  • the PD 101 is disposed at substantially the center of the Si substrate shown in FIG. 5, and the transfer transistor 102 is formed at the upper left portion thereof. Above the transfer transistor 102 in the figure, an amplification transistor 105 and a selection transistor 106 are formed side by side. On the upper right side of the PD 101 in the drawing, a reset transistor 104 and a feedback transistor 201 are formed side by side.
  • the reset transistor 104 and the feedback transistor 201 are pixel transistors that constitute the pixel 100 corresponding to the PD 101 (not shown), which is adjacent to the right side of the PD 101 shown in FIG. Therefore, the reset transistor 104 and the feedback transistor 201 included in the pixel 100 corresponding to the PD 101 shown in FIG. 5 are formed on the left side of the PD 101 (not shown).
  • the wiring pattern of the wiring layer M1 is shown by an oblique lattice pattern.
  • An FD wiring 251-1 connecting the transfer transistor 102 and the amplification transistor 105 is formed in the wiring layer M1.
  • a large area pattern 252 for improving the sensitivity of the PD 101 by reflecting incident light is formed directly above the PD 101.
  • a control line 253-1 for supplying a control signal to the gate of the transfer transistor 102 is formed on the left side of the FD wiring 251-1 in the drawing.
  • the control line 253-1 is formed such that a part of the extended portion and the bent portion run in parallel with the FD wiring 251-1.
  • a wiring 202-1 for transmitting the potential of the node 202 to a wiring layer above the second layer is formed at a position between the reset transistor 104 and the feedback transistor 201.
  • FIG. 6 shows a wiring layout of the second wiring layer M2.
  • the wiring pattern of the wiring layer M2 is shown by a dot pattern.
  • a wiring 202-2 that is electrically connected to the wiring 202-1 via a via is formed from a position corresponding to the wiring 202-1 of the wiring layer M1.
  • the wiring 202-2 is formed in an L-shape as a whole.
  • a fixed potential line 271-2a connected to the fixed potential Vss (GND) is formed above the wiring 202-2 in the drawing.
  • the fixed potential line 271-2a is formed by combining an extending portion and a plurality of L-shaped, T-shaped, and U-shaped bent portions along the upper side of the wiring 202-2 in the drawing. ing.
  • the fixed potential line 271-2a is formed so that a part of the extended portion and the bent portion run in parallel with the wiring 202-2.
  • a wiring capacitance is formed between the wiring 202-2 connected to the node 202 and the fixed potential line 271-2a connected to GND.
  • an FD wiring 251-2 electrically connected to the FD wiring 251-1 of the wiring layer M1 via a via is formed.
  • the FD wiring 251-2 is formed by combining an extending portion and a plurality of L-shaped, T-shaped, and U-shaped bent portions.
  • the FD wiring 251-2 is formed such that a part of the extended part runs in parallel with the wiring 202-2.
  • a wiring capacitance (coupling capacitance with the FD 103) is formed between the wiring 202-2 connected to the node 202 and the FD wiring 251-2 connected to the FD 103.
  • the wiring 202-2 and the FD wiring 251-2 are wirings corresponding to the pixel 100 (not shown) adjacent to the right side of the pixel 100 shown in FIG.
  • the capacitance of the charge holding units 211 and 212 is increased by the wiring capacitance formed by the parallel running of the wiring 202-2, the fixed potential line 271-2a, and the FD wiring 251-2. Can be realized, and the kTC noise can be reduced.
  • a fixed potential line 271-2b connected to the fixed potential Vss is formed below the FD wiring 251-2 in the drawing.
  • the fixed potential line 271-2b is formed by combining an extending portion and a plurality of L-shaped and U-shaped bent portions along the left, upper, and right sides of the FD wiring 251-2 in the drawing. Have been.
  • a control line 253-2 electrically connected to the control line 253-1 of the wiring layer M1 via the via is formed in the upper right portion of the wiring layer M2 in the drawing.
  • the control line 253-2 is formed in an L-shape as a whole.
  • the FD wiring 251-2 is formed such that a part of the extended portion and the bent portion thereof run in parallel with the fixed potential line 271-2b and the control line 253-2.
  • a wiring capacitance is also formed between the FD wiring 251-2 connected to the FD 103, the fixed potential line 271-2b, and the control line 253-2.
  • the wiring 202-2 and the FD wiring 251-2 which are signal lines connected to the FD 103 for storing charges serving as pixel signals and the charge holding units 211 and 212, are fixed potential lines as shown in FIG. 271-2a, 271-2b, and the control line 253-2 are preferably surrounded and shielded from signal lines of adjacent pixels.
  • FIG. 7 shows a wiring layout of the third wiring layer M3.
  • the wiring pattern of the wiring layer M3 is indicated by a diagonal pattern rising to the right. As shown in FIG. 7, the wiring pattern of the wiring layer M3 is formed to extend mainly in the left-right direction in the figure.
  • a wiring 202-3a that is electrically connected to the wiring 202-2 of the wiring layer M2 via a via is formed at a position corresponding to a substantially left half of the PD 101.
  • the wiring 202-3a is formed by combining an extended portion and a plurality of T-shaped and cross-shaped bent portions.
  • a wiring 202-3b that is electrically connected to the wiring 202-2 of the wiring layer M2 via a via is formed at a position corresponding to a substantially right half of the PD 101.
  • the wiring 202-3b is formed by combining an extended portion and a plurality of L-shaped, T-shaped, and U-shaped bent portions.
  • the fixed potential line 271-3 connected to the fixed potential Vss is formed in the wiring layer M3.
  • the fixed potential line 271-3 is formed by combining an extending portion and a plurality of L-shaped, T-shaped, and cross-shaped bent portions so as to surround the four sides of each of the wirings 202-3a and 202-3b. Is done.
  • the wirings 202-3a and 202-3b and the fixed potential line 271-3 are partly formed in a comb-like shape facing each other.
  • control line 253-3 is formed in a linear shape extending in the left-right direction in the figure.
  • the fixed potential line 271-3 is formed so that a part of the extended portion and the bent portion run in parallel with the wires 202-3a and 202-3b.
  • a wiring capacitance is formed between the wirings 202-3a and 202-3b connected to the node 202 and the fixed potential line 271-3 connected to GND.
  • the wirings 202-3a and 202-3b which are signal lines connected to the charge holding units 211 and 212 for storing the charges serving as pixel signals, are fixed potential lines 271-3 and 271-3, respectively. It is preferable that the periphery is surrounded by the control line 253-3 and is shielded from the signal lines of the adjacent pixels.
  • FIG. 8 shows a wiring layout of the fourth wiring layer M4.
  • the wiring pattern of the wiring layer M4 is shown in a lattice pattern.
  • a fixed potential line 271-4 connected to the fixed potential Vss is formed as a plurality of shield wires.
  • a plurality of shield fixed potential lines 271-4 are formed side by side in the horizontal direction so as to extend linearly in the vertical direction in the figure.
  • the pixel 100 has a configuration in which wiring capacitance is formed by wirings running in parallel in the same wiring layer, and also has a configuration in which wiring capacitance is formed between different wiring layers.
  • FIG. 9 is a diagram showing an example of a cross section of the wiring layer of the pixel 100.
  • FIG. 9 shows a cross section of each wiring in the Si substrate 301 and the wiring layers M1 to M3.
  • an N-type diffusion layer 310 serving as the node 202 is formed while a large P-type diffusion layer is formed.
  • the diffusion layer 310 formed on the Si substrate 301 and the wiring 202-1 of the wiring layer M1 are connected by a contact 311.
  • the wiring 202-1 of the wiring layer M1 and the wiring 202-2 of the wiring layer M2 are connected by a via 312.
  • the wiring 202-2 having a predetermined potential, the fixed potential line 271-2, and the FD wiring 251-2 run in parallel in the wiring layer M2.
  • the wiring 202-3 having a predetermined potential and the fixed potential line 271-3 run in parallel.
  • the wiring 202-2 of a predetermined potential and the fixed potential line 271-3 run in parallel between the wiring layer M2 and the wiring layer M3, and the wiring of the fixed potential line 271-2 and the wiring of the predetermined potential. 202-3 runs side by side.
  • the wiring capacitance is formed not only in the same wiring layer but also in different wiring layers in parallel.
  • the wiring connected to the node of the predetermined voltage, the fixed potential line, and the wiring capacitance formed by parallel running of the FD wiring make it possible to increase the capacitance of the charge holding portion connected in parallel with the FD. Therefore, kTC noise can be reduced.
  • the wiring patterns of the wiring layers M1 to M4 described above are formed in the same wiring layout in all the pixels 100. Thereby, the sensitivity non-uniformity between the pixels 100 can be reduced.
  • Second Embodiment> In a solid-state imaging device that performs imaging using the global shutter method, a readout circuit cannot be shared between pixels. Therefore, it was necessary to reduce the voltage amplitude of the pixel signal so that the subsequent circuit could receive the pixel signal. For that purpose, it is necessary to intentionally lower the conversion efficiency by increasing the capacity of the FD.
  • FIG. 10 is a plan view showing another example of the wiring layout of the first wiring layer M1 corresponding to the pixel 100.
  • FIG. 10 is a plan view showing another example of the wiring layout of the first wiring layer M1 corresponding to the pixel 100.
  • the wiring 202-1, the FD wiring 251-1, and the fixed potential line 271-1 having a predetermined potential are formed immediately above the PD 101.
  • the comb-shaped wiring 202-1 and a part of the L-shaped FD wiring 251-1 are formed so as to run in parallel, and surround the wiring 202-1 and the FD wiring 251-1.
  • a comb-shaped fixed potential line 271-1 is formed.
  • the wiring 202-1 and the fixed potential line 271-1 are formed such that the comb-shaped portions face each other.
  • the wiring 202-1, the FD wiring 251-1, and the fixed potential line 271-1 just above the PD 101 have their L / S (the line width of the pattern and the interval between the patterns) smaller than the wavelength to be imaged. Formed.
  • the wiring pattern of the wiring layer M1 be formed in the same wiring layout in all the pixels 100. Thereby, the sensitivity non-uniformity between the pixels 100 can be reduced.
  • FIG. 11 is a diagram illustrating another example of the cross section of the wiring layer of the pixel 100.
  • a High-k film 331 having a high dielectric constant is provided as an insulating film between wirings forming wiring capacitances in the wiring layers M2 and M3.
  • a wiring layer for example, a wiring layer M4 where parallel wiring is not formed (wiring capacitance is not required)
  • an unintended wiring capacitance is prevented by not using a High-k film as an insulating film. Increase can be suppressed.
  • FIG. 12 is a diagram illustrating still another example of the cross section of the wiring layer of the pixel 100.
  • a diffusion layer 310 ′ is formed on a Si substrate 301 instead of the diffusion layer 310.
  • the diffusion layer 310 ' is formed to have a larger area than the diffusion layer 351 forming the pixel transistor.
  • the diffusion layer 310 ′ may be formed by ion implantation at a higher concentration than the diffusion layer 351 forming the pixel transistor.
  • FIG. 13 is a diagram illustrating removal of kTC noise in the pixel 100 performing the global shutter operation.
  • the FD wiring 251-1 and the control line 253-1 for supplying a control signal to the gate of the transfer transistor 102 are formed so as to run in parallel.
  • the FD wiring 251-2 and the control line 253-2 connected to the control line 253-1 are formed so as to run in parallel.
  • FIG. 14 is a plan view showing an example of a wiring layout of an adjacent wiring layer.
  • a wiring 202-N of a predetermined potential and a fixed potential line 271-N are shown as wirings formed in the N-th wiring layer.
  • the wiring 202-N is formed in a comb shape extending in the left-right direction in the figure, and the fixed potential line 271-N has a comb-shaped portion facing the wiring 202-N, and Is formed so as to surround the.
  • wirings 202-M having a predetermined potential and fixed potential lines 271-M are formed on the (N + 1) th or (N-1) th wiring layer adjacent to the Nth wiring layer. It is shown.
  • the wiring 202-M is formed in a comb-like shape extending in the vertical direction in the drawing, and the fixed potential line 271-M has a comb-like portion facing the wiring 202-M, and Is formed so as to surround the.
  • the extending direction of the wiring 202-N and the fixed potential line 271-N of the Nth wiring layer and the wiring 202-M and the fixed potential line 271-M of the (N + 1) th or (N-1) th wiring layer Are orthogonal.
  • FIG. 15 is a diagram illustrating still another example of the cross section of the wiring layer of the pixel 100.
  • FIG. 16 is a plan view showing an example of a wiring layout of the wiring layer of FIG.
  • the parallel wiring 202-2 and the fixed potential line 271-2 are formed, and the solid wiring 373 is formed in the wiring layer M3 above the wiring layer M2. Further, a solid wiring 374 connected to the fixed potential Vss is formed in the wiring layer M4 above the wiring layer M3.
  • FIG. 17 is a diagram illustrating another configuration example of the pixel 100.
  • the pixel 100 in FIG. 17 is different from the pixel 100 in FIG. 2 in that a conversion efficiency switch 401 and a capacitor 402 are provided instead of the charge holding units 107 and 108.
  • MOS A MOS transistor can be used for the conversion efficiency switch 401.
  • One end of the conversion efficiency switch 401 is connected to the drain of the transfer transistor 102, the gate of the amplification transistor 105, and the source of the reset transistor 104, and the other end is connected to a node 411 having a predetermined potential.
  • the conversion efficiency switch 401 functions as a switch for switching the conversion efficiency.
  • the capacitor 402 is formed by a wiring capacitor.
  • the additional capacity of the FD 103 is enabled or disabled by turning on or off the conversion efficiency switch 401.
  • the additional capacity including the capacity, the diffusion capacity, and the wiring capacity (capacity 402) of the conversion efficiency changeover switch 401 itself becomes effective.
  • the conversion efficiency switch 401 is turned off, the additional capacity becomes invalid.
  • the solid-state imaging device 1 as described above is applied to various electronic devices such as an imaging system such as a digital still camera and a digital video camera, a mobile phone having an imaging function, or another device having an imaging function. be able to.
  • FIG. 18 is a block diagram illustrating a configuration example of an imaging device that is an electronic device to which the present disclosure is applied.
  • the imaging device 501 includes an optical system 502, a solid-state imaging device 503, and a DSP (Digital Signal Processor) 504, and a DSP 504, a display device 505, an operation system 506, and a bus 507.
  • a memory 508, a recording device 509, and a power supply system 510 are connected to each other, and can capture a still image and a moving image.
  • the optical system 502 includes one or more lenses, guides image light (incident light) from a subject to the solid-state imaging device 503, and forms an image on a light receiving surface (sensor unit) of the solid-state imaging device 503. Let it.
  • the solid-state imaging device 1 having the pixel 21 of any of the above configuration examples is applied.
  • electrons are accumulated for a certain period according to an image formed on the light receiving surface via the optical system 502. Then, a signal corresponding to the electrons stored in the solid-state imaging device 503 is supplied to the DSP 504.
  • the DSP 504 performs various kinds of signal processing on the signal from the solid-state imaging device 503 to obtain an image, and temporarily stores the image data in the memory 508.
  • the image data stored in the memory 508 is recorded in the recording device 509 or supplied to the display device 505 to display the image.
  • the operation system 506 receives various operations by the user and supplies operation signals to each block of the imaging device 501, and the power supply system 510 supplies power required for driving each block of the imaging device 501.
  • the imaging device 501 configured as described above, by applying the solid-state imaging device 1 as described above as the solid-state imaging device 503, kTC noise can be reduced by increasing the capacity of the charge holding unit. Thus, the image quality can be improved.
  • the present disclosure may have the following configurations.
  • the charge holding portion is formed by running a first wiring connected to a first potential and a second wiring connected to a second potential different from the first potential in parallel.
  • Solid-state image sensor consisting of wiring capacitance.
  • the solid-state imaging device according to (12), wherein the first wiring and the second wiring are formed in the same wiring layout in all the pixels.
  • the solid-state imaging device according to any one of (13) to (18), wherein the diffusion layer in the substrate connected to the first wiring has a larger area than other diffusion layers forming the pixel transistor.
  • (20) A photodiode, An FD that stores the charge generated in the photodiode; And a charge holding unit connected in parallel with the FD.
  • the charge holding portion is formed by running a first wiring connected to a first potential and a second wiring connected to a second potential different from the first potential in parallel.
  • Solid-state imaging device ⁇ 100 ⁇ pixel, ⁇ 101 ⁇ PD, ⁇ 102 ⁇ transfer transistor, ⁇ 103 ⁇ FD, ⁇ 104 ⁇ reset transistor, ⁇ 105 ⁇ amplifying transistor, ⁇ 106 ⁇ selection transistor, ⁇ 107, 108 ⁇ charge holding unit, ⁇ 201 ⁇ feedback transistor, ⁇ 202 ⁇ node, ⁇ 212, 212 ⁇ charge holding unit , ⁇ 202-1, 202-2, 202-3 ⁇ wiring, ⁇ 251-1, 251-2, 253-3 ⁇ FD wiring, ⁇ 253-1, 253-2 ⁇ control lines, ⁇ 271-1, 271-2, 273-3 ⁇ fixed Potential line, ⁇ 501 ⁇ electronic equipment, ⁇ 503 ⁇ solid-state imaging device

Abstract

本開示は、電荷保持部の高容量化を図ることができるようにする固体撮像素子および電子機器に関する。 固体撮像素子は、フォトダイオードと、フォトダイオードにおいて生成された電荷を蓄積するＦＤと、ＦＤと並列に接続される電荷保持部とを有する画素を備える。電荷保持部は、第１の電位に接続される第１の配線と、第１の電位とは異なる第２の電位に接続される第２の配線とが並走することで形成される配線容量からなる。本開示は、グローバルシャッタ方式の撮像を行う固体撮像素子に適用することができる。

Description

固体撮像素子および電子機器
　本開示は、固体撮像素子および電子機器に関し、特に、電荷保持部の高容量化を図ることができるようにする固体撮像素子および電子機器に関する。
　従来、フォトダイオード（ＰＤ）からフローティングディフュージョン（ＦＤ）への電荷の転送を全画素同時に行うグローバルシャッタ方式の撮像を行うイメージセンサがある。
　通常、イメージセンサの駆動において、リセット時にｋＴＣノイズが発生することが知られている。
　これに対して、例えば特許文献１には、グローバルシャッタ方式の撮像を行うイメージセンサにおいて、ＦＤとは別の電荷保持部を設け、ｋＴＣノイズを含む信号電位をＦＤにフィードバックすることで、ｋＴＣノイズの低減を図ることが開示されている。
特開２０１８－６４１９９号公報
　特許文献１の構成では、電荷保持部とＦＤとの結合容量の容量分配によりｋＴＣノイズが低減されるため、電荷保持部の容量を大きくする必要があるが、特許文献１には、電荷保持部の容量を大きくする具体的な構成については開示されていない。
　本開示は、このような状況に鑑みてなされたものであり、電荷保持部の高容量化を図るようにするものである。
　本開示の固体撮像素子は、フォトダイオードと、前記フォトダイオードにおいて生成された電荷を蓄積するＦＤと、前記ＦＤと並列に接続される電荷保持部とを有する画素を備え、前記電荷保持部は、第１の電位に接続される第１の配線と、前記第１の電位とは異なる第２の電位に接続される第２の配線とが並走することで形成される配線容量からなる固体撮像素子である。
　本開示の電子機器は、フォトダイオードと、前記フォトダイオードにおいて生成された電荷を蓄積するＦＤと、前記ＦＤと並列に接続される電荷保持部とを有する画素を備え、前記電荷保持部は、第１の電位に接続される第１の配線と、前記第１の電位とは異なる第２の電位に接続される第２の配線とが並走することで形成される配線容量からなる固体撮像素子を備える電子機器である。
　本開示においては、フォトダイオードと、前記フォトダイオードにおいて生成された電荷を蓄積するＦＤと、前記ＦＤと並列に接続される電荷保持部とを有する画素において、前記電荷保持部は、第１の電位に接続される第１の配線と、前記第１の電位とは異なる第２の電位に接続される第２の配線とが並走することで形成される配線容量からなる。
本開示に係る技術を適用した固体撮像素子の構成例を示す図である。 本開示に係る技術を適用した画素の構成例を示す図である。 電荷保持部を形成する配線レイアウトの例を示す平面図である。 本開示の第１の実施の形態における画素の構成例を示す図である。 第１層目の配線層の配線レイアウトの例を示す平面図である。 第２層目の配線層の配線レイアウトの例を示す平面図である。 第３層目の配線層の配線レイアウトの例を示す平面図である。 第４層目の配線層の配線レイアウトの例を示す平面図である。 配線層の断面の例を示す図である。 本開示の第２の実施の形態における画素について説明する図である。 本開示の第３の実施の形態における画素について説明する図である。 本開示の第４の実施の形態における画素について説明する図である。 本開示の第５の実施の形態における画素について説明する図である。 本開示の第６の実施の形態における画素について説明する図である。 本開示の第７の実施の形態における画素について説明する図である。 本開示の第７の実施の形態における画素について説明する図である。 本開示の第８の実施の形態における画素について説明する図である。 本開示に係る技術を適用した電子機器の構成例を示す図である。
　以下、本開示を実施するための形態（以下、実施の形態とする）について説明する。なお、説明は以下の順序で行う。
　１．本開示に係る技術の概要
　２．第１の実施の形態（画素の構成と配線レイアウト）
　３．第２の実施の形態（ＰＤ直上で配線が並走する例）
　４．第３の実施の形態（High-K膜を用いる例）
　５．第４の実施の形態（拡散層の面積を広くする例）
　６．第５の実施の形態（ＦＤの電位を昇圧する例）
　７．第６の実施の形態（配線層間で配線を直交させる例）
　８．第７の実施の形態（ベタ配線を形成する例）
　９．第８の実施の形態（変換効率切り替えを行う画素への適用）
　１０．電子機器の構成例
＜１．本開示に係る技術の概要＞
（固体撮像素子の構成）
　図１は、本開示に係る技術を適用した固体撮像素子１の構成例を示す図である。
　固体撮像素子１は、画素アレイ部１０、垂直駆動部２０、カラム信号処理部３０、基準信号供給部４０、および参照信号生成部５０を備える。
　画素アレイ部１０は、入射した光に応じた画像信号を生成する。画素アレイ部１０は、光電変換部を有する画素１００が２次元行列状に配置されて構成される。
　画素アレイ部１０には、画素１００に制御信号を伝達するための制御線１１と、画素１００により生成された画像信号を伝達するための垂直信号線１２が、Ｘ－Ｙマトリクス状に配線されている。
　制御線１１は、複数の画素１００の行毎に配線される。制御線１１は、１つの行に配置された画素１００に対して共通に配線される。すなわち、画素１００には、行毎に異なる制御信号が入力され、１行に配置された画素１００には、共通の制御信号が入力される。
　一方、垂直信号線１２は、複数の画素１００の列毎に配線される。垂直信号線１２は、１つの列に配置された画素１００に対して共通に配線される。すなわち、１列に配置された画素１００の画像信号は、共通の垂直信号線１２を介して伝達される。
　垂直駆動部２０は、制御信号を生成し、制御線１１を介して画素アレイ部１０に出力する。
　カラム信号処理部３０は、画素アレイ部１０から出力された画像信号を処理する。カラム信号処理部３０により処理された画像信号は、固体撮像素子１の出力信号に該当し、固体撮像素子１の外部に出力される。
　基準信号供給部４０は、基準信号を生成する。基準信号は、画素１００により生成された画像信号の基準となる信号であり、例えば、黒レベルの画像信号に相当する電圧の信号である。生成された基準信号は、基準信号線４１を介してカラム信号処理部３０に供給される。
　参照信号生成部５０は、参照信号を生成する。参照信号は、画素１００により生成された画像信号をアナログデジタル変換する際の基準となる信号である。参照信号としては、例えば、電圧がランプ状に低下する信号を採用することができる。生成された参照信号は、参照信号線５１を介してカラム信号処理部３０に出力される。
（画素の構成）
　図２は、上述した、本開示に係る技術を適用した画素１００の構成例を示す図である。
　画素１００は、フォトダイオード（ＰＤ）１０１、転送トランジスタ１０２、フローティングディフュージョン（ＦＤ）１０３、リセットトランジスタ１０４、増幅トランジスタ１０５、および選択トランジスタ１０６を備える。
　転送トランジスタ１０２、リセットトランジスタ１０４、増幅トランジスタ１０５、および選択トランジスタ１０６の画素トランジスタそれぞれには、ＭＯＳトランジスタを使用することができる。
　画素１００には、上述した制御線１１と垂直信号線１２が配線される。このうち制御線１１は、制御線ＴＲＧ（Transfer Gate）、制御線ＲＳＴ（Reset）、および制御線ＳＥＬ（Select）により構成される。これらの制御線は、ＭＯＳトランジスタのゲートに接続され、図１で説明した制御信号を伝達する。これらの制御線にＭＯＳトランジスタのゲート－ソース間の閾値電圧以上の電圧が入力されると、該当するＭＯＳトランジスタが導通状態になる。
　制御線ＴＲＧは、転送トランジスタ１０２のオン／オフを制御する信号を伝達する。制御線ＲＳＴは、ＦＤ１０３のリセットを制御する信号を伝達する。制御線ＳＥＬは、画素１００を選択する信号を伝達する。
　さらに、画素１００には、電源線Ｖｄｄが配線される。電源線Ｖｄｄは、正の極性の電源を供給する。
　ＰＤ１０１のアノードは接地され、カソードは転送トランジスタ１０２のソースに接続される。転送トランジスタ１０２のゲートは制御線ＴＲＧに接続され、ドレインは、ＦＤ１０３の一端、増幅トランジスタ１０５のゲート、およびリセットトランジスタ１０４のソースに接続される。ＦＤ１０３の他の一端は接地される。
　リセットトランジスタ１０４のドレインは電源線Ｖｄｄに接続され、ゲートは制御線ＲＳＴに接続される。増幅トランジスタ１０５のドレインは電源線Ｖｄｄに接続され、ソースは選択トランジスタ１０６のドレインに接続される。選択トランジスタ１０６のゲートは制御線ＳＥＬに接続され、ソースは垂直信号線１２に接続される。
　ＰＤ１０１は、光電変換により、照射された入射光に応じた電荷を生成する。
　転送トランジスタ１０２は、ＰＤ１０１において生成された電荷をＦＤ１０３に転送する。転送トランジスタ１０２は、ＰＤ１０１とＦＤ１０３との間を導通させることにより、電荷の転送を行う。
　ＦＤ１０３は、ＰＤ１０１において生成された電荷を蓄積する。ＦＤ１０３は、例えばＳｉ基板などの半導体基板の拡散層に形成される。
　リセットトランジスタ１０４は、ＦＤ１０３に蓄積された電荷をリセットする。リセットトランジスタ１０４は、電源線ＶｄｄとＦＤ１０３との間を導通させることにより電源電圧をＦＤ１０３に印加し、リセットを行う。
　増幅トランジスタ１０５は、ＦＤ１０３に保持された電荷に応じた信号を画素信号として検出する。
　選択トランジスタ１０６は、増幅トランジスタ１０５により検出された画像信号を出力する。選択トランジスタ１０６は、増幅トランジスタ１０５と垂直信号線１２との間を導通させることにより画像信号を出力する。
　以上のような構成により、ＦＤ１０３のリセットと、ＰＤ１０１からＦＤ１０３への電荷の転送が全画素同時に行われる。すなわち、固体撮像素子１は、グローバルシャッタ方式の撮像を行うことができる。
　画素１００は、電荷保持部１０７，１０８をさらに備える。
　電荷保持部１０７，１０８は、電気的には、ＦＤ１０３と並列に接続され、ＦＤ１０３とは別に、ＰＤ１０１において生成された電荷を蓄積する。
　電荷保持部１０７の一端は、転送トランジスタ１０２のドレイン、増幅トランジスタ１０５のゲート、およびリセットトランジスタ１０４のソースに接続され、他の一端は、所定電位のノードＡに接続される。また、電荷保持部１０８の一端はノードＡに接続され、他の一端は接地される。
　ここで、電荷保持部１０７，１０８は、配線容量により形成することができる。
（電荷保持部を形成する配線レイアウト）
　図３は、電荷保持部１０７，１０８を形成する配線レイアウトの例を示す平面図である。
　図３には、ノードＡに接続される配線１５１、転送トランジスタ１０２のドレインと増幅トランジスタ１０５のゲートを接続するＦＤ配線１５２、およびノードＡとは異なる固定電位Ｖｓｓに接続される固定電位線１５３それぞれの一部のレイアウトが示されている。ここでは、固定電位Ｖｓｓは接地電位（ＧＮＤ）であるものとする。
　図３に示されるように、配線１５１、ＦＤ配線１５２、および固定電位線１５３はそれぞれ、同一の方向（図中、左右方向）に延在するようにして、並んでレイアウトされている。以下においては、配線Ｘ，Ｙが並んでレイアウトされていることを、配線Ｘ，Ｙが並走する、という。
　図３の例では、配線１５１とＦＤ配線１５２が並走することで、電荷保持部１０７が形成され、配線１５１と固定電位線１５３が並走することで、電荷保持部１０８が形成される。
　このような配線レイアウトにより、電荷保持部１０７，１０８の高容量化を図ることができる。
　なお、図３の例では、配線１５１、ＦＤ配線１５２、および固定電位線１５３は、一方向に延在する直線部分（以下、延在部という）のみを有するものとしたが、所定の方向に屈曲または分岐する部分（以下、屈曲部という）を有するようにしてもよい。屈曲部は、Ｌ字型、Ｔ字型、コの字型、および十字型のいずれかに形成されるようにできる。
　この場合、２つの配線それぞれの屈曲部が、同一の向きに屈曲したり、一方の配線の少なくとも一部を囲むように、他方の配線の屈曲部が屈曲するなどして、２つの配線が並走するようにできる。
＜２．第１の実施の形態＞
（画素の構成例）
　図４は、本開示の第１の実施の形態における画素１００の構成例を示す図である。
　図４の画素１００は、フィードバックトランジスタ２０１を備える点で、図２の画素１００と異なる。
　フィードバックトランジスタ２０１には、ＭＯＳトランジスタを使用することができる。
　図４の画素１００には、制御線１１として、制御線ＦＢ（Feedback）がさらに配線される。制御線ＦＢは、リセット電圧の供給を制御する信号を伝達する。リセット電圧は、画素１００をリセットする際に画素１００に入力される電圧である。
　フィードバックトランジスタ２０１のソースは、リセットトランジスタ１０４のドレインと、所定電位のノード２０２に接続される。フィードバックトランジスタ２０１のドレインはカラム信号処理部３０に接続され、ゲートは制御線ＦＢに接続される。
　ノード２０２は、図２の画素１００におけるノードＡに対応する。また、図４の画素１００には、図２の画素１００における電荷保持部１０７，１０８に対応する電荷保持部２１１，２１２が形成される。
　フィードバックトランジスタ２０１は、カラム信号処理部３０から出力されたリセット電圧を電荷保持部２１２に保持させる。
　電荷保持部２１２は、フィードバックトランジスタ２０１から出力されたリセット電圧を保持する。
　図４の例では、リセットトランジスタ１０４は、電荷保持部２１２とＦＤ１０３との間を導通させることによりリセット電圧をＦＤ１０３に印加し、リセットを行う。
　電荷保持部２１１は、電荷保持部２１２に保持されたリセット電圧をＦＤ１０３に伝達する。
　通常、リセット時においては、ｋＴＣノイズがＦＤ１０３に残留する。ｋＴＣノイズは、リセットトランジスタ１０４の動作に起因するノイズであり、リセットトランジスタ１０４が導通状態から非導通状態に移行する際に発生する。そして、その一部がＦＤ１０３に残留する。ｋＴＣノイズは、ＦＤ１０３の静電容量を小さくすることにより低減できることが知られている。
　図４の画素１００においては、電荷保持部２１１，２１２が、ＦＤ１０３と並列に接続されることで、ＦＤ１０３の容量が電荷保持部２１１，２１２と分配される。これにより、ｋＴＣノイズを低減することができる。
　したがって、図４の画素１００においては、ｋＴＣノイズを低減するために、電荷保持部２１１，２１２の容量を大きくする必要がある。そこで、本実施の形態の画素１００においては、配線レイアウトにより、電荷保持部２１１，２１２の高容量化を実現する。
（画素の配線レイアウト）
　図５乃至図８は、図４の画素１００に対応する、第１層目から第４層目の配線層の配線レイアウトの例を示す平面図である。
　図５には、ＰＤ１０１や各画素トランジスタが形成されるＳｉ基板直上、第１層目の配線層Ｍ１の配線レイアウトが示される。
　図５に示されるＳｉ基板の略中央には、ＰＤ１０１が配置され、その左上部分に転送トランジスタ１０２が形成されている。転送トランジスタ１０２の図中上方には、増幅トランジスタ１０５と選択トランジスタ１０６が左右に並んで形成されている。ＰＤ１０１の図中上方右側には、リセットトランジスタ１０４とフィードバックトランジスタ２０１が左右に並んで形成されている。
　なお、リセットトランジスタ１０４とフィードバックトランジスタ２０１は、図５に示されるＰＤ１０１の右側に隣接する、図示せぬＰＤ１０１に対応する画素１００を構成する画素トランジスタである。したがって、図５に示されるＰＤ１０１に対応する画素１００を構成するリセットトランジスタ１０４とフィードバックトランジスタ２０１は、図示されない、ＰＤ１０１の左側に形成されている。
　図５において、配線層Ｍ１の配線パターンは、斜め格子模様で示されている。
　配線層Ｍ１には、転送トランジスタ１０２と増幅トランジスタ１０５を接続するＦＤ配線２５１－１が形成される。配線層Ｍ１において、ＰＤ１０１の直上には、入射光の反射によってＰＤ１０１の感度を向上させるための大面積パターン２５２が形成される。
　また、配線層Ｍ１において、ＦＤ配線２５１－１の図中左側には、転送トランジスタ１０２のゲートに制御信号を供給する制御線２５３－１が形成される。
　制御線２５３－１は、その一部の延在部および屈曲部が、ＦＤ配線２５１－１と並走するように形成されている。
　さらに、配線層Ｍ１において、リセットトランジスタ１０４とフィードバックトランジスタ２０１とに挟まれる位置には、ノード２０２の電位を第２層より上の配線層に伝達する配線２０２－１が形成される。
　図６には、第２層目の配線層Ｍ２の配線レイアウトが示される。
　図６において、配線層Ｍ２の配線パターンは、ドット模様で示されている。
　配線層Ｍ２において、配線層Ｍ１の配線２０２－１に対応する位置からは、配線２０２－１とビアを介して電気的に接続される配線２０２－２が形成される。配線２０２－２は、全体としてＬ字型に形成されている。
　配線層Ｍ２において、配線２０２－２の図中上方には、固定電位Ｖｓｓ（ＧＮＤ）に接続される固定電位線２７１－２ａが形成される。固定電位線２７１－２ａは、配線２０２－２の図中上側に沿うように、延在部と、Ｌ字型、Ｔ字型、およびコの字型の複数の屈曲部が組み合わされて形成されている。
　固定電位線２７１－２ａは、その一部の延在部と屈曲部が、配線２０２－２と並走するように形成されている。これにより、ノード２０２に接続される配線２０２－２と、ＧＮＤに接続される固定電位線２７１－２ａとの間に配線容量が形成される。
　配線層Ｍ２において、配線２０２－２の図中下方には、配線層Ｍ１のＦＤ配線２５１－１とビアを介して電気的に接続されるＦＤ配線２５１－２が形成される。ＦＤ配線２５１－２は、延在部と、Ｌ字型、Ｔ字型、およびコの字型の複数の屈曲部が組み合わされて形成される。
　ＦＤ配線２５１－２は、その一部の延在部が、配線２０２－２と並走するように形成されている。これにより、ノード２０２に接続される配線２０２－２と、ＦＤ１０３に接続されるＦＤ配線２５１－２との間に配線容量（ＦＤ１０３との結合容量）が形成される。なお、図６の例では、配線２０２－２とＦＤ配線２５１－２は、図６に示される画素１００の右側に隣接する図示せぬ画素１００に対応する配線である。
　このように、配線層Ｍ２において、配線２０２－２、固定電位線２７１－２ａ、およびＦＤ配線２５１－２が並走することで形成される配線容量により、電荷保持部２１１，２１２の高容量化を実現することができ、ひいては、ｋＴＣノイズを低減することが可能となる。
　また、配線層Ｍ２において、ＦＤ配線２５１－２の図中下方には、固定電位Ｖｓｓに接続される固定電位線２７１－２ｂが形成される。固定電位線２７１－２ｂは、ＦＤ配線２５１－２の図中左側、上側、および右側に沿うように、延在部と、Ｌ字型およびコの字型の複数の屈曲部が組み合わされて形成されている。
　さらに、配線層Ｍ２の図中右上部分には、配線層Ｍ１の制御線２５３－１とビアを介して電気的に接続される制御線２５３－２が形成される。制御線２５３－２は、全体としてＬ字型に形成されている。
　ＦＤ配線２５１－２は、その一部の延在部および屈曲部が、固定電位線２７１－２ｂおよび制御線２５３－２と並走するように形成されている。これにより、ＦＤ１０３に接続されるＦＤ配線２５１－２と、固定電位線２７１－２ｂおよび制御線２５３－２との間にも配線容量が形成される。
　ここで、画素信号となる電荷を蓄積するＦＤ１０３および電荷保持部２１１，２１２に接続される信号線である配線２０２－２とＦＤ配線２５１－２は、図６に示されるように、固定電位線２７１－２ａ，２７１－２ｂおよび制御線２５３－２によってその周囲が囲まれ、隣接画素の信号線と遮蔽されていることが好ましい。
　図７には、第３層目の配線層Ｍ３の配線レイアウトが示される。
　図７において、配線層Ｍ３の配線パターンは、右上がり対角線模様で示されている。図７に示されるように、配線層Ｍ３の配線パターンは、主に、図中左右方向に延在するように形成される。
　配線層Ｍ３において、ＰＤ１０１の略左半分に対応する位置には、配線層Ｍ２の配線２０２－２とビアを介して電気的に接続される配線２０２－３ａが形成される。配線２０２－３ａは、延在部と、Ｔ字型および十字型の複数の屈曲部が組み合わされて形成されている。
　同様に、配線層Ｍ３において、ＰＤ１０１の略右半分に対応する位置には、配線層Ｍ２の配線２０２－２とビアを介して電気的に接続される配線２０２－３ｂが形成される。配線２０２－３ｂは、延在部と、Ｌ字型、Ｔ字型、およびコの字型の複数の屈曲部が組み合わされて形成されている。
　また、配線層Ｍ３には、固定電位Ｖｓｓに接続される固定電位線２７１－３が形成される。固定電位線２７１－３は、配線２０２－３ａ，２０２－３ｂそれぞれの四方を囲むように、延在部と、Ｌ字型、Ｔ字型、および十字型の複数の屈曲部が組み合わされて形成される。
　特に、配線２０２－３ａ，２０２－３ｂと固定電位線２７１－３とは、それぞれの一部が互いに対向した櫛歯状に形成されている。
　さらに、配線層Ｍ３において、配線２０２－３ａ，２０２－３ｂおよび固定電位線２７１－３の図中上方には、配線層Ｍ２の制御線２５３－２とビアを介して電気的に接続される制御線２５３－３が形成される。制御線２５３－３は、図中左右方向に延在する直線状に形成されている。
　このように、配線層Ｍ３においても、固定電位線２７１－３は、その一部の延在部と屈曲部が、配線２０２－３ａ，２０２－３ｂと並走するように形成されている。これにより、ノード２０２に接続される配線２０２－３ａ，２０２－３ｂと、ＧＮＤに接続される固定電位線２７１－３との間に配線容量が形成される。
　ここでも、画素信号となる電荷を蓄積する電荷保持部２１１，２１２に接続される信号線である配線２０２－３ａ，２０２－３ｂは、図７に示されるように、固定電位線２７１－３および制御線２５３－３によってその周囲が囲まれ、隣接画素の信号線と遮蔽されていることが好ましい。
　図８には、第４層目の配線層Ｍ４の配線レイアウトが示される。
　図８において、配線層Ｍ４の配線パターンは、格子模様で示されている。
　配線層Ｍ４には、固定電位Ｖｓｓに接続される固定電位線２７１－４が、である複数のシールド配線として形成される。シールド固定電位線２７１－４は、図中上下方向に直線状に延在するように、左右方向に複数並んで形成されている。これにより、画素信号となる電荷を蓄積するＦＤ１０３および電荷保持部２１１，２１２に接続される信号線同士のクロストークが抑制される。
　なお、画素１００は、同一の配線層内で並走する配線により配線容量を形成する構成を備える上に、異なる配線層間で配線容量を形成する構成も備えている。
　図９は、画素１００の配線層の断面の例を示す図である。
　図９には、Ｓｉ基板３０１と、配線層Ｍ１乃至Ｍ３における各配線の断面が示されている。
　Ｓｉ基板３０１には、大きなＰ型の拡散層が形成される中に、ノード２０２となるＮ型の拡散層３１０が形成されている。Ｓｉ基板３０１に形成された拡散層３１０と、配線層Ｍ１の配線２０２－１とは、コンタクト３１１により接続される。また、配線層Ｍ１の配線２０２－１と、配線層Ｍ２の配線２０２－２とは、ビア３１２により接続される。
　図９の例では、配線層Ｍ２内において、所定電位の配線２０２－２、固定電位線２７１－２、およびＦＤ配線２５１－２が並走している。また、配線層Ｍ３内においては、所定電位の配線２０２－３と固定電位線２７１－３が並走している。
　さらに、図９の例では、配線層Ｍ２と配線層Ｍ３との間で、所定電位の配線２０２－２と固定電位線２７１－３が並走し、固定電位線２７１－２と所定電位の配線２０２－３が並走している。
　このように、本実施の形態の画素１００においては、同一の配線層内だけでなく、異なる配線層間で配線を並走させることで、配線容量が形成されている。
　以上の構成によれば、所定電圧のノードに接続される配線、固定電位線、およびＦＤ配線が並走することで形成される配線容量により、ＦＤと並列に接続される電荷保持部の高容量化を実現することができ、ひいては、ｋＴＣノイズを低減することが可能となる。
　なお、上述した配線層Ｍ１乃至Ｍ４の配線パターンは、全ての画素１００において同一の配線レイアウトで形成されることが望ましい。これにより、画素１００間の感度不均一性を低減することができる。
＜３．第２の実施の形態＞
　グローバルシャッタ方式の撮像を行う固体撮像素子においては、読み出し回路を画素間で共有することができない。そこで、後段の回路で画素信号を受けられるよう、画素信号の電圧振幅を小さくする必要があった。そのためには、ＦＤを高容量化することで、変換効率を意図的に低くする必要があった。
　しかしながら、画素サイズが小さくなると、ＦＤ配線の引き回し領域が狭くなるため、ＦＤ容量を大きくし難くなり、意図する変換効率を実現することが困難となる。
　一方で、撮像対象とする波長が長波長の場合にＳｉ基板に形成されるＰＤでの量子効率を高めるために、上述した実施の形態では、図５を参照して説明したように、ＰＤ直上に、入射光の反射によってＰＤの感度を向上させるための大面積パターン２５２が形成されるようにした。
　本実施の形態では、大面積パターンに代えて、ＰＤ直上に、並走する配線が形成されるようにする。
　図１０は、画素１００に対応する、第１層目の配線層Ｍ１の配線レイアウトの他の例を示す平面図である。
　図１０の例では、配線層Ｍ１において、ＰＤ１０１の直上に、所定電位の配線２０２－１、ＦＤ配線２５１－１、および固定電位線２７１－１が形成される。
　ＰＤ１０１の直上においては、櫛歯状の配線２０２－１と、Ｌ字型のＦＤ配線２５１－１の一部が並走するように形成され、配線２０２－１とＦＤ配線２５１－１を囲むように、櫛歯状の固定電位線２７１－１が形成されている。特に、配線２０２－１と固定電位線２７１－１とは、櫛歯状部分が互いに対向するように形成される。
　ＰＤ１０１の直上における配線２０２－１、ＦＤ配線２５１－１、および固定電位線２７１－１は、それらのＬ／Ｓ（パターンの線幅とパターン同士の間隔）が撮像対象とする波長より狭くなるように形成される。
　このような構成により、画素サイズが小さくなった場合であっても、入射光の反射によるＰＤの感度向上と、ＦＤおよび電荷保持部の高容量化を実現することが可能となる。
　なお、図１０の例においても、配線層Ｍ１の配線パターンは、全ての画素１００において同一の配線レイアウトで形成されることが望ましい。これにより、画素１００間の感度不均一性を低減することができる。
＜４．第３の実施の形態＞
　図１１は、画素１００の配線層の断面の他の例を示す図である。
　図１１の例では、配線層Ｍ２，Ｍ３内で配線容量を形成する配線間に、絶縁膜として、高誘電率を有するHigh-k膜３３１が設けられている。
　これにより、並走する配線により形成される配線容量をより大きくすることが可能となる。
　なお、並走する配線が形成されない（配線容量を形成する必要のない）配線層（例えば配線層Ｍ４）には、絶縁膜としてHigh-k膜を用いないようにすることで、意図しない配線容量の増大を抑制することができる。
＜５．第４の実施の形態＞
　図１２は、画素１００の配線層の断面のさらに他の例を示す図である。
　図１２の例では、Ｓｉ基板３０１に、拡散層３１０に代えて拡散層３１０’が形成されている。拡散層３１０’は、画素トランジスタを形成する拡散層３５１よりも広い面積を有するように形成される。
　さらに、画素トランジスタを形成する拡散層３５１よりも高濃度のイオン注入によって、拡散層３１０’を形成するようにしてもよい。
　これにより、配線を並走させる以外の構成で、電荷保持部の高容量化を実現することが可能となる。
＜６．第５の実施の形態＞
　図１３は、グローバルシャッタ動作を行う画素１００におけるｋＴＣノイズの除去について説明する図である。
　まず、図１３のＡに示されるように、リセットトランジスタ（ＲＳＴ）がＯＮされると、ＦＤの電位がリセットされる。
　次に、図１３のＢに示されるように、リセットトランジスタ（ＲＳＴ）がＯＦＦされることで、ＦＤにｋＴＣノイズ（ΔＶｋＴＣ）が残留する。
　その後、図１３のＣに示されるように、フィードバックトランジスタ（ＦＢ）がＯＮされると、ＦＤの電位と基準信号がバランスすることで、ＦＤに残留するｋＴＣノイズが除去される。
　さらに、図１３のＤに示されるように、フィードバックトランジスタ（ＦＢ）がＯＦＦされると、再度、ＦＤにｋＴＣノイズ（ΔＶ）が残留する。ただし、電荷保持部の容量ＣＦＢとＦＤの容量との結合容量の容量分配によりｋＴＣノイズは低減される。
　以上のような動作により、リセット時のｋＴＣノイズを低減することはできるが、ＦＤの電位が通常の画素より浅くなり、転送不良が発生してしまう。
　そこで、図５の配線層Ｍ１においては、ＦＤ配線２５１－１と、転送トランジスタ１０２のゲートに制御信号を供給する制御線２５３－１とが並走するように形成されている。
　また、図６の配線層Ｍ２においては、ＦＤ配線２５１－２と、制御線２５３－１と接続される制御線２５３－２とが並走するように形成されている。
　これにより、転送トランジスタ１０２がＯＮされたときに、カップリングによってＦＤの電位を昇圧することができ、ＦＤの電位が浅くなることによる転送不良を改善することが可能となる。
＜７．第６の実施の形態＞
　図１４は、隣接する配線層の配線レイアウトの例を示す平面図である。
　図１４の左側には、第Ｎ層目の配線層に形成された配線として、所定電位の配線２０２－Ｎと、固定電位線２７１－Ｎが示されている。
　配線２０２－Ｎは、図中左右方向に延在する櫛歯状に形成され、固定電位線２７１－Ｎは、配線２０２－Ｎに対向した櫛歯状部分を有し、かつ、配線２０２－Ｎを囲むように形成されている。
　図１４の右側には、第Ｎ層目の配線層に隣接する第Ｎ＋１またはＮ－１層目の配線層に形成された配線として、所定電位の配線２０２－Ｍと、固定電位線２７１－Ｍが示されている。
　配線２０２－Ｍは、図中上下方向に延在する櫛歯状に形成され、固定電位線２７１－Ｍは、配線２０２－Ｍに対向した櫛歯状部分を有し、かつ、配線２０２－Ｍを囲むように形成されている。
　すなわち、第Ｎ層目の配線層の配線２０２－Ｎおよび固定電位線２７１－Ｎと、第Ｎ＋１またはＮ－１層目の配線層の配線２０２－Ｍおよび固定電位線２７１－Ｍの延在方向は直交している。
　例えば、並走する配線の延在方向を、隣接する配線層間で同一方向とした場合、プロセスばらつきによって配線レイアウトがずれたときの、配線層間の配線同士によって形成される配線容量の容量変動が大きくなってしまう。
　これに対して、図１４に示されるように、並走する配線の延在方向を、隣接する配線層間で直交させることで、プロセスばらつきによって配線レイアウトがずれたときの容量変動を低減することが可能となる。
＜８．第７の実施の形態＞
　図１５は、画素１００の配線層の断面のさらに他の例を示す図である。また、図１６は、図１５の配線層の配線レイアウトの例を示す平面図である。
　図１５および図１６の例では、並走する配線２０２－２や固定電位線２７１－２などが形成され、配線層Ｍ２の上層の配線層Ｍ３には、ベタ配線３７３が形成されている。さらに、配線層Ｍ３の上層の配線層Ｍ４には、固定電位Ｖｓｓに接続されるベタ配線３７４が形成されている。
　これにより、電荷保持部の高容量化に加えて、ベタ配線での入射光の反射によるＰＤの感度向上を実現することが可能となる。
＜９．第８の実施の形態＞
　図１７は、画素１００の他の構成例を示す図である。
　図１７の画素１００は、電荷保持部１０７，１０８に代えて、変換効率切り替えスイッチ４０１と容量４０２を備える点で、図２の画素１００と異なる。
　変換効率切り替えスイッチ４０１には、ＭＯＳトランジスタを使用することができる。
　変換効率切り替えスイッチ４０１の一端は、転送トランジスタ１０２のドレイン、増幅トランジスタ１０５のゲート、およびリセットトランジスタ１０４のソースに接続され、他の一端は、所定電位のノード４１１に接続される。
　変換効率切り替えスイッチ４０１は、変換効率を切り替えるためのスイッチとして機能する。また、容量４０２は、配線容量により形成される。
　変換効率切り替えスイッチ４０１がオンまたはオフされることにより、ＦＤ１０３の付加容量が有効または無効とされる。変換効率切り替えスイッチ４０１がオンされた場合、変換効率切り替えスイッチ４０１自体の容量、拡散容量、配線容量（容量４０２）からなる付加容量が有効となる。反対に、変換効率切り替えスイッチ４０１がオフされた場合、付加容量が無効となる。
　図１７に示される画素１００にも、本開示の技術に係る配線レイアウトを適用することができる。これにより、容量４０２の高容量化を図ることが可能となる。
＜１０．電子機器の構成例＞
　上述したような固体撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１８は、本開示を適用した電子機器である撮像装置の構成例を示すブロック図である。
　図１８に示されるように、撮像装置５０１は、光学系５０２、固体撮像素子５０３、ＤＳＰ（Digital Signal Processor）５０４を備えており、バス５０７を介して、ＤＳＰ５０４、表示装置５０５、操作系５０６、メモリ５０８、記録装置５０９、および電源系５１０が接続されて構成され、静止画像および動画像を撮像可能である。
　光学系５０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を固体撮像素子５０３に導き、固体撮像素子５０３の受光面（センサ部）に結像させる。
　固体撮像素子５０３としては、上述したいずれかの構成例の画素２１を有する固体撮像素子１が適用される。固体撮像素子５０３には、光学系５０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、固体撮像素子５０３に蓄積された電子に応じた信号がＤＳＰ５０４に供給される。
　ＤＳＰ５０４は、固体撮像素子５０３からの信号に対して各種の信号処理を施して画像を取得し、その画像のデータを、メモリ５０８に一時的に記憶させる。メモリ５０８に記憶された画像のデータは、記録装置５０９に記録されたり、表示装置５０５に供給されて画像が表示されたりする。また、操作系５０６は、ユーザによる各種の操作を受け付けて撮像装置５０１の各ブロックに操作信号を供給し、電源系５１０は、撮像装置５０１の各ブロックの駆動に必要な電力を供給する。
　このように構成されている撮像装置５０１では、固体撮像素子５０３として、上述したような固体撮像素子１を適用することにより、電荷保持部の高容量化により、ｋＴＣノイズを低減することができるので、画質の向上を図ることが可能となる。
　なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　さらに、本開示は以下のような構成をとることができる。
（１）
　フォトダイオードと、
　前記フォトダイオードにおいて生成された電荷を蓄積するＦＤと、
　前記ＦＤと並列に接続される電荷保持部と
　を有する画素を備え、
　前記電荷保持部は、第１の電位に接続される第１の配線と、前記第１の電位とは異なる第２の電位に接続される第２の配線とが並走することで形成される配線容量からなる
　固体撮像素子。
（２）
　前記第１の配線および前記第２の配線は、一方向に延在する延在部と、所定の方向に屈曲する屈曲部とを有する
　（１）に記載の固体撮像素子。
（３）
　前記第１の配線および前記第２の配線の前記屈曲部は、Ｌ字型、Ｔ字型、コの字型、および十字型のいずれかに形成される
　（２）に記載の固体撮像素子。
（４）
　前記第１の配線および前記第２の配線は、１以上の配線層に形成され、
　前記第１の配線および前記第２の配線の一部は、前記フォトダイオードの直上に形成される
　（３）に記載の固体撮像素子。
（５）
　前記第１の配線および前記第２の配線の一部は、基板直上の１層目の前記配線層に形成される
　（４）に記載の固体撮像素子。
（６）
　前記第１の配線および前記第２の配線の一部は、線幅および間隔が撮像対象とする波長より狭くなるように形成される
　（５）に記載の固体撮像素子。
（７）
　前記第１の配線および前記第２の配線の一部はそれぞれ、同一の前記配線層において互いに対向した櫛歯状に形成される
　（６）に記載の固体撮像素子。
（８）
　前記第２の配線は、前記ＦＤに接続されるＦＤ配線、固定電位線、および画素トランジスタの制御線の少なくともいずれかとして形成される
　（４）乃至（７）のいずれかに記載の固体撮像素子。
（９）
　前記固定電位線の電位は、ＧＮＤである
　（８）に記載の固体撮像素子。
（１０）
　画素トランジスタは、転送トランジスタである
　（８）または（９）に記載の固体撮像素子。
（１１）
　前記第１の配線は、前記ＦＤ配線と並走することで、前記ＦＤとの結合容量を形成する
　（８）乃至（１０）のいずれかに記載の固体撮像素子。
（１２）
　前記第１の配線と前記ＦＤ配線は、前記固定電位線または前記制御線に囲まれた領域に形成される
　（１１）に記載の固体撮像素子。
（１３）
　前記第１の配線および前記第２の配線は、全ての前記画素において同一の配線レイアウトで形成される
　（１２）に記載の固体撮像素子。
（１４）
　前記第１の配線および前記第２の配線は、同一の前記配線層内で、前記配線容量を形成する
　（１３）に記載の固体撮像素子。
（１５）
　前記第１の配線および前記第２の配線は、異なる前記配線層間で、前記配線容量を形成する
　（１３）に記載の固体撮像素子。
（１６）
　前記第１の配線および前記第２の配線は、同一の前記配線層内で、かつ、異なる前記配線層間で、前記配線容量を形成する
　（１３）に記載の固体撮像素子。
（１７）
　前記第１の配線および前記第２の配線の延在方向は、隣接する前記配線層間で直交する
　（１３）に記載の固体撮像素子。
（１８）
　前記第１の配線と前記第２の配線の間の絶縁膜として、High-k膜が用いられる
　（１３）乃至（１７）のいずれかに記載の固体撮像素子。
（１９）
　前記第１の配線に接続される基板内の拡散層は、前記画素トランジスタを形成する他の拡散層よりも広い面積を有する
　（１３）乃至（１８）のいずれかに記載の固体撮像素子。
（２０）
　フォトダイオードと、
　前記フォトダイオードにおいて生成された電荷を蓄積するＦＤと、
　前記ＦＤと並列に接続される電荷保持部と
　を有する画素を備え、
　前記電荷保持部は、第１の電位に接続される第１の配線と、前記第１の電位とは異なる第２の電位に接続される第２の配線とが並走することで形成される配線容量からなる
　固体撮像素子
　を備える電子機器。
　１　固体撮像素子，　１００　画素，　１０１　ＰＤ，　１０２　転送トランジスタ，　１０３　ＦＤ，　１０４　リセットトランジスタ，　１０５　増幅トランジスタ，　１０６　選択トランジスタ，　１０７，１０８　電荷保持部，　２０１　フィードバックトランジスタ，　２０２　ノード，　２１１，２１２　電荷保持部，　２０２－１，２０２－２，２０２－３　配線，　２５１－１，２５１－２，２５３－３　ＦＤ配線，　２５３－１，２５３－２　制御線，　２７１－１，２７１－２，２７３－３　固定電位線，　５０１　電子機器，　５０３　固体撮像素子

Claims (20)

  1. 　フォトダイオードと、
    　前記フォトダイオードにおいて生成された電荷を蓄積するＦＤと、
    　前記ＦＤと並列に接続される電荷保持部と
    　を有する画素を備え、
    　前記電荷保持部は、第１の電位に接続される第１の配線と、前記第１の電位とは異なる第２の電位に接続される第２の配線とが並走することで形成される配線容量からなる
    　固体撮像素子。
  2. 　前記第１の配線および前記第２の配線は、一方向に延在する延在部と、所定の方向に屈曲する屈曲部とを有する
    　請求項１に記載の固体撮像素子。
  3. 　前記第１の配線および前記第２の配線の前記屈曲部は、Ｌ字型、Ｔ字型、コの字型、および十字型のいずれかに形成される
    　請求項２に記載の固体撮像素子。
  4. 　前記第１の配線および前記第２の配線は、１以上の配線層に形成され、
    　前記第１の配線および前記第２の配線の一部は、前記フォトダイオードの直上に形成される
    　請求項３に記載の固体撮像素子。
  5. 　前記第１の配線および前記第２の配線の一部は、基板直上の１層目の前記配線層に形成される
    　請求項４に記載の固体撮像素子。
  6. 　前記第１の配線および前記第２の配線の一部は、線幅および間隔が撮像対象とする波長より狭くなるように形成される
    　請求項５に記載の固体撮像素子。
  7. 　前記第１の配線および前記第２の配線の一部はそれぞれ、同一の前記配線層において互いに対向した櫛歯状に形成される
    　請求項６に記載の固体撮像素子。
  8. 　前記第２の配線は、前記ＦＤに接続されるＦＤ配線、固定電位線、および画素トランジスタの制御線の少なくともいずれかとして形成される
    　請求項４に記載の固体撮像素子。
  9. 　前記固定電位線の電位は、ＧＮＤである
    　請求項８に記載の固体撮像素子。
  10. 　画素トランジスタは、転送トランジスタである
    　請求項８に記載の固体撮像素子。
  11. 　前記第１の配線は、前記ＦＤ配線と並走することで、前記ＦＤとの結合容量を形成する
    　請求項８に記載の固体撮像素子。
  12. 　前記第１の配線と前記ＦＤ配線は、前記固定電位線または前記制御線に囲まれた領域に形成される
    　請求項１１に記載の固体撮像素子。
  13. 　前記第１の配線および前記第２の配線は、全ての前記画素において同一の配線レイアウトで形成される
    　請求項１２に記載の固体撮像素子。
  14. 　前記第１の配線および前記第２の配線は、同一の前記配線層内で、前記配線容量を形成する
    　請求項１３に記載の固体撮像素子。
  15. 　前記第１の配線および前記第２の配線は、異なる前記配線層間で、前記配線容量を形成する
    　請求項１３に記載の固体撮像素子。
  16. 　前記第１の配線および前記第２の配線は、同一の前記配線層内で、かつ、異なる前記配線層間で、前記配線容量を形成する
    　請求項１３に記載の固体撮像素子。
  17. 　前記第１の配線および前記第２の配線の延在方向は、隣接する前記配線層間で直交する
    　請求項１３に記載の固体撮像素子。
  18. 　前記第１の配線と前記第２の配線の間の絶縁膜として、High-k膜が用いられる
    　請求項１３に記載の固体撮像素子。
  19. 　前記第１の配線に接続される基板内の拡散層は、前記画素トランジスタを形成する他の拡散層よりも広い面積を有する
    　請求項１３に記載の固体撮像素子。
  20. 　フォトダイオードと、
    　前記フォトダイオードにおいて生成された電荷を蓄積するＦＤと、
    　前記ＦＤと並列に接続される電荷保持部と
    　を有する画素を備え、
    　前記電荷保持部は、第１の電位に接続される第１の配線と、前記第１の電位とは異なる第２の電位に接続される第２の配線とが並走することで形成される配線容量からなる
    　固体撮像素子
    　を備える電子機器。
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