KR20040093905A

KR20040093905A - 고감도 씨모스 이미지 센서의 단위화소

Info

Publication number: KR20040093905A
Application number: KR1020030027771A
Authority: KR
Inventors: 이원호
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-04-30
Filing date: 2003-04-30
Publication date: 2004-11-09

Abstract

본 발명은 포토다이오드의 크기가 감소하더라도 구동범위를 일정 수준 이상으로 증가시킬 수 있는 씨모스 이미지센서의 단위화소를 제공하기 위한 것으로, 본 발명의 씨모스 이미지 센서는 광을 집속하여 저장하는 포토다이오드, 상기 포토다이오드에 저장된 광전하를 플로팅확산영역으로 전송하는 트랜스퍼트랜지스터, 상기 플로팅확산영역과 직렬 연결되며 두 개의 캐패시터가 병렬 연결된 캐패시터그룹, 및 상기 플로팅확산영역에 자신의 게이트전극이 연결된 드라이브트랜지스터를 포함하고, 캐패시터 그룹은 폴리실리콘막과 제1금속막이 두 전극을 이루는 제1캐패시터와 상기 제1금속막과 제2금속막이 두 전극을 이루는 제2캐패시터가 병렬 연결된다.

Description

고감도 씨모스 이미지 센서의 단위화소{UNIT PIXEL FOR HIGH SENSITIVE CMOS IMAGE SENSOR}

본 발명은 이미지센서에 관한 것으로, 특히 CMOS 이미지센서(CIS; CMOS Image Sensor)에 관한 것이다.

일반적으로, CCD(Charge Couple Device) 또는 씨모스 이미지센서에 있어서 포토다이오드(Photo Diode; PD)는 각 파장에 따라 입사되는 광을 전기적 신호로 변환 해주는 도입부로서, 이상적인 경우는 모든 파장 대에서 광전하생성율(Quantum Efficiency)이 1인 경우로 입사된 광을 모두 집속하는 경우이기 때문에 이를 달성하기 위한 노력이 진행중이다.

도 1은 통상적인 CMOS 이미지센서의 단위화소(Unit Pixel)의 등가회로도로서, 하나의 포토다이오드(Photodiode; PD)와 네 개의 NMOS(Tx Tr, Rx Tr, Sx Tr, Dx Tr)로 구성된다.

네 개의 NMOS는 포토다이오드(PD)에서 집속된 광전하(Photo-generated charge)를 플로팅확산영역(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼트랜지스터(Transfer transistor; Tx Tr), 원하는 값으로 노드의 전위를 세팅하고 전하(C_pd)를 배출하여 플로팅확산영역(FD)을 리셋(Reset)시키기 위한 리셋트랜지스터(Reset transistor; Rx Tr), 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplif ier) 역할을 하는 드라이브트랜지스터(Drive transistor;Dx Tr), 스위칭으로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트트랜지스터(Select transistor; Sx Tr)로 구성된다.

그러나, 최근에 소자의 집적도가 증가함에 따라 포토다이오드의 크기가 감소하고 있는데, 이때, 포토다이오드의 크기가 감소하면 광전하를 집적할 수 있는 포토다이오드의 유효면적(S)이 감소하여 다음의 수학식1에 의해 포토다이오드의 용량(C_PD)이 감소한다.

위와 같이 포토다이오드내에 광전하를 집적할 수 있는 유효면적이 감소하면 씨모스 이미지센서의 구동범위(Dynamic range)의 감소가 불가피하다.

그리고, 균일한 ΔQ(=CΔV)에 대해 씨모스 이미지 센서의 구동범위를 향상시키기 위해서는 플로팅확산영역의 총 캐패시턴스(C_FD)가 감소해야 한다. 즉, C가 감소하면 ΔV가 증가하는 원리를 이용한다.

결국, 고집적 씨모스 이미지센서에서는 포토다이오드의 크기가 감소하더라도 구동범위를 일정수준 이상으로 증가시기 위해 플로팅확산영역의 총 캐패시턴스를 감소시켜야만 한다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 포토다이오드의 크기가 감소하더라도 구동범위를 일정 수준 이상으로 증가시킬 수 있는 씨모스 이미지센서의 단위화소를 제공하는데 그 목적이 있다.

도 1은 통상적인 CMOS 이미지센서의 단위화소(Unit Pixel)의 등가회로도,

도 2는 본 발명의 실시예에 따른 씨모스 이미지센서의 단위화소를 나타낸 등가회로도,

도 3은 도 2에 도시된 단위화소의 평면도,

도 4는 도 3의 A-A'선에 따른 소자 단면도,

도 5는 도 4에 따른 본 발명의 총 캐패시터 구조를 도시한 등가회로도,

도 6a는 도 4의 병렬연결된 캐패시터 구조를 간략히 도식화한 도면,

도 6b 및 도 6c는 도 6a의 등가회로도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 필드산화막 21 : 포토다이오드

22a : 트랜스퍼트랜지스터의 게이트전극 23 : 플로팅확산영역

28 : 폴리실리콘막 30a : 제1금속배선

30b : 제2금속배선 30c : 제3금속배선

상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서의 단위화소는 광을 집속하여 저장하는 포토다이오드, 상기 포토다이오드에 저장된 광전하를 플로팅확산영역으로 전송하는 트랜스퍼트랜지스터, 상기 플로팅확산영역과 직렬 연결되며 두 개의 캐패시터가 병렬 연결된 캐패시터그룹, 및 상기 플로팅확산영역에 자신의 게이트전극이 연결된 드라이브트랜지스터를 포함하는 것을 특징으로 하고, 상기 캐패시터 그룹은 폴리실리콘막과 제1금속막이 두 전극을 이루는 제1캐패시터와 상기 제1금속막과 제2금속막이 두 전극을 이루는 제2캐패시터가 병렬 연결된 것을 특징으로 하며, 상기 포토다이오드와 상기 플로팅확산영역이 필드산화막에 의해 정의된 반도체 기판, 상기 필드산화막 상부에 형성된 상기 폴리실리콘막, 상기 폴리실리콘막을 포함한 상기 반도체 기판의 전면을 덮는 제1층간절연막, 상기 제1층간절연막을 관통하여 상기 플로팅확산영역과 연결되면서 상기 폴리실리콘막과 일부분이 오버랩되어 상기 제1캐패시터를 형성하는 상기 제1금속막, 상기 제1층간절연막을 관통하여 상기 폴리실리콘막과 연결되면서 상기 제1금속막과 수평으로 이격된 연결배선, 상기 연결배선 및 상기 제1금속막을 덮는 제2층간절연막, 상기 제2층간절연막을 관통하여 상기 연결배선과 연결되면서 상기 제1금속막과 일부분이 오버랩되어 상기 제2캐패시터를 형성하는 제2금속막을 더 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

후술할 실시예에서는 포토다이오드의 크기가 감소하더라도 구동범위를 일정 수준 이상으로 증가시킬 수 있는 방법으로 플로팅확산영역의 캐패시턴스(C_FD)를 감소시키는 방법을 제안한다. 예컨대, ΔV=ΔQ/C로 표현되는 것을 감안하여, 동일한 전하량(ΔQ)에 대해 플로팅확산영역의 캐패시턴스(C_FD)가 감소하면, ΔV가 증가하는 원리를 이용하는 것이다.

도 2는 본 발명의 실시예에 따른 씨모스 이미지센서의 단위화소를 나타낸 등가회로도이다.

도 2에 도시된 바와 같이, 광을 집속하여 광전하를 생성 및 저장하는 포토다이오드(21), 포토다이오드(21)에 저장되어 있는 광전하를 운송하기 위한 트랜스퍼트랜지스터(22), 트랜스퍼트랜지스터(22)의 턴온에 의해 포토다이오드(21)로부터 운송된 광전하가 저장되는 플로팅확산영역(23), 플로팅확산영역(23)과 직렬연결되어 플로팅확산영역(23)의 캐패시턴스를 감소시키는 캐패시터그룹(24), 포토다이오드(21)에 저장된 전하(C_pd)를 배출하여 플로팅확산영역(23)을 리셋시키기 위한 리셋트랜지스터(25), 소스팔로워역할을 하는 드라이브트랜지스터(26), 스위칭으로 어드레싱을 할 수 있도록 하는 셀렉트트랜지스터(27)로 구성된다. 도면부호 28은 로드트랜지스터를 나타낸다.

도 2에서, 플로팅확산영역(23)과 직렬연결된 캐패시터그룹(24)은 제1캐패시터(C₁)와 제2캐패시터(C₂)가 병렬 연결된 구조이다. 병렬 구조의 캐패시터그룹에 대한 설명은 후술하기로 한다.

위와 같이, 플로팅확산영역(23)과 캐패시터그룹(24)을 직렬 연결하면 플로팅확산영역(23)의 총 캐패시턴스(C_total)는 플로팅확산영역(23)의 캐패시턴스(C_FD)와 캐패시터그룹(24)의 캐패시턴스(extra capacitance; C_ext)에 의해 결정된다. 이를 수학식으로 나타내면 다음과 같다.

수학식2에 따르면, 플로팅확산영역(23)의 총 캐패시턴스 C_total는가 되며, C_FD=C_ext가 동일한 경우에 C_total은가 되어 플로팅확산영역(23)의 총캐패시턴스가 50% 수준으로 감소함을 알 수 있다.

이와 같이, 플로팅확산영역(23)의 캐패시턴스를 감소시켜 동일한 전하량에 따른 ΔV의 증가를 유도하여 고감도의 이미지센서를 구현한다.

한편, 플로팅확산영역(23)의 캐패시턴스(C_FD)와 캐패시터그룹(24)의 캐패시턴스(C_ext)는 동일한 것이 바람직하며, 이를 위해 캐패시터(24)의 유효면적(S) 및 유전막 두께(d)를 각각 최적화시킨다.

이와 같은 값에 의해 구동범위와 관련되는 ΔV를 계산해보면 다음의 수학식3과 같다.

수학식3에 의하면 캐패시터가 직렬연결되지 않은 경우에 비해 구동범위가 2배 정도 증가함을 알 수 있다.

도 3은 도 2에 도시된 단위화소의 평면도이다. 도 3은 포토다이오드, 트랜스퍼트랜지스터, 플로팅확산영역 및 리셋트랜지스터만을 도시하고 있다.

도 3에 도시된 바와 같이, 단위화소가 형성될 활성영역을 이웃한 단위화소와 분리시키는 필드산화막(20)이 형성되며, 트랜스퍼트랜지스터(22)의 게이트전극(22a)이 그 일측이 포토다이오드(21)가 형성될 활성영역에 소정폭 오버랩되면서 형성되고, 트랜스퍼트랜지스터의 게이트전극(22a)의 타측 아래 활성영역에는 플로팅디퓨전영역(23)이 형성된다. 여기서, 포토다이오드(21)는 상대적으로 넓은 면적을 갖고 포토다이오드(21)로부터 플로팅확산영역(23)으로는 병목 효과(bottle neck effect)를 주면서 그 면적이 좁아진다.

그리고, 플로팅디퓨전영역(23)에 인접하여 리셋트랜지스터(25)의 게이트전극(25a)이 활성영역 상부를 가로지르면서 형성되며, 트랜스퍼트랜지스터의 게이트전극(22a)에 Tx CT(22b)이 형성되고, 플로팅확산영역(23)에 FD CT(23a)가 형성된다. 이하, FD CT(23a)을 제1콘택(23a)이라고 한다.

도 2의 캐패시터 그룹(24)은 플로팅확산영역(23)에 형성된 제1콘택(23a)을 통해 연결되는데, 제1콘택(23a)을 통해 플로팅확산영역(23)과 연결되는 제1금속배선(30a), 단위화소가 형성될 활성영역을 분리시키는 필드산화막(20) 상부에 형성되며 제1금속배선(30a) 아래에서 제1금속배선(30a)과 일부분이 오버랩되어 제1캐패시터(C₁)를 형성하는 폴리실리콘막(28), 폴리실리콘막(28) 상에 형성된 제2콘택(29)을 통해 폴리실리콘막(28)과 연결되는 연결배선(30b), 연결배선(30b) 상에 형성된 비아(31)를 통해 연결배선(30b)과 연결되며 폴리실리콘막(28)과 동일한 형태로 형성되어 제1금속배선(30a)과 일부분이 오버랩되어 제2캐패시터(C₂)를 형성하는 제2금속배선(30c)을 포함한다. 즉, 제1캐패시터(C₁)의 두 전극은 폴리실리콘막(28)과 제1금속배선(30a)이 되며, 제2캐패시터(C₂)의 두 전극은 제1금속배선(30a)과 제2금속배선(30c)이 된다.

도 3에서, 폴리실리콘막(28)과 제1금속배선(30a)간 오버랩 면적은 제2금속배선(30c)과 제1금속배선(30a)간 오버랩 면적과 동일하다.

도 4는 도 3의 A-A'선에 따른 소자 단면도이다.

도 4에 도시된 바와 같이, p형 기판(100) 상에 p형 에피층(101)이 성장되고, p형 에피층의 소정 표면에 필드산화막(20)이 형성되며, 필드산화막(20)에 의해 정의되는 활성영역 상에 트랜스퍼트랜지스터의 게이트전극(22a)이 미도시된 게이트절연막을 사이에 두고 형성된다. 여기서, 게이트전극(22a)의 양측벽에 스페이서(102)가 형성된다.

그리고, 게이트전극(22a)의 일측과 필드산화막(20) 사이의 p형 에피층내에 포토다이오드(21)가 형성되고, 게이트전극(22a)의 타측과 필드산화막(20) 사이의 p형 에피층내에 플로팅확산영역(23)이 형성된다.

그리고, 플로팅확산영역(23)에 인접하는 필드산화막(20) 상부에 양측벽에 스페이서(102)가 구비된 폴리실리콘막(28)이 형성되고, 폴리실리콘막(28) 및 게이트전극(22a)을 포함한 전면을 제1층간절연막(103)이 덮고 있다.

그리고, 제1층간절연막(103)을 관통하여 플로팅확산영역(23)에 제1콘택(23a)이 연결되고, 제1층간절연막(103)을 관통하여 폴리실리콘막(28)에 제2콘택(29)이 연결된다.

그리고, 제1콘택(23a) 및 제2콘택(29)이 형성된 제1층간절연막(103) 상에 제1콘택(23a)과 연결되면서 폴리실리콘막(28)과 일부분이 오버랩되어 제1캐패시터(C₁)를 형성하는 제1금속배선(30a)이 형성되고, 또한 제2콘택(29)과 연결되면서 제1금속배선(30a)과 수평으로 이격되는 연결배선(30b)이 형성된다.

그리고, 제1금속배선(30a)과 연결배선(30b) 상부를 제2층간절연막(104)이 덮고 있으며, 제2층간절연막(104)을 관통하여 연결배선(30b)과 연결되는 비아(31)가 형성되고, 비아(31)를 통해 연결배선(30b)과 연결되면서 제1금속배선(30a)과 일부분이 오버랩되어 제2캐패시터(C₂)를 형성하는 제2금속배선(30c)이 형성된다.

전술한 바에 따르면, 폴리실리콘막(28)은 통상적인 씨모스 이미지 센서 제조공정시 게이트전극(22a)을 형성할 때 동시에 형성한 것이고, 제1금속배선(30a)과 연결배선(30b)은 M1 공정시 형성한 것이며, 제2금속배선(30c)은 M2 공정시 형성한 것이다. 여기서, M1, M2 공정이라 함은 씨모스 이미지 센서 제조 공정의 다층 금속배선 공정을 일컫는 것이다.

도 5는 도 4에 따른 본 발명의 총 캐패시터 구조를 도시한 등가회로도이다.

도 5에 도시된 바와 같이, 폴리실리콘막(28)과 제1금속배선(30a)을 두 전극으로 하는 제1캐패시터(C₁)와 제1금속배선(30a)과 제2금속배선(30c)을 두 전극으로 하는 제2캐패시터(C₂)가 병렬 연결되며, 병렬 연결된 제1,2캐패시터(C₁, C₂)와 플로팅확산영역의 캐패시터(C_FD)가 직렬 연결된다.

도 4에 도시된 제1캐패시터와 제2캐패시터 구조를 간략히 도식화하면 도 6a와 같다.

도 6a는 도 4의 병렬연결된 캐패시터 구조를 간략히 도식화한 도면이고, 도 6b 및 도 6c는 도 6a의 등가회로도이다.

도 6a에 도시된 바와 같이, 제1금속배선(30a)이 하나의 단자 P1를 형성하고, 폴리실리콘막(28)과 제2금속배선(30c)이 서로 연결되어 다른 하나의 단자 P2를 형성한다.

따라서, 도 6b에 도시된 것처럼, 제1캐패시터(C1)와 제2캐패시터가(C₂)가 병렬 연결되는 구조를 갖는다. 도 6c는 도 6b의 등가회로를 단순화시킨 것이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

전술한 바와 같은 본 발명은 고집적화에 따라 포토다이오드의 크기가 감소하더라도 플로팅확산영역의 캐패시턴스를 감소시켜 이미지센서의 감도를 향상시킬 수 있는 효과가 있다.

Claims

광을 집속하여 저장하는 포토다이오드;

상기 포토다이오드에 저장된 광전하를 플로팅확산영역으로 전송하는 트랜스퍼트랜지스터;

상기 플로팅확산영역과 직렬 연결되며 두 개의 캐패시터가 병렬 연결된 캐패시터그룹; 및

상기 플로팅확산영역에 자신의 게이트전극이 연결된 드라이브트랜지스터

를 포함하는 씨모스 이미지 센서의 단위화소.
제1항에 있어서,

상기 캐패시터 그룹은,

폴리실리콘막과 제1금속막이 두 전극을 이루는 제1캐패시터와 상기 제1금속막과 제2금속막이 두 전극을 이루는 제2캐패시터가 병렬 연결된 것을 특징으로 하는 씨모스 이미지 센서의 단위화소.
제2항에 있어서,

상기 포토다이오드와 상기 플로팅확산영역이 필드산화막에 의해 정의된 반도체 기판;

상기 필드산화막 상부에 형성된 상기 폴리실리콘막;

상기 폴리실리콘막을 포함한 상기 반도체 기판의 전면을 덮는 제1층간절연막;

상기 제1층간절연막을 관통하여 상기 플로팅확산영역과 연결되면서 상기 폴리실리콘막과 일부분이 오버랩되어 상기 제1캐패시터를 형성하는 상기 제1금속막;

상기 제1층간절연막을 관통하여 상기 폴리실리콘막과 연결되면서 상기 제1금속막과 수평으로 이격된 연결배선;

상기 연결배선 및 상기 제1금속막을 덮는 제2층간절연막;

상기 제2층간절연막을 관통하여 상기 연결배선과 연결되면서 상기 제1금속막과 일부분이 오버랩되어 상기 제2캐패시터를 형성하는 제2금속막

을 더 포함하는 씨모스 이미지 센서의 단위화소.
제3항에 있어서,

상기 폴리실리콘막과 상기 제1금속막간 오버랩 면적은 상기 제2금속막과 상기 제1금속막간 오버랩 면적과 동일한 것을 특징으로 하는 씨모스 이미지 센서의 단위화소.