WO2023074381A1 - 撮像素子、電子機器 - Google Patents

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WO2023074381A1
WO2023074381A1 PCT/JP2022/038158 JP2022038158W WO2023074381A1 WO 2023074381 A1 WO2023074381 A1 WO 2023074381A1 JP 2022038158 W JP2022038158 W JP 2022038158W WO 2023074381 A1 WO2023074381 A1 WO 2023074381A1
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WO
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transfer transistor
region
transistor
transfer
pixel
Prior art date
Application number
PCT/JP2022/038158
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English (en)
French (fr)
Inventor
忍 朝山
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Definitions

  • the present technology relates to image pickup devices and electronic devices, for example, image pickup devices and electronic devices capable of expanding the dynamic range and obtaining higher quality images.
  • Patent Document 1 is based on a general CMOS (Complementary Metal Oxide Semiconductor) image sensor, and a gate is provided to switch between the first FD and the second FD having a larger capacity than the first FD. there is When the conversion efficiency is to be high, the gate is turned off to minimize the parasitic capacitance to the first FD. to maximize the parasitic capacitance.
  • CMOS Complementary Metal Oxide Semiconductor
  • the FD for conversion efficiency was realized, for example, by a capacitive element formed in a region different from the FD. In this case, a region for forming a capacitive element is required.
  • miniaturization of pixels has progressed, and there is a concern that providing a region for forming a capacitor element hinders miniaturization. Even when an FD for conversion efficiency is provided, it is desired that pixels can be miniaturized.
  • This technology was developed in view of this situation, and enables the miniaturization of pixels.
  • An imaging device includes a photoelectric conversion unit that converts light into charge, a plurality of storage units that temporarily store the charge, and a plurality of transfer transistors that transfer the charge to the storage unit, At least one transfer transistor among the plurality of transfer transistors is an imaging device having a capacitive region in a region located in a direction different from a region in which the source and the drain are provided.
  • An electronic device includes a photoelectric conversion unit that converts light into charge, a plurality of storage units that temporarily store the charge, and a plurality of transfer transistors that transfer the charge to the storage unit, At least one transfer transistor among the plurality of transfer transistors processes a signal from an imaging element having a capacitive region in a region located in a direction different from a region in which a source and a drain are provided, and the imaging device. and a processing unit.
  • An imaging device includes a photoelectric conversion unit that converts light into electric charges, a plurality of storage units that temporarily store the charges, and a plurality of transfer transistors that transfer the charges to the storage units. . At least one transfer transistor of the plurality of transfer transistors is provided with a capacitive region in a region located in a direction different from the region in which the source and drain are provided.
  • An electronic device configured to include the imaging element.
  • the electronic device may be an independent device, or may be an internal block that constitutes one device.
  • FIG. 5 is a diagram showing another circuit configuration example of a pixel
  • 2 is a diagram showing a planar configuration example of pixels in the first embodiment
  • FIG. 3A and 3B are diagrams illustrating a cross-sectional configuration example of a pixel in the first embodiment
  • FIG. 3A and 3B are diagrams illustrating a cross-sectional configuration example of a pixel in the first embodiment
  • FIG. 2 is a diagram showing a planar configuration example of pixels in the first embodiment
  • FIG. 3A and 3B are diagrams illustrating a cross-sectional configuration example of a pixel in the first embodiment
  • FIG. 5 is a diagram showing another circuit configuration example of a pixel
  • 2 is a diagram showing a planar configuration example of pixels in the first embodiment
  • FIG. 3A and 3B are diagrams illustrating a cross-sectional configuration example of a pixel in the first embodiment
  • FIG. 3A and 3B are diagrams illustrating a cross-sectional configuration example of a pixel in the first embodiment
  • FIG. 10 is a diagram illustrating a planar configuration example of pixels in the second embodiment; It is a figure which shows the cross-sectional structural example of the pixel in 2nd Embodiment.
  • FIG. 12 is a diagram illustrating a planar configuration example of pixels in the third embodiment; It is a figure which shows the example of a planar structure of the pixel in 4th Embodiment. It is a figure which shows the cross-sectional structural example of the pixel in 4th Embodiment. It is a figure which shows the cross-sectional structural example of the pixel in 4th Embodiment.
  • FIG. 13 is a diagram showing a cross-sectional configuration example of a pixel in the fifth embodiment; FIG.
  • FIG. 13 is a diagram showing a cross-sectional configuration example of a pixel in the fifth embodiment;
  • FIG. 13 is a diagram illustrating a circuit configuration example of a pixel in the sixth embodiment;
  • FIG. 21 is a diagram illustrating a planar configuration example of a pixel in the sixth embodiment; It is a figure which shows the cross-sectional structural example of the pixel in 6th Embodiment. It is a figure which shows the cross-sectional structural example of the pixel in 6th Embodiment.
  • FIG. 4 is a diagram for explaining the operation of a pixel;
  • FIG. FIG. 4 is a diagram for explaining the operation of a pixel;
  • FIG. It is a figure which shows the structural example of an electronic device.
  • 1 is a diagram showing an example of a schematic configuration of an endoscopic surgery system;
  • FIG. 3 is a block diagram showing an example of functional configurations of a camera head and a CCU;
  • FIG. 1 shows a configuration example in one embodiment of an imaging device to which the present technology is applied.
  • the imaging device 1 of FIG. 1 is configured with a pixel array section 3 in which pixels 2 are arranged in a two-dimensional array, and a peripheral circuit section therearound.
  • the peripheral circuit section includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8 and the like.
  • the pixel 2 has a photodiode as a photoelectric conversion element and a plurality of pixel transistors.
  • the plurality of pixel transistors are, for example, a transfer transistor, a selection transistor, a reset transistor, an amplification transistor, etc., and are composed of MOS transistors.
  • the control circuit 8 receives an input clock and data instructing the operation mode, etc., and outputs data such as internal information of the imaging device 1 . That is, the control circuit 8 generates a clock signal and a control signal that serve as a reference for the operation of the vertical driving circuit 4, the column signal processing circuit 5, the horizontal driving circuit 6, etc. based on the vertical synchronizing signal, the horizontal synchronizing signal, and the master clock. do. The control circuit 8 outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • the vertical drive circuit 4 is composed of, for example, a shift register, selects a predetermined pixel drive line 10, supplies a pulse for driving the pixels 2 to the selected pixel drive line 10, and drives the pixels 2 row by row. do. That is, the vertical drive circuit 4 sequentially selectively scans the pixels 2 of the pixel array section 3 in the vertical direction on a row-by-row basis. is supplied to the column signal processing circuit 5 through the vertical signal line 9 .
  • the column signal processing circuit 5 is arranged for each column of the pixels 2, and performs signal processing such as noise removal on the signals output from the pixels 2 of one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) or DDS (double data sampling) for removing pixel-specific fixed pattern noise, and AD conversion.
  • the horizontal driving circuit 6 is composed of, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 5 in turn, and outputs pixel signals from each of the column signal processing circuits 5 to the horizontal signal line. 11 to output.
  • the output circuit 7 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 11 and outputs the processed signals.
  • the output circuit 7 may perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the input/output terminal 13 exchanges signals with the outside.
  • the imaging device 1 configured as described above is a CMOS image sensor called a column AD system in which a column signal processing circuit 5 that performs CDS processing or DDS processing and AD conversion processing is arranged for each pixel column.
  • a configuration of a unit pixel provided in the pixel array section 3 will be described.
  • a unit pixel provided in the pixel array section 3 is configured as shown in FIG. 2, for example.
  • parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the pixel 2 which is a unit pixel, includes a photoelectric conversion portion 51, a first transfer transistor 52, a first FD (Floating Diffusion) portion 53, a second transfer transistor 54, a second FD portion 55, and a reset transistor. 56 , an amplification transistor 57 and a selection transistor 58 .
  • a plurality of drive lines are wired as pixel drive lines 10 for each pixel row. Then, a drive signal TRG, a drive signal FDG, and a drive signal are applied to the first transfer transistor 52, the second transfer transistor 54, the reset transistor 56, and the selection transistor 58, respectively, from the vertical drive circuit 4 via a plurality of drive lines. A signal RST and a drive signal SEL are supplied.
  • These drive signals are pulse signals in which a high level state (eg, power supply voltage VDD) is active and a low level state (eg, negative potential) is inactive. That is, when each of the drive signals TRG to SEL is set to a high level, the transistor to which it is supplied becomes conductive, that is, is turned on. The transistor is non-conducting, ie off.
  • a high level state eg, power supply voltage VDD
  • VDD power supply voltage
  • the photoelectric conversion unit 51 is composed of, for example, a PN junction photodiode.
  • the photoelectric conversion unit 51 receives and photoelectrically converts incident light, and accumulates electric charges obtained as a result.
  • the first transfer transistor 52 is provided between the photoelectric conversion section 51 and the first FD section 53, and the gate electrode of the first transfer transistor 52 is supplied with the drive signal TRG.
  • the drive signal TRG becomes high level, the first transfer transistor 52 is turned on, and the charges accumulated in the photoelectric conversion section 51 are transferred to the first FD section 53 via the first transfer transistor 52. transferred.
  • the first FD portion 53 and the second FD portion 55 are respectively floating diffusion regions called floating diffusion, and are storage portions that temporarily store transferred charges and charges overflowing from the photoelectric conversion portion 51. function as
  • the second transfer transistor 54 is provided between the first FD section 53 and the second FD section 55, and the gate electrode of the second transfer transistor 54 is supplied with the driving signal FDG.
  • the drive signal FDG becomes high level, the second transfer transistor 54 is turned on, and the charge from the first FD section 53 is transferred to the second FD section 55 via the second transfer transistor 54. be done.
  • the second transfer transistor 54 By turning on the second transfer transistor 54, a region where charges are accumulated becomes a region where the first FD portion 53 and the second FD portion 55 are combined. It is possible to switch the conversion efficiency when converting to .
  • the second transfer transistor 54 functions as a conversion efficiency switching transistor that switches the conversion efficiency, and functions as a switch that turns the conversion efficiency on and off.
  • the reset transistor 56 is connected between the power supply VDD and the second FD section 55, and the gate electrode of the reset transistor 56 is supplied with the driving signal RST.
  • the drive signal RST is set to high level, the reset transistor 56 is turned on and the potential of the second FD section 55 is reset to the level of the power supply voltage VDD.
  • the amplification transistor 57 has a gate electrode connected to the first FD section 53 and a drain connected to the power supply VDD. It becomes the input part of the source follower circuit. That is, the amplification transistor 57 has a source connected to the vertical signal line 9 via the selection transistor 58, thereby forming a source follower circuit together with a constant current source (not shown) connected to one end of the vertical signal line 9. do.
  • the selection transistor 58 is connected between the source of the amplification transistor 57 and the vertical signal line 9, and the gate electrode of the selection transistor 58 is supplied with the driving signal SEL.
  • the driving signal SEL is set to a high level, the selection transistor 58 is turned on and the pixel 2 is selected. Thereby, the pixel signal output from the amplification transistor 57 is output to the vertical signal line 9 via the selection transistor 58 .
  • each drive signal when each drive signal is in an active state, that is, at a high level, it is also referred to as turning on each drive signal. also say
  • FIG. 3 is a diagram showing another configuration example of the pixel 2.
  • FIG. The pixel 2 shown in FIG. 3 differs from the pixel 2 shown in FIG. 2 in the connection position of the second transfer transistor 54, and is otherwise the same.
  • the second transfer transistor 54 of the pixel 2 shown in FIG. 2 has a series connection in which the source is connected to the first transfer transistor 52 and the drain is connected to the reset transistor 56 .
  • the second transfer transistor 54 of the pixel 2 shown in FIG. 3 is connected in parallel, and the first FD section 53 includes a first transfer transistor 52, a second transfer transistor 54, a reset transistor 56, and an amplifier. A transistor 57 is connected.
  • the second transfer transistor 54 may be connected in series or in parallel with the reset transistor 56 .
  • the circuit configuration shown in FIG. 2 will be taken as an example to continue the description.
  • the pixel 2 shown in FIG. 2 includes a first FD section 53 and a second FD section 55. These FD sections are connected in series, and are used for conversion of charges generated in the photoelectric conversion section into voltage. It is configured so that the efficiency can be switched in two stages.
  • the high conversion efficiency (HCG) is composed of the first FD section 53.
  • the medium conversion efficiency (MCG) is composed of (first FD section 53+second FD section 55).
  • the charge accumulated in the photoelectric conversion unit 51 is transferred to the first FD unit 53 (high conversion efficiency) or (first FD unit 53+second FD unit 55) Received and output at (medium conversion efficiency).
  • the charge accumulated in the photoelectric conversion unit 51 overflows the first transfer transistor 52 to the first FD unit 53 side, and accumulates in the first FD unit 53 and the second FD unit 55. It is configured to be
  • the charge accumulated in the first FD section 53 and the second FD section 55 after overflowing the photoelectric conversion section 51 is combined with the charge accumulated in the photoelectric conversion section 51 (first FD section 53 + second FD section 55 ) is received and output.
  • the high conversion efficiency and medium conversion efficiency readouts are AD-converted separately, and which readout signal to use is determined from the amount of each readout signal.
  • two readout signals may be blended for use. By using the blended signal, deterioration in image quality at the joint is suppressed.
  • FIG. 4 is a diagram showing a planar configuration example of the pixel 2. As shown in FIG. FIG. 4 is a plan view of the surface of a silicon substrate on which transistors are arranged.
  • the pixel 2 shown in FIG. 4 is referred to as the pixel 2 in the first embodiment and described as a pixel 2a.
  • FIG. 4 is a diagram showing a planar configuration example of a transistor of one pixel 2a.
  • a gate electrode TRG of the first transfer transistor 52 is formed near the center of the pixel 2a, and a gate electrode FDG of the second transfer transistor 54 is formed below it in the drawing.
  • a first FD portion 53 is provided between the gate electrode TRG and the gate electrode FDG.
  • a gate electrode RST of a reset transistor 56 is formed on the left side of the second transfer transistor 54 in the figure.
  • a second FD section 55 is provided between the second transfer transistor 54 and the reset transistor 56 .
  • a gate electrode AMP of the amplification transistor 57 is formed above the reset transistor 56 in the figure.
  • a gate electrode SEL of the selection transistor 58 is formed on the right side of the amplification transistor 57 in the drawing.
  • Pixels 2a as shown in FIG. 3 are arranged in an array in the pixel array section 3.
  • FIG. 3 is a diagrammatic representation of Pixels 2a as shown in FIG. 3 .
  • FFTI 60 Front Full Trench Isolation 60 is formed between each pixel 2a.
  • FFTI 60 is a trench through a semiconductor substrate 61, for example a silicon substrate.
  • the FFTI 60 isolates the pixels 2a with an insulating material and electrically isolates the pixels 2a. It should be noted that non-penetrating trenches may be used instead of penetrating trenches.
  • FIG. 5 is a diagram showing a cross-sectional configuration example of the pixel 2a taken along line segment A-A' in the planar configuration example of FIG.
  • a PD 51 composed of a PN junction formed by implanting an N-type impurity in a P-well region 62 implanted with a P-type impurity is formed.
  • Gate electrodes of the first transfer transistor 52, the second transfer transistor 54, and the reset transistor 56 are formed on the surface of the semiconductor substrate 61 in order from the right side of the figure.
  • An oxide film 63 is formed between the semiconductor substrate 61 and each gate electrode.
  • N+ diffusion region 71 corresponding to the source of is formed.
  • the N+ diffusion region 71 is connected to the gate electrode of the amplification transistor 57 via the first FD portion 53 .
  • N ⁇ diffusion region 72 corresponding to a channel is formed in the semiconductor substrate 61 below the gate electrode FDG of the second transfer transistor 54 .
  • N+ corresponding to the drain of the second transfer transistor 54 and the source of the reset transistor 56 is provided in the semiconductor substrate 61 between the gate electrode FDG of the second transfer transistor 54 and the gate electrode RST of the reset transistor 56.
  • a diffusion region 73 is formed in the semiconductor substrate 61 between the gate electrode FDG of the second transfer transistor 54 and the gate electrode RST of the reset transistor 56 .
  • a diffusion region 73 is formed.
  • the N+ diffusion region 73 is connected to a portion that will become the second FD portion 55 .
  • N ⁇ diffusion region 74 corresponding to a channel is formed in the semiconductor substrate 61 below the gate electrode RST of the reset transistor 56 .
  • An N+ diffusion region 75 corresponding to the drain of the reset transistor 56 is formed on the left side of the N ⁇ diffusion region 74 corresponding to the channel of the reset transistor 56 in the drawing.
  • N+ diffusion region 75 is connected to power supply voltage VDD.
  • the example shown in FIG. 5 shows a configuration in which the source, channel, and drain are regions counter-doped with impurities of the same polarity.
  • the source, drain, and channel are configured as N-type regions counter-doped with N-type impurities.
  • the source and drain as N-type regions and the channel as a P-type region counter-doped with a P-type impurity.
  • N-type impurities are counter-doped
  • P-type impurities are counter-doped
  • FIG. 6 is a diagram showing a cross-sectional configuration example of the pixel 2a along line segment AB in the planar configuration example of FIG.
  • a PD 51 is formed in the semiconductor substrate 61 .
  • Gate electrodes of the first transfer transistor 52 and the second transfer transistor 54 are formed on the surface of the semiconductor substrate 61 in order from the right side of the figure.
  • An oxide film 63 is formed between the semiconductor substrate 61 and each gate electrode.
  • N+ diffusion region 71 corresponding to the source of is formed.
  • the N+ diffusion region 71 is connected to the first FD section 53 .
  • An N ⁇ diffusion region 72 corresponding to a channel is formed in the semiconductor substrate 61 below the gate electrode FDG of the second transfer transistor 54 .
  • the second transfer transistor 54 is formed in a larger area than the conventional second transfer transistor.
  • the gate electrode FDG of the second transfer transistor 54 and the N- diffusion region 72 corresponding to the channel (FIG. 6) are larger than the gate electrode FDG and the N- diffusion region corresponding to the channel of the conventional second transfer transistor. formed in the area.
  • the description that the second transfer transistor 54 is formed large means that the gate electrode FDG and the N ⁇ diffusion region 72 corresponding to the channel of the second transfer transistor 54 are formed large. continue.
  • the second transfer transistor 54 is formed in a region larger than that of the reset transistor 56 and the select transistor 58, for example.
  • the fact that the second transfer transistor 54 is formed large can also be said to be formed by enlarging the region in which the conventional second transfer transistor 54 is formed. This enlarged area will hereinafter be referred to as an enlarged area as appropriate. With reference to FIGS. 7 and 8, the enlarged region of the pixel 2a in the first embodiment will be explained.
  • FIG. 7 is a diagram of a planar configuration example showing an enlarged area in the pixel 2 shown in FIG.
  • FIG. 8 is a cross-sectional view showing an enlarged region of the pixel 2 shown in FIG.
  • the second transfer transistor 54a is divided into a second transfer transistor 54a-1 and a second transfer transistor 54a-2.
  • Second transfer transistor 54a-1 and second transfer transistor 54a-2 form second transfer transistor 54a and have one continuous gate electrode and channel electrode as described with reference to FIGS. It is a transistor composed of regions.
  • a portion corresponding to the second transfer transistor 54a-1 is indicated by a solid line in the drawing, and a portion corresponding to the second transfer transistor 54a-2 is indicated by a dotted line in the drawing.
  • the second transfer transistor 54a-1 is a transistor formed in a conventionally sized region and the second transfer transistor 54a-2 is a transistor formed in an enlarged region.
  • the second transfer transistor 54a-1 is a region required to function as a transistor.
  • the charges accumulated in the first FD section 53 are transferred to the second FD section 55 by the second transfer transistor 54 .
  • the second transfer transistor 54a functions as a transistor, that is, in this case, the second transfer transistor 54a-1 is used as a region for transferring charges from the first FD portion 53 to the second FDB 55. is the area of
  • the first transfer transistor 52, the first FD section 53, the second transfer transistor 54a, and the second FD section 55 are on the line segment A-A'.
  • An example of the cross-sectional configuration along line segment A-A' is shown in FIG.
  • the second transfer transistor 54 shown in FIG. 5 is a region corresponding to the second transfer transistor 54a-1 and functions as a transistor.
  • the portion shown in FIG. 5 is a diagram showing a region where charges are transferred.
  • the second transfer transistor 54a-1 is a region forming part of the charge transfer region.
  • the second transfer transistor 54a-2 is an enlarged region.
  • the second transfer transistor 54a-2 is a region that does not function as a transistor.
  • the second transfer transistor 54a-2 can also be said to be a region with added capacitance (also referred to as a capacitance region as appropriate).
  • the expansion area capacity area.
  • the second transfer transistor 54a-2 is a region that is not a charge transfer region and is not a region that is on the path when charges are transferred.
  • the second transfer transistor 54a-2 is a capacitive region that functions as a capacitive element of the FD when the second transfer transistor 54a is turned on.
  • the second transfer transistor 54a has a second transfer transistor 54a-1 on the right side of the drawing and a second transfer transistor 54a-2 on the left side of the drawing.
  • the second transfer transistor 54a-1 includes a gate electrode FDG and an N- diffusion region 72a-1.
  • the second transfer transistor 54a-2 includes a gate electrode FDG' and an N- diffusion region 72a-2.
  • the second transfer transistor 54a-1 is also present on the line segment A-A' and is in a region included in the charge transfer region.
  • the second transfer transistor 54a-2 is an area that is not on the line segment A-A' and is only on the line segment AB.
  • the N ⁇ diffusion region 72a-1 is a region included in the charge transfer region, and a region through which charges are transferred when the second transfer transistor 54a functions as a transistor (switch) for transferring charges. is.
  • the N ⁇ diffusion region 72a-2 is a region that is not included in the charge transfer region, and when the second transfer transistor 54a functions as a transistor (switch) that transfers charges, the N ⁇ diffusion region 72a-2 is the first FD portion. This region functions as a capacitive element of 53 .
  • the region in which the second transfer transistor 54a-2 is arranged is located in a direction different from the direction in which the source and drain of the second transfer transistor 54a are arranged.
  • the source of the second transfer transistor 54a is the N- diffusion region 72 formed on the left side of the gate electrode FDG in the figure, as described with reference to the cross-sectional configuration example of the line segment AA' in FIG. and the drain is the N+ diffusion region 73 formed on the right side of the gate electrode FDG in the drawing.
  • An N- diffusion region 72a-2 of the second transfer transistor 54a-2 is formed in a region in a different direction from the region where the N- diffusion region 72 and the N+ diffusion region 73 are formed.
  • the N+ diffusion region 71 corresponding to the source on the line AA' is located on the path connecting the gate electrode TRG and the gate electrode FDG, and the N+ diffusion region 71 corresponding to the drain. 73 is located on a path connecting the gate electrode FDG and the gate electrode RST.
  • the route of this line segment A-A' is a route that goes downward and to the left in the figure.
  • the route of the line segment AB in which the N-diffusion region 72a-2 corresponding to the enlarged region is located is the route going downward and rightward in the figure. In this case, it is a direction (in this case, the opposite direction) to the direction in which the path in which the source and the drain are formed advances.
  • the capacitive region functioning as the FD capacitive element is formed in a region in a direction different from the direction in which the source and drain of the transistor are formed.
  • the second transfer transistor 54a has a region that functions as a switch (second transfer transistor 54a-1) and a capacitive region that does not function as a switch when turned on. region (second transfer transistor 54a-2).
  • second transfer transistor 54a-1 a region that functions as a switch
  • second transfer transistor 54a-2 a capacitive region that does not function as a switch when turned on. region
  • FIG. 9 is a diagram showing a planar configuration example of the pixel 2b in the second embodiment.
  • the same parts as those of the pixel 2a in the first embodiment shown in FIG. 4 (FIG. 7) are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the position of the enlarged region provided in the second transfer transistor 54b of the pixel 2b shown in FIG. 9 is different from that of the pixel 2a shown in FIG. 7, and other points are the same.
  • the second transfer transistor 54b of the pixel 2b into a second transfer transistor 54b-1, a second transfer transistor 54b-2, and a second transfer transistor 54b-3.
  • a portion corresponding to the second transfer transistor 54b-1 is indicated by a solid line in the drawing, and a portion corresponding to the second transfer transistors 54b-2 and 54b-3 is indicated by a dotted line in the drawing.
  • the second transfer transistor 54b-1 is a region that functions as a transistor when turned on.
  • the second transfer transistor 54b-2 and the second transfer transistor 54b-3 correspond to the enlarged region and are capacitive regions that function as capacitive elements when turned on.
  • the second transfer transistor 54b-1 is located in the center
  • the second transfer transistor 54b-2 is located at the right end in the figure
  • the second transfer transistor 54b- is located at the left end in the figure. 3 is located. In this manner, the enlarged regions may be provided at both ends of the second transfer transistor 54b.
  • a cross-sectional configuration example taken along the line segment A-A' in FIG. 9 is basically the same as that of the pixel 2a, and is as shown in FIG. 5, so description thereof will be omitted.
  • the source, channel, and drain of the second transfer transistor 54b are located on the line segment A-A' in the same manner as described with reference to FIG. 5, and the charge transfer region is arranged.
  • the second transfer transistor 54ab-2 which is an enlarged region, and the second transfer transistor 54ab-2 are formed in a region different from the region in which the charge transfer region is arranged and located in a direction different from the direction in which the source and the drain are arranged. 2 transfer transistors 54b-3 are formed.
  • FIG. 10 is a diagram showing a cross-sectional configuration example of the pixel 2b along the line segment B-B'.
  • a second transfer transistor 54b is formed on the upper side of the semiconductor substrate 61 of the pixel 2a.
  • a second transfer transistor 54b-1 is arranged in the center, a second transfer transistor 54b-2 is arranged on the left side of the second transfer transistor 54b-1 in the figure, and a second transfer transistor 54b is arranged on the right side in the figure. -3 is placed.
  • the gate electrode FDG of the second transfer transistor 54b-1, the gate electrode FDG' of the second transfer transistor 54b-2, and the gate electrode FDG'' of the second transfer transistor 54b-3 are shown separately in the figure.
  • the N-diffusion region 72b-1 of the second transfer transistor 54b-1, the N-diffusion region 72b-2 of the second transfer transistor 54b-2, and the N-diffusion region 72b-3 of the second transfer transistor 54b-3 are formed as a continuous N-diffusion region, although they are divided in the drawing.
  • the second transfer transistor 54b has a region that functions as a switch (second transfer transistor 54b-1) and an enlarged region that does not function as a switch but functions as a capacitive region (second 2 transfer transistors 54b-2 and a second transfer transistor 54b-3). In this manner, a plurality of enlarged regions that function as capacitive elements may be provided. By providing such a capacitor region, the pixel 2 can be miniaturized. Even when the pixel 2 is miniaturized, it is possible to effectively utilize a small area and add a capacitor for switching the conversion efficiency.
  • FIG. 11 is a diagram showing a planar configuration example of the pixel 2c in the third embodiment.
  • the same parts as those of the pixel 2b in the second embodiment shown in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the position of the enlarged region provided in the second transfer transistor 54c of the pixel 2c shown in FIG. 11 is different from that of the pixel 2b shown in FIG. 9, and other points are the same.
  • the enlarged area provided in the second transfer transistor 54c of the pixel 2c is provided in a triangular shape at the corner portion of the second transfer transistor 54c.
  • the lower right corner region of the second transfer transistor 54c corresponds to the enlarged region, and is provided with a second transfer transistor 54c-2 that functions as a capacitive element when turned on.
  • a second transfer transistor 54c-3 which corresponds to the enlarged area and functions as a capacitive element when turned on, is provided in the lower left corner area of the second transfer transistor 54c.
  • a cross-sectional configuration example taken along the line segment A-A' in FIG. 11 is basically the same as that of the pixel 2a, and is as shown in FIG. 5, so a description thereof will be omitted.
  • the source, channel, and drain of the second transfer transistor 54c are located on the line segment A-A' in the same manner as described with reference to FIG. 5, and the charge transfer region is arranged.
  • An enlarged region is located at the corner of the second transfer transistor 54c, which is a region different from the region where the charge transfer region is arranged, and which is a region positioned in a direction different from the direction in which the source and drain are arranged.
  • a second transfer transistor 54ac-2 and a second transfer transistor 54c-3 are formed.
  • a cross-sectional configuration example along the line segment B-B' in FIG. 11 is basically the same as that of the pixel 2b, and is as shown in FIG. 10, so the description thereof will be omitted.
  • the second transfer transistor 54c-1 is placed in the center and the second transfer transistor 54c-2 is placed on the right side in the figure.
  • the second transfer transistor 54c-2 is arranged on the left side of the figure.
  • a corner portion of the second transfer transistor 54c tends to have a high electric field density and may become a starting point of a white spot.
  • a second transfer transistor 54c-3 is arranged.
  • a gate electrode FDG' of the second transfer transistor 54c-2 and a gate electrode FDG'' of the second transfer transistor 54c-3 are provided so as to cover the corner portions of the second transfer transistor 54c.
  • the second transfer transistor 54c has a region that functions as a switch (second transfer transistor 54c-1) and an enlarged region that does not function as a switch but functions as a capacitive region (second 2 transfer transistors 54c-2 and a second transfer transistor 54c-3). In this manner, a plurality of enlarged regions that function as capacitive elements may be provided.
  • the pixel 2 can be miniaturized. Even when the pixel 2 is miniaturized, it is possible to effectively utilize a small area and add a capacitor for switching the conversion efficiency.
  • FIG. 12 is a diagram showing a planar configuration example of the pixel 2d in the fourth embodiment.
  • FIG. 13 is a diagram showing a cross-sectional configuration example of the pixel 2d taken along the line segment BB' in FIG.
  • FIG. 14 is a diagram showing a cross-sectional configuration example of the pixel 2d taken along the line CC' in FIG.
  • the second transfer transistor 54d of the pixel 2d in the fourth embodiment has a recessed gate structure. are the same, the description thereof will be omitted as appropriate.
  • the second transfer transistor 54d has a second transfer transistor 54d-1 positioned in the central portion, and surrounds the second transfer transistor 54d-1 (excluding the upper side in the drawing).
  • a second transfer transistor 54d-2 is formed.
  • the second transfer transistor 54d-1 is a region that functions as a transistor when turned on, and the second transfer transistor 54d-2 is a region that functions as a capacitive element when turned on.
  • a cross-sectional configuration example taken along the line segment A-A' in FIG. 12 is basically the same as that of the pixel 2a, and is as shown in FIG. 5, so a description thereof will be omitted.
  • An N ⁇ diffusion region 101 is formed in the semiconductor substrate 61 to serve as the channel region of the second transfer transistor 54d.
  • An oxide film 102 is formed to surround the side and top surfaces of N ⁇ diffusion region 101 .
  • a gate electrode FDG is formed so as to surround this oxide film 102 .
  • An oxide film 102 is formed to surround the side and top surfaces of N ⁇ diffusion region 101 .
  • a gate electrode FDG is formed so as to surround this oxide film 102 .
  • the side surface of the second transfer transistor 54d corresponds to the enlarged area.
  • each of the right side and the left side of the second transfer transistor 54d shown in FIG. 13 becomes the second transfer transistor 54d-2 corresponding to the enlarged region.
  • the central portion of the second transfer transistor 54d in other words, the second transfer transistor 54d on the line segment AA' corresponds to the second transfer transistor 54d-1.
  • the lower side, the left side, the right side, and part of the upper side corresponds to the enlarged region, corresponds to the second transfer transistor 54d-2, and functions as a capacitive element when turned on.
  • the second transfer transistor 54d can be formed as a recessed gate, and a region serving as a capacitance can be added in the depth direction of the semiconductor substrate 61.
  • the second transfer transistors 54a to 54c in the first to third embodiments can also be composed of recessed gates.
  • the pixel 2 can be miniaturized. Even when the pixel 2 is miniaturized, it is possible to effectively utilize a small area and add a capacitor for switching the conversion efficiency.
  • ⁇ Fifth Embodiment> 15 and 16 are diagrams showing cross-sectional configuration examples of the pixel 2e in the fifth embodiment.
  • An example of the planar configuration of the pixel 2d in the fifth embodiment will be described by exemplifying the configuration of the pixel 2a in the first embodiment shown in FIG.
  • the fifth embodiment can be combined with any of the first to fourth embodiments.
  • FIG. 15 is a diagram showing a cross-sectional configuration example of the pixel 2e along the line segment A-A' in FIG.
  • FIG. 16 is a diagram showing a cross-sectional configuration example of the pixel 2e taken along line AB in FIG.
  • the pixel 2e in the fifth embodiment differs from the pixel 2a in the first embodiment in the thickness of the oxide film 63e formed between the semiconductor substrate 61 and the gate electrode. Since the points are the same, the description of the similar parts will be omitted as appropriate.
  • the oxide film 63e-2 formed under the gate electrode FDG of the second transfer transistor 54e-1 is the oxide film formed under the gate electrode TRG of the first transfer transistor 52.
  • the oxide film 63e-2 formed under the gate electrode FDG' of the second transfer transistor 54e-2 corresponding to the enlarged region is, for example, the gate electrode TRG of the first transfer transistor 52. It is formed thinner than the underlying oxide film 63e-1.
  • the capacitance can be reduced. transistor.
  • the pixel 2 can be miniaturized. Even when the pixel 2 is miniaturized, it is possible to effectively utilize a small area and add a capacitor for switching the conversion efficiency.
  • FIG. 17 is a diagram showing a circuit configuration example of the pixel 2f in the sixth embodiment.
  • a pixel 2f shown in FIG. 17 has a configuration in which a third transfer transistor 151 and a third FD section 152 are added to the circuit configuration of the pixel 2 shown in FIG. In the following description, portions similar to those of the pixel 2 shown in FIG.
  • One side of the third transfer transistor 151 is connected to the second FD section 55 and the other side is connected to one side of the third FD section 152 .
  • the other end of the third FD section 152 is connected to the reset transistor 56 .
  • a drive signal FCG is supplied to the third transfer transistor 151 .
  • the third transfer transistor 151 is in a conducting state, that is, in an ON state. state.
  • the third FD portion 152 is also a floating diffusion region called floating diffusion, like the first FD portion 53 and the second FD portion 55, and is used to absorb transferred charges and charges overflowing from the photoelectric conversion portion 51. It functions as a storage unit that temporarily stores data.
  • the second transfer transistor 54 By turning on the second transfer transistor 54, a region where charges are accumulated becomes a region where the first FD portion 53 and the second FD portion 55 are combined. It is possible to switch the conversion efficiency when converting to .
  • the second transfer transistor 54 functions as a conversion efficiency switching transistor that switches the conversion efficiency.
  • the third transfer transistor 151 is provided between the second FD section 55 and the third FD section 152, and the drive signal FCG is supplied to the gate electrode of the third transfer transistor 151.
  • the driving signal FCG becomes high level, the third transfer transistor 151 is turned on, and the charges from the second FD section 55 are transferred to the third FD section 152 via the third transfer transistor 151. be done.
  • the third transfer transistor 151 By turning on the third transfer transistor 151, a region in which charges are accumulated becomes a region including the first FD portion 53, the second FD portion 55, and the third FD portion 152. It is possible to switch the conversion efficiency when converting the charge generated in the conversion unit into a voltage.
  • the third transfer transistor 151 functions as a conversion efficiency switching transistor that switches conversion efficiency.
  • the reset transistor 56 is connected between the power supply VDD and the third FD section 152, and the gate electrode of the reset transistor 56 is supplied with the driving signal RST.
  • the drive signal RST is set to high level, the reset transistor 56 is turned on and the potential of the third FD section 152 is reset to the level of the power supply voltage VDD.
  • the pixel 2f shown in FIG. 17 includes a first FD portion 53, a second FD portion 55, and a third FD portion 152, and these FD portions are connected in series to convert charges generated in the photoelectric conversion portion. It is configured such that the conversion efficiency when converting to voltage can be switched in three stages.
  • the high conversion efficiency (HCG) is composed of the first FD section 53.
  • the medium conversion efficiency (MCG) is composed of (first FD section 53+second FD section 55).
  • the low conversion efficiency (LCG) is composed of (first FD section 53+second FD section 55+third FD section 152).
  • the charge accumulated in the photoelectric conversion unit 51 is transferred to the first FD unit 53 (high conversion efficiency) or (first FD unit 53+second FD unit 55) Received and output at (middle conversion efficiency).
  • the charges accumulated in the photoelectric conversion unit 51 overflow the first transfer transistor 52 to the first FD unit 53 side, and the first FD unit 53, the second FD unit 55, the 3 is stored in the FD section 152.
  • the first FD section 53 When the amount of light received is small and the signal is small, the first FD section 53 is charged with a high conversion efficiency. 152) is assumed to be a low conversion efficiency in which charge is accumulated. Further, here, an intermediate conversion efficiency between the high conversion efficiency and the low conversion efficiency is provided, and a conversion efficiency at which charges are accumulated in (the first FD section 53+the second FD section 55) is provided.
  • the charge accumulated in the first FD section 53, the second FD section 55, and the third FD section 152 by overflowing the photoelectric conversion section 51 is combined with the charge accumulated in the photoelectric conversion section 51 (the first FD 53+second FD unit 55+third FD unit 152) and output.
  • the high conversion efficiency, medium conversion efficiency, and low conversion efficiency readouts are AD-converted separately, and which readout signal to use is determined from the amount of each readout signal.
  • Two readout signals may be blended and used at the junction between the high conversion efficiency signal and the medium conversion efficiency signal and at the junction between the medium conversion efficiency signal and the low conversion efficiency signal. By using the blended signal, deterioration in image quality at the joint is suppressed.
  • FIG. 18 is a diagram showing a planar configuration example of the pixel 2f.
  • a gate electrode TRG of the first transfer transistor 52 is formed near the center of the pixel 2f, and a gate electrode FDG of the second transfer transistor 54 is formed below it in the drawing.
  • the second transfer transistor 54f can be virtually divided into a second transfer transistor 54f-1 and a second transfer transistor 54f-2, as in the above-described embodiments.
  • the second transfer transistor 54f-1 is arranged directly below the first transfer transistor 52 in the drawing, and the second transfer transistor 54f-2 is arranged on the right side thereof in the drawing.
  • a first FD portion 53 formed of an N+ diffusion layer is provided in the silicon substrate.
  • a gate electrode FCG of the third transfer transistor 151 is formed on the left side of the second transfer transistor 54f in the figure.
  • a second FD section 55 is provided between the second transfer transistor 54 f and the third transfer transistor 151 .
  • the third transfer transistor 151 can be virtually divided into a third transfer transistor 151-1 and a third transfer transistor 151-2, like the second transfer transistor 54f.
  • the third transfer transistor 151-1 is arranged on the left side of the pixel 2f in the drawing, and the third transfer transistor 151-2 is arranged below it.
  • a gate electrode RST of the reset transistor 56 is formed above the third transfer transistor 151 in the drawing.
  • a third FD section 152 is provided between the third transfer transistor 151 and the reset transistor 56 .
  • a gate electrode AMP of the amplification transistor 57 is formed on the right side of the reset transistor 56 in the figure.
  • a gate electrode SEL of the selection transistor 58 is formed below the amplification transistor 57 in the drawing.
  • FIG. 19 is a diagram showing a cross-sectional configuration example of the pixel 2f along the line segment A-A' in the planar configuration example of FIG.
  • FIG. 20 is a diagram showing a cross-sectional configuration example of the pixel 2f along the line segment AB in the planar configuration example of FIG.
  • a PD 51 configured by a PN junction formed by implanting an N-type impurity into a P-well region 62 implanted with a P-type impurity is formed.
  • gate electrodes of the first transfer transistor 52, the second transfer transistor 54f, the third transfer transistor 151, and the reset transistor 56 are formed in order from the right side of the figure.
  • An oxide film 63 is formed between the semiconductor substrate 61 and each gate electrode.
  • An N ⁇ diffusion region 72 corresponding to the channel is formed in the semiconductor substrate 61 under the gate electrode FDG of the second transfer transistor 54f.
  • the drain of the second transfer transistor 54f and the third transfer transistor 151 An N+ diffusion region 73 corresponding to the source of is formed.
  • an N- diffusion region 161 corresponding to the channel is formed.
  • N+ corresponding to the drain of the third transfer transistor 151 and the source of the reset transistor 56 is provided in the semiconductor substrate 61 between the gate electrode FCG of the third transfer transistor 151 and the gate electrode RST of the reset transistor 56.
  • a diffusion region 73 is formed in the semiconductor substrate 61 between the gate electrode FCG of the third transfer transistor 151 and the gate electrode RST of the reset transistor 56.
  • a diffusion region 73 is formed in the semiconductor substrate 61 between the gate electrode FCG of the third transfer transistor 151 and the gate electrode RST of the reset transistor 56 .
  • a diffusion region 73 is formed.
  • the N+ diffusion region 73 is connected to the third FD section 152 .
  • N ⁇ diffusion region 74 corresponding to a channel is formed in the semiconductor substrate 61 below the gate electrode RST of the reset transistor 56 .
  • An N+ diffusion region 75 corresponding to the drain of the reset transistor 56 is formed on the left side of the N ⁇ diffusion region 74 corresponding to the channel of the reset transistor 56 in the figure.
  • N+ diffusion region 75 is connected to power supply voltage VDD.
  • the second transfer transistor 54f has a second transfer transistor 54f-1 on the right side of the drawing and a second transfer transistor 54f-2 on the left side of the drawing.
  • the second transfer transistor 54f-1 includes a gate electrode FDG and an N- diffusion region 72f-1.
  • the second transfer transistor 54f-2 includes a gate electrode FDG' and an N- diffusion region 72f-2.
  • the second transfer transistor 54f-1 is also present on the line segment A-A' and is in the region included in the charge transfer region.
  • the second transfer transistor 54f-2 is an area not on the line segment A-A' and is an area only on the line segment AB.
  • the N-diffusion region 72f-1 is a region included in the charge transfer region, and is a region where charges are transferred when the second transfer transistor 54f functions as a transistor (switch) for transferring charges.
  • the N- diffusion region 72f-2 is a region that is not included in the charge transfer region, and when the second transfer transistor 54f functions as a transistor (switch) for transferring charges, the N- diffusion region 72f-2 is the first FD portion.
  • 53 is a capacitive region functioning as a capacitive element.
  • the third transfer transistor 151 also has a third transfer transistor 151-1 and a third transfer transistor 151-2, like the second transfer transistor 54f.
  • the third transfer transistor 151-1 includes a gate electrode FCG and an N- diffusion region 161-1.
  • the third transfer transistor 151-2 includes a gate electrode FCG' and an N-diffusion region 161-2.
  • the third transfer transistor 151-1 is also present on the line segment A-A' and is in the region included in the charge transfer region.
  • the third transfer transistor 151-2 is an area that is not on the line segment A-A'.
  • the N-diffusion region 161-1 is a region included in the charge transfer region, and is a region where charges are transferred when the third transfer transistor 151 functions as a transistor (switch) for transferring charges.
  • the N ⁇ diffusion region 161-2 is a region that is not included in the charge transfer region, and when the third transfer transistor 151 functions as a transistor (switch) that transfers charges, the N ⁇ diffusion region 161-2 is the second FD portion. 55 is a capacitive region functioning as a capacitive element.
  • the path including the N- diffusion region 161-2 corresponding to the enlarged area is in a direction different from the direction in which the path in which the source and drain of the third transfer transistor 151 are formed advances.
  • the capacitive region functioning as the FD capacitive element is formed in a region in a direction different from the direction in which the source and drain of the transistor are formed.
  • the second transfer transistor 54f has a region that functions as a switch (the second transfer transistor 54f-1) and a capacitive region that does not function as a switch when it is turned on. region (second transfer transistor 54f-2).
  • the third transfer transistor 151 has a region that functions as a switch (third transfer transistor 151-1) and a region that does not function as a switch but functions as a capacitive region (third transfer transistor 151-1) when it is turned on. transfer transistor 151-2).
  • each of the second transfer transistor 54f and the third transfer transistor 151 has an enlarged region and has a capacitive region that functions as a capacitive element when turned on.
  • one pixel can have a plurality of enlarged regions, in other words, a configuration in which a plurality of transistors each have an enlarged region can be employed.
  • the pixel 2 can be miniaturized. Even when the pixel 2 is miniaturized, it is possible to effectively utilize a small area and add a capacitor for switching the conversion efficiency.
  • the present technology can also be applied to a P-type semiconductor.
  • the enlarged region may function as a capacitance region when a Low drive signal is applied to the second transfer transistor 54 or the third transfer transistor 151 . can.
  • FIG. 21 is a timing chart for explaining the operation of the pixel 2
  • FIG. 22 is a potential diagram for explaining the operation of the pixel 2.
  • HGC represents high conversion efficiency
  • MCG represents medium conversion efficiency
  • LCG represents base-to-base efficiency
  • PD represents the PD 51
  • TRG represents the first transfer transistor 52
  • FD1 represents the first FD section 33
  • FDG represents the second transfer transistor 54
  • FD2 The second FD section 55 is represented
  • FCG represents the third transfer transistor 151
  • FD3 represents the third FD section 152
  • RST represents the reset transistor 56 .
  • Time T1 is the time immediately after the shutter operation is performed. Referring to FIG. 21, immediately after the shutter operation is performed, the drive signal SEL supplied to the selection transistor 58, the drive signal RST supplied to the reset transistor 56, and the drive signal supplied to the third transfer transistor 151 FCG, the drive signal FDG supplied to the second transfer transistor 54, and the drive signal TG supplied to the first transfer transistor 52 are in the off state.
  • the PD 51, first FD section 53, second FD section 55, and third FD section 152 are in an off state, and signals are accumulated. It is in a state where it is not.
  • the exposure period starts at time T1, photoelectric conversion is performed in the PD51, and the signal is accumulated in the PD51.
  • the number of signals exceeds the saturated number of electrons, it overflows under the first transfer transistor 52, and depending on the overflowed signal amount, the first FD section 53, the second FD section 55, A signal is accumulated in the third FD section 152 .
  • Time T2 is the reset period of the MCG (medium conversion efficiency) mode.
  • the drive signal SEL supplied to the selection transistor 58 and the drive signal FDG supplied to the second transfer transistor 54 are turned on.
  • the example shown in FIG. 22 shows a state in which signals overflowing from the PD 51 are accumulated in the first FD section 53 and the second FD section 55 .
  • the driving signal SEL supplied to the selection transistor 58 is maintained in the ON state, and the driving signal FDG supplied to the second transfer transistor 54 changes from ON to OFF. can be switched to
  • the transition is made to the reset period of the HCG mode, and the drive signal FDG supplied to the second transfer transistor 54 is turned off.
  • the signal stored in 55 is capacitively divided.
  • the second transfer transistor 54 and the third transfer transistor 151 each have a capacitance region.
  • the horizontal width of FDG and the horizontal width of FCG are shown wide. The width represents the size of the capacity. According to the present technology, since the second transfer transistor 54 and the third transfer transistor 151 themselves have capacitance, more charge is stored in the second transfer transistor 54 and the third transfer transistor 151 than in the conventional art. can be made
  • the reset period of the HCG mode ends, it shifts to the readout period of the HCG mode at time T4.
  • the drive signal TRG supplied to the first transfer transistor 52 is turned on for a predetermined period of time.
  • the signal accumulated in the PD 51 is read out by the first transfer transistor 52 by turning on the drive signal TRG. Reading from the PD 51 is performed by CDS (correlated double sampling) driving.
  • Image data in the HCG mode is generated and output by CDS driving using the reset signal obtained during the reset period of the HCG mode at time T3 and the signal read during the readout period of the HCG mode at time T4. be.
  • reading is performed in the HDG mode, so that the signals accumulated in the PD 51 are read out and the PD 51 becomes empty, and the first FD section 53 and the second FD section 55 and the third FD unit 152 store signals corresponding to the signals stored in the PD 51, respectively.
  • the reading period of the HCG mode ends, it shifts to the reading period of the MCG mode at time T5.
  • the drive signal FDG supplied to the second transfer transistor 54 is turned on.
  • the driving signal FDG By turning on the driving signal FDG, the charges accumulated in the first FD section 53 and the second FD section 55 are read out.
  • image data in the MCG mode is converted by CDS driving using a reset signal obtained during the reset period of the MCG mode at time T2 and a signal read during the readout period of the MCG mode at time T5. generated and output.
  • the readout period of the LCG mode at time T6 is entered.
  • the drive signal FCG supplied to the third transfer transistor 151 is turned on during the transition from time T5 to time T6.
  • the second transfer transistor 54 and the third transfer transistor 151 are turned on.
  • the signals accumulated in the first FD section 53, the second FD section 55, and the third FD section 152 are is read out.
  • the readout period of the LCG mode ends, it shifts to the reset period at time T7.
  • the reset period at time T7 in order to make the black level signal in the LCG mode reset period at time T8 the same as the black level signal at the time of shutter, the reset operation is performed in the same state as at the time of shutter.
  • the driving signal SEL supplied to the selection transistor 58 is turned off from time T6 to time T8.
  • the drive signal RST supplied to the reset transistor 56 is turned on for a predetermined time from time T6 to time T8.
  • the drive signal FCG supplied to the third transfer transistor 151 is turned on for a predetermined time from time T6 to time T8.
  • the drive signal FDG supplied to the second transfer transistor 54 is turned on for a predetermined time from time T6 to time T8.
  • the signals accumulated in the first FD section 53, the second FD section 55, and the third FD section 152 are reset as shown in FIG. be done.
  • the reset period of the LCG mode at time T8 is entered.
  • the drive signal SEL supplied to the selection transistor 58 is turned on.
  • the drive signal FCG supplied to the third transfer transistor 151 and the drive signal FDG supplied to the second transfer transistor 54 are also turned on.
  • Reading in LCG mode is performed by DDS (double data sampling) drive.
  • the DDS driving is driving in which the signal charge held or accumulated in the FD is read out as a signal level, then the FD is reset to a predetermined potential and the predetermined potential is read out as a reset level.
  • the signal read in the readout period in the LCG mode at time T6 and the reset signal read in the reset period in the LCG mode at time T8 are used. is generated and output.
  • drive signal SEL At the end of the readout period in LCG mode, drive signal SEL, drive signal FCG, and drive signal FDG are turned off.
  • FIG. 2 As described with reference to FIGS. 21 and 22, in the pixel 2, charges overflowing from the PD 51 are accumulated in the first FD section 53, the second FD section 55, and the third FD section 152.
  • FIG. The first FD section 53, second FD section 55, and third FD section 152 function as an overflow storage capacitor (LOFIC: Lateral Over Flow Integration Capacitor) that stores overflowed charges.
  • LOFIC Lateral Over Flow Integration Capacitor
  • the FD dark current is reduced during the OFF period when the conversion efficiency capacity is not used. can be suppressed and can selectively function as a conversion efficiency capacity during the ON period. Therefore, deterioration of the image quality of the image sensor due to dark current can be suppressed.
  • the gates of the second transfer transistor 54 and the third transfer transistor 151 are used as conversion efficiency switching transistors to add conversion efficiency capacity. can be created. In particular, a large effect can be obtained for pixels with many conversion efficiency switching and sensors with small pixel sizes.
  • the present technology is not limited to application to imaging devices. That is, the present technology can be applied to an image capture unit (photoelectric conversion unit) such as an image capturing device such as a digital still camera or a video camera, a mobile terminal device having an image capturing function, or a copier using an image sensor as an image reading unit. It is applicable to electronic devices in general that use elements.
  • the imaging element may be formed as a single chip, or may be in the form of a module having an imaging function in which an imaging section and a signal processing section or an optical system are packaged together.
  • FIG. 23 is a block diagram showing a configuration example of an imaging device as an electronic device to which the present technology is applied.
  • the imaging device 1000 in FIG. 23 includes an optical unit 1001 including a lens group, an imaging device (imaging device) 1002 that employs the configuration of the imaging apparatus 1 in FIG. 1, and a DSP (Digital Signal Processor) that is a camera signal processing circuit.
  • a circuit 1003 is provided.
  • the imaging device 1000 also includes a frame memory 1004 , a display section 1005 , a recording section 1006 , an operation section 1007 and a power supply section 1008 .
  • DSP circuit 1003 , frame memory 1004 , display unit 1005 , recording unit 1006 , operation unit 1007 and power supply unit 1008 are interconnected via bus line 1009 .
  • the optical unit 1001 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging device 1002 .
  • the imaging element 1002 converts the amount of incident light imaged on the imaging surface by the optical unit 1001 into an electric signal for each pixel, and outputs the electric signal as a pixel signal.
  • the imaging device 1002 the imaging device 1 in FIG. 1 can be used.
  • a display unit 1005 is composed of a thin display such as an LCD (Liquid Crystal Display) or an organic EL (Electro Luminescence) display, and displays moving images or still images captured by the imaging device 1002 .
  • a recording unit 1006 records a moving image or still image captured by the image sensor 1002 in a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 1007 issues operation commands for various functions of the imaging device 1000 under the user's operation.
  • a power supply unit 1008 appropriately supplies various power supplies as operating power supplies for the DSP circuit 1003, the frame memory 1004, the display unit 1005, the recording unit 1006, and the operation unit 1007 to these supply targets.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 24 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (this technology) can be applied.
  • FIG. 24 shows how an operator (physician) 11131 is performing surgery on a patient 11132 on a patient bed 11133 using an endoscopic surgery system 11000 .
  • an endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 for supporting the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • An endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into the body cavity of a patient 11132 and a camera head 11102 connected to the proximal end of the lens barrel 11101 .
  • an endoscope 11100 configured as a so-called rigid scope having a rigid lens barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible scope having a flexible lens barrel. good.
  • the tip of the lens barrel 11101 is provided with an opening into which the objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the lens barrel 11101 by a light guide extending inside the lens barrel 11101, where it reaches the objective. Through the lens, the light is irradiated toward the observation object inside the body cavity of the patient 11132 .
  • the endoscope 11100 may be a straight scope, a perspective scope, or a side scope.
  • An optical system and an imaging element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the imaging element by the optical system.
  • the imaging element photoelectrically converts the observation light to generate an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the image signal is transmitted to a camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the operations of the endoscope 11100 and the display device 11202 in an integrated manner. Further, the CCU 11201 receives an image signal from the camera head 11102 and performs various image processing such as development processing (demosaicing) for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under the control of the CCU 11201 .
  • the light source device 11203 is composed of a light source such as an LED (light emitting diode), for example, and supplies the endoscope 11100 with irradiation light for imaging a surgical site or the like.
  • a light source such as an LED (light emitting diode)
  • LED light emitting diode
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204 .
  • the user inputs an instruction or the like to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100 .
  • the treatment instrument control device 11205 controls driving of the energy treatment instrument 11112 for tissue cauterization, incision, blood vessel sealing, or the like.
  • the pneumoperitoneum device 11206 inflates the body cavity of the patient 11132 for the purpose of securing the visual field of the endoscope 11100 and securing the operator's working space, and injects gas into the body cavity through the pneumoperitoneum tube 11111. send in.
  • the recorder 11207 is a device capable of recording various types of information regarding surgery.
  • the printer 11208 is a device capable of printing various types of information regarding surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the endoscope 11100 with irradiation light for photographing the surgical site can be composed of, for example, a white light source composed of an LED, a laser light source, or a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. It can be carried out.
  • the observation target is irradiated with laser light from each of the RGB laser light sources in a time-division manner, and by controlling the drive of the imaging element of the camera head 11102 in synchronization with the irradiation timing, each of RGB can be handled. It is also possible to pick up images by time division. According to this method, a color image can be obtained without providing a color filter in the imaging element.
  • the driving of the light source device 11203 may be controlled so as to change the intensity of the output light every predetermined time.
  • the drive of the imaging device of the camera head 11102 in synchronism with the timing of the change in the intensity of the light to obtain an image in a time-division manner and synthesizing the images, a high dynamic A range of images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, the wavelength dependence of light absorption in body tissues is used to irradiate a narrower band of light than the irradiation light (i.e., white light) used during normal observation, thereby observing the mucosal surface layer.
  • irradiation light i.e., white light
  • Narrow Band Imaging in which a predetermined tissue such as a blood vessel is imaged with high contrast, is performed.
  • fluorescence observation may be performed in which an image is obtained from fluorescence generated by irradiation with excitation light.
  • the body tissue is irradiated with excitation light and the fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is examined.
  • a fluorescence image can be obtained by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 can be configured to be able to supply narrowband light and/or excitation light corresponding to such special light observation.
  • FIG. 25 is a block diagram showing an example of functional configurations of the camera head 11102 and CCU 11201 shown in FIG.
  • the camera head 11102 has a lens unit 11401, an imaging section 11402, a drive section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 has a communication section 11411 , an image processing section 11412 and a control section 11413 .
  • the camera head 11102 and the CCU 11201 are communicably connected to each other via a transmission cable 11400 .
  • a lens unit 11401 is an optical system provided at a connection with the lens barrel 11101 . Observation light captured from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401 .
  • a lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the number of imaging elements constituting the imaging unit 11402 may be one (so-called single-plate type) or plural (so-called multi-plate type).
  • image signals corresponding to RGB may be generated by each image pickup element, and a color image may be obtained by synthesizing the image signals.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (dimensional) display.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of systems of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102 .
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is configured by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405 . Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400 .
  • the communication unit 11404 receives a control signal for controlling driving of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405 .
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and/or information to specify the magnification and focus of the captured image. Contains information about conditions.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102 .
  • the communication unit 11411 receives image signals transmitted from the camera head 11102 via the transmission cable 11400 .
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102 .
  • Image signals and control signals can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal, which is RAW data transmitted from the camera head 11102 .
  • the control unit 11413 performs various controls related to imaging of the surgical site and the like by the endoscope 11100 and display of the captured image obtained by imaging the surgical site and the like. For example, the control unit 11413 generates control signals for controlling driving of the camera head 11102 .
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site and the like based on the image signal that has undergone image processing by the image processing unit 11412 .
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edges of objects included in the captured image, thereby detecting surgical instruments such as forceps, specific body parts, bleeding, mist during use of the energy treatment instrument 11112, and the like. can recognize.
  • the control unit 11413 may use the recognition result to display various types of surgical assistance information superimposed on the image of the surgical site. By superimposing and presenting the surgery support information to the operator 11131, the burden on the operator 11131 can be reduced and the operator 11131 can proceed with the surgery reliably.
  • a transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable of these.
  • wired communication is performed using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the system represents an entire device composed of multiple devices.
  • the present technology can also take the following configuration.
  • a photoelectric conversion unit that converts light into an electric charge; a plurality of storage units that temporarily store charges; a plurality of transfer transistors that transfer charges to the storage unit, At least one transfer transistor among the plurality of transfer transistors has a capacitive region in a region located in a direction different from a region in which the source and the drain are provided.
  • the imaging device according to (1) wherein electric charge is accumulated in the capacitance region when the transfer transistor is on.
  • the capacitive region is a region obtained by enlarging the gate electrode and channel region of the transfer transistor.
  • the imaging device according to any one of (1) to (8), wherein a region provided with the transfer transistor including the capacitive region is larger than a region provided with the reset transistor.
  • a photoelectric conversion unit that converts light into an electric charge; a plurality of storage units that temporarily store charges; a plurality of transfer transistors that transfer charges to the storage unit, at least one transfer transistor among the plurality of transfer transistors includes a capacitive region in a region located in a direction different from a region in which the source and the drain are provided;
  • An electronic device comprising: a processing unit that processes a signal from the imaging device.
  • 1 Imaging device 2 pixels, 3 pixel array unit, 4 vertical drive circuit, 5 column signal processing circuit, 6 horizontal drive circuit, 7 output circuit, 8 control circuit, 9 vertical signal line, 10 pixel drive line, 11 horizontal signal line , 13 input/output terminal, 33 first FD section, 51 photoelectric conversion section, 52 first transfer transistor, 53 first FD section, 54 second transfer transistor, 55 second FD section, 56 reset transistor, 57 amplification transistor, 58 selection transistor, 61 semiconductor substrate, 62 P-well region, 63 oxide film, 71 to 75 diffusion regions, 101 diffusion region, 102 oxide film, 151 third transfer transistor, 152 third FD section, 161 diffusion area

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Abstract

本技術は、変換効率の切り替えを行える画素を微細化することができるようにする撮像素子、電子機器に関する。 光を電荷に変換する光電変換部と、電荷を一時的に蓄積する複数の蓄積部と、蓄積部に電荷を転送する複数の転送トランジスタとを備え、複数の転送トランジスタのうちの少なくとも１つの転送トランジスタは、ソースとドレインが設けられている領域とは異なる方向に位置する領域に容量領域を備える。転送トランジスタがオンのとき、容量領域に電荷が蓄積される。本技術は、変換効率切替用の蓄積部を有する撮像素子に適用できる。

Description

撮像素子、電子機器
　本技術は、撮像素子、電子機器に関し、例えば、ダイナミックレンジを拡大し、かつより高品質な画像を得ることができるようにした撮像素子、電子機器に関する。
　各画素に設けられたフローティングディフュージョン（ＦＤ）の変換効率を切り替える機構を備えた撮像素子（イメージセンサ）が提案されている（特許文献１参照）。
　特許文献１に係る技術では、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを基本として、第１のＦＤと、第１のＦＤよりも大きな容量の第２のＦＤとを切り替えるゲートを設けている。そして、高変換効率にする場合、ゲートをＯＦＦにして第１のＦＤへの寄生容量を最小化し、反対に低変換効率にする場合、ゲートをＯＮにして第１のＦＤと第２のＦＤとを接続して寄生容量を最大化することが記載されている。
特開2014-112580号公報
　変換効率用のＦＤは、例えば、ＦＤとは異なる領域に形成された容量素子により実現されていた。この場合、容量素子を形成するための領域が必要となる。近年、画素の微細化が進んでおり、容量素子を形成するための領域を設けることで、微細化の妨げとなることが懸念されている。変換効率用のＦＤを設けた場合であっても、画素を微細化することができることが望まれている。
　本技術は、このような状況に鑑みてなされたものであり、画素を微細化することができるようにするものである。
　本技術の一側面の撮像素子は、光を電荷に変換する光電変換部と、電荷を一時的に蓄積する複数の蓄積部と、前記蓄積部に電荷を転送する複数の転送トランジスタとを備え、前記複数の転送トランジスタのうちの少なくとも１つの転送トランジスタは、ソースとドレインが設けられている領域とは異なる方向に位置する領域に容量領域を備える撮像素子である。
　本技術の一側面の電子機器は、光を電荷に変換する光電変換部と、電荷を一時的に蓄積する複数の蓄積部と、前記蓄積部に電荷を転送する複数の転送トランジスタとを備え、前記複数の転送トランジスタのうちの少なくとも１つの転送トランジスタは、ソースとドレインが設けられている領域とは異なる方向に位置する領域に容量領域を備える撮像素子と、前記撮像素子からの信号を処理する処理部とを備える電子機器である。
　本技術の一側面の撮像素子においては、光を電荷に変換する光電変換部と、電荷を一時的に蓄積する複数の蓄積部と、蓄積部に電荷を転送する複数の転送トランジスタとが備えられる。複数の転送トランジスタのうちの少なくとも１つの転送トランジスタは、ソースとドレインが設けられている領域とは異なる方向に位置する領域に容量領域が備えられている。
　本技術の一側面の電子機器においては、前記撮像素子が含まれる構成とされている。
　なお、電子機器は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術を適用した撮像装置の一実施の形態の構成例を示す図である。 画素の回路構成例を示す図である。 画素の他の回路構成例を示す図である。 第１の実施の形態における画素の平面構成例を示す図である。 第１の実施の形態における画素の断面構成例を示す図である。 第１の実施の形態における画素の断面構成例を示す図である。 第１の実施の形態における画素の平面構成例を示す図である。 第１の実施の形態における画素の断面構成例を示す図である。 第２の実施の形態における画素の平面構成例を示す図である。 第２の実施の形態における画素の断面構成例を示す図である。 第３の実施の形態における画素の平面構成例を示す図である。 第４の実施の形態における画素の平面構成例を示す図である。 第４の実施の形態における画素の断面構成例を示す図である。 第４の実施の形態における画素の断面構成例を示す図である。 第５の実施の形態における画素の断面構成例を示す図である。 第５の実施の形態における画素の断面構成例を示す図である。 第６の実施の形態における画素の回路構成例を示す図である。 第６の実施の形態における画素の平面構成例を示す図である。 第６の実施の形態における画素の断面構成例を示す図である。 第６の実施の形態における画素の断面構成例を示す図である。 画素の動作について説明するための図である。 画素の動作について説明するための図である。 電子機器の構成例を示す図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
　＜撮像装置の構成例＞
　図１は、本技術を適用した撮像装置の一実施の形態における構成例を示している。
　図１の撮像装置１は、画素２が２次元アレイ状に配列された画素アレイ部３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。
　画素２は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。複数の画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、増幅トランジスタなどであり、MOSトランジスタで構成される。
　制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また撮像装置１の内部情報などのデータを出力する。すなわち、制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に出力する。
　垂直駆動回路４は、例えばシフトレジスタによって構成され、所定の画素駆動線１０を選択し、選択された画素駆動線１０に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。すなわち、垂直駆動回路４は、画素アレイ部３の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給させる。
　カラム信号処理回路５は、画素２の列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling)またはDDS(double data sampling)、およびAD変換等の信号処理を行う。
　水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１１に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１３は、外部と信号のやりとりをする。
　以上のように構成される撮像装置１は、CDS処理またはDDS処理、およびAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
　＜画素の回路構成例＞
　画素アレイ部３に設けられた単位画素の構成について説明する。画素アレイ部３に設けられた単位画素は、例えば図２に示すように構成される。なお、図２において、図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　単位画素である画素２は、光電変換部５１、第１の転送トランジスタ５２、第１のＦＤ（Floating Diffusion：フローティングディフュージョン）部５３、第２の転送トランジスタ５４、第２のＦＤ部５５、リセットトランジスタ５６、増幅トランジスタ５７、および選択トランジスタ５８を有している。
　画素２に対して、画素駆動線１０として例えば複数の駆動線が画素行毎に配線される。そして、垂直駆動回路４から複数の駆動線を介して、第１の転送トランジスタ５２、第２の転送トランジスタ５４、リセットトランジスタ５６、および選択トランジスタ５８のそれぞれに、駆動信号TRG、駆動信号FDG、駆動信号RST、および駆動信号SELのそれぞれが供給される。
　これらの駆動信号は、高レベル（例えば、電源電圧VDD）の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。すなわち、駆動信号TRG乃至駆動信号SELの各駆動信号が高レベルとされると、その供給先のトランジスタは導通状態、すなわちオン状態となり、各駆動信号が低レベルとされると、その供給先のトランジスタは非導通状態、つまりオフ状態となる。
　光電変換部５１は、例えばPN接合のフォトダイオードからなる。光電変換部５１は、入射した光を受光して光電変換し、その結果得られた電荷を蓄積する。
　第１の転送トランジスタ５２は、光電変換部５１と第１のＦＤ部５３との間に設けられており、第１の転送トランジスタ５２のゲート電極には駆動信号TRGが供給される。この駆動信号TRGが高レベルとなると、第１の転送トランジスタ５２がオンにされて、光電変換部５１に蓄積されている電荷が、第１の転送トランジスタ５２を介して第１のＦＤ部５３に転送される。
　第１のＦＤ部５３と第２のＦＤ部５５は、それぞれフローティングディフージョンと呼ばれる浮遊拡散領域であり、転送されてきた電荷や光電変換部５１からオーバーフローしてきた電荷を一時的に蓄積する蓄積部として機能する。
　第２の転送トランジスタ５４は、第１のＦＤ部５３と第２のＦＤ部５５の間に設けられており、第２の転送トランジスタ５４のゲート電極には駆動信号FDGが供給される。この駆動信号FDGが高レベルとなると、第２の転送トランジスタ５４がオンにされて、第１のＦＤ部５３からの電荷が、第２の転送トランジスタ５４を介して第２のＦＤ部５５に転送される。
　第２の転送トランジスタ５４がオンにされることで、電荷が蓄積される領域が、第１のＦＤ部５３と第２のＦＤ部５５を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。第２の転送トランジスタ５４は、変換効率を切り替える変換効率切替トランジスタとして機能し、変換効率をオン、オフするスイッチとして機能する。
　リセットトランジスタ５６は、電源VDDと第２のＦＤ部５５との間に接続されており、リセットトランジスタ５６のゲート電極には駆動信号RSTが供給される。駆動信号RSTが高レベルとされるとリセットトランジスタ５６がオンされて第２のＦＤ部５５の電位が、電源電圧VDDのレベルにリセットされる。
　増幅トランジスタ５７は、ゲート電極が第１のＦＤ部５３に接続され、ドレインが電源VDDに接続されており、第１のＦＤ部５３に保持されている電荷に対応する信号を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ５７は、ソースが選択トランジスタ５８を介して垂直信号線９に接続されることにより、その垂直信号線９の一端に接続される定電流源（不図示）とソースフォロワ回路を構成する。
　選択トランジスタ５８は、増幅トランジスタ５７のソースと垂直信号線９との間に接続されており、選択トランジスタ５８のゲート電極には駆動信号SELが供給される。駆動信号SELが高レベルとされると、選択トランジスタ５８がオンされて画素２が選択状態となる。これにより、増幅トランジスタ５７から出力される画素信号が、選択トランジスタ５８を介して、垂直信号線９に出力される。
　なお、以下、各駆動信号がアクティブ状態、つまり高レベルとなることを、各駆動信号がオンするともいい、各駆動信号が非アクティブ状態、つまり低レベルとなることを、各駆動信号がオフするともいう。
　図３は、画素２の他の構成例を示す図である。図３に示した画素２は、第２の転送トランジスタ５４の接続位置が、図２に示した画素２と異なり、他の点は同様である。
　図２に示した画素２の第２の転送トランジスタ５４は、ソースが第１の転送トランジスタ５２に接続され、ドレインがリセットトランジスタ５６に接続された直列接続となっていた。図３に示した画素２の第２の転送トランジスタ５４は、並列接続とされ、第１のＦＤ部５３には、第１の転送トランジスタ５２、第２の転送トランジスタ５４、リセットトランジスタ５６、および増幅トランジスタ５７が接続された構成とされている。
　第２の転送トランジスタ５４は、リセットトランジスタ５６に対して直列接続であっても良いし、並列接続であっても良い。以下の説明では、図２に示した回路構成を例に挙げて説明を続ける。
　図２に示した画素２は、第１のＦＤ部５３と第２のＦＤ部５５を備え、これらのＦＤ部が直列に接続され、光電変換部で発生した電荷を電圧に変換する際の変換効率を２段階で切り替えられる構成とされている。
　高変換効率（ＨＣＧ）は、第１のＦＤ部５３で構成される。中変換効率（ＭＣＧ）は、（第１のＦＤ部５３＋第２のＦＤ部５５）で構成される。
　光電変換部５１に蓄積された電荷は、第１の転送トランジスタ５２がオンにされることで、第１のＦＤ部５３（高変換効率）、または（第１のＦＤ部５３＋第２のＦＤ部５５）（中変換効率）で受けて、出力される。
　高照度時には、光電変換部５１に蓄積された電荷が、第１の転送トランジスタ５２を超えて第１のＦＤ部５３側にオーバーフローし、第１のＦＤ部５３、第２のＦＤ部５５に蓄積される構成とされている。
　受光量が少ない小信号時には第１のＦＤ部５３に電荷が蓄積される高変換効率とされ、受光量が多い大信号時には（第１のＦＤ部５３＋第２のＦＤ部５５）に電荷が蓄積される中変換効率とされる。
　光電変換部５１をオーバーフローして第１のＦＤ部５３、第２のＦＤ部５５に溜まった電荷は、光電変換部５１に溜まった電荷とともに、（第１のＦＤ部５３＋第２のＦＤ部５５）で受けて出力される。
　高変換効率、中変換効率のそれぞれの読み出しは、別々にＡＤ変換され、どの読み出し信号を用いるかは、それぞれの読み出し信号量から判定される。高変換効率の信号と中変換効率の信号とのつなぎ部では、２つの読み出し信号をブレンドして用いるようにしても良い。ブレンドした信号を用いることで、つなぎ部での画質劣化が抑制される。
　＜第１の実施の形態＞
　図４は、画素２の平面構成例を示す図である。図４は、トランジスタが配置されているシリコン基板表面の平面図である。以下、図４に示した画素２を、第１の実施の形態における画素２とし、画素２aと記述する。
　図４は、１画素２ａのトランジスタの平面構成例を示す図である。画素２ａの中央付近には、第１の転送トランジスタ５２のゲート電極TRGが形成され、図中、その下側には第２の転送トランジスタ５４のゲート電極FDGが形成されている。ゲート電極TRGとゲート電極FDGとの間には、第１のＦＤ部５３が設けられている。
　第２の転送トランジスタ５４の図中左側には、リセットトランジスタ５６のゲート電極RSTが形成されている。第２の転送トランジスタ５４とリセットトランジスタ５６との間には、第２のＦＤ部５５が設けられている。
　リセットトランジスタ５６の図中上側には、増幅トランジスタ５７のゲート電極AMPが形成されている。増幅トランジスタ５７の図中右側には、選択トランジスタ５８のゲート電極SELが形成されている。
　図３に示したような画素２ａが、画素アレイ部３には、アレイ状に配置されている。
　各画素２ａの間には、FFTI（Front Full Trench Isolation）６０が形成されている。FFTI６０は、半導体基板６１、例えばシリコン基板を貫通したトレンチである。FFTI６０により画素２ａ間は、絶縁物で分離され、各画素２ａが電気的に分離された構成とされている。なお、貫通したトレンチではなく、非貫通のトレンチで構成されていても良い。
　図５は、図４の平面構成例の線分Ａ－Ａ’における画素２ａの断面構成例を示す図である。半導体基板６１内には、Ｐ型の不純物が注入されたＰウェル領域６２内に、Ｎ型の不純物が注入されて形成されたＰＮ接合により構成されたＰＤ５１が形成されている。
　半導体基板６１の表面には、図中右側から順に、第１の転送トランジスタ５２、第２の転送トランジスタ５４、およびリセットトランジスタ５６のそれぞれのゲート電極が形成されている。半導体基板６１と各ゲート電極との間には、酸化膜６３が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGと第２の転送トランジスタ５４のゲート電極FDGとの間の半導体基板６１内には、第１の転送トランジスタ５２のドレインに該当し、第２の転送トランジスタ５４のソースに該当するＮ＋拡散領域７１が形成されている。Ｎ＋拡散領域７１は、第１のＦＤ部５３を介して増幅トランジスタ５７のゲート電極に接続されている。
　第２の転送トランジスタ５４のゲート電極FDGの下側の半導体基板６１内には、チャネルに該当するＮ－拡散領域７２が形成されている。第２の転送トランジスタ５４のゲート電極FDGとリセットトランジスタ５６のゲート電極RSTとの間の半導体基板６１内には、第２の転送トランジスタ５４のドレインに該当し、リセットトランジスタ５６のソースに該当するＮ＋拡散領域７３が形成されている。Ｎ＋拡散領域７３は、第２のＦＤ部５５となる部分に接続されている。
　リセットトランジスタ５６のゲート電極RSTの下側の半導体基板６１内には、チャネルに該当するＮ－拡散領域７４が形成されている。リセットトランジスタ５６のチャネルに該当するＮ－拡散領域７４の図中左側には、リセットトランジスタ５６のドレインに該当するＮ＋拡散領域７５が形成されている。Ｎ＋拡散領域７５は、電源電圧VDDに接続されている。
　図５に示した例では、ソース、チャネル、およびドレインが、同極の不純物をカウンタードープした領域とされている構成を示した。この場合、ソース、ドレイン、およびチャネルは、Ｎ型の不純物がカウンタードープされたＮ型の領域として構成されている例を示した。このように、ソース、ドレイン、およびチャネルを、同極で構成することで、Ｓ値が良いトランジスタとすることができる。
　なお、ソースとドレインをＮ型の領域とし、チャネルをＰ型の不純物がカウンタードープされたＰ型の領域として構成することもできる。ここでは、Ｎ型の不純物がカウンタードープされている例を示したが、Ｐ型の不純物がカウンタードープされている構成とすることもできる。
　図６は、図４の平面構成例の線分Ａ－Ｂにおける画素２ａの断面構成例を示す図である。
　半導体基板６１内には、ＰＤ５１が形成されている。半導体基板６１の表面には、図中右側から順に、第１の転送トランジスタ５２と第２の転送トランジスタ５４のそれぞれのゲート電極が形成されている。半導体基板６１と各ゲート電極との間には、酸化膜６３が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGと第２の転送トランジスタ５４のゲート電極FDGとの間の半導体基板６１内には、第１の転送トランジスタ５２のドレインに該当し、第２の転送トランジスタ５４のソースに該当するＮ＋拡散領域７１が形成されている。Ｎ＋拡散領域７１は、第１のＦＤ部５３に接続されている。
　第２の転送トランジスタ５４のゲート電極FDGの下側の半導体基板６１内には、チャネルに該当するＮ－拡散領域７２が形成されている。
　再度、図４を参照する。図４に示した画素２ａの平面構成例において、第２の転送トランジスタ５４は、従来の第２の転送トランジスタよりも大きな領域で形成されている。第２の転送トランジスタ５４のゲート電極FDGと、チャネルに該当するＮ－拡散領域７２（図６）は、従来の第２の転送トランジスタのゲート電極FDGやチャネルに該当するＮ－拡散領域よりも大きな領域で形成されている。
　以下、第２の転送トランジスタ５４が大きく形成されているとは、第２の転送トランジスタ５４のゲート電極FDGとチャネルに該当するＮ－拡散領域７２が大きく形成されていることを意味するとして説明を続ける。
　第２の転送トランジスタ５４は、例えば、リセットトランジスタ５６や選択トランジスタ５８よりも大きな領域で形成されている。第２の転送トランジスタ５４が大きく形成されているとは、従来の第２の転送トランジスタ５４が形成されていた領域を拡大して形成したともいえる。この拡大した領域を、以下、適宜、拡大領域と記述する。図７，図８を参照し、第１の実施の形態における画素２ａの拡大領域について説明を加える。
　図７は、図４に示した画素２に拡大領域を示した平面構成例の図である。図８は、図６に示した画素２に拡大領域を示した断面構成例の図である。
　図７を参照するに、第２の転送トランジスタ５４ａを、第２の転送トランジスタ５４ａ－１と第２の転送トランジスタ５４ａ－２に分けて考える。第２の転送トランジスタ５４ａ－１と第２の転送トランジスタ５４ａ－２は、第２の転送トランジスタ５４ａを形成し、図４乃至６を参照して説明したように、１つの連続したゲート電極とチャネル領域から構成されるトランジスタである。
　第２の転送トランジスタ５４ａ－１に該当する部分は、図中実線で示し、第２の転送トランジスタ５４ａ－２に該当する部分は、図中点線で示す。第２の転送トランジスタ５４ａ－１は、従来の大きさの領域に形成されたトランジスタであり、第２の転送トランジスタ５４ａ－２は、拡大領域に形成されたトランジスタである。
　第２の転送トランジスタ５４ａ－１は、トランジスタとして機能するために必要とされる領域である。第１のＦＤ部５３に蓄積された電荷は、第２の転送トランジスタ５４により、第２のＦＤ部５５に転送される。
　第２の転送トランジスタ５４ａが、トランジスタと機能する、すなわちこの場合、第１のＦＤ部５３から第２のＦＤＢ５５に電荷を転送するための領域として用いられるのが、第２の転送トランジスタ５４ａ－１の領域である。
　第１の転送トランジスタ５２、第１のＦＤ部５３、第２の転送トランジスタ５４ａ、第２のＦＤ部５５は、線分Ａ－Ａ’上にある。この線分Ａ－Ａ’における断面構成例は、図５に示したようになる。
　図５に示した第２の転送トランジスタ５４は、第２の転送トランジスタ５４ａ－１に該当する領域であり、トランジスタとして機能する領域である。図５に示した部分は、電荷が転送される領域を示した図である。電荷が転送される領域を、電荷転送領域と記載した場合、第２の転送トランジスタ５４ａ－１は、電荷転送領域の一部をなす領域である。
　第２の転送トランジスタ５４ａ－２は、拡大領域である。この第２の転送トランジスタ５４ａ－２は、トランジスタとして機能しない領域であると言い換えることができる。また第２の転送トランジスタ５４ａ－２は、容量付加した領域（適宜、容量領域とも記載する）であるともいえる。以下、拡大領域＝容量領域として説明を続ける。
　すなわち、第２の転送トランジスタ５４ａ－２は、電荷転送領域ではない領域であり、電荷が転送されるときのパス上にある領域ではない。第２の転送トランジスタ５４ａ－２は、第２の転送トランジスタ５４ａがオンにされたとき、ＦＤの容量素子として機能する容量領域である。
　図８を参照するに、第２の転送トランジスタ５４ａは、図中右側に第２の転送トランジスタ５４ａ－１を有し、図中左側に第２の転送トランジスタ５４ａ－２を有する。第２の転送トランジスタ５４ａ－１は、ゲート電極FDGとＮ－拡散領域７２ａ－１を含む。第２の転送トランジスタ５４ａ－２は、ゲート電極FDG’とＮ－拡散領域７２ａ－２を含む。
　第２の転送トランジスタ５４ａ－１は、線分Ａ－Ａ’にもあり、電荷転送領域に含まれる領域にある。一方で、第２の転送トランジスタ５４ａ－２は、線分Ａ－Ａ’にはない領域であり、線分Ａ－Ｂ上にしかない領域である。
　換言すると、Ｎ－拡散領域７２ａ－１は、電荷転送領域に含まれる領域であり、第２の転送トランジスタ５４ａが電荷を転送するトランジスタ（スイッチ）として機能するときに、電荷の受け渡しが行われる領域である。一方で、Ｎ－拡散領域７２ａ－２は、電荷転送領域には含まれない領域であり、第２の転送トランジスタ５４ａが電荷を転送するトランジスタ（スイッチ）として機能するときに、第１のＦＤ部５３の容量素子として機能する領域である。
　第２の転送トランジスタ５４ａ－２が配置されている領域は、第２の転送トランジスタ５４ａのソースとドレインが配置されている方向とは異なる方向に位置する。第２の転送トランジスタ５４ａのソースは、図５の線分Ａ－Ａ’の断面構成例を参照して説明したように、ゲート電極FDGの図中左側に形成されているＮ－拡散領域７２であり、ドレインは、ゲート電極FDGの図中右側に形成されているＮ＋拡散領域７３である。このＮ－拡散領域７２やＮ＋拡散領域７３が形成されている領域とは異なる方向にある領域に、第２の転送トランジスタ５４ａ－２のＮ－拡散領域７２ａ－２が形成されている。
　図７を再度参照するに、線分Ａ－Ａ’上のあるソースに該当するＮ＋拡散領域７１は、ゲート電極TRGとゲート電極FDGとを繋ぐ経路上に位置し、ドレインに該当するＮ＋拡散領域７３は、ゲート電極FDGとゲート電極RSTとを繋ぐ経路上に位置する。この線分Ａ－Ａ’の経路は、図中、下側に向かい、左側に向かう経路である。
　一方、拡大領域に該当するＮ―拡散領域７２ａ－２がある線分Ａ－Ｂの経路は、図中下側に向かい、右側に向かう経路である。この場合、ソースやドレインが形成されている経路が進む方向とは異なる向きに向かう方向（この場合、逆向きの方向）である。このように、ＦＤ容量素子として機能する容量領域は、トランジスタのソースとドレインが形成されている方向とは異なる方向にある領域に形成される。
　このように、第２の転送トランジスタ５４ａは、オンにされた状態のときに、スイッチとして機能する領域（第２の転送トランジスタ５４ａ－１）と、スイッチとしては機能せず、容量領域として機能する領域（第２の転送トランジスタ５４ａ－２）を備える。このような容量領域を備えることで、画素２を微細化することができる。画素２を微細化した場合も、小さな領域を有効活用して変換効率切替用の容量を付加することができる。
　＜第２の実施の形態＞
　図９は、第２の実施の形態における画素２ｂの平面構成例を示す図である。図４（図７）に示した第１の実施の形態における画素２ａと同一の部分には同一の符号を付し、適宜説明は省略する。
　図９に示した画素２ｂの第２の転送トランジスタ５４ｂに設けられている拡大領域の位置が、図７に示した画素２ａと異なり、他の点は同一である。画素２ｂの第２の転送トランジスタ５４ｂを、第２の転送トランジスタ５４ｂ－１、第２の転送トランジスタ５４ｂ－２、および第２の転送トランジスタ５４ｂ－３に分けて考える。第２の転送トランジスタ５４ｂ－１に該当する部分は、図中実線で示し、第２の転送トランジスタ５４ｂ－２と第２の転送トランジスタ５４ｂ－３に該当する部分は、図中点線で示す。
　第２の転送トランジスタ５４ｂ－１は、オンにされたとき、トランジスタとして機能する領域である。第２の転送トランジスタ５４ｂ－２と第２の転送トランジスタ５４ｂ－３は、拡大領域に該当し、オンにされたとき、容量素子として機能する容量領域である。
　画素２ｂにおいては、第２の転送トランジスタ５４ｂ－１が中央に位置し、その図中右端に、第２の転送トランジスタ５４ｂ－２が位置し、その図中左端に、第２の転送トランジスタ５４ｂ－３が位置している。このように、拡大領域を、第２の転送トランジスタ５４ｂの両端にそれぞれ設ける構成としても良い。
　図９の線分Ａ－Ａ’における断面構成例は、画素２ａと基本的に同様であり、図５に示したようになるため、その説明は省略する。線分Ａ－Ａ’上には、図５を参照して説明した場合と同じく、第２の転送トランジスタ５４ｂのソース、チャネル、ドレインが位置し、電荷転送領域が配置されている。この電荷転送領域が配置されている領域とは異なる領域であり、ソースやドレインが配置されている方向とは異なる方向に位置する領域に、拡大領域である第２の転送トランジスタ５４ａｂ－２と第２の転送トランジスタ５４ｂ－３が形成されている。
　第２の転送トランジスタ５４ｂ－２と第２の転送トランジスタ５４ｂ－３は、図９の線分Ｂ－Ｂ’上にある。図１０は、線分Ｂ－Ｂ’における画素２ｂの断面構成例を示す図である。図１０を参照するに、画素２ａの半導体基板６１の図中上側に、第２の転送トランジスタ５４ｂが形成されている。第２の転送トランジスタ５４ｂ－１が中央に配置され、その第２の転送トランジスタ５４ｂ－１の図中左側に第２の転送トランジスタ５４ｂ－２が配置され、図中右側に第２の転送トランジスタ５４ｂ－３が配置されている。
　第２の転送トランジスタ５４ｂ－１のゲート電極FDG、第２の転送トランジスタ５４ｂ－２のゲート電極FDG’、および第２の転送トランジスタ５４ｂ－３のゲート電極FDG”は、図では分割して記載しているが、連続したゲート電極として形成されている。同じく、第２の転送トランジスタ５４ｂ－１のＮ―拡散領域７２ｂ－１、第２の転送トランジスタ５４ｂ－２のＮ―拡散領域７２ｂ－２、および第２の転送トランジスタ５４ｂ－３のＮ―拡散領域７２ｂ－３は、図では分割して記載しているが、連続したＮ－拡散領域として形成されている。
　第２の転送トランジスタ５４ｂは、オンにされた状態のときに、スイッチとして機能する領域（第２の転送トランジスタ５４ｂ－１）と、スイッチとしては機能せず、容量領域として機能する拡大領域（第２の転送トランジスタ５４ｂ－２と第２の転送トランジスタ５４ｂ－３）を備える。このように、容量素子として機能する拡大領域を複数設けても良い。このような容量領域を備えることで、画素２を微細化することができる。画素２を微細化した場合も、小さな領域を有効活用して変換効率切替用の容量を付加することができる。
　＜第３の実施の形態＞
　図１１は、第３の実施の形態における画素２ｃの平面構成例を示す図である。図９に示した第２の実施の形態における画素２ｂと同一の部分には同一の符号を付し、適宜説明は省略する。
　図１１に示した画素２ｃの第２の転送トランジスタ５４ｃに設けられている拡大領域の位置が、図９に示した画素２ｂと異なり、他の点は同一である。画素２ｃの第２の転送トランジスタ５４ｃに設けられている拡大領域は、第２の転送トランジスタ５４ｃの角の部分に三角形状で設けられている。
　第２の転送トランジスタ５４ｃの右下の角の部分の領域は、拡大領域に該当し、オンにされたとき容量素子として機能する第２の転送トランジスタ５４ｃ－２が設けられている。第２の転送トランジスタ５４ｃの左下の角の部分の領域には、拡大領域に該当し、オンにされたとき容量素子として機能する第２の転送トランジスタ５４ｃ－３が設けられている。
　図１１の線分Ａ－Ａ’における断面構成例は、画素２ａと基本的に同様であり、図５に示したようになるため、その説明は省略する。線分Ａ－Ａ’上には、図５を参照して説明した場合と同じく、第２の転送トランジスタ５４ｃのソース、チャネル、ドレインが位置し、電荷転送領域が配置されている。この電荷転送領域が配置されている領域とは異なる領域であり、ソースやドレインが配置されている方向とは異なる方向に位置する領域となる第２の転送トランジスタ５４ｃの角に、拡大領域である第２の転送トランジスタ５４ａｃ－２と第２の転送トランジスタ５４ｃ－３が形成されている。
　図１１の線分Ｂ－Ｂ’における断面構成例は、画素２ｂと基本的に同様であり、図１０に示したようになるため、その説明は省略する。線分Ｂ－Ｂ’上には、図１０を参照して説明した場合と同じく、第２の転送トランジスタ５４ｃ－１を中央に、その図中右側に第２の転送トランジスタ５４ｃ－２が配置され、その図中左側に第２の転送トランジスタ５４ｃ－２が配置されている。
　第２の転送トランジスタ５４ｃの角の部分は、電界密度が高くなる傾向があり、白点の起点となる可能性があるが、そのような角の部分に、第２の転送トランジスタ５４ｃ－２と第２の転送トランジスタ５４ｃ－３が配置されている。第２の転送トランジスタ５４ｃの角の部分を覆うように、第２の転送トランジスタ５４ｃ－２のゲート電極FDG’と第２の転送トランジスタ５４ｃ－３のゲート電極FDG”が設けられている。
　このような構成とすることで、ゲート容量を増やしつつ、ＦＤ暗電流を抑制することができる。第２の転送トランジスタ５４ｃは、オンにされた状態のときに、スイッチとして機能する領域（第２の転送トランジスタ５４ｃ－１）と、スイッチとしては機能せず、容量領域として機能する拡大領域（第２の転送トランジスタ５４ｃ－２と第２の転送トランジスタ５４ｃ－３）を備える。このように、容量素子として機能する拡大領域を複数設けても良い。このような容量領域を備えることで、画素２を微細化することができる。画素２を微細化した場合も、小さな領域を有効活用して変換効率切替用の容量を付加することができる。
　＜第４の実施の形態＞
　図１２は、第４の実施の形態における画素２ｄの平面構成例を示す図である。図１３は、図１２の線分Ｂ－Ｂ’における画素２ｄの断面構成例を示す図である。図１４は、図１２の線分Ｃ－Ｃ’における画素２ｄの断面構成例を示す図である。
　第４の実施の形態における画素２ｄの第２の転送トランジスタ５４ｄが掘り込み型のゲート構造となっている点が、第１乃至第３の実施の形態における画素２ａ乃至２ｃと異なり、他の点は同一であるため、その説明は適宜省略する。
　図１２の平面構成例を参照するに、第２の転送トランジスタ５４ｄは、中央部分に第２の転送トランジスタ５４ｄ－１が位置し、その周りを囲むように（図中上側の辺を除く）、第２の転送トランジスタ５４ｄ－２が形成されている。
　第２の転送トランジスタ５４ｄ－１は、オンにされたときトランジスタとして機能する領域であり、第２の転送トランジスタ５４ｄ－２は、オンにされたとき容量素子として機能する領域である。
　図１２の線分Ａ－Ａ’における断面構成例は、画素２ａと基本的に同様であり、図５に示したようになるため、その説明は省略する。
　図１３に示した画素２ｄの線分Ｂ－Ｂ’における断面構成例を参照する。半導体基板６１内に第２の転送トランジスタ５４ｄのチャネル領域となるＮ－拡散領域１０１が形成されている。このＮ－拡散領域１０１の側面と上面を囲むように酸化膜１０２が形成されている。この酸化膜１０２を囲むように、ゲート電極FDGが形成されている。
　図１４に示した画素２ｄの線分Ｃ－Ｃ’における断面構成例を参照する。図１３に示した画素２ｄの線分Ａ－Ｂにおける断面構成例と同じく、半導体基板６１内に第２の転送トランジスタ５４ｄのチャネル領域となるＮ－拡散領域１０１が形成されている。このＮ－拡散領域１０１の側面と上面を囲むように酸化膜１０２が形成されている。この酸化膜１０２を囲むように、ゲート電極FDGが形成されている。
　第２の転送トランジスタ５４ｄの側面が、拡大領域に該当する。例えば、図１３に示した第２の転送トランジスタ５４ｄの右側面と左側面のそれぞれが、拡大領域に該当する第２の転送トランジスタ５４ｄ－２となる。
　図１２を再度参照するに、第２の転送トランジスタ５４ｄの中央部分、換言すれば、線分Ａ－Ａ’上にある第２の転送トランジスタ５４ｄは、第２の転送トランジスタ５４ｄ－１に該当する領域であり、オンにされたときにトランジスタとして機能する領域とされている。
　この第２の転送トランジスタ５４ｄ－１を囲む４辺のうち、下辺、左辺、右辺、および上辺の一部（第１のＦＤ部５３と第２のＦＤ部５５との間に位置する辺）は、拡大領域に該当し、第２の転送トランジスタ５４ｄ－２に該当し、オンにされたときに、容量素子として機能する領域とされている。
　このように、第２の転送トランジスタ５４ｄを掘り込み型のゲートとし、半導体基板６１の深さ方向に容量となる領域を付加することができる。
　なお、第１乃至第３の実施の形態における第２の転送トランジスタ５４ａ乃至５４ｃを、掘り込み型のゲートで構成することもできる。
　このように、容量素子として機能する拡大領域を側面（深さ方向）に設けても良い。このような容量領域を備えることで、画素２を微細化することができる。画素２を微細化した場合も、小さな領域を有効活用して変換効率切替用の容量を付加することができる。
　＜第５の実施の形態＞
　図１５、図１６は、第５の実施の形態における画素２ｅの断面構成例を示す図である。第５の実施の形態における画素２ｄの平面構成例は、図７に示した第１の実施の形態における画素２ａの構成である場合を例に挙げて説明する。第５の実施の形態は、第１乃至第４の実施の形態のいずれの形態とも組み合わせることが可能である。
　図１５は、図７の線分Ａ－Ａ’における画素２ｅの断面構成例を示す図である。図１６は、図７の線分Ａ－Ｂにおける画素２ｅの断面構成例を示す図である。
　第５の実施の形態における画素２ｅは、第１の実施の形態における画素２ａと比較して、半導体基板６１とゲート電極との間に形成されている酸化膜６３ｅの膜厚が異なり、他の点は同様であるため、同様な部分に関しては適宜説明を省略する。
　図１５に示すように、第２の転送トランジスタ５４ｅ－１のゲート電極FDG下に形成されている酸化膜６３ｅ－２は、第１の転送トランジスタ５２のゲート電極TRG下に形成されている酸化膜６３ｅ－１や、リセットトランジスタ５６のゲート電極RST下に形成されている酸化膜６３ｅ－１よりも薄く形成されている。
　図１６に示すように、拡大領域に該当する第２の転送トランジスタ５４ｅ－２のゲート電極FDG’下に形成されている酸化膜６３ｅ－２は、例えば、第１の転送トランジスタ５２のゲート電極TRG下に形成されている酸化膜６３ｅ－１よりも薄く形成されている。
　このように、第２の転送トランジスタ５４ｅの領域に形成されている酸化膜６３ｅ－２を、他のトランジスタの領域に形成されている酸化膜６３ｅ－１よりも薄く構成することで、容量を他のトランジスタよりも拡大することができる。このような容量領域を備えることで、画素２を微細化することができる。画素２を微細化した場合も、小さな領域を有効活用して変換効率切替用の容量を付加することができる。
　＜第６の実施の形態＞
　図１７は、第６の実施の形態における画素２ｆの回路構成例を示す図である。
　図１７に示した画素２ｆは、図２に示した画素２の回路構成に、第３の転送トランジスタ１５１と第３のＦＤ部１５２が追加された構成とされている。以下の説明において、図２に示した画素２と同様の部分には、同一の符号を付し、その説明は適宜省略する。
　第３の転送トランジスタ１５１の一方は、第２のＦＤ部５５と接続され、他方は、第３のＦＤ部１５２の一方と接続されている。第３のＦＤ部１５２の他方は、リセットトランジスタ５６と接続されている。第３の転送トランジスタ１５１には、駆動信号FCGが供給される。駆動信号FCGが高レベルとされると、第３の転送トランジスタ１５１は導通状態、すなわちオン状態となり、駆動信号FCGが低レベルとされると、第３の転送トランジスタ１５１は非導通状態、つまりオフ状態となる。
　第３のＦＤ部１５２も、第１のＦＤ部５３や第２のＦＤ部５５と同じくフローティングディフージョンと呼ばれる浮遊拡散領域であり、転送されてきた電荷や光電変換部５１からオーバーフローしてきた電荷を一時的に蓄積する蓄積部として機能する。
　第２の転送トランジスタ５４がオンにされることで、電荷が蓄積される領域が、第１のＦＤ部５３と第２のＦＤ部５５を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。第２の転送トランジスタ５４は、変換効率を切り替える変換効率切替トランジスタとして機能する。
　第３の転送トランジスタ１５１は、第２のＦＤ部５５と第３のＦＤ部１５２の間に設けられており、第３の転送トランジスタ１５１のゲート電極には駆動信号FCGが供給される。この駆動信号FCGが高レベルとなると、第３の転送トランジスタ１５１がオンにされて、第２のＦＤ部５５からの電荷が、第３の転送トランジスタ１５１を介して第３のＦＤ部１５２に転送される。
　第３の転送トランジスタ１５１がオンにされることで、電荷が蓄積される領域が、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部１５２を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。第３の転送トランジスタ１５１は、変換効率を切り替える変換効率切替トランジスタとして機能する。
　リセットトランジスタ５６は、電源VDDと第３のＦＤ部１５２との間に接続されており、リセットトランジスタ５６のゲート電極には駆動信号RSTが供給される。駆動信号RSTが高レベルとされるとリセットトランジスタ５６がオンされて第３のＦＤ部１５２の電位が、電源電圧VDDのレベルにリセットされる。
　図１７に示した画素２ｆは、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部１５２を備え、これらのＦＤ部が直列に接続され、光電変換部で発生した電荷を電圧に変換する際の変換効率を３段階で切り替えられる構成とされている。
　高変換効率（ＨＣＧ）は、第１のＦＤ部５３で構成される。中変換効率（ＭＣＧ）は、（第１のＦＤ部５３＋第２のＦＤ部５５）で構成される。低変換効率（ＬＣＧ）は、（第１のＦＤ部５３＋第２のＦＤ部５５＋第３のＦＤ部１５２）で構成される。
　光電変換部５１に蓄積された電荷は、第１の転送トランジスタ５２がオンにされることで、第１のＦＤ部５３（高変換効率）、または（第１のＦＤ部５３＋第２のＦＤ部５５）（中変換効率）で受けて、出力される。
　高照度時には、光電変換部５１に蓄積された電荷が、第１の転送トランジスタ５２を超えて第１のＦＤ部５３側にオーバーフローし、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部１５２に蓄積される構成とされている。
　受光量が少ない小信号時には第１のＦＤ部５３に電荷が蓄積される高変換効率とされ、受光量が多い大信号時には（第１のＦＤ部５３＋第２のＦＤ部５５＋第３のＦＤ部１５２）に電荷が蓄積される低変換効率とされる。ここではさらに、高変換効率と低変換効率との間の中変換効率を設け、（第１のＦＤ部５３＋第２のＦＤ部５５）に電荷が蓄積される変換効率を設ける。
　光電変換部５１をオーバーフローして第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部１５２に溜まった電荷は、光電変換部５１に溜まった電荷とともに、（第１のＦＤ部５３＋第２のＦＤ部５５＋第３のＦＤ部１５２）で受けて出力される。
　高変換効率、中変換効率、低変換効率のそれぞれの読み出しは、別々にＡＤ変換され、どの読み出し信号を用いるかは、それぞれの読み出し信号量から判定される。高変換効率の信号と中変換効率の信号とのつなぎ部や中変換効率の信号と低変換効率の信号とのつなぎ部では、２つの読み出し信号をブレンドして用いるようにしても良い。ブレンドした信号を用いることで、つなぎ部での画質劣化が抑制される。
　このように、ＦＤ部を３カ所設けることで、３つの変換効率を使う構成とすることができる。これにより、つなぎ部のS/N段差を抑制することができる。
　図１８は、画素２ｆの平面構成例を示す図である。画素２ｆの中央付近には、第１の転送トランジスタ５２のゲート電極TRGが形成され、図中、その下側には第２の転送トランジスタ５４のゲート電極FDGが形成されている。第２の転送トランジスタ５４ｆは、上述した実施の形態と同じく、仮想的に第２の転送トランジスタ５４ｆ－１と第２の転送トランジスタ５４ｆ－２とに分けることができる。第２の転送トランジスタ５４ｆ－１は、第１の転送トランジスタ５２の図中真下側に配置され、その図中右側に第２の転送トランジスタ５４ｆ－２が配置されている。
　ゲート電極TRGとゲート電極FDGとの間であり、シリコン基板内には、Ｎ＋拡散層で形成された第１のＦＤ部５３が設けられている。第２の転送トランジスタ５４ｆの図中左側には、第３の転送トランジスタ１５１のゲート電極FCGが形成されている。第２の転送トランジスタ５４fと第３の転送トランジスタ１５１との間には、第２のＦＤ部５５が設けられている。
　第３の転送トランジスタ１５１は、第２の転送トランジスタ５４fと同じく、仮想的に第３の転送トランジスタ１５１－１と第３の転送トランジスタ１５１－２とに分けることができる。第３の転送トランジスタ１５１－１は、図中画素２fの左側に配置され、その下側に第３の転送トランジスタ１５１－２が配置されている。
　第３の転送トランジスタ１５１の図中上側には、リセットトランジスタ５６のゲート電極RSTが形成されている。第３の転送トランジスタ１５１とリセットトランジスタ５６との間には、第３のＦＤ部１５２が設けられている。
　リセットトランジスタ５６の図中右側には、増幅トランジスタ５７のゲート電極AMPが形成されている。増幅トランジスタ５７の図中下側には、選択トランジスタ５８のゲート電極SELが形成されている。
　図１９は、図１８の平面構成例の線分Ａ－Ａ’における画素２ｆの断面構成例を示す図である。図２０は、図１８の平面構成例の線分Ａ－Ｂにおける画素２ｆの断面構成例を示す図である。
　半導体基板６１内には、Ｐ型の不純物が注入されたＰウェル領域６２内に、Ｎ型の不純物が注入されて形成されたＰＮ接合により構成されたＰＤ５１が形成されている。半導体基板６１の表面には、図中右側から順に、第１の転送トランジスタ５２、第２の転送トランジスタ５４ｆ、第３の転送トランジスタ１５１、およびリセットトランジスタ５６のそれぞれのゲート電極が形成されている。半導体基板６１と各ゲート電極との間には、酸化膜６３が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGと第２の転送トランジスタ５４ｆのゲート電極FDGとの間の半導体基板６１内には、第１の転送トランジスタ５２のドレインに該当し、第２の転送トランジスタ５４ｆのソースに該当するＮ＋拡散領域７１が形成されている。Ｎ＋拡散領域７１は、第１のＦＤ部５３を介して増幅トランジスタ５７のゲート電極に接続されている。
　第２の転送トランジスタ５４ｆのゲート電極FDGの下側の半導体基板６１内には、チャネルに該当するＮ－拡散領域７２が形成されている。第２の転送トランジスタ５４ｆのゲート電極FDGと第３の転送トランジスタ１５１のゲート電極FCGとの間の半導体基板６１内には、第２の転送トランジスタ５４ｆのドレインに該当し、第３の転送トランジスタ１５１のソースに該当するＮ＋拡散領域７３が形成されている。
　第３の転送トランジスタ１５１のゲート電極FCGの下側の半導体基板６１内には、チャネルに該当するＮ－拡散領域１６１が形成されている。
　第３の転送トランジスタ１５１のゲート電極FCGとリセットトランジスタ５６のゲート電極RSTとの間の半導体基板６１内には、第３の転送トランジスタ１５１のドレインに該当し、リセットトランジスタ５６のソースに該当するＮ＋拡散領域７３が形成されている。Ｎ＋拡散領域７３は、第３のＦＤ部１５２に接続されている。
　リセットトランジスタ５６のゲート電極RSTの下側の半導体基板６１内には、チャネルに該当するＮ－拡散領域７４が形成されている。リセットトランジスタ５６のチャネルに該当するＮ－拡散領域７４の図中左側には、リセットトランジスタ５６のドレインに該当するＮ＋拡散領域７５が形成されている。Ｎ＋拡散領域７５は、電源電圧VDDに接続されている。
　図２０を参照するに、第２の転送トランジスタ５４fは、図中右側に第２の転送トランジスタ５４f－１を有し、図中左側に第２の転送トランジスタ５４f－２を有する。第２の転送トランジスタ５４f－１は、ゲート電極FDGとＮ－拡散領域７２f－１を含む。第２の転送トランジスタ５４f－２は、ゲート電極FDG’とＮ－拡散領域７２f－２を含む。
　第２の転送トランジスタ５４f－１は、線分Ａ－Ａ’にもあり、電荷転送領域に含まれる領域にある。一方で、第２の転送トランジスタ５４f－２は、線分Ａ－Ａ’にはない領域であり、線分Ａ－Ｂ上にしかない領域である。
　Ｎ－拡散領域７２f－１は、電荷転送領域に含まれる領域であり、第２の転送トランジスタ５４fが電荷を転送するトランジスタ（スイッチ）として機能するときに、電荷の受け渡しが行われる領域である。一方で、Ｎ－拡散領域７２f－２は、電荷転送領域には含まれない領域であり、第２の転送トランジスタ５４fが電荷を転送するトランジスタ（スイッチ）として機能するときに、第１のＦＤ部５３の容量素子として機能する容量領域である。
　図１８に示したように第３の転送トランジスタ１５１も、第２の転送トランジスタ５４ｆと同じく、第３の転送トランジスタ１５１－１と第３の転送トランジスタ１５１－２を有する。第３の転送トランジスタ１５１－１は、ゲート電極FCGとＮ－拡散領域１６１－１を含む。第３の転送トランジスタ１５１－２は、ゲート電極FCG’とＮ－拡散領域１６１－２を含む。
　第３の転送トランジスタ１５１－１は、線分Ａ－Ａ’にもあり、電荷転送領域に含まれる領域にある。一方で、第３の転送トランジスタ１５１－２は、線分Ａ－Ａ’にはない領域である。
　Ｎ－拡散領域１６１－１は、電荷転送領域に含まれる領域であり、第３の転送トランジスタ１５１が電荷を転送するトランジスタ（スイッチ）として機能するときに、電荷の受け渡しが行われる領域である。一方で、Ｎ－拡散領域１６１－２は、電荷転送領域には含まれない領域であり、第３の転送トランジスタ１５１が電荷を転送するトランジスタ（スイッチ）として機能するときに、第２のＦＤ部５５の容量素子として機能する容量領域である。
　拡大領域に該当するＮ―拡散領域１６１－２がある経路は、第３の転送トランジスタ１５１のソースやドレインが形成されている経路が進む方向とは異なる向きに向かう方向にある。このように、ＦＤ容量素子として機能する容量領域は、トランジスタのソース、ドレインが形成されている方向とは異なる方向にある領域に形成される。
　このように、第２の転送トランジスタ５４fは、オンにされた状態のときに、スイッチとして機能する領域（第２の転送トランジスタ５４f－１）と、スイッチとしては機能せず、容量領域として機能する領域（第２の転送トランジスタ５４f－２）を備える。第３の転送トランジスタ１５１は、オンにされた状態のときに、スイッチとして機能する領域（第３の転送トランジスタ１５１－１）と、スイッチとしては機能せず、容量領域として機能する領域（第３の転送トランジスタ１５１－２）を備える。
　第６の実施の形態においては、第２の転送トランジスタ５４ｆと第３の転送トランジスタ１５１のそれぞれが、拡大領域を有し、オンにされたときに容量素子として機能する容量領域を有する。このように、１画素内に、複数の拡大領域を有する、換言すれば、複数のトランジスタがそれぞれ拡大領域を有する構成とすることもできる。
　このような容量領域を備えることで、画素２を微細化することができる。画素２を微細化した場合も、小さな領域を有効活用して変換効率切替用の容量を付加することができる。
　なお、第６の実施の形態と、第１乃至第５の実施の形態のいずれか１つ、または複数を組み合わせた実施の形態とすることもできる。
　なお、第１乃至第６の実施の形態においては、Ｎ型半導体である場合を例に挙げて説明したが、Ｐ型半導体に対して本技術を適用することもできる。Ｐ型半導体に本技術を適用した場合、第２の転送トランジスタ５４や第３の転送トランジスタ１５１に、Lowの駆動信号が印加されたときに、拡大領域が容量領域として機能する構成とすることができる。
　＜画素２の動作について＞
　図２１と図２２を参照し、画素２の動作について説明する。ここでは、図１７に示した回路構成を有する画素２ｆの動作を例に挙げて説明する。図２１は、画素２の動作について説明するためのタイミングチャートであり、図２２は、画素２の動作について説明するためのポテンシャル図である。
　図２１中、HGCは高変換効率を表し、MCGは中変換効率を表し、LCGは底辺間効率を表す。図２２中、ＰＤは、ＰＤ５１を表し、TRGは、第１の転送トランジスタ５２を表し、ＦＤ１は、第１のＦＤ部３３を表し、FDGは、第２の転送トランジスタ５４を表し、ＦＤ２は、第２のＦＤ部５５を表し、FCGは、第３の転送トランジスタ１５１を表し、ＦＤ３は、第３のＦＤ部１５２を表し、RSTは、リセットトランジスタ５６を表す。
　時刻Ｔ１は、シャッタ操作が行われた直後の時刻である。図２１を参照するに、シャッタ操作が行われた直後は、選択トランジスタ５８に供給される駆動信号SEL、リセットトランジスタ５６に供給される駆動信号RST、第３の転送トランジスタ１５１に供給される駆動信号FCG、第２の転送トランジスタ５４に供給される駆動信号FDG、および第１の転送トランジスタ５２に供給される駆動信号TGは、オフの状態である。
　図２２を参照するに、シャッタ操作が行われた直後は、ＰＤ５１、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部１５２は、オフの状態であり、信号は蓄積されていない状態である。
　時刻Ｔ１から露光期間が始まり、ＰＤ５１での光電変換が行われ、ＰＤ５１に信号が蓄積される。ここで、飽和電子数よりも信号が多くなった場合、第１の転送トランジスタ５２下をオーバーフローして、そのオーバーフローした信号量に応じて、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部１５２に信号が蓄積される。
　時刻Ｔ２は、MCG（中変換効率）モードのリセット期間である。図２１を参照するに、MCGモードのリセット期間は、選択トランジスタ５８に供給される駆動信号SELと第２の転送トランジスタ５４に供給される駆動信号FDGがオンにされる。
　図２２に示した例では、ＰＤ５１からオーバーフローした信号が、第１のＦＤ部５３と第２のＦＤ部５５に蓄積されている状態を示している。
　MCGモードのリセット期間が終了されると、時刻Ｔ３のHCG（高変換効率）モードのリセット期間へと移行する。図２１を参照するに、HCGモードのリセット期間は、選択トランジスタ５８に供給される駆動信号SELは、オンの状態が維持され、第２の転送トランジスタ５４に供給される駆動信号FDGがオンからオフに切り替えられる。
　図２２を参照するに、HCGモードのリセット期間へと移行し、第２の転送トランジスタ５４に供給される駆動信号FDGがオフにされることにより、第１のＦＤ部５３と第２のＦＤ部５５に蓄積されていた信号が、容量分割される。
　上述したように、第２の転送トランジスタ５４と第３の転送トランジスタ１５１は、それぞれ容量領域を有している。図２２に示した例では、FDGの横幅とFCGの横幅は、広く図示してある。横幅は、容量の大きさを表す。本技術によれば、第２の転送トランジスタ５４と第３の転送トランジスタ１５１自体が、容量を有するため、従来よりもより多くの電荷を第２の転送トランジスタ５４と第３の転送トランジスタ１５１に蓄積させることができる。
　HCGモードのリセット期間が終了されると、時刻Ｔ４のHCGモードの読み出し期間へと移行する。図２１を参照するに、時刻Ｔ３から時刻Ｔ４に移行する間に、第１の転送トランジスタ５２に供給される駆動信号TRGが所定の時間だけオンにされる。駆動信号TRGがオンにされることで、ＰＤ５１に蓄積されていた信号が、第１の転送トランジスタ５２により読み出される。ＰＤ５１からの読み出しは、CDS(correlated double sampling)駆動により行われる。
　時刻Ｔ３のHCGモードのリセット期間に得られたリセット信号と、時刻Ｔ４のHCGモードの読み出し期間に読み出された信号が用いられたCDS駆動により、HCGモード時の画像データが生成され、出力される。
　図２２を参照するに、時刻Ｔ４において、HDGモードによる読み出しが行われることで、ＰＤ５１に蓄積されていた信号が読み出され、空の状態となり、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部１５２にそれぞれＰＤ５１に蓄積された信号に応じた信号が蓄積される。
　HCGモードの読み出し期間が終了されると、時刻Ｔ５のMCGモードの読み出し期間へと移行する。図２１を参照するに、時刻Ｔ４から時刻Ｔ５に移行する間に、第２の転送トランジスタ５４に供給される駆動信号FDGがオンの状態にされる。駆動信号FDGがオンにされることで、第１のＦＤ部５３と第２のＦＤ部５５に蓄積されていた電荷が読み出される。
　時刻Ｔ５においては、時刻Ｔ２のMCGモードのリセット期間に得られたリセット信号と、時刻Ｔ５のMCGモードの読み出し期間に読み出された信号が用いられたCDS駆動により、MCGモード時の画像データが生成され、出力される。
　MCGモードの読み出し期間が終了されると、時刻Ｔ６のLCGモードの読み出し期間へと移行する。図２１を参照するに、時刻Ｔ５から時刻Ｔ６に移行する間に、第３の転送トランジスタ１５１に供給される駆動信号FCGがオンにされる。時刻Ｔ６においては、第２の転送トランジスタ５４と第３の転送トランジスタ１５１がオンの状態にされている。
　第２の転送トランジスタ５４と第３の転送トランジスタ１５１がオンの状態にされることで、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部１５２に蓄積されていた信号が読み出される。
　LCGモードの読み出し期間が終了されると、時刻Ｔ７のリセット期間に移行する。時刻Ｔ７のリセット期間においては、時刻Ｔ８におけるLCGモードのリセット期間における黒レベルの信号を、シャッタ時の黒レベルの信号と同一にするために、シャッタ時と同じ状態でのリセット動作が行われる。
　図２１を参照するに、時刻Ｔ７のリセット期間においては、選択トランジスタ５８に供給される駆動信号SELが、時刻Ｔ６から時刻Ｔ８までの間、オフの状態にされる。リセットトランジスタ５６に供給される駆動信号RSTは、時刻Ｔ６から時刻Ｔ８までの間の所定の時間、オンの状態にされる。第３の転送トランジスタ１５１に供給される駆動信号FCGは、時刻Ｔ６から時刻Ｔ８までの間の所定の時間、オンの状態にされる。第２の転送トランジスタ５４に供給される駆動信号FDGは、時刻Ｔ６から時刻Ｔ８までの間の所定の時間、オンの状態にされる。
　時刻Ｔ７のリセット期間においてリセット動作が行われることにより、図２２に示すように、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部１５２に蓄積されていた信号がリセットされる。
　時刻Ｔ７におけるリセット期間が終了されると、時刻Ｔ８のLCGモードのリセット期間に移行する。時刻Ｔ８におけるLCGモードのリセット期間においては、選択トランジスタ５８に供給される駆動信号SELが、オンの状態にされる。第３の転送トランジスタ１５１に供給される駆動信号FCGと、第２の転送トランジスタ５４に供給される駆動信号FDGも、オンの状態にされる。
　LCGモードにおける読み出しは、DDS（double data sampling）駆動により行われる。DDS駆動は、ＦＤに保持、もしくは、蓄積されている信号電荷を信号レベルとして読み出し、次いで、ＦＤを所定電位にリセットして当該所定電位をリセットレベルとして読み出す駆動である。
　LCGモードにおける読み出しは、DDS駆動により行われるため、時刻Ｔ６においてLCGモードにおける読み出し期間において読み出された信号と、時刻Ｔ８においてLCGモードにおけるリセット期間において読み出されたリセット信号が用いられ、LCGモードにおける画像データが生成され、出力される。
　LCGモードの読み出し期間の終了時に、駆動信号SEL、駆動信号FCG、および駆動信号FDGがオフにされる。
　このような一連の動作が行われることで、HCG（高変換効率）時の信号、MCG（中変換効率）時の信号、およびLCG（低変換効率）時の信号がそれぞれ読み出される。このような３つの変換効率を使って３回で読み出す構成とすることで、つなぎ部のS/N段差が悪化するようなことを抑制することができる。
　図２１，２２を参照して説明したように、画素２においては、ＰＤ５１からオーバーフローした電荷が、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部１５２に蓄積される。この第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部１５２は、オーバーフローした電荷を蓄積するオーバーフロー蓄積容量（LOFIC : Lateral Over Flow Integration Capacitor）として機能する。このようなＦＤ蓄積側のLOFICは、ＦＤリセットすることが困難なため、シャッタ操作が行われてから信号の読み出しが完了までの蓄積期間中に発生するＦＤ暗電流が、イメージセンサの画質を劣化させる可能性があった。
　本技術によれば、変換効率切り替えスイッチとして機能する第２の転送トランジスタ５４や第３の転送トランジスタ１５１において、余分なＦＤを覆うことで、変換効率容量として使用しないオフ期間中はＦＤ暗電流を抑えることができ、オン期間中は変換効率容量として選択的に機能させることができる。よって、暗電流によるイメージセンサの画質が劣化してしまうようなことを抑制することができる。
　本技術によれば、変換効率切り替えトランジスタとして第２の転送トランジスタ５４や第３の転送トランジスタ１５１のゲートを使い変換効率容量を付加するため、画素のデットスペースを使用し、より低変換効率の画を作成することができる。特に変換効率切り替えが多い画素や画素サイズが小さいセンサにおいては大きな効果を得られる。
　＜電子機器への適用例＞
　本技術は、撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機など、画像取込部（光電変換部）に撮像素子を用いる電子機器全般に対して適用可能である。撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　図２３は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
　図２３の撮像素子１０００は、レンズ群などからなる光学部１００１、図１の撮像装置１の構成が採用される撮像素子（撮像デバイス）１００２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路１００３を備える。また、撮像素子１０００は、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８も備える。DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７および電源部１００８は、バスライン１００９を介して相互に接続されている。
　光学部１００１は、被写体からの入射光（像光）を取り込んで撮像素子１００２の撮像面上に結像する。撮像素子１００２は、光学部１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１００２として、図１の撮像装置１を用いることができる。
　表示部１００５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、撮像素子１００２で撮像された動画または静止画を表示する。記録部１００６は、撮像素子１００２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部１００７は、ユーザによる操作の下に、撮像素子１０００が持つ様々な機能について操作指令を発する。電源部１００８は、DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６および操作部１００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　＜内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図２４は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図２４では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図２５は、図２４に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　光を電荷に変換する光電変換部と、
　電荷を一時的に蓄積する複数の蓄積部と、
　前記蓄積部に電荷を転送する複数の転送トランジスタと
　を備え、
　前記複数の転送トランジスタのうちの少なくとも１つの転送トランジスタは、ソースとドレインが設けられている領域とは異なる方向に位置する領域に容量領域を備える
　撮像素子。
（２）
　前記転送トランジスタがオンのとき、前記容量領域に電荷が蓄積される
　前記（１）に記載の撮像素子。
（３）
　前記容量領域は、前記転送トランジスタのゲート電極とチャネル領域を拡大した領域である
　前記（１）または（２）に記載の撮像素子。
（４）
　前記容量領域は、前記転送トランジスタのゲート電極の一端に設けられている
　前記（１）乃至（３）のいずれかに記載の撮像素子。
（５）
　前記容量領域は、前記転送トランジスタのゲート電極の両端に設けられている
　前記（１）乃至（３）に記載の撮像素子。
（６）
　前記容量領域は、前記転送トランジスタのゲート電極の角の領域に設けられている
　前記（１）乃至（３）のいずれかに記載の撮像素子。
（７）
　前記容量領域を備える前記転送トランジスタは、掘り込み型のゲート構造である
　前記（１）乃至（３）のいずれかに記載の撮像素子。
（８）
　前記容量領域を備える前記転送トランジスタのゲート電極に設けられている酸化膜は、他のトランジスタのゲート電極に設けられている酸化膜よりも薄く設けられている
　前記（１）乃至（６）のいずれかに記載の撮像素子。
（９）
　リセットトランジスタをさらに備え、
　前記リセットトランジスタが設けられている領域よりも、前記容量領域を備える前記転送トランジスタが設けられている領域の方が大きい
　前記（１）乃至（８）のいずれかに記載の撮像素子。
（１０）
　光を電荷に変換する光電変換部と、
　電荷を一時的に蓄積する複数の蓄積部と、
　前記蓄積部に電荷を転送する複数の転送トランジスタと
　を備え、
　前記複数の転送トランジスタのうちの少なくとも１つの転送トランジスタは、ソースとドレインが設けられている領域とは異なる方向に位置する領域に容量領域を備える
　撮像素子と、
　前記撮像素子からの信号を処理する処理部と
　を備える電子機器。
　１　撮像装置，　２　画素，　３　画素アレイ部，　４　垂直駆動回路，　５　カラム信号処理回路，　６　水平駆動回路，　７　出力回路，　８　制御回路，　９　垂直信号線，　１０　画素駆動線，　１１　水平信号線，　１３　入出力端子，　３３　第１のＦＤ部，　５１　光電変換部，　５２　第１の転送トランジスタ，　５３　第１のＦＤ部，　５４　第２の転送トランジスタ，　５５　第２のＦＤ部，　５６　リセットトランジスタ，　５７　増幅トランジスタ，　５８　選択トランジスタ，　６１　半導体基板，　６２　Ｐウェル領域，　６３　酸化膜，　７１乃至７５　拡散領域，　１０１　拡散領域，　１０２　酸化膜，　１５１　第３の転送トランジスタ，　１５２　第３のＦＤ部，　１６１　拡散領域

Claims (10)

  1. 　光を電荷に変換する光電変換部と、
    　電荷を一時的に蓄積する複数の蓄積部と、
    　前記蓄積部に電荷を転送する複数の転送トランジスタと
    　を備え、
    　前記複数の転送トランジスタのうちの少なくとも１つの転送トランジスタは、ソースとドレインが設けられている領域とは異なる方向に位置する領域に容量領域を備える
    　撮像素子。
  2. 　前記転送トランジスタがオンのとき、前記容量領域に電荷が蓄積される
    　請求項１に記載の撮像素子。
  3. 　前記容量領域は、前記転送トランジスタのゲート電極とチャネル領域を拡大した領域である
    　請求項１に記載の撮像素子。
  4. 　前記容量領域は、前記転送トランジスタのゲート電極の一端に設けられている
    　請求項１に記載の撮像素子。
  5. 　前記容量領域は、前記転送トランジスタのゲート電極の両端に設けられている
    　請求項１に記載の撮像素子。
  6. 　前記容量領域は、前記転送トランジスタのゲート電極の角の領域に設けられている
    　請求項１に記載の撮像素子。
  7. 　前記容量領域を備える前記転送トランジスタは、掘り込み型のゲート構造である
    　請求項１に記載の撮像素子。
  8. 　前記容量領域を備える前記転送トランジスタのゲート電極に設けられている酸化膜は、他のトランジスタのゲート電極に設けられている酸化膜よりも薄く設けられている
    　請求項１に記載の撮像素子。
  9. 　リセットトランジスタをさらに備え、
    　前記リセットトランジスタが設けられている領域よりも、前記容量領域を備える前記転送トランジスタが設けられている領域の方が大きい
    　請求項１に記載の撮像素子。
  10. 　光を電荷に変換する光電変換部と、
    　電荷を一時的に蓄積する複数の蓄積部と、
    　前記蓄積部に電荷を転送する複数の転送トランジスタと
    　を備え、
    　前記複数の転送トランジスタのうちの少なくとも１つの転送トランジスタは、ソースとドレインが設けられている領域とは異なる方向に位置する領域に容量領域を備える
    　撮像素子と、
    　前記撮像素子からの信号を処理する処理部と
    　を備える電子機器。
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