KR20160019264A - Cmos 이미지 센서 - Google Patents

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KR20160019264A
KR20160019264A KR1020140103787A KR20140103787A KR20160019264A KR 20160019264 A KR20160019264 A KR 20160019264A KR 1020140103787 A KR1020140103787 A KR 1020140103787A KR 20140103787 A KR20140103787 A KR 20140103787A KR 20160019264 A KR20160019264 A KR 20160019264A
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히사노리 이하라
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삼성전자주식회사
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Abstract

씨모스 이미지 센서가 제공된다. 씨모스 이미지 센서는 기판 내에 배치되며, 제 1 픽셀 영역 및 제 2 픽셀 영역을 정의하는 제 1 소자 분리막, 상기 제 1 및 제 2 픽셀 영역들 각각에서 제 1 활성부 및 제 2 활성부를 정의하는 제 2 소자 분리막, 상기 제 1 픽셀 영역의 상기 제 2 활성부 상에 배치되는 리셋 게이트 및 선택 게이트, 및 상기 제 2 픽셀 영역의 상기 제 2 활성부 상에 배치되는 소스 팔로워 게이트를 포함하되, 상기 소스 팔로워 게이트의 길이는 상기 리셋 게이트 및 상기 선택 게이트들의 길이들보다 클 수 있다.

Description

CMOS 이미지 센서{CMOS image sensor}

본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 전하 전송 효율이 향상된 이미지 센서에 관한 것이다.

이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.

이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.

본원 발명이 해결하고자 하는 과제는 노이즈가 감소된 씨모스 이미지 센서를 제공하는데 있다.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 씨모스 이미지 센서는 기판 내에 배치되며, 제 1 픽셀 영역 및 제 2 픽셀 영역을 정의하는 제 1 소자 분리막, 상기 제 1 및 제 2 픽셀 영역들 각각에서 제 1 활성부 및 제 2 활성부를 정의하는 제 2 소자 분리막, 상기 제 1 픽셀 영역의 상기 제 2 활성부 상에 배치되는 리셋 게이트 및 선택 게이트, 및 상기 제 2 픽셀 영역의 상기 제 2 활성부 상에 배치되는 소스 팔로워 게이트를 포함하되, 상기 소스 팔로워 게이트의 길이는 상기 리셋 게이트 및 상기 선택 게이트들의 길이들보다 클 수 있다.

일 실시예에 따르면, 평면적 관점에서, 상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들은 상기 제 1 및 제 2 픽셀 영역들의 상기 제 2 활성부들 사이에 배치될 수 있다.

일 실시예에 따르면, 상기 제 1 및 제 2 픽셀 영역들은 일 방향에서 상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들이 서로 인접하고, 상기 제 1 및 제 2 픽셀 영역들의 상기 제 2 활성부들이 서로 인접하도록 배치될 수 있다.

일 실시예에 따르면, 상기 기판은 서로 대향하는 제 1 면 및 제 2 면을 갖되, 상기 제 1 및 제 2 픽셀 영역들 각각의 상기 기판 내에 형성된 제 1 도전형의 광전 변환층, 및 상기 광전 변환층 상에서 상기 기판의 상기 제 1 면에 인접하게 배치된 제 2 도전형의 웰 불순물층을 더 포함한다.

일 실시예에 따르면, 상기 제 2 소자 분리막은 상기 광전 변환층과 이격되어 상기 웰 불순물층 내에 배치될 수 있다.

일 실시예에 따르면, 평면적 관점에서, 상기 제 1 활성부 및 상기 제 2 활성부는 상기 광전 변환층과 중첩될 수 있다.

일 실시예에 따르면, 상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들에 각각 배치되는 제 1 및 제 2 트랜스퍼 게이트들, 상기 제 1 및 제 2 트랜스퍼 게이트들 일측의 상기 제 1 활성부들 내에 각각 형성된 제 1 및 제 2 플로팅 확산 영역들, 및 상기 제 1 및 제 2 플로팅 확산 영역들과 상기 소스 팔로워 게이트를 연결하는 제 1 연결 배선을 더 포함한다.

일 실시예에 따르면, 상기 선택 게이트 일측의 상기 제 2 활성부에 배치된 제 1 불순물 영역, 상기 소스 팔로워 게이트 일측의 상기 제 2 활성부에 배치된 제 2 불순물 영역, 및 상기 제 1 및 제 2 불순물 영역을 연결하는 제 2 연결 배선을 더 포함한다.

일 실시예에 따르면, 상기 소스 팔로워 게이트 타측의 상기 제 2 활성부에 배치된 제 3 불순물 영역, 및 상기 제 3 불순물 영역과 접속되며, 상기 제 2 연결 배선을 가로지르는 상부 배선을 더 포함한다.

일 실시예에 따르면, 상기 제 1 불순물 영역과 상기 제 2 연결 배선을 연결하는 제 1 콘택 플러그들, 및 상기 제 2 불순물 영역과 상기 제 2 연결 배선을 연결하는 제 2 콘택 플러그들을 더 포함한다.

일 실시예에 따르면, 상기 제 1 콘택 플러그의 개수와 상기 제 2 콘택 플러그의 개수가 서로 다를 수 있다.

일 실시예에 따르면, 상기 기판은 상기 제 1 픽셀 영역의 상기 제 1 활성부와 상기 제 2 픽셀 영역의 상기 제 1 활성부를 연결하는 공통 활성부를 포함하되, 상기 제 1 및 제 2 픽셀 영역들 각각의 상기 기판 내에 형성된 제 1 도전형의 광전 변환층, 상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들에 각각 배치되는 제 1 및 제 2 트랜스퍼 게이트들, 및 상기 제 1 및 제 2 트랜스퍼 게이트들 사이에서 상기 공통 활성부 내에 형성된 공통 플로팅 확산 영역을 더 포함한다.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 씨모스 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 기판, 상기 기판 내에 형성된 제 1 도전형의 광전 변환층, 상기 기판 내에 형성되며 상기 제 1 면에 인접한 제 2 도전형의 웰 불순물층, 상기 웰 불순물층에 제 1 및 제 2 활성부들을 정의하는 소자 분리막, 상기 제 1 활성부 상의 제 1 로직 게이트, 및 상기 제 2 활성부 상의 제 2 로직 게이트를 포함하되, 상기 제 1 및 제 2 활성부들은 실질적으로 동일한 폭 및 길이를 가지며, 상기 제 1 로직 게이트의 길이는 상기 제 2 로직 게이트의 길이보다 클 수 있다.

일 실시예에 따르면, 상기 기판 내에 형성된 광전 변환층, 상기 광전 변환층 상의 트랜스퍼 게이트, 상기 트랜스퍼 게이트 일측의 상기 기판 내에 형성된 플로팅 확산 영역, 및 상기 플로팅 확산 영역과 상기 제 1 로직 게이트를 연결하는 제 1 연결 배선을 더 포함한다.

일 실시예에 따르면, 상기 기판을 관통하며 상기 광전 변환층을 둘러싸는 깊은 소자 분리막을 더 포함한다.

일 실시예에 따르면, 상기 기판은 상기 광전 변환층 상에 배치되는 제 2 도전형의 웰 불순물층을 더 포함하되, 상기 소자 분리막은 상기 웰 불순물층 내에 형성될 수 있다.

일 실시예에 따르면, 상기 트랜스퍼 게이트는 평면적 관점에서, 상기 광전 변환층과 중첩될 수 있다.

일 실시예에 따르면, 상기 제 1 로직 게이트 양측의 상기 제 1 활성부 내에 형성된 제 1 및 제 2 불순물 영역들, 상기 제 2 로직 게이트 타측의 상기 제 2 활성부 내에 형성된 제 3 및 제 4 불순물 영역들, 및 상기 제 1 및 제 3 불순물 영역들을 공통으로 연결하는 제 2 연결 배선을 더 포함한다.

일 실시예에 따르면, 상기 제 1 불순물 영역과 상기 제 2 연결 배선을 연결하는 복수 개의 제 1 콘택 플러그들, 및 상기 제 3 불순물 영역과 상기 제 2 연결 배선을 연결하는 복수 개의 제 2 콘택 플러그들을 더 포함한다.

일 실시예에 따르면, 상기 제 2 활성부 상에 배치되는 제 3 로직 게이트를 더 포함하되, 상기 제 3 로직 게이트의 길이는 상기 제 1 로직 게이트의 길이보다 작을 수 있다.

본 발명의 실시예들에 따르면, 제한된 픽셀 영역 내에서 소오스 팔로워 게이트의 길이가 리셋 및 선택 게이트들의 길이들보다 클 수 있다. 즉, 제한된 픽셀 영역 내에서 소스 팔로워 게이트의 면적이 증가됨으로써, 씨모스 이미지 센서의 동작시 소스 팔로워 트랜지스터의 채널에서 발생하는 전류 요동(current fluctuation)에 의해 게이트 절연막에 전하들이 랜덤(random)하게 트래핑(trapping) 또는 디트래핑(de-trapping)되어 발생하는 노이즈(noise)를 줄일 수 있다.

도 1은 본 발명의 실시예들에 따른 씨모스 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 씨모스 이미지 센서의 액티브 픽셀 센서 어레이의 회로도들이다.
도 3은 본 발명의 제 1 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 4는 본 발명의 제 1 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 3의 I-I'선을 따라 자른 단면도이다.
도 5는 본 발명의 제 1 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 3의 II-II'선을 따라 자른 단면도이다.
도 6은 본 발명의 제 2 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 7은 본 발명의 제 2 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 6의 I-I'선을 따라 자른 단면도이다.
도 8은 본 발명의 제 3 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 9는 본 발명의 제 3 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 8의 I-I'선을 따라 자른 단면도이다.
도 10은 본 발명의 제 4 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 11은 본 발명의 제 4 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 10의 I-I'선을 따라 자른 단면도이다.
도 12는 본 발명의 제 5 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 13은 본 발명의 제 5 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 12의 I-I'선을 따라 자른 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 씨모스 이미지 센서의 평면도이다.
도 15는 본 발명의 제 6 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 16은 본 발명의 제 6 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 15의 I-I'선을 따라 자른 단면도이다.
도 17은 본 발명의 제 7 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 18은 본 발명의 제 7 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 17의 I-I'선을 따라 자른 단면도이다.
도 19는 본 발명의 실시예들에 따른 씨모스 이미지 센서를 포함하는 전자 장치의 블록도이다.
도 20 및 도 21은 본 발명의 실시 예들에 따른 씨모스 이미지 센서가 적용된 전자 장치들을 나타낸다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

이하, 도면들을 참조하여 본 발명의 실시예들에 따른 씨모스 이미지 센서 및 그 제조 방법에 대해 상세히 설명한다.

도 1은 본 발명의 실시예들에 따른 씨모스 이미지 센서의 블록도이다.

도 1을 참조하면, 씨모스 이미지 센서는 액티브 픽셀 센서 어레이(10; Active Pixel Sensor array), 행 디코더(row decoder; 20), 행 드라이버(row driver; 30), 열 디코더(column decoder; 40), 타이밍 발생기(timing generator; 50), 상관 이중 샘플러(CDS: Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70) 및 입출력 버퍼(I/O buffer; 80)를 포함한다.

액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환한다. 액티브 픽셀 센서 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공된다.

행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.

타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공한다.

상관 이중 샘플러(CDS; 60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.

아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.

입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력한다.

도 2는 본 발명의 실시예들에 따른 씨모스 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.

도 2를 참조하면, 액티브 픽셀 센서 어레이(10)는 복수의 단위 픽셀들(P)을 포함하며, 단위 픽셀들(P)은 매트릭스 형태로 배열될 수 있다. 이 실시예에서, 단위 픽셀(P)은 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)과 로직 트랜지스터들(RX, SX, DX)을 포함한다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor), 및 드라이브 트랜지스터(DX; Drive transistor or source follower transistor)를 포함할 수 있다.

제 1 트랜스퍼 트랜지스터(TX1)은 제 1 트랜스퍼 게이트(TG1) 및 제 1 광전 변환 소자(PD1)를 포함하고, 제 2 트랜스퍼 트랜지스터(TX2)은 제 2 트랜스퍼 게이트(TG2) 및 제 2 광전 변환 소자(PD2)를 포함한다. 그리고, 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 검출 노드(FD; 즉, 플로팅 확산 영역 (Floating Diffusion region)))을 공유한다.

제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.

제 1 및 제 2 전하 전송 게이트들(TG1, TG2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에 축적된 전하를 전하 검출 노드(FD, 즉, 플로팅 확산 영역)으로 전송한다. 제 1 및 제 2 전하 전송 게이트들(TG1, TG2)에는 서로 상보적인 신호가 인가될 수 있다. 즉, 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.

전하 검출 노드(FD)는 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에서 생성된 전하를 전송 받아 누적적으로 저장한다. 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다.

리셋 트랜지스터(RX)는 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 전하 검출 노드(FD)와 연결되며 소오스 전극은 전원 전압(VDD)에 연결된다. 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소오스 전극과 연결된 전원 전압(VDD)이 전하 검출 노드(FD)로 전달된다. 따라서, 리셋 트랜지스터(RX)가 턴 온시 전하 검출 노드(FD)에 축적된 전하들이 배출되어 전하 검출 노드(FD)가 리셋될 수 있다.

드라이브 트랜지스터(DX)는 단위 픽셀(P) 외부에 위치하는 정전류원(미도시)과 조합하여 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 전하 검출 노드(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다.

선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(P)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 드라이브 트랜지스터(DX)의 소오스 전극으로 전달될 수 있다.

도 3은 본 발명의 제 1 실시예에 따른 이미지 센서의 개략 평면도이다. 도 4는 본 발명의 제 1 실시예에 따른 이미지 센서의 단면도로서, 도 3의 I-I'선을 따라 자른 단면도이다. 도 5는 본 발명의 제 1 실시예에 따른 이미지 센서의 단면도로서, 도 3의 II-II'선을 따라 자른 단면도이다.

도 3, 도 4, 및 도 5를 참조하면, 기판(100)은 제 1 픽셀 영역(PR1)과 제 2 픽셀 영역(PR2)을 포함하며, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은 제 1 활성부(ACT1) 및 제 2 활성부(ACT2)를 포함한다. 일 실시예에서, 제 1 픽셀 영역(PR1)은 x축 방향을 따라 복수 개 배열될 수 있으며, 제 2 픽셀 영역(PR2)은 x축 방향을 따라 복수 개 배열될 수 있다. 그리고, y축 방향을 따라 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 교대로 배열될 수 있다.

나아가, 일 실시예에 따르면, 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 y축 방향으로 배열되되, 평면적 관점에서, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 1 활성부들(ACT1)이 서로 인접하도록 배치될 수 있다. 즉, 평면적 관점에서, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 1 활성부들(ACT1)은 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2) 사이에 배치될 수 있다.

보다 상세하게, 기판(100)은 서로 대향하는 제 1 면(101a)(또는 전면) 및 제 2 면(101b)(또는 후면)을 가질 수 있다. 기판(100)은 벌크 실리콘 기판, SOI(Silicon on insulator) 기판 또는 반도체 에피택시얼층일 수 있다.

실시예들에 따르면, 기판(100)의 제 1 면(101a) 상에 배선 구조체가 배치될 수 있으며, 배선 구조체는 로직 트랜지스터들 및 이와 연결되는 배선층들(IC1, IC2, W1, W2)을 포함한다. 기판(100)의 제 2 면(101b) 상에 컬러 필터층(220) 및 마이크로 렌즈들(230)이 배치될 수 있다. 그리고, 기판(100)의 제 2 면(101b)과 컬러 필터층(220) 사이에 평탄막(210)이 배치될 수 있다. 상세하게, 컬러 필터층(220) 및 마이크로 렌즈(230)는 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에 대응되어 형성될 수 있다. 컬러 필터층(220)은 단위 픽셀에 따라 적색, 녹색 또는 청색의 컬러 필터를 포함한다. 마이크로 렌즈(230)는 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)로 입사광을 집광시킬 수 있다.

각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 기판(100) 내에 광전 변환층(110) 및 웰 불순물층(120)이 형성될 수 있다. 광전 변환층(110)은 입사광의 세기에 비례하여 광전하를 생성한다. 광전 변환층(110)은 기판(100)과 반대의 도전형을 갖는 불순물을 기판(100) 내에 이온주입하여 형성될 수 있다. 그리고, 기판(100)의 제 1 면(101a)과 제 2 면(101b) 사이에 포텐셜 기울기를 가질 수 있도록 광전 변환층(110)은 제 1 면(101a)에 인접한 영역과 제 2 면(101b)에 인접한 영역 간에 불순물 농도 차이를 가질 수 있다. 예를 들어, 광전 변환층(110)은 복수 개의 불순물 영역들이 적층된 형태로 형성될 수도 있다. 웰 불순물층(120)은 광전 변환층(110) 상에서 기판(100)의 제 1 면(101a)과 인접하며, 광전 변환층(110)과 반대의 도전형을 갖는 불순물이 도핑될 수 있다. 일 실시예에서, 광전 변환층(110)은 n형 불순물이 도핑될 수 있으며, 웰 불순물층(120)은 p형 불순물이 도핑될 수 있다.

제 1 소자 분리막(103)은 기판(100)의 제 1 면(101a)에서 제 2 면(101b)으로 수직적으로 연장될 수 있으며, 제 1 소자 분리막(103)은 기판(100)에 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 정의하며, 광전 변환층(110)을 둘러쌀 수 있다.

제 1 소자 분리막(103)은 기판(100; 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질로 형성될 수 있다. 예를 들어, 제 1 소자 분리막(103)은 실리콘 산화막, 실리콘 질화막, 언도우프트 폴리실리콘막, 공기(air) 또는 이들의 조합으로 이루어질 수 있다. 이러한 제 1 소자 분리막(103)은 기판(100)의 제 1 면(101a) 및/또는 제 2 면(101b)을 패터닝하여 깊은 트렌치를 형성한 후, 깊은 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 이러한 제 1 소자 분리막(103)은 광전 변환층(110)으로 비스듬히 입사되는 입사광을 굴절시킬 수 있다. 제 1 소자 분리막(103)은 입사광에 의해 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 제 1 및 제 2 픽셀 영역들(PR1, PR2)로 이동하는 것을 방지할 수 있다.

제 2 소자 분리막(105)은 제 1 및 제 2 활성부들(ACT1, ACT2)을 정의할 수 있다. 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에서 서로 이격되어 배치되며, 서로 다른 크기를 가질 수 있다. 일 실시예에서, 제 2 소자 분리막(105)은 웰 불순물층(120) 내에 형성될 수 있다. 기판(100)의 제 1 면(101a)으로부터 제 2 소자 분리막(105)의 수직적 깊이는, 제 1 소자 분리막(103)의 수직적 깊이보다 작을 수 있다. 일 실시예에서, 제 2 소자 분리막(105)의 하부면은 웰 불순물층(120) 내에 위치할 수 있으며, 광전 변환층(110)과 이격될 수 있다. 일 실시예에 따르면, 제 2 소자 분리막(105)은 기판(100)의 제 1 면(101a)을 패터닝하여 얕은 트렌치를 형성한 후, 얕은 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 다른 실시예에 따르면, 제 2 소자 분리막(105)은 웰 불순물층(120)과 동일한 도전형을 갖는 불순물 영역일 수 있다. 이러한 경우, 제 2 소자 분리막(105) 내의 불순물 농도는 웰 불순물층(120)의 불순물 농도보다 클 수 있다.

실시예들에 따르면, 제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1)에 제 1 트랜스퍼 게이트(111a) 및 제 1 플로팅 확산 영역(121a)이 배치될 수 있으며, 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1)에 제 2 트랜스퍼 게이트(111b) 및 제 2 플로팅 확산 영역(121b)이 배치될 수 있다.

일 실시예에서, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b) 각각은 평면적 관점에서, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 중심 부분들에 위치할 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b) 각각은 웰 불순물층(120) 내로 삽입된 하부 부분과, 하부 부분과 연결되며 기판(100)의 제 1 면(101a) 위로 돌출되는 상부 부분을 포함할 수 있다. 일 실시예에서, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)의 하부 부분들은 웰 불순물층(120)의 일부를 관통할 수 있다. 그리고, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)과 기판(100) 사이에는 게이트 절연막이 개재될 수 있다. 일 실시예에 따르면, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)은 제 1 활성부들(ACT1)에 노출되는 웰 불순물층(120)에 트렌치를 형성하고, 트렌치 내에 게이트 절연막 및 게이트 도전막을 차례로 형성하여 형성될 수 있다.

제 1 트랜스퍼 게이트(111a) 일측의 웰 불순물층(120) 내에 제 1 플로팅 확산 영역(121a)이 형성되며, 제 2 트랜스퍼 게이트(111b) 일측의 웰 불순물층(120) 내에 제 2 플로팅 확산 영역(121b)이 형성될 수 있다. 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)은 웰 불순물층(120)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)은 n형 불순물 영역일 수 있다.

실시예들에 따르면, 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)에 리셋 게이트(113) 및 선택 게이트(115)가 배치될 수 있으며, 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)에 소스 팔로워(source follower) 게이트(117)가 배치될 수 있다. 리셋 게이트(113), 선택 게이트(115), 및 소스 팔로워 게이트(117)는 게이트 절연막을 개재하여 웰 불순물층(120) 상에 배치될 수 있다.

일 실시예에 따르면, 리셋 게이트(113)는 제 1 길이(L1)를 갖고, 선택 게이트(115)는 제 2 길이(L2)를 가지며, 소스 팔로워 게이트(117)는 제 3 길이(L3)를을 가질 수 있다. 여기서, 제 1 길이(L1)는 제 2 길이(L2)보다 클 수 있으며, 제 3 길이(L3)는 제 1 및 제 2 길이들(L1, L2)보다 클 수 있다. 즉, 소스 팔로워 게이트(117)의 길이는 리셋 게이트(113) 및 선택 게이트(115)의 길이들보다 클 수 있다. 그리고, 일 실시예에서, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)은 실질적으로 동일한 폭 및 길이를 가질 수 있다.

실시예들에 따르면, 제한된 픽셀 영역 내에서 소스 팔로워 게이트(117)의 면적이 증가됨으로써, 씨모스 이미지 센서의 동작시 소스 팔로워 트랜지스터(도 2a 및 도2b의 DX 참조)의 채널에서 발생하는 전류 요동(current fluctuation)에 의해 게이트 절연막에 전하들이 랜덤(random)하게 트래핑(trapping) 또는 디트래핑(de-trapping)되어 발생하는 노이즈(noise)를 줄일 수 있다.

나아가, 리셋 게이트(113) 일측의 웰 불순물층(120) 내에 제 1 불순물 영역(123a)이 형성될 수 있으며, 선택 게이트(115) 타측의 웰 불순물층(120) 내에 제 2 불순물 영역(123b)이 형성될 수 있다. 그리고, 리셋 게이트(113)와 선택 게이트(115) 사이의 웰 불순물층(120) 내에 공통 불순물 영역(123c)이 형성될 수 있다. 그리고, 소스 팔로워 게이트(117) 일측의 웰 불순물층(120) 내에 제 3 불순물 영역(125a)이 형성되고, 소스 팔로워 게이트(117) 타측의 웰 불순물층(120) 내에 제 4 불순물 영역(125b)이 형성될 수 있다. 일 실시예에서, 제 1 내지 제 4 불순물 영역들(123a, 123b, 125a, 125b)과 공통 불순물 영역(123c)은 웰 불순물층(120)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 제 1 내지 제 4 불순물 영역들(123a, 123b, 125a, 125b)과 공통 불순물 영역(123c)은 n형 불순물 영역일 수 있다.

기판(100)의 제 1 면(101a) 상에 제 1 층간 절연막(130)이 배치될 수 있으며, 제 1 층간 절연막(130)은 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b), 리셋, 선택, 및 소스 팔로워 게이트들(113, 115, 117)을 덮을 수 있다.

제 1 층간 절연막(130) 내에 복수 개의 콘택 플러그들이 배치될 수 있다. 일 실시예에 따르면, 제 1 불순물 영역(123a)에 제 1 콘택 플러그(133a)가 접속되며, 제 2 불순물 영역(123b)에 제 2 콘택 플러그(133b)가 접속될 수 있다. 그리고, 공통 불순물 영역(123c)에 공통 콘택 플러그(133c)가 접속될 수 있다. 제 3 불순물 영역(125a)에 제 3 콘택 플러그(135a)가 접속되며, 제 4 불순물 영역(125b)에 제 4 콘택 플러그(135b)가 접속될 수 있다. 그리고, 소오스 팔로워 게이트(117)에 게이트 콘택 플러그(135c)가 접속될 수 있다. 또한, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)에 제 1 및 제 2 FD 콘택 플러그들(131a, 131b)이 각각 접속될 수 있다.

실시예들에 따르면, 콘택 플러그들 각각은 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 나아가, 일 실시예에 따르면, 콘택 플러그들과 불순물 영역들 사이에 실리사이드막이 형성될 수 있다.

일 실시예에 따르면, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b), 제 1 불순물 영역(123a), 및 소스 팔로워 게이트(117)는 제 1 연결 배선(IC1)을 통해 전기적으로 공통 연결될 수 있다. 일 실시예에서, 제 1 연결 배선(IC1)은 실질적으로 y축 방향으로 연장될 수 있다. 제 1 연결 배선(IC1)은 제 1 층간 절연막(130) 상에서 제 1 및 제 2 FD 콘택 플러그들(131a, 131b)을 통해 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)과 전기적으로 연결될 수 있다. 그리고, 제 1 연결 배선(IC1)은 제 1 콘택 플러그(133a)를 통해 제 1 불순물 영역(123a)과 전기적으로 연결될 수 있으며, 게이트 콘택 플러그(135c)를 통해 소스 팔로워 게이트(117)와 전기적으로 연결될 수 있다.

일 실시예에 따르면, 제 2 불순물 영역(123b) 및 제 4 불순물 영역(125b)은 제 2 연결 배선(IC2)을 통해 전기적으로 공통 연결될 수 있다. 일 실시예에서, 제 2 연결 배선(IC2)은 실질적으로 y축 방향으로 연장될 수 있다. 제 2 연결 배선(IC2)은 제 2 콘택 플러그(133b)를 통해 제 2 불순물 영역(123b)과 전기적으로 연결되며, 제 4 콘택 플러그(135b)를 통해 제 4 불순물 영역(125b)과 전기적으로 연결될 수 있다. 즉, 제 2 연결 배선(IC2)을 통해 제 1 픽셀 영역(PR1)의 선택 트랜지스터(도 2의 SX 참조) 및 제 2 픽셀 영역(PR2)의 소스 팔로워 트랜지스터(도 2의 DX 참조)가 직렬 연결될 수 있다. 나아가, 제 1 층간 절연막(130) 상에 공통 콘택 플러그(133c)와 접속되는 제 1 도전 패턴(CP1) 및 제 3 콘택 플러그(135a)와 접속되는 제 2 도전 패턴(CP2)이 배치될 수 있다.

일 실시예에 따르면, 제 1 및 제 2 연결 배선들(IC1, IC2) 및 제 1 및 제 2 도전 패턴들(CP1, CP2)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다.

제 2 층간 절연막(140)이 제 1 층간 절연막(130) 상에서 제 1 및 제 2 연결 배선들(IC1, IC2) 및 제 1 및 제 2 도전 패턴들(CP1, CP2)을 덮을 수 있다. 제 2 층간 절연막(140) 내에 제 1 도전 패턴(CP1)과 접속되는 제 1 상부 플러그(141) 및 제 2 도전 패턴(CP2)과 접속되는 제 2 상부 플러그(143)가 배치될 수 있다.

제 2 층간 절연막(140) 상에 x 축 방향으로 연장되는 제 1 및 제 2 배선들(145, 147)이 배치되며, 제 1 배선(145)은 공통 콘택 플러그(133c), 제 1 도전 패턴(CP1) 및 제 1 상부 플러그(141)를 통해 공통 불순물 영역(123c)과 전기적으로 연결될 수 있다. 제 2 배선(147)은 제 3 콘택 플러그(135a), 제 2 도전 패턴(CP2), 및 제 2 상부 플러그(143)를 통해 제 3 불순물 영역(125a)과 전기적으로 연결될 수 있다. 즉, 제 1 배선(145)은 리셋 트랜지스터(도 2a 및 도2b의 RX 참조) 및 선택 트랜지스터(도 2a 및 도2b의 SX 참조)의 소오스 전극들에 공통으로 연결되며, 제 2 배선(147)은 소오스 팔로워 트랜지스터(도 2a 및 도2b의 DX 참조)의 드레인 전극에 연결될 수 있다. 즉, 제 1 배선(145)에 전원 전압(도 2a의 VDD 참조)이 인가될 수 있으며, 제 2 배선(147)을 통해 제 1 픽셀 영역(PR1) 또는 제 2 픽셀 영역(PR2)에서 생성된 광신호가 출력될 수 있다.

제 1 및 제 2 배선들(145, 147)이 형성된 제 2 층간 절연막(140) 상에 제 3 층간 절연막(150) 및 패시베이션막(160)이 배치될 수 있다.

도 6은 본 발명의 제 2 실시예에 따른 이미지 센서의 개략 평면도이다. 도 7은 본 발명의 제 2 실시예에 따른 이미지 센서의 단면도로서, 도 6의 I-I'선을 따라 자른 단면도이다. 도 8은 본 발명의 제 3 실시예에 따른 이미지 센서의 개략 평면도이다. 도 9는 본 발명의 제 3 실시예에 따른 이미지 센서의 단면도로서, 도 8의 I-I'선을 따라 자른 단면도이다.

도 6 내지 도 9에 도시된 실시예들에서, 도 3 내지 도 5에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.

도 6 및 도 7을 참조하면, 기판(100)은 제 1 픽셀 영역(PR1)과 제 2 픽셀 영역(PR2)을 포함하며, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은 제 1 활성부(ACT1) 및 제 2 활성부(ACT2)를 포함한다. 일 실시예에 따르면, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은 제 1 소자 분리막(103)에 의해 정의될 수 있으며, 제 1 및 제 2 활성부들(ACT1, ACT2) 각각은 제 2 소자 분리막(105)에 의해 정의될 수 있다.

이 실시예에 따르면, 제 1 소자 분리막(103)은 절연막(103a) 및 절연막(103a)의 측벽과 접하는 채널 스톱 영역(103b)을 포함할 수 있다. 채널 스톱(103b)은 고농도로 도핑된 p형 불순물 영역일 수 있으며, 인접하는 픽셀들 사이에 포텐셜 베리어를 제공할 수 있다. 그리고, 채널 스톱(103b)은 기판(100)에 트렌치를 형성하여 제 1 소자 분리막(103)을 형성할 때, 트렌치의 표면에서 발생하는 암 전류를 방지할 수 있다.

이와 달리, 도 8 및 도 9에 도시된 실시예에 따르면, 제 1 소자 분리막(103)은 실리콘 산화막(103c) 및 언도우프 폴리실리콘막(103d)을 포함할 수 있다. 또 다른 예로, 제 1 소자 분리막(103)은 절연막 및 트렌치 일부에 형성된 에어 갭(air gap)을 포함할 수 있다. 또 다른 예로, 제 1 소자 분리막(103)은 고농도의 p형 불순물 영역일 수도 있다. 즉, 광전 변환층(110)을 감싸도록 고농도의 p형 불순물 영역이 형성될 수 있다.

실시예들에 따르면, 각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 기판(100) 내에 광전 변환층(110) 및 웰 불순물층(120)이 형성될 수 있다. 제 1 트랜스퍼 게이트(111a) 및 제 1 플로팅 확산 영역(121a)이 제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1)에 배치될 수 있으며, 제 2 트랜스퍼 게이트(111b) 및 제 2 플로팅 확산 영역(121b)이 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1)에 배치될 수 있다. 그리고, 리셋 게이트(113) 및 선택 게이트(115)가 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)에 배치될 수 있으며, 소스 팔로워 게이트(117)가 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)에 배치될 수 있다. 앞에서 설명한 바와 같이, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)은 실질적으로 동일한 폭 및 길이를 가질 수 있으며, 소스 팔로워 게이트(117)의 길이는 리셋 게이트(113) 및 선택 게이트(115)의 길이들보다 클 수 있다.

일 실시예에 따르면, 제 1 픽셀 영역(PR1)의 리셋 트랜지스터(도 2의 RX 참조)는 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)과 공통으로 연결될 수 있으며, 제 2 픽셀 영역(PR2)의 소스 팔로워 게이트(117)는 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)과 공통으로 연결될 수 있다. 즉, 제 1 연결 배선(IC1)은 제 1 픽셀 영역(PR1)의 제 1 불순물 영역(123a)과, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b), 및 소스 팔로워 게이트(117)를 전기적으로 연결할 수 있다. 또한, 제 1 픽셀 영역(PR1)의 선택 트랜지스터(도 2의 SX)와 제 2 픽셀 영역(PR2)의 소스 팔로워 트랜지스터(도 2의 DX 참조)가 직렬로 연결될 수 있다. 이에 따라, 제 2 연결 배선(IC2)이 제 1 픽셀 영역(PR1)의 제 2 불순물 영역(123b)과 제 2 픽셀 영역(PR2)의 제 4 불순물 영역(125b)을 전기적으로 연결할 수 있다.

실시예들에 따르면, 선택 트랜지스터(도 2의 SX 참조))가 턴온될 때 제 1 배선(145)을 통해 공통 불순물 영역(123c)에 인가되는 전원 전압(VDD)이 제 2 불순물 영역(123b) 및 제 2 연결 배선(IC2)을 통해 제 4 불순물 영역(125b)에 제공될 수 있다. 이 때, RC 딜레이에 의한 제 2 불순물 영역(123b)과 제 4 불순물 영역(125b) 간의 전위 차이를 줄이기 위해, 제 2 불순물 영역(123b)과 제 2 연결 배선(IC2)을 연결하는 제 2 콘택 플러그(133b)는 복수 개 형성될 수 있다. 마찬가지로, 제 4 불순물 영역(125b)과 연결되는 제 4 콘택 플러그(135b)는 복수 개가 형성될 수 있다. 나아가, 이 실시예에서, 제 2 콘택 플러그들(133b)의 개수와 제 4 콘택 플러그들(135b)의 개수는 동일할 수 있다. 한편, 도 8 및 도 9에 도시된 바와 같이, 제 2 콘택 플러그들(133b)의 개수와 제 4 콘택 플러그들(135b)의 개수가 서로 다를 수 있다. 예를 들어, 제 4 콘택 플러그들(135b)의 개수가 제 2 콘택 플러그들(133b)의 개수보다 많을 수 있다.

이에 더하여, 도 8 및 도 9에 도시된 실시예에 따르면, 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)는 일부분에서 폭이 증가될 수 있다. 상세하게, 제 2 활성부(ACT2)는 x축 방향으로 연장되는 제 1 부분(P1)과, 제 1 부분(P1)에서 y축 방향으로 돌출되는 제 2 부분(P2)을 가질 수 있다. 여기서, 제 1 부분(P2)의 폭보다 제 2 부분(P2)의 폭이 증가될 수 있다. 그리고, 제 2 부분(P2)에 복수 개의 제 4 콘택 플러그들(135b)이 배치될 수 있다.

도 10은 본 발명의 제 4 실시예에 따른 이미지 센서의 개략 평면도이다. 도 11은 본 발명의 제 4 실시예에 따른 이미지 센서의 단면도로서, 도 10의 I-I'선을 따라 자른 단면도이다.

도 10 및 도 11을 참조하면, 제 1 픽셀 영역(PR1)은 y축 방향을 따라 복수 개 배열될 수 있으며, 제 2 픽셀 영역(PR2)은 y축 방향을 따라 복수 개 배열될 수 있다. 그리고, x축 방향을 따라 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 교대로 배열될 수 있다. 이에 더하여, 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 x축 방향으로 배열되되, 평면적 관점에서, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 1 활성부들(ACT1)이 서로 인접하고, 제 2 활성부들(ACT2)이 서로 인접하도록 배치될 수 있다. 즉, 평면적 관점에서, 제 1 활성부들(ACT1)이 x축 방향을 따라 배열되고, 제 2 활성부들(ACT2)이 x축 방향을 따라 배열될 수 있다.

제 1 및 제 2 픽셀 영역들(PR1, PR2)은 제 1 소자 분리막(103)에 의해 정의될 수 있으며, 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 2 소자 분리막(105)에 의해 정의될 수 있다.

실시예들에 따르면, 제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1)에 제 1 트랜스퍼 게이트(111a) 및 제 1 플로팅 확산 영역(121a)이 배치될 수 있으며, 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1)에 제 2 트랜스퍼 게이트(111b) 및 제 2 플로팅 확산 영역(121b)이 배치될 수 있다.

리셋 게이트(113) 및 선택 게이트(115)가 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)에 배치될 수 있으며, 소스 팔로워 게이트(117)가 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)에 배치될 수 있다. 앞에서 설명한 바와 같이, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)은 실질적으로 동일한 폭 및 길이를 가질 수 있으며, 소스 팔로워 게이트(117)의 길이는 리셋 게이트(113) 및 선택 게이트(115)의 길이들보다 클 수 있다.

제 1 연결 배선(IC1)이 제 1 및 제 2 플로팅 확산 영역들(121a, 121b), 제 1 픽셀 영역(PR1)의 제 1 불순물 영역(123a) 및 제 2 픽셀 영역(PR2)의 소스 팔로워 게이트(117)에 공통으로 연결될 수 있다. 그리고, 제 2 연결 배선(IC2)은 제 1 픽셀 영역(PR1)의 제 2 불순물 영역(123b)과 제 2 픽셀 영역(PR2)의 제 4 불순물 영역(125b)을 전기적으로 연결할 수 있다. 이 실시예에 따르면, 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)와 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)가 인접하도록 배치되므로, 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)에 형성된 제 2 불순물 영역(123b)과 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)에 형성된 제 4 불순물 영역(125b) 간의 거리가 감소될 수 있다. 즉, 제 2 불순물 영역(123b)과 제 4 불순물 영역(125b)을 연결하는 제 2 연결 배선(IC2)의 길이가 감소되므로, 이미지 센서의 동작시 제 2 불순물 영역(123b)과 제 4 불순물 영역(125b) 간의 전위 차이를 줄일 수 있다.

나아가, 이 실시예에 따르면, 제 1 배선(145)은 y축 방향으로 연장되면서 공통 불순물 영역(123c)과 접속될 수 있으며, 제 2 배선(147)은 y축 방향으로 연장되면서 제 3 불순물 영역(125a)과 접속될 수 있다.

도 12는 본 발명의 제 5 실시예에 따른 이미지 센서의 개략 평면도이다. 도 13은 본 발명의 제 5 실시예에 따른 이미지 센서의 단면도로서, 도 12의 I-I'선을 따라 자른 단면도이다.

도 12 및 도 13을 참조하면, 기판(100)은 제 1 픽셀 영역(PR1)과 제 2 픽셀 영역(PR2)을 포함하며, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은 제 1 활성부(ACT1) 및 제 2 활성부(ACT2)를 포함한다. 일 실시예에 따르면, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은 제 1 소자 분리막(103)에 의해 정의될 수 있으며, 제 1 및 제 2 활성부들(ACT1, ACT2) 각각은 제 2 소자 분리막(105)에 의해 정의될 수 있다. 이 실시예에 따르면, 제 1 소자 분리막(103)은 고농도의 p형 불순물 영역일 수 있으며, 제 1 소자 분리막(103) 상에서 기판(100)의 제 1 면(101a)에 인접하게 제 2 소자 분리막(105)이 형성될 수 있다.

실시예들에 따르면, 각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 기판(100) 내에 광전 변환층(110) 및 웰 불순물층(120)이 형성될 수 있다. 제 1 트랜스퍼 게이트(111a) 및 제 1 플로팅 확산 영역(121a)이 제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1)에 배치될 수 있으며, 제 2 트랜스퍼 게이트(111b) 및 제 2 플로팅 확산 영역(121b)이 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1)에 배치될 수 있다.

이 실시예에 따르면, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)은 기판(100)의 제 1 면(101a) 상에 배치될 수 있다. 즉, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)은 웰 불순물층(120) 상에 게이트 절연막을 개재하여 배치될 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b) 각각은 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)을 제외한 제 1 활성부(ACT1) 상에 배치될 수 있다.

리셋 게이트(113) 및 선택 게이트(115)가 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)에 배치될 수 있으며, 소스 팔로워 게이트(117)가 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)에 배치될 수 있다. 앞에서 설명한 바와 같이, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)은 실질적으로 동일한 폭 및 길이를 가질 수 있으며, 소스 팔로워 게이트(117)의 길이는 리셋 게이트(113) 및 선택 게이트(115)의 길이들보다 클 수 있다.

일 실시예에 따르면, 제 1 연결 배선(IC1)은 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)과, 제 1 픽셀 영역(PR1)의 리셋 트랜지스터(도 2의 RX 참조)의 드레인 전극, 그리고 제 2 픽셀 영역(PR2)의 소스 팔로워 게이트(117)에 공통 연결될 수 있다. 그리고, 제 1 픽셀 영역(PR1)의 선택 트랜지스터(도 2의 SX 참조)와 제 2 픽셀 영역(PR2)의 소스 팔로워 트랜지스터(도 2의 DX 참조)가 제 2 연결 배선(IC2)을 통해 직렬로 연결될 수 있다.

도 14는 본 발명의 또 다른 실시예에 따른 씨모스 이미지 센서의 평면도이다. 도 14에 도시된 실시예들에서, 도 3 내지 도 5에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.

도 14에 도시된 실시예에 따르면, 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 동일한 면적을 갖되, 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)와 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)의 면적이 서로 다를 수 있다. 예를 들어, 제 1 픽셀 영역(PR1)에서 제 2 활성부(ACT2)의 폭(D1)보다 제 2 픽셀 영역(PR2)에서 제 2 활성부(ACT2)의 폭(D2)이 클 수 있다. 그리고, 리셋 게이트(113)와 선택 게이트(115)는 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2) 상에 배치되며, 소스 팔로워 게이트(117)는 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2) 상에 배치될 수 있다. 여기서, 소스 팔로워 게이트(117)의 길이는 리셋 게이트(113) 및 선택 게이트(115)의 길이들보다 클 수 있다. 이와 달리, 소스 팔로워 게이트(117)의 길이는 리셋 게이트(113)의 길이와 실질적으로 동일할 수도 있다.

또한, 제 2 콘택 플러그들(133b)이 선택 게이트(115) 일측의 제 2 활성부(ACT2) 내에 형성된 제 2 불순물 영역(123b)과 접속될 수 있으며, 제 4 콘택 플러그들(135b)이 소스 팔로워 게이트(117) 일측의 제 2 활성부(ACT2) 내에 형성된 제 4 불순물 영역(125b)과 접속될 수 있다. 여기서, 제 2 콘택 플러그들(133b)의 개수보다 제 4 콘택 플러그들(135b)의 개수가 많을 수 있다.

도 15는 본 발명의 제 6 실시예에 따른 이미지 센서의 개략 평면도이다. 도 16은 본 발명의 제 6 실시예에 따른 이미지 센서의 단면도로서, 도 15의 I-I'선을 따라 자른 단면도이다.

도 15 및 도 16을 참조하면, 기판(100)은 제 1 픽셀 영역(PR1)과 제 2 픽셀 영역(PR2)을 포함한다. 제 1 픽셀 영역(PR1)은 x축 방향을 따라 복수 개 배열될 수 있으며, 제 2 픽셀 영역(PR2)은 x축 방향을 따라 복수 개 배열될 수 있다. 그리고, y축 방향을 따라 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 교대로 배열될 수 있다.

일 실시예에 따르면, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은 제 1 활성부(ACT1) 및 제 2 활성부(ACT2)를 포함하며, 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 제 1 활성부들(ACT1)이 서로 인접하도록 배치될 수 있다. 그리고, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 1 활성부들(ACT1)은 공통 활성부(ACT3)에 공통으로 연결될 수 있다.

일 실시예에 따르면, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 1 활성부들(ACT1)과 제 2 활성부들(ACT2), 및 공통 활성부(ACT3)는 기판(100) 내에 형성된 소자 분리막(105)에 의해 정의될 수 있다. 소자 분리막(105)의 하부면은 기판(100)의 제 1 면(101a)과 제 2 면(101b) 사이에 위치할 수 있다. 소자 분리막(105)은 기판(100)의 제 1 면(101a)을 패터닝하여 얕은 트렌치를 형성한 후, 얕은 트렌치 내에 절연 물질을 매립하여 형성될 수 있다.

각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 기판(100) 내에 광전 변환층(110a, 110b)이 형성될 수 있다. 일 실시예에 따르면, 제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1) 내에 제 1 광전 변환층(110a)이 형성될 수 있으며, 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1) 내에 제 2 광전 변환층(110b)이 형성될 수 있다. 여기서, 기판(100)은 제 1 도전형의 에피택셜층일 수 있으며, 제 1 및 제 2 광전 변환층들(110a, 110b)은 제 2 도전형의 불순물 영역일 수 있다. 나아가, 제 1 및 제 2 광전 변환층들(110a, 110b) 상에 각각 암전류를 방지하기 위한 제 1 도전형의 불순물 영역(107)이 형성될 수 있다.

공통 플로팅 확산 영역(121)은 공통 활성부(ACT3) 내에 형성될 수 있으며, 웰 불순물층(120)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 공통 플로팅 확산 영역(121)은 n형 불순물 영역일 수 있다.

제 1 트랜스퍼 게이트(111a)는 공통 플로팅 확산 영역(121)과 제 1 픽셀 영역(PR1)의 제 1 광전 변환층(110a) 사이에 배치될 수 있으며, 제 2 트랜스퍼 게이트(111b)는 공통 플로팅 확산 영역(121)과 제 2 픽셀 영역(PR2)의 제 2 광전 변환층(110b) 사이에 배치될 수 있다.

리셋 게이트(113) 및 선택 게이트(115)는 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)에 배치될 수 있으며, 소스 팔로워 게이트(117)는 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)에 배치될 수 있다. 앞에서 설명한 바와 같이, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)은 실질적으로 동일한 폭 및 길이를 가질 수 있다. 그리고, 소스 팔로워 게이트(117)의 길이는 리셋 게이트(113) 및 선택 게이트(115)의 길이들보다 클 수 있다.

나아가, 리셋 게이트(113) 일측의 기판(100) 내에 제 1 불순물 영역(123a)이 형성될 수 있으며, 선택 게이트(115) 타측의 기판(100) 내에 제 2 불순물 영역(123b)이 형성될 수 있다. 그리고, 리셋 게이트(113)와 선택 게이트(115) 사이의 기판(100) 내에 공통 불순물 영역(123c)이 형성될 수 있다. 그리고, 소스 팔로워 게이트(117) 일측의 기판(100) 내에 제 3 불순물 영역(125a)이 형성되고, 소스 팔로워 게이트(117) 타측의 기판(100) 내에 제 4 불순물 영역(125b)이 형성될 수 있다. 일 실시예에서, 제 1 내지 제 4 불순물 영역들(123a, 123b, 125a, 125b)과 공통 불순물 영역(123c)은 기판(100)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 제 1 내지 제 4 불순물 영역들(123a, 123b, 125a, 125b)과 공통 불순물 영역(123c)은 n형 불순물 영역일 수 있다.

일 실시예에 따르면, 제 1 불순물 영역(123a)에 제 1 콘택 플러그(133a)가 접속되며, 제 2 불순물 영역(123b)에 제 2 콘택 플러그(133b)가 접속될 수 있다. 그리고, 공통 불순물 영역(123c)에 공통 콘택 플러그(133c)가 접속될 수 있다. 제 3 불순물 영역(125a)에 제 3 콘택 플러그(135a)가 접속되며, 제 4 불순물 영역(125b)에 제 4 콘택 플러그(135b)가 접속될 수 있다. 그리고, 소스 팔로워 게이트(117)에 게이트 콘택 플러그(135c)가 접속될 수 있다. 또한, 공통 플로팅 확산 영역(121)에 FD 콘택 플러그(131)가 접속될 수 있다.

일 실시예에 따르면, 제 1 픽셀 영역(PR1)의 리셋 트랜지스터(도 2의 RX 참조)는 공통 플로팅 확산 영역(121)과 연결될 수 있으며, 제 2 픽셀 영역(PR2)의 소스 팔로워 게이트(117)는 공통 플로팅 확산 영역(121)과 공통으로 연결될 수 있다. 즉, 제 1 연결 배선(IC1)은 제 1 픽셀 영역(PR1)의 제 1 불순물 영역(123a)과, 공통 플로팅 확산 영역(121), 및 소스 팔로워 게이트(117)를 전기적으로 연결할 수 있다. 즉, 제 1 연결 배선(IC1)은 공통 FD 콘택 플러그(131)를 통해 공통 플로팅 확산 영역(121)과 전기적으로 연결될 수 있다. 또한, 제 1 연결 배선(IC1)은 제 1 콘택 플러그(133a)를 통해 제 1 불순물 영역(123a)과 전기적으로 연결될 수 있으며, 게이트 콘택 플러그(135c)를 통해 소스 팔로워 게이트(117)와 전기적으로 연결될 수 있다.

일 실시예에 따르면, 제 1 픽셀 영역(PR1)의 선택 트랜지스터(도 2의 SX 참조)와 제 2 픽셀 영역(PR2)의 소스 팔로워 트랜지스터(도 2의 DX 참조)가 직렬로 연결될 수 있다. 이에 따라, 제 2 연결 배선(IC2)이 제 1 픽셀 영역(PR1)의 제 2 불순물 영역(123b)과 제 2 픽셀 영역(PR2)의 제 4 불순물 영역(125b)을 전기적으로 연결할 수 있다. 즉, 제 2 연결 배선(IC2)은 제 2 콘택 플러그(133b)를 통해 제 2 불순물 영역(123b)과 전기적으로 연결되며, 제 4 콘택 플러그(135b)를 통해 제 4 불순물 영역(125b)과 전기적으로 연결될 수 있다

제 2 층간 절연막(140) 상에 x 축 방향으로 연장되는 제 1 및 제 2 배선들(145, 147)이 배치되며, 제 1 배선(145)은 공통 콘택 플러그(133c), 제 1 도전 패턴(CP1) 및 제 1 상부 플러그(141)를 통해 공통 불순물 영역(123c)과 전기적으로 연결될 수 있다. 제 2 배선(147)은 제 3 콘택 플러그(135a), 제 2 도전 패턴(CP2), 및 제 2 상부 플러그(143)를 통해 제 3 불순물 영역(125a)과 전기적으로 연결될 수 있다.

도 17은 본 발명의 제 7 실시예에 따른 이미지 센서의 개략 평면도이다. 도 18은 본 발명의 제 7 실시예에 따른 이미지 센서의 단면도로서, 도 17의 I-I'선을 따라 자른 단면도이다.

도 17 및 도 18에 도시된 실시예에서, 도 15 및 도 16에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.

도 17 및 도 18을 참조하면, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)의 일부분들이 기판(100) 내로 삽입된 구조를 가질 수 있다. 즉, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)은 기판(100) 내로 삽입된 하부 부분과, 하부 부분과 연결되며 기판(100)의 제 1 면(101a) 위로 돌출되는 상부 부분을 포함할 수 있다. 일 실시예에서, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)의 하부 부분들은 웰 불순물층(120)의 일부를 관통할 수 있다. 그리고, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)과 기판(100) 사이에는 게이트 절연막이 개재될 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)은 제 1 활성부(ACT1)에 노출되는 웰 불순물층(120)에 트렌치를 형성하고, 트렌치 내에 게이트 절연막 및 게이트 도전막을 차례로 형성하여 형성될 수 있다.

이 실시예에서, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)은 광전 변환층들(110a, 110b)의 측벽과 인접할 수 있다. 그리고, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)의 하부면들은 제 1 및 제 2 광전 변환층들(110a, 110b)의 상부면들과 이격될 수 있다.

도 19는 본 발명의 실시예들에 따른 씨모스 이미지 센서가 적용되는 프로세서 기반 시스템을 나타내는 개략적 블록도이다. 도 18은 본 발명의 실시예들에 따른 씨모스 이미지 센서가 적용되는 전자 장치를 나타내는 도면이다. 상기 전자장치는 디지털 카메라 또는 모바일 장치일 수 있다.

도 19를 참조하면, 프로세서 기반 시스템(1000)은 이미지 센서(1100), 프로세서(1200), 메모리(1300), 디스플레이(1400) 및 버스(1500)를 포함한다. 도 17에 도시된 바와 같이, 이미지 센서(1100)는 프로세서(1200)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다. 프로세서(1200)는 캡쳐된 영상정보를 버스(1500)를 통하여 메모리(1300)에 저장한다. 프로세서(1200)는 메모리(1300)에 저장된 영상정보를 디스플레이(1400)로 출력한다.

시스템(1000)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다. 또한, 프로세서 기반 시스템(1000)이 모바일 장치에 적용되는 경우, 모바일 장치에 동작 전압을 공급하기 위한 배터리 추가적으로 제공될 수 있다.

도 20 및 도 21은 본 발명의 실시예들에 따른 씨모스 이미지 센서가 적용되는 전자 장치들을 도시한다.

본 발명의 실시 예들에 따른 이미지 센서는 이미지 촬영 기능을 구비한 다양한 전자 장치들에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 이미지 센서는, 도 20에 도시된 바와 같이 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 21에 도시된 바와 같이 디지털 카메라(3000) 또는 디지털 캠코더에 적용될 수 있다.

다른 예로, 발명의 실시예들에 따른 씨모스 이미지 센서는 PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 내에 배치되며, 제 1 픽셀 영역 및 제 2 픽셀 영역을 정의하는 제 1 소자 분리막;
    상기 제 1 및 제 2 픽셀 영역들 각각에서 제 1 활성부 및 제 2 활성부를 정의하는 제 2 소자 분리막;
    상기 제 1 픽셀 영역의 상기 제 2 활성부 상에 배치되는 리셋 게이트 및 선택 게이트; 및
    상기 제 2 픽셀 영역의 상기 제 2 활성부 상에 배치되는 소스 팔로워 게이트를 포함하되,
    상기 소스 팔로워 게이트의 길이는 상기 리셋 게이트 및 상기 선택 게이트들의 길이들보다 큰 씨모스 이미지 센서.
  2. 제 1 항에 있어서,
    평면적 관점에서, 상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들은 상기 제 1 및 제 2 픽셀 영역들의 상기 제 2 활성부들 사이에 배치되는 씨모스 이미지 센서.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 픽셀 영역들은 일 방향에서 상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들이 서로 인접하고, 상기 제 1 및 제 2 픽셀 영역들의 상기 제 2 활성부들이 서로 인접하도록 배치되는 씨모스 이미지 센서.
  4. 제 1 항에 있어서,
    상기 기판은 서로 대향하는 제 1 면 및 제 2 면을 갖되,
    상기 제 1 및 제 2 픽셀 영역들 각각의 상기 기판 내에 형성된 제 1 도전형의 광전 변환층; 및
    상기 광전 변환층 상에서 상기 기판의 상기 제 1 면에 인접하게 배치된 제 2 도전형의 웰 불순물층을 더 포함하는 씨모스 이미지 센서.
  5. 제 4 항에 있어서,
    상기 제 2 소자 분리막은 상기 광전 변환층과 이격되어 상기 웰 불순물층 내에 배치되는 씨모스 이미지 센서.
  6. 제 4 항에 있어서,
    평면적 관점에서, 상기 제 1 활성부 및 상기 제 2 활성부는 상기 광전 변환층과 중첩되는 씨모스 이미지 센서.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들에 각각 배치되는 제 1 및 제 2 트랜스퍼 게이트들;
    상기 제 1 및 제 2 트랜스퍼 게이트들 일측의 상기 제 1 활성부들 내에 각각 형성된 제 1 및 제 2 플로팅 확산 영역들; 및
    상기 제 1 및 제 2 플로팅 확산 영역들과 상기 소스 팔로워 게이트를 연결하는 제 1 연결 배선을 더 포함하는 씨모스 이미지 센서.
  8. 제 1 항에 있어서,
    상기 선택 게이트 일측의 상기 제 2 활성부에 배치된 제 1 불순물 영역;
    상기 소스 팔로워 게이트 일측의 상기 제 2 활성부에 배치된 제 2 불순물 영역; 및
    상기 제 1 및 제 2 불순물 영역을 연결하는 제 2 연결 배선을 더 포함하는 씨모스 이미지 센서.
  9. 제 8 항에 있어서,
    상기 소스 팔로워 게이트 타측의 상기 제 2 활성부에 배치된 제 3 불순물 영역; 및
    상기 제 3 불순물 영역과 접속되며, 상기 제 2 연결 배선을 가로지르는 상부 배선을 더 포함하는 씨모스 이미지 센서.
  10. 제 8 항에 있어서,
    상기 제 1 불순물 영역과 상기 제 2 연결 배선을 연결하는 제 1 콘택 플러그들; 및
    상기 제 2 불순물 영역과 상기 제 2 연결 배선을 연결하는 제 2 콘택 플러그들을 더 포함하는 씨모스 이미지 센서.
  11. 제 10 항에 있어서,
    상기 제 1 콘택 플러그의 개수와 상기 제 2 콘택 플러그의 개수가 서로 다른 씨모스 이미지 센서.
  12. 제 1 항에 있어서,
    상기 기판은 상기 제 1 픽셀 영역의 상기 제 1 활성부와 상기 제 2 픽셀 영역의 상기 제 1 활성부를 연결하는 공통 활성부를 포함하되,
    상기 제 1 및 제 2 픽셀 영역들 각각의 상기 기판 내에 형성된 제 1 도전형의 광전 변환층;
    상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들에 각각 배치되는 제 1 및 제 2 트랜스퍼 게이트들; 및
    상기 제 1 및 제 2 트랜스퍼 게이트들 사이에서 상기 공통 활성부 내에 형성된 공통 플로팅 확산 영역을 더 포함하는 씨모스 이미지 센서.
  13. 서로 대향하는 제 1 면 및 제 2 면을 갖는 기판;
    상기 기판 내에 형성된 제 1 도전형의 광전 변환층;
    상기 기판 내에 형성되며 상기 제 1 면에 인접한 제 2 도전형의 웰 불순물층;
    상기 웰 불순물층에 제 1 및 제 2 활성부들을 정의하는 소자 분리막;
    상기 제 1 활성부 상의 제 1 로직 게이트; 및
    상기 제 2 활성부 상의 제 2 로직 게이트를 포함하되,
    상기 제 1 및 제 2 활성부들은 실질적으로 동일한 폭 및 길이를 가지며, 상기 제 1 로직 게이트의 길이는 상기 제 2 로직 게이트의 길이보다 큰 씨모스 이미지 센서.
  14. 제 13 항에 있어서,
    상기 기판 내에 형성된 광전 변환층;
    상기 광전 변환층 상의 트랜스퍼 게이트;
    상기 트랜스퍼 게이트 일측의 상기 기판 내에 형성된 플로팅 확산 영역; 및
    상기 플로팅 확산 영역과 상기 제 1 로직 게이트를 연결하는 제 1 연결 배선을 더 포함하는 씨모스 이미지 센서.
  15. 제 14 항에 있어서,
    상기 기판을 관통하며 상기 광전 변환층을 둘러싸는 깊은 소자 분리막을 더 포함하는 씨모스 이미지 센서.
  16. 제 14 항에 있어서,
    상기 기판은 상기 광전 변환층 상에 배치되는 제 2 도전형의 웰 불순물층을 더 포함하되,
    상기 소자 분리막은 상기 웰 불순물층 내에 형성되는 씨모스 이미지 센서.
  17. 제 14 항에 있어서,
    상기 트랜스퍼 게이트는 평면적 관점에서, 상기 광전 변환층과 중첩되는 씨모스 이미지 센서.
  18. 제 13 항에 있어서,
    상기 제 1 로직 게이트 양측의 상기 제 1 활성부 내에 형성된 제 1 및 제 2 불순물 영역들;
    상기 제 2 로직 게이트 타측의 상기 제 2 활성부 내에 형성된 제 3 및 제 4 불순물 영역들; 및
    상기 제 1 및 제 3 불순물 영역들을 공통으로 연결하는 제 2 연결 배선을 더 포함하는 씨모스 이미지 센서.
  19. 제 18 항에 있어서,
    상기 제 1 불순물 영역과 상기 제 2 연결 배선을 연결하는 복수 개의 제 1 콘택 플러그들; 및
    상기 제 3 불순물 영역과 상기 제 2 연결 배선을 연결하는 복수 개의 제 2 콘택 플러그들을 더 포함하는 씨모스 이미지 센서.
  20. 제 13 항에 있어서,
    상기 제 2 활성부 상에 배치되는 제 3 로직 게이트를 더 포함하되, 상기 제 3 로직 게이트의 길이는 상기 제 1 로직 게이트의 길이보다 작은 씨모스 이미지 센서.
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