DE10233208A1 - Halbleiterbauelement mit Grabenisolierung sowie zugehöriges Herstellungsverfahren - Google Patents

Halbleiterbauelement mit Grabenisolierung sowie zugehöriges Herstellungsverfahren Download PDF

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Abstract

Die Erfindung betrifft ein Halbleiterbauelement mit Grabenisolierung sowie ein zugehöriges Herstellungsverfahren, wobei eine Grabenisolierung (STI, TTI) einen tiefen Isolationsgraben mit einer Abdeckisolationsschicht (10, 11), einer Seitenwand-Isolationsschicht (6) und einer elektrisch leitenden Füllschicht (7) aufweist, die in einem Bodenbereich des Grabens mit einem vorbestimmten Dotiergebiet (1) des Halbleitersubstrats elektrisch in Verbindung steht. Durch die Verwendung eines Grabenkontakts (DTC), der einen tiefen Kontaktgraben mit einer Seitenwand-Isolationsschicht (6) und einer elektrisch leitenden Füllschicht (7) aufweist, die ebenfalls in einem Bodenbereich des Kontaktgrabens mit dem vorbestimmten Dotiergebiet (1) des Halbleitersubstrats elektrisch in Verbindung steht, können die elektrischen Abschirmeigenschaften bei verringertem Flächenbedarf verbessert werden.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement mit Grabenisolierung sowie ein zugehöriges Herstellungsverfahren und insbesondere auf ein Halbleiterbauelement mit einer grabenförmigen, bodenkontaktierten aktiven Abschirmung sowie ein zugehöriges Herstellungsverfahren.
  • Isolierungen zum Festlegen insbesondere von aktiven Gebieten in Halbleitersubstraten wurden üblicherweise durch dicke Oxidfilme, sogenannte lokale Oxidationsgebiete (LOCOS, Local Oxidation of Silicon) ausgebildet. Mit der ansteigenden Integrationsdichte sind jedoch derartige herkömmliche LOCOS-Verfahren nicht länger geeignet, da sie einen hohen Flächenbedarf aufweisen. Darüber hinaus besitzen sie das sogenannte „Birds Beak"-Phänomen, wobei sich Isolationsschichten lateral in Richtung der aktiven Gebiete ausbilden. Es wurden daher sogenannte Grabenisolierungen entwickelt, wobei beispielsweise gemäß der flachen Grabenisolierung (STI, Shallow Trench Isolation) ein mit Isoliermaterial gefüllter flacher Isolationsgraben an der Oberfläche eines Halbleitersubstrats ausgebildet wird. Gleichwohl ist auch eine derartige herkömmliche Grabenisolierung oftmals nicht ausreichend, da sogenannte Punch-through-Effekte im Halbleitermaterial auftreten. In diesem Fall beobachtet man unerwünschte Leckströme. Im Extremfall können durch diese Leckströme parasitäre Bipolar-Transistoren getriggert werden und es dadurch zu einer Zerstörung von Halbleiterbauelementen kommen.
  • Insbesondere zur Verringerung derartiger Leckströme wurden in letzter Zeit Grabenisolierungen mit einer Abschirm-Struktur entwickelt, wobei zur Realisierung einer Feld-Abschirmung im Graben ein elektrisch leitendes Material als Elektrode eingebettet ist und zu verbesserten elektrischen Eigenschaften führt. Üblicherweise werden derartige Grabenisolierungen mit abschirmender Wirkung an der Substratoberfläche oder vom Substrat her kontaktiert.
  • Nachteilig sind hierbei jedoch eine unzureichende Abschirmwirkung und/oder ein erhöhter Flächenbedarf auf Grund der notwendigen Kontaktierung.
  • Der Erfindung liegt daher die Aufgabe zu Grunde ein Halbleiterbauelement mit Grabenisolierung sowie ein zugehöriges Herstellungsverfahren zu schaffen, wobei neben einer verbesserten Abschirmung ein verringerter Flächenbedarf und somit eine verbesserte Integrationsdichte realisierbar ist.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich des Halbleiterbauelements mit den Merkmalen des Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens durch die Maßnahmen des Patentanspruchs 7 gelöst.
  • Insbesondere durch die Verwendung eines speziellen Grabenkontakts, der einen tiefen Kontaktgraben mit einer Seitenwand-Isolationsschicht und einer elektrisch leitenden Füllschicht aufweist, die in einem Bodenbereich des Kontaktgrabens mit einem vorbestimmten Dotiergebiet des Halbleitersubstrats elektrisch in Verbindung steht, und über das eine Grabenisolierung mit aktiver Abschirmung kontaktiert wird, können insbesondere Substratwiderstände wesentlich verringert werden, wodurch man verbesserte Abschirmeigenschaften erhält. Gleichzeitig kann durch die Verwendung des Grabenkontakts ein Flächenbedarf für eine jeweilige Halbleiterschaltung wesentlich verringert werden.
  • Vorzugsweise befindet sich eine Abdeckisolationsschicht der Grabenisolierung unterhalb der Halbleitersubstrat-Oberfläche und innerhalb des Isolationsgrabens, woraus insbesondere eine verbesserte Weiterverarbeitbarkeit auf Grund der relativ ebenen Oberfläche sowie eine Isolation der leitenden Grabenfül lung von evtl. über der Abdeckisolationsschicht liegenden leitenden Schichten wie z.B. Leiterbahnen resultiert.
  • Vorzugsweise sind die Grabenisolierung und der Grabenkontakt mit einer Tiefe im Halbleitersubstrat ausgebildet, die größer einer Tiefe einer jeweiligen Verarmungszone ist, wodurch insbesondere Punch-through-Effekte verringert werden können.
  • Werden an der Halbleitersubstrat-Oberfläche der jeweiligen Grabenisolierung verbreiterte bzw, sogenannte flache Isolationsgräben verwendet, so können unter Verwendung herkömmlicher Standardverfahren nicht benötigte bzw. nicht aktive Bereiche eines Halbleitersubstrats auf einfache Weise passiviert werden.
  • Vorzugsweise besitzt das Halbleitersubstrat eine Mehrfach-Wannenstruktur, wobei das vorbestimmte Dotiergebiet eine darin liegende Dotierwanne darstellt, wodurch sich auch bei komplexen Halbleiterschaltungen optimal angepasste Abschirmungen realisieren lassen. Insbesondere eine Kontaktierung von Wannengebieten wird hierbei wesentlich verbessert, da eine vergleichmäßigte Kontaktierung ermöglicht ist und Potentialschwankungen innerhalb einer Wanne verringert sind. Andererseits kann ein Flächenbedarf wesentlich reduziert werden, da jeweilige Wannenkontakte nunmehr nicht länger an eine Halbleitersubstrat-Oberfläche geführt werden müssen.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1A bis 1N vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstel lung eines Halbleiterbauelements mit Grabenisolierung gemäß einem ersten Ausführungsbeispiel;
  • 2 eine vereinfachte Schnittansicht zur Veranschaulichung eines Halbleiterbauelements mit Grabenisolierung gemäß einem zweiten Ausführungsbeispiel;
  • 3 eine vereinfachte Schnittansicht zur Veranschaulichung eines Halbleiterbauelements mit Grabenisolierung gemäß einem dritten Ausführungsbeispiel;
  • 4 eine vereinfachte Schnittansicht zur Veranschaulichung eines Halbleiterbauelements mit Grabenisolierung gemäß einem vierten Ausführungsbeispiel;
  • 5A bis 5H vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements mit Grabenisolierung gemäß einem fünften Ausführungsbeispiel; und
  • 6A bis 6E vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements mit Grabenisolierung gemäß einem sechsten Ausführungsbeispiel.
  • Erstes Ausführungsbeispiel
  • Die 1A bis 1N zeigen vereinfachte Schnittansichten eines Halbleiterbauelements mit einer in einem oberen Bereich verbreiterten aber flachen Grabenisolierung STI, einer in ihrem oberen Bereich dünnen Grabenisolierung TTI (Thin Trench Isolation) und einem zugehörigen Grabenkontakt DTC (Deep Trench Contact) gemäß einem ersten Ausführungsbeispiel.
  • Gemäß 1A werden in einem gemeinsamen Trägermaterial wie z.B. einem Halbleitersubstrat zunächst unterschiedliche Dotiergebiete ausgebildet, wobei das Bezugszeichen 1 beispiels weise ein p-Halbleitersubstrat oder eine tiefe p-Wanne darstellt, das Bezugszeichen 2 eine n-Wanne und das Bezugszeichen 3 eine (flache) p-Wanne. Die Wannen bzw. Dotiergebiete 1, 2 und 3 können beispielsweise mittels Ionenimplantation oder sonstigen Dotierverfahren ausgebildet werden, wobei als Halbleitermaterial vorzugsweise Silizium verwendet wird.
  • An der Oberfläche des Halbleitersubstrats wird beispielsweise eine erste Isolationsschicht 4 als Oxidschicht abgeschieden oder aufgewachsen. Auf diese Weise erhält man im Halbleitersubstrat eine Doppel- oder Dreifach-Wannenstruktur, mit der komplexe Halbleiterschaltungen und insbesondere NMOS- sowie PMOS-Transistoren realisiert werden können. Zur Realisierung von Hochvoltschaltungen können die Wannen mit entsprechenden Hochvolt-Dotierungen ausgebildet werden.
  • Gemäß 1B wird anschließend eine Hartmaskenschicht 5 an der Oberfläche der ersten Isolationsschicht 4 beispielsweise mittels eines Abscheideverfahrens ausgebildet, wobei z.B. Si3N4 abgeschieden wird. Zur Ausbildung einer entsprechenden Hartmaske für später auszubildende tiefe Gräben T erfolgt anschließend eine Strukturierung mittels herkömmlicher lithographischer Verfahren.
  • Gemäß 1C werden unter Verwendung der strukturierten Hartmaske bzw. Hartmaskenschicht 5 mittels z.B. eines anisotropen Ätzverfahrens in jeweiligen Bereichen für eine Grabenisolierung mit flachem aber verbreitertem Oberflächenbereich STI, einer dünnen Grabenisolierung TTI und einem Grabenkontakt DTC tiefe Gräben T ausgebildet. Beispielsweise kann als anisotropes Ätzverfahren ein reaktives Ionenätzen (RIE, Reactive Ion Etch) verwendet werden, wodurch sehr tiefe und exakt strukturierbare Gräben mit gleicher Tiefe im Halbleitersubstrat ausgebildet werden.
  • Insbesondere bei Verwendung einer Grabenstruktur, wobei die tiefen Gräben nur innerhalb einer Wanne oder eines gleich do tierten Substrats liegen, ist die Tiefe der Gräben zur Vermeidung von sogenannten Punch-through-Effekten größer einer Tiefe einer zugehörigen Verarmungszone von an der Oberfläche ausgebildeten oder später auszubildenden Dotiergebieten.
  • Gemäß 1C erstrecken sich die tiefen Gräben T bis in ein vorbestimmtes Dotiergebiet bzw. eine vorbestimmte Dotierwanne 2, die beispielsweise eine mittlere n-Wanne einer Triple-Wannenstruktur darstellt.
  • Gemäß 1D erfolgt nach dem Ausbilden der tiefen Gräben T nunmehr das Ausbilden einer Seitenwand-Isolationsschicht 6 an den Seitenwänden der Gräben T, wobei zunächst nach einer Reinigung zur Entfernung der Trockenätzpolymere eine Grabenisolationsschicht an der Oberfläche des Grabens T ausgebildet wird. Vorzugsweise wird diese Grabenisolationsschicht durch ein thermisches Oxidationsverfahren als sogenanntes Liner-Oxid ausgebildet, wobei zum Entfernen eines Bodenbereichs der Grabenisolationsschicht beispielsweise ein anisotropes reaktives Ionenätzen durchgeführt wird. Nach dem Entfernen des Bodenbereichs der Grabenisolationsschicht, wodurch die Seitenwand-Isolationsschicht 6 fertiggestellt ist, erfolgt das Auffüllen des Grabens mit einem elektrisch leitenden Material 7, wobei beispielsweise ein hoch dotiertes Polysilizium abgeschieden wird, dessen Dotierung den gleichen Leitungstyp n aufweist wie das vorbestimmte Dotiergebiet bzw. die n-Wanne 2. Abschließend erfolgt beispielsweise ein anisotroper Rückätzschritt der elektrisch leitenden Füllschicht 7, wodurch man die in 1D dargestellte Schnittansicht erhält.
  • Gemäß 1E wird anschließend eine Resistschicht 8 an der Oberfläche des Halbleitersubstrats bzw. der aufgefüllten Gräben ausgebildet und zur Realisierung eines verbreiterten Oberflächengrabens STI zumindest in diesem Bereich entsprechend strukturiert und die Struktur auf die darunter liegende Hartmaskenschicht 5 übertragen. Auf diese Weise kann in zu passivierenden Halbleiterbereichen eine herkömmliche flache Grabenisolierung ausgebildet werden, wodurch auch große Flächenbereiche einfach deaktiviert werden können.
  • Gemäß 1F wird anschließend die erste Resistschicht 8 entfernt bzw. gestrippt und eine zweite Isolationsschicht 9 ganzflächig ausgebildet, wobei vorzugsweise eine Siliziumdioxid-Hartmaskenschicht (z.B. TEOS) mittels eines CVD-Verfahrens (Chemical Vapor Deposition) abgeschieden wird. Anschließend wird eine zweite Resistschicht 10 ganzflächig ausgebildet und mittels herkömmlicher fotolithographischer Verfahren derart strukturiert, dass lediglich die Grabenisolierungen STI und TTI freigelegt werden und der Bereich für den Grabenkontakt DTC weiterhin geschützt bleibt.
  • Gemäß 1G wird nunmehr die abgeschiedene zweite Isolationsschicht 9 in den Bereichen für die Grabenisolierungen STI und TTI entfernt, wobei herkömmliche Ätzverfahren verwendet werden können, und anschließend die zweite Resistschicht 10 entfernt bzw. gestrippt, wodurch man die in 1G dargestellte Schnittansicht erhält.
  • Gemäß 1H erfolgt nunmehr unter Verwendung der Hartmaskenschicht 5 in den Bereichen der Grabenisolierungen STI und TTI bzw. der zweiten Isolierschicht 9 im Bereich des Grabenkontakts DTC ein weiteres Ätzverfahren, wobei vorzugsweise mittels eines anisotropen Ätzverfahrens sowohl das Halbleitermaterial bzw. Silizium der obersten p-Wanne 3 als auch ein oberer Bereich der elektrisch leitenden Füllschicht 7 bzw. des hochdotierten Polysiliziums entfernt wird. Vorzugsweise geschieht dies mittels reaktivem Ionenätzen. Anschließend erfolgt ein Reinigungsprozess, bei dem unter anderem auch die während dem vorherigen Trockenätzverfahrens entstehenden Polymere entfernt werden.
  • Da insbesondere in der verbreiterten Grabenisolierung STI mit flachem und verbreitertem Oberflächenbereich die Seitenwand-Isolationsschicht 6 stehen bleibt, wird in einem nachfolgen den Schritt gemäß 1I beispielsweise ein HF-Dip zum Entfernen der verbleibenden Seitenwand-Isolationsschicht 6 durchgeführt. Auf diese Weise werden in den Bereichen der Grabenisolierung STI und TTI die Seitenwand-Isolationsschichten 6 in einem oberen Bereich des tiefen Grabens T entfernt, wodurch man flache und zum Teil verbreiterte Gräben ST erhält. Ferner können gemäß 1I auch die Kanten der Hartmaskenschicht 5 in den freigelegten Bereichen der Grabenisolierungen STI und TTI zurückgeätzt werden, was als sogenanntes „Nitride Pullback" bezeichnet wird. Auf diese Weise erhält man eine gewisse Entspannung der Grabenkanten für die weitere Prozessierung und auch verbesserte elektrische Eigenschaften von beispielsweise ebenso vorhandenen CMOS-Transistoren.
  • Gemäß 1J wird anschließend in den ausgebildeten flachen Gräben ST der Grabenisolationsbereiche STI und TTI eine erste Abdeckisolations-Teilschicht 10 ausgebildet, die vorzugsweise wiederum mittels einer thermischen Oxidation ein sogenanntes Liner-Oxid als Isolationsschicht konform ausbildet. In gleicher Weise können jedoch auch alternative Verfahren zum Ausbilden dieser Isolationsschicht (wie z.B. Schichtstrukturen) durchgeführt werden.
  • Gemäß 1K wird anschließend eine zweite Abdeckisolations-Teilschicht 11 im flachen Graben ST bzw. an der Oberfläche der ersten Abdeckisolations-Teilschicht 10 ausgebildet, wobei vorzugsweise eine CVD-Abscheidung von SiO2 (z.B. TEOS) durchgeführt wird. Auf diese Weise werden die flachen Gräben ST vollständig aufgefüllt. Zum Planarisieren der derart abgeschiedenen zweiten Abdeckisolations-Teilschicht 11 wird beispielsweise ein herkömmliches CMP-Verfahren (Chemical Mechanical Polishing) durchgeführt, wobei die Hartmaskenschicht 5 als Stoppschicht verwendet wird. Bei diesem Schritt wird demzufolge auch die zweite Isolationsschicht 9 im Bereich der Grabenkontakte DTC entfernt, wodurch man die in 1K dargestellte Schnittansicht erhält.
  • Gemäß 1L wird nunmehr die Hartmaskenschicht 5 bzw. die Siliziumnitridschicht ganzflächig entfernt, wodurch lediglich die erste Isolationsschicht 4, die zweite Isolationsschicht 9 und die zweite Abdeckisolations-Teilschicht 11 auf dem Halbleitersubstrat verbleibt. Insbesondere bei Verwendung von Siliziumdioxid für diese Schichten erhält man hierbei einen besonders vereinfachten Verfahrensschritt.
  • In einem nachfolgenden Verfahrensschritt wird gemäß 1M die verbleibende erste Isolationsschicht 4, welche auch als Siliziumdioxid-Bufferschicht bezeichnet wird, entfernt, wobei hierbei auch die zweite Isolatorschicht 9 und die zweite Abdeckisolations-Teilschicht 11 entsprechend abgetragen wird und zur Vermeidung von Kurzschlüssen oder unbeabsichtigten Topographien entsprechende Dicken aufweisen sollten.
  • Anschließend wird beispielsweise mittels thermischer Oxidation eine Gateoxidschicht als Gatedielektrikum 12 ausgebildet, wobei dieses Gatedielektrikum 12 auch mittels alternativer Verfahren und alternativer Materialien ausgebildet werden kann. Üblicherweise erfolgt nunmehr die eigentliche Ausbildung von Schaltelementen in den aktiven Bereichen des Halbleitersubstrats bzw. der p-Wanne 3, wobei in 1N lediglich n+-dotierte Dotiergebiete 13 angedeutet sind. Im Bereich des Grabenkontakts DTC erfolgt ab diesem Zeitpunkt mittels herkömmlicher Verfahren auch das Freilegen einer Kontaktöffnung zum Kontaktieren der tiefen n-Wanne 2 über die elektrisch leitende Füllschicht 7. Die weiteren Herstellungsschritte zum Ausbilden von NMOS- oder PMOS-Transistoren sind hierbei nicht dargestellt, da sie herkömmlichen Herstellungsschritten entsprechen.
  • Auf diese Weise erhält man ein Halbleiterbauelement mit bodenseitig kontaktierter Grabenisolierung, die eine verbesserte Abschirmwirkung aufweist, da insbesondere Kontaktwiderstände in den vorbestimmten Dotiergebieten bzw. der n-Wanne 2 minimal gehalten werden können und darüber hinaus ein Flächenbedarf für die Kontaktierung von oben entfallen kann. Genauer gesagt kann durch geeignete Platzierung des Grabenkontakts DTC im vorbestimmtem Dotiergebiet 2 zu jeder darin befindlichen Grabenisolierung eine optimale Anschlussmöglichkeit gefunden werden. Auf Grund der in den Gräben versenkten Abdeckisolationsschichten 10 und 11 können darüber hinaus unerwünschte Topographien verhindert werden, wodurch sich eine weitergehende Prozessierung vereinfachen lässt. Ferner können durch die in den 1A bis 1N dargestellten Verfahrensschritte sowohl sehr schmale Grabenisolierungen TTI und damit hohe Integrationsdichten als auch an der Oberfläche verbreiterte Grabenisolierungen STI im Halbleitersubstrat als aktive Abschirmungen effektiv ausgebildet und angeschlossen werden, wodurch sowohl ein sehr geringer Flächenbedarf für aktive Bauelemente realisiert werden kann als auch nicht erwünschte bzw. benötigte aktive Gebiete problemlos mittels der verbreiterten Grabenisolierungen STI deaktiviert werden können.
  • Bei der insbesondere in 1N dargestellten Mehrfach-Wannenstruktur können demzufolge auch sehr komplexe Halbleiterschaltungen mit außerordentlich hoher Integrationsdichte realisiert werden, da Punch-through-Effekte und Leckströme zuverlässig verhindert werden.
  • Zweites Ausführungsbeispiel
  • 2 zeigt eine vereinfachte Schnittansicht eines Halbleiterbauelements mit Grabenisolierung gemäß einem zweiten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bzw. Schichten bezeichnen wie in 1, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 2 kann das Halbleiterbauelement jedoch nicht nur in einem Halbleitersubstrat mit Mehrfach-Wannenstruktur ausgebildet sein, sondern lediglich eine einzige Dotierung auf weisen, wodurch man insbesondere für stark vereinfachte Halbleiterschaltungen ebenfalls verbesserte Abschirmeigenschaften bei verringertem Flächenbedarf erhält. Das in 2 dargestellte Halbleiterbauelement ist beispielsweise ein NMOS-Transistor, wobei ein p-Halbleitersubstrat 1 verwendet wird und als elektrisch leitende Füllschicht folglich ein p+-dotiertes Halbleitermaterial eingesetzt wird. Wiederum erhält man auf Grund des verwendeten Grabenkontakts DTC eine verbesserte Anschlussmöglichkeit der bodenseitig kontaktierten Grabenisolierungen, wodurch sich eine verbesserte Abschirmung bei verringertem Flächenbedarf ergibt. Insbesondere bei derartigen einfachen Halbleitersubstraten sollte eine Tiefe der Gräben größer sein als eine Tiefe der von den Dotierungsgebieten 13 erzeugten Verarmungszonen, um einen sogenannten Punch-trough-Effekt wirkungsvoll zu verhindern.
  • Ferner sei darauf hingewiesen, dass insbesondere bei Verwendung von hoch dotierten polykristallinen Halbleitermaterialien als elektrisch leitende Füllschicht 7 bei den nicht dargestellten nachfolgenden Prozessschritten eine Ausdiffusion am Fuß des Kontaktes stattfindet, wodurch man weiter verbesserte Isoliereigenschaften erzeugen kann.
  • Drittes Ausführungsbeispiel
  • 3 zeigt eine vereinfache Schnittansicht eines Halbleiterbauelements mit Grabenisolierung gemäß einem dritten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche Elemente oder Schichten wie in den 1 oder 2 bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 3 besitzt das Halbleitersubstrat nunmehr lediglich eine p-Wanne oder ein eigentliches Substrat 1 sowie eine zusätzliche n-Wanne 2, wobei die elektrisch leitende Füllschicht 7 mit der p-Wanne bzw. dem Substrat 1 in Verbindung steht. Auf diese Weise erhält man eine STI- bzw. TTI-Graben- Isolierung für PMOS-Transistoren, weshalb die Dotiergebiete 13 p+-dotiert sind. Insbesondere bei Verwendung von hoch dotiertem Halbleitermaterial besteht die elektrisch leitende Füllschicht demzufolge aus einem p+-dotierten Polysilizium.
  • Entsprechend dem ersten und zweiten Ausführungsbeispiel ergeben sich wiederum verbesserte Abschirmeigenschaften bei verringertem Flächenbedarf.
  • Viertes Ausführungsbeispiel
  • 4 zeigt eine vereinfachte Schnittansicht eines Halbleiterbauelements mit Grabenisolierung gemäß einem vierten Ausführungsbeispiel, wobei gleiche Bezugszeichen wiederum gleiche Elemente oder Schichten wie in 1 bis 3 bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 9 ist wiederum eine STI- und TTI-Grabenisolierung mit zugehörigem Grabenkontakt DTC für PMOS-Transistoren bekannt, wobei nunmehr wiederum eine Zweifach-Wannenstruktur bzw. eine n-Wanne 2 in einem p-Substrat 1 ausgebildet ist. Gemäß 4 kann sich der bodenseitige Anschluss der Grabenisolierung demzufolge auch in der ersten n-Wanne 2 befinden, wobei wiederum vorzugsweise n+-dotiertes Polysilizium verwendet wird und zur Vermeidung von Punch-through-Effekten eine entsprechende Tiefe der Gräben größer einer Tiefe der Raumladungszonen ist.
  • Wiederum können auch in diesem Fall verbesserte Abschirmeigenschaften bei verringertem Flächenbedarf für Halbleiterbauelemente mit Grabenisolierungen geschaffen werden, wobei gleichzeitig sowohl schmale Grabenisolierungen TTI als auch Grabenisolierungen mit verbreiterter Grabenoberfläche STI hergestellt werden können.
  • Fünftes Ausführungsbeispiel
  • 5A bis 5H zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements mit Grabenisolierung gemäß einem fünften Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Schichten bzw. Elemente wie in den 1 bis 4 bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß dem fünften Ausführungsbeispiel wird nunmehr lediglich eine verbreiterte Grabenisolierung STI mit verbreiterter Oberflächenstruktur und ein zugehöriger Grabenkontakt DTC ausgebildet, wodurch sich die Verfahrensschritte leicht vereinfachen lassen.
  • Zunächst erfolgen jedoch wiederum die gleichen Verfahrensschritte wie in den 1A bis 1D, wodurch in tiefen Gräben T eine Seitenwand-Isolationsschicht 6 und eine elektrisch leitende Füllschicht 7 ausgebildet wird.
  • In einem dem Verfahrensschritt gemäß 1D nachfolgenden Verfahrensschritt gemäß 5A wird nunmehr die Hartmaskenschicht 5, welche vorzugsweise aus einer Siliziumnitridschicht besteht, vollständig entfernt und eine neue zweite Hartmaskenschicht 5A beispielsweise ganzflächig abgeschieden.
  • Gemäß 5B wird in einem nachfolgenden Verfahrensschritt wiederum eine erste Resistschicht 8 zur Strukturierung des Bereichs für die verbreiterte Grabenisolierung STI aufgebracht und mittels herkömmlicher fotolithographischer Verfahren strukturiert. Unter Verwendung dieser Resistmaske wird anschließend die zweite Hartmaskenschicht 5A insbesondere im Bereich der verbreiterten Grabenisolierung STI entfernt, wodurch man die in 5B dargestellte Schnittansicht erhält.
  • Gemäß 5C erfolgt anschließend ein Entfernen der ersten Resistschicht 8 bzw. ein Resiststrip sowie ein Entfernen der elektrisch leitenden Füllschicht 7 sowie des Halbleitersubstrats bzw. der p-Wanne 3 in einem oberen Bereich der Gräben. Dieser Schritt entspricht im Wesentlichen dem Verfahrensschritt gemäß 1H des ersten Ausführungsbeispiels, wobei zunächst die erste Isolierschicht bzw. Siliziumdioxid-Bufferschicht 4 und anschließend das Halbleitermaterial entfernt wird. Abgeschlossen wird dieser Schritt wiederum durch einen Reinigungsprozess bzw. durch das Entfernen der verbleibenden Polymere.
  • Gemäß 5D wird in gleicher Weise wie im Schritt gemäß 1I ein kurzes Eintauchen in Flusssäure (HF-Dip) durchgeführt, wodurch die verbleibenden Siliziumdioxid-Seitenwand-Isolationsschichten 6 entfernt werden. Ferner wird zur Entspannung der Grabenkanten ein Rückätzen der zweiten Hartmaskenschicht 5A durchgeführt, was als sogenanntes Nitrid-Pullback bezeichnet wird und zu einer Rückätzung bzw. Dickenreduzierung dieser Schicht auch im Bereich der Grabenkontakte DTC führt.
  • Gemäß 5E erfolgt nunmehr wiederum das Ausbilden der ersten Abdeckisolations-Teilschicht 10 sowie in 5F das Ausbilden der zweiten Abdeckisolations-Teilschicht 11, wobei wiederum die gleichen Verfahrensschritte wie in den 1J und 1K durchgeführt werden.
  • Gemäß 5F wird jedoch insbesondere im Bereich des Grabenkontakts DTC in einer Mulde der zweiten Hartmaskenschicht 5A ebenfalls eine zweite Abdeckisolations-Teilschicht 11 in Form einer TEOS-Siliziumdioxidschicht mittels eines CVD-Verfahrens abgeschieden.
  • Gemäß 5G werden nunmehr auch die freiliegenden Bereich der zweiten Hartmaskenschicht 5A vollständig entfernt, wobei jedoch unterhalb der zweiten Abdeckisolations-Teilschicht 11 im Bereich des Grabenkontakts DTC ein Teil dieser Schicht 5A verbleibt.
  • Abschließend wird gemäß 5H wiederum die erste Isolationsschicht 4 bzw. die Siliziumdioxid-Bufferschicht vollständig entfernt und ein Gatedielektrikum 12 ganzflächig ausgebildet, wobei vorzugsweise eine thermische Oxidation zur Ausbildung eines konformen bzw. konformalen (gleichmäßig dicken) Gateoxids durchgeführt wird.
  • Die weiteren Schritte zur Ausbildung der Dotiergebiete, Steuerschichten sowie Kontaktlöcher sind nachfolgend nicht dargestellt, wobei explizit auf die Beschreibung des ersten Ausführungsbeispiels verwiesen wird.
  • Insbesondere bei Realisierung eines Halbleiterbauelements mit einer verbreiterten Grabenisolierung STI, welche eine verbereiterte Grabenoberfläche aufweist, kann demzufolge das Herstellungsverfahren leicht vereinfacht werden, wobei man wiederum verbesserte Abschirmeigenschaften bei verringertem Flächenbedarf erhält.
  • Die in 5 dargestellte Mehrfach-Wannenstruktur kann selbstverständlich auch auf andere Halbleitersubstrate und andere Wannenstrukturen gemäß 2 bis 4 angewendet werden.
  • Sechstes Ausführungsbeispiel
  • 6A bis 6E zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements mit Grabenisolierung gemäß einem sechsten Ausführungsbeispiel, wobei die Grabenisolierung lediglich eine schmale Grabenisolierung TTI aufweist.
  • Gemäß dem sechsten Ausführungsbeispiel werden wiederum zunächst die Verfahrensschritte gemäß 1A bis 1D durchgeführt, wobei in einem nachfolgenden Schritt gemäß 6A wiederum eine erste Resistschicht 8 zum Bedecken der Bereiche für die Grabenkontakte DTC aufgebracht und strukturiert wird. Unter Verwendung dieser Resistschicht 8 werden demzufolge die Bereiche für die schmalen Grabenisolierungen TTI geätzt, wodurch ein oberer Bereich beispielsweise mittels eines anisotropen Ätzverfahrens (RIE) der Gräben bzw. der darin liegenden elektrisch leitenden Füllschicht 7 entfernt wird. Wiederum erhält man somit die im oberen Bereich der Gräben ausgebildeten flachen Gräben ST.
  • Gemäß 6B wird in einem nachfolgenden Verfahrensschritt die erste Resistschicht 8 entfernt bzw. ein Resiststrip durchgeführt und nachfolgend ein Rückätzen der ersten Hartmaskenschicht 5 wiederum zur Entspannung der Grabenkanten durchgeführt.
  • Gemäß 6C wird anschließend vorzugsweise mittels eines TEOS-Ascheideverfahrens Siliziumdioxid abgeschieden und mittels eines chemisch-mechanischen Polierverfahrens (CMP, Chemical Mechanical Polishing) planarisiert, wobei die erste Hartmaskenschicht 5 als Stoppschicht dient. Auf diese Weise erhält man die in 6C dargestellte Abdeckisolationsschicht 11, die im sechsten Ausführungsbeispiel eine einfache Schicht darstellt.
  • Gemäß 6D wird in einem nachfolgenden Verfahrensschritt die erste Hartmaskenschicht 5 mittels herkömmlicher Ätzverfahren entfernt und gemäß 6E in gleicher Weise die erste Isolationsschicht 4 bzw. Siliziumdioxid-Bufferschicht ganzflächig beseitigt.
  • Abschließend wird gemäß 6E wiederum ein Gatedielektrikum 12 an der Oberfläche des Halbleitersubstrats bzw. der Wanne 3 ausgebildet, wobei vorzugsweise eine thermische Oxidation zum Erzeugen einer Gateoxidschicht 12 durchgeführt wird. Wiederum wird auf die Beschreibung der noch notwendigen weiteren Verfahrensschritte nachfolgend verzichtet und insbe sondere auf die Beschreibung des ersten Ausführungsbeispiels verwiesen.
  • Auf diese Weise erhält man insbesondere durch die Kombination einer bodenseitig kontaktierten Grabenisolierung zur Realisierung einer aktiven Abschirmung mit einem Grabenkontakt eine hervorragende Abschirmung mit geringem Anschlusswiderstand sowie einen stark verringerten Flächenbedarf und eine hochflexible Einsatzmöglichkeit. Die schmalen bzw. dünnen Grabenisolierungen TTI können hierbei für weiter verbesserte Integrationsdichten verwendet werden, während die gleichzeitig oder alternativ ausgebildeten verbreiterten Grabenisolierungen STI mit verbreiterten Gräben im oberen Bereich weiterhin die Möglichkeit geben große Bereiche des Halbleitersubstrats durch bewährte Standardverfahren zu deaktivieren.
  • Insbesondere bei Mehrfach-Wannenstrukturen müssen nunmehr die Wannen nicht länger die Halbleiteroberfläche berühren sondern können unmittelbar kontaktiert werden. Z.B. kann man eine laterale Isolation einer inneren Triple-Wanne über einen geschlossenen Ring des Grabenkontakts DTC erreichen. Darüber hinaus kann nahezu jeder Punkt innerhalb einer Wanne zusätzlich über einen DTC kontaktiert damit ähnliche bzw. gleiche Potentialbedingungen in der gesamten Wanne geschaffen werden, wodurch sich die charakteristischen Eigenschaften eines Halbleiterbauelements weiter verbessern lassen. Insbesondere negative Spannungen können dadurch auf besonders einfache Weise isoliert und auf dem Chip erzeugt und geschalten werden.
  • Durch die unmittelbare bodenseitige Kontaktierung der elektrischen Abschirmung in der Grabenisolierung können ferner die relativ hohen lateralen parasitäre Widerstände der Wannen vernachlässigt werden, wodurch sich wiederum die Abschirmung verbessert.
  • Die Erfindung wurde vorstehend unter Verwendung eines p-dotierten Halbleitersubstrats beschrieben. In gleicher Weise kann jedoch auch ein n-dotiertes Halbleitersubstrat verwendet werden, wobei die verwendeten Dotierungen in den vorstehend genannten Ausführungsbeispielen durch die komplementären Dotierungen ersetzt werden.
    • 1, 2, 3
    Halbleitersubstrat
    4
    erste Isolationsschicht
    5, 5A
    erste, zweite Hartmaskenschicht
    6
    Seitenwand-Isolationsschicht
    7
    elektrisch leitende Füllschicht
    8
    erste Resistschicht
    9
    zweite Isolationsschicht
    10
    erste Abdeckisolations-Teilschicht
    11
    zweite Abdeckisolations-Teilschicht
    12
    Gatedielektrikum
    13
    Dotiergebiete
    T
    tiefe Gräben
    ST
    flache Gräben
    STI
    verbreiterte Grabenisolierung
    TTI
    schmale Grabenisolierung
    DTC
    Grabenkontakt

Claims (14)

  1. Halbleiterbauelement mit Grabenisolierung zum Festlegen von aktiven Gebieten in einem Halbleitersubstrat (1, 2, 3), wobei die Grabenisolierung (STI, TTI) einen tiefen Isolationsgraben mit einer Abdeckisolationsschicht (10, 11) einer Seitenwand-Isolationsschicht (6) und einer elektrisch leitenden Füllschicht aufweist, die in einem Bodenbereich des Isolationsgrabens mit einem vorbestimmten Dotiergebiet des Halbleite-Substrats elektrisch in Verbindung steht gekennzeichnet durch einen Grabenkontakt (DTC), der einen tiefen Kontaktgraben mit einer Seitenwand-Isolationsschicht (6) und einer elektrisch leitenden Füllschicht (7) aufweist, die ebenfalls in einem Bodenbereich des Kontaktgrabens mit dem vorbestimmten Dotiergebiet des Halbleitersubstrats (1, 2, 3) elektrisch in Verbindung steht.
  2. Halbleiterbauelement nach Patentanspruch 1, dadurch gekennzeichnet, dass die Abdeckisolationsschicht (10, 11) im Wesentlichen unterhalb einer Halbleitersubstrat-Oberfläche und innerhalb des Isolationsgrabens ausgebildet ist.
  3. Halbleiterbauelement nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass die Grabenisolierung (STI, TTI) und der Grabenkontakt (DTC) eine größere Tiefe als eine zugehörige Verarmungszone im Halbleitersubstrat (1, 2, 3) aufweisen.
  4. Halbleiterbauelement nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass die Grabenisolierung (STI) zum Auffüllen nicht aktiver Bereiche einen verbreiterten, flachen Isolationsgraben an der Halbleitersubstrat-Oberfläche aufweist.
  5. Halbleiterbauelement nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass das vorbestimmte Dotiergebiet eine Dotierwanne (2) einer Mehrfach-Wannenstruktur darstellt.
  6. Halbleiterbauelement nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass das Halbleitersubstrat (1, 2, 3) Si, die Abdeck- sowie Seitenwand-Isolationsschicht (6, 10, 11) SiO2 und die Füllschicht (7) hochdotiertes Polysilizium aufweist.
  7. Verfahren zur Herstellung eines Halbleiterbauelements mit Grabenisolierung mit den Schritten: a) Vorbereiten eines Halbleitersubstrats (1, 2, 3) mit zumindest einem vorbestimmten Dotiergebiet (2); b) Ausbilden von tiefen Gräben (T) bis zum vorbestimmten Dotiergebiet (2) zur Realisierung von zumindest einer Grabenisolierung (STI, TTI) und einem Grabenkontakt (DTC); c) Ausbilden einer Seitenwand-Isolationsschicht (6) an den Seitenwänden der Gräben (T); d) Ausbilden einer elektrisch leitenden Füllschicht (7) in den Gräben (T); e) Entfernen von zumindest der elektrisch leitenden Füllschicht (7) im oberen Bereich der Gräben für die Grabenisolierung (STI, TTI) zum Ausbilden von flachen Gräben (ST); und f) Ausbilden einer Abdeckisolationsschicht (10, 11) in den flachen Gräben (ST) der Grabenisolierung (STI, TTI).
  8. Verfahren nach Patentanspruch 7, dadurch gekennzeichnet, dass in Schritt a) eine Doppel- oder Dreifach-Wannenstruktur im Halbleitersubstrat ausgebildet wird.
  9. Verfahren nach Patentanspruch 7 oder 8, dadurch gekennzeichnet, dass in Schritt b) die tiefen Gräben (T) unter Verwendung einer ersten Hartmaskenschicht (5) mittels eines anisotropen Ätzverfahrens im Halbleitersubstrat ausgebildet werden.
  10. Verfahren nach einem der Patentansprüche 7 bis 9, dadurch gekennzeichnet, dass in Schritt c) eine thermische Oxidation zum Ausbilden einer Grabenisolationsschicht und ein anisotropes Ätzverfahren zum Entfernen eines Bodenbereichs der Grabenisolationsschicht durchgeführt wird.
  11. Verfahren nach einem der Patentansprüche 7 bis 10, dadurch gekennzeichnet, dass in Schritt d) ein hochdotiertes Halbleitermaterial (7) abgeschieden wird, welches den gleichen Leitungstyp (n) wie das vorbestimmte Dotiergebiet (2) aufweist.
  12. Verfahren nach einem der Patentansprüche 7 bis 11, dadurch gekennzeichnet, dass in Schritt e) zur Realisierung einer verbreiterten Grabenisolierung (STI) die leitende Füllschicht (7), die Seitenwand-Isolationsschicht (6) und angrenzende Bereiche des Halbleitersubstrats (1, 2, 3) im oberen Bereich der tiefen Gräben (T) entfernt werden.
  13. Verfahren nach einem der Patentansprüche 7 bis 12, dadurch gekennzeichnet, dass in Schritt e) zur Realisierung einer schmalen Grabenisolierung (TTI) nur die leitende Füllschicht (7) mit oder ohne der Seitenwand-Isolationsschicht (6) im oberen Bereich der Gräben entfernt wird.
  14. Verfahren nach einem der Patentansprüche 7 bis 12, dadurch gekennzeichnet, dass in Schritt f) eine Oxidation zum Ausbilden einer ersten Abdeckisolations-Teilschicht (10) und/oder eine Abscheidung zum Ausbilden einer zweiten Abdeckisolations-Teilschicht (11) im flachen Graben (ST) durchgeführt wird.
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JP2004528395A JP2005534196A (ja) 2002-07-22 2003-07-19 トレンチ絶縁部を有する半導体素子およびその製造方法
US10/523,239 US8552524B2 (en) 2002-07-22 2003-07-19 Semiconductor component with trench insulation and corresponding production method
EP03787690A EP1523774A1 (de) 2002-07-22 2003-07-19 Halbleiterbauelement mit grabenisolierung sowie zugehöriges herstellungsverfahren
CNB038174693A CN100350590C (zh) 2002-07-22 2003-07-19 具沟渠隔离的半导体组件及其制造方法
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1797590A1 (de) * 2004-09-30 2007-06-20 Koninklijke Philips Electronics N.V. Elektrisch isolierte mittelspannungs-cmos-bauelemente mit tiefem graben und verfahren zu ihrer herstellung
US7176524B2 (en) * 2005-02-15 2007-02-13 Semiconductor Components Industries, Llc Semiconductor device having deep trench charge compensation regions and method
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
US7781797B2 (en) * 2006-06-29 2010-08-24 International Business Machines Corporation One-transistor static random access memory with integrated vertical PNPN device
US8035126B2 (en) * 2007-10-29 2011-10-11 International Business Machines Corporation One-transistor static random access memory with integrated vertical PNPN device
CN101847607B (zh) * 2009-03-27 2014-08-20 联华电子股份有限公司 快闪存储器的工艺及应用于快闪存储器的绝缘结构
US8912574B2 (en) * 2010-12-14 2014-12-16 International Business Machines Corporation Device isolation with improved thermal conductivity
US20120309166A1 (en) * 2011-05-31 2012-12-06 United Microelectronics Corp. Process for forming shallow trench isolation structure
CN102339836B (zh) * 2011-09-28 2016-05-04 上海华虹宏力半导体制造有限公司 绝缘体上硅器件
US20130187159A1 (en) 2012-01-23 2013-07-25 Infineon Technologies Ag Integrated circuit and method of forming an integrated circuit
KR102209097B1 (ko) 2014-02-27 2021-01-28 삼성전자주식회사 이미지 센서 및 이의 제조 방법
KR102366416B1 (ko) 2014-08-11 2022-02-23 삼성전자주식회사 Cmos 이미지 센서
CN105575875A (zh) * 2014-10-14 2016-05-11 中芯国际集成电路制造(上海)有限公司 相邻阱间隔离结构的制作方法及半导体器件
KR102466904B1 (ko) 2016-01-12 2022-11-15 삼성전자주식회사 씨모스 이미지 센서

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US5675173A (en) * 1995-01-19 1997-10-07 Kabushiki Kaisha Toshiba Semiconductor device having a trench for isolating elements and a trench for applying a potential to a substrate

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
JP2604745B2 (ja) 1987-05-08 1997-04-30 日本電気株式会社 半導体集積回路装置
JPS63289853A (ja) 1987-05-21 1988-11-28 Nec Corp 半導体装置
JPH0748515B2 (ja) 1988-12-02 1995-05-24 日本電気株式会社 半導体装置の製造方法
JP3233149B2 (ja) 1989-12-15 2001-11-26 ソニー株式会社 半導体装置の製法
US5236863A (en) 1992-06-01 1993-08-17 National Semiconductor Corporation Isolation process for VLSI
JP2746523B2 (ja) 1993-08-04 1998-05-06 東芝シリコーン株式会社 硬化性ポリシラン組成物
KR100282710B1 (ko) * 1998-03-12 2001-02-15 윤종용 바이폴라 트랜지스터의 제조 방법 및 그 구조
US6214696B1 (en) * 1998-04-22 2001-04-10 Texas Instruments - Acer Incorporated Method of fabricating deep-shallow trench isolation
US6251734B1 (en) * 1998-07-01 2001-06-26 Motorola, Inc. Method for fabricating trench isolation and trench substrate contact
JP2000269317A (ja) 1999-03-12 2000-09-29 Toshiba Corp 半導体装置とその製造方法
JP2001185721A (ja) 1999-12-22 2001-07-06 Nec Corp 半導体装置
JP2001291863A (ja) 2000-04-07 2001-10-19 Mitsubishi Electric Corp 半導体装置
FR2811473B1 (fr) * 2000-07-04 2003-09-05 St Microelectronics Sa Procede de realisation de regions isolantes profondes et peu profondes d'un circuit integre, et circuit integre correspondant
TW452879B (en) * 2000-07-27 2001-09-01 Promos Technologies Inc Method for removing polishing stop layer
US6277709B1 (en) * 2000-07-28 2001-08-21 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation structure
KR100379612B1 (ko) * 2000-11-30 2003-04-08 삼성전자주식회사 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법
US6667226B2 (en) 2000-12-22 2003-12-23 Texas Instruments Incorporated Method and system for integrating shallow trench and deep trench isolation structures in a semiconductor device
KR100474591B1 (ko) * 2002-04-23 2005-03-08 주식회사 하이닉스반도체 트렌치 분리 구조를 가지는 디램 셀 트랜지스터의 제조 방법
US6780728B2 (en) * 2002-06-21 2004-08-24 Micron Technology, Inc. Semiconductor constructions, and methods of forming semiconductor constructions
US6888214B2 (en) * 2002-11-12 2005-05-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US5675173A (en) * 1995-01-19 1997-10-07 Kabushiki Kaisha Toshiba Semiconductor device having a trench for isolating elements and a trench for applying a potential to a substrate

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Publication number Publication date
US20060102978A1 (en) 2006-05-18
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