JP2010219540A - トレンチ絶縁部を有する半導体素子およびその製造方法 - Google Patents

Abstract

【課題】トレンチ絶縁で、底接触接続された活性遮蔽部備える半導体素子で、遮蔽効果を改善するとともに、集積密度を改善できる半導体素子を提供する。
【解決手段】トレンチ絶縁（ＳＴＩ，ＴＴＩ）は、深いトレンチを備えている。この深いトレンチは、被覆絶縁層１０，１１と、側壁絶縁層６と、導電性充填層７とを有している。この導電性充填層７は、トレンチの底領域において半導体基板の所定のドーピング領域１と導電接続されている。トレンチ接触部（ＤＴＣ）は、深いトレンチを備えている。この深いトレンチは、側壁絶縁層６と、導電性充填層７とを有している。この導電性充填層７は、接触トレンチの底領域において半導体基板の所定のドーピング領域１と導電接続されている。このトレンチ接触部（ＤＴＣ）を使用することにより、所要面積を低減するとともに電気的遮蔽特性を改善できる。
【選択図】図３

Description

発明の詳細な説明

本発明は、トレンチ絶縁を有する半導体素子およびその製造方法に関するものである。また、本発明は特に、トレンチ形であり（grabenfoermigen）底接触接続された（bodenkontaktierten）活性遮蔽部（aktiven Abschirmung）を有する半導体素子およびその製造方法に関するものである。

特に半導体基板の活性領域を規定する絶縁部は、通常、厚い酸化物膜、いわゆる局部酸化領域（ＬＯＣＯＳ，シリコンの局部酸化（Local Oxidation of Silicon））によって形成されている。しかしながら、このような方法は、所要面積が大きいため、このような従来のＬＯＣＯＳ方法では、集積密度が高まるにつれて、適切なものでなくなってしまう。さらに、このような方法では、絶縁層が活性領域の方向へ側面に沿って（lateral）形成される、いわゆる「鳥の嘴」現象（"Birds Beak"-Phaenomen）が生じる。このため、例えばトレンチ絶縁（ＳＴＩ;Shallow Trench Isolation）に基づいて、絶縁材料を充填した浅い絶縁トレンチを、半導体基板の表面に形成するという、いわゆるトレンチ絶縁が開発された。しかしながら、多くの場合（oftmals）、このような従来のトレンチ絶縁は、突き抜け現象（Punch-through-Effekte）が半導体材料に生じるため、不充分なものになる。この場合、望ましくない漏れ電流が観察される。極端な場合には、この漏れ電流によって寄生バイポーラトランジスタが起動され（getriggert）、その結果、半導体素子が破壊される可能性がある。

特に、このような漏れ電流を低減するために、遮蔽構造を有するトレンチ絶縁が開発された。この場合、トレンチにてフィールド遮蔽を実現するために、導電性材料が、電極として埋設されている。そして、この導電性材料により、電気的な特性が改善する。このように遮蔽作用を有するトレンチ絶縁は、通常、基板表面において、または、基板から（vom Substrat her）接触接続されている。

しかしながら、この場合、遮蔽作用が不十分な点、および／または、必要な接触接続のための所要面積が増加する点で不利である。

従って、本発明の目的は、遮蔽部が改善されるだけではなく、所要面積を低減し、集積密度を改善できるトレンチ絶縁を有する半導体素子およびその製造方法を提供することにある。

本発明によれば、本目的は、半導体素子に関する請求項１に記載の特徴、および、製造方法に関する請求項７に記載の措置によって達成される。

特に、特別なトレンチ接触部を使用することによって、特に基板抵抗を著しく低減できる。その結果、改善された遮蔽特性が得られる。なお、このトレンチ接触部は、側壁絶縁層と導電性充填層とを有する深い接触トレンチを備えている。なお、このトレンチ接触部は、接触トレンチの底領域にある半導体基板の所定のドーピング領域と電気的に接続されている。そして、このドーピング領域を介して、活性遮蔽部を有するトレンチ絶縁部は、接触接続されている。同時に、トレンチ接触部を使用することにより、各半導体回路のための所要面積をかなり低減できる。

好ましくは、トレンチ絶縁の被覆絶縁層が、半導体基板表面の下側で、かつ絶縁トレンチ内部に位置している。その結果、表面が比較的平坦（relativ ebenen）なので、特に、さらに処理可能性（Weiterverarbeitbarkeit）が改善され、導電性トレンチ充填が、場合によっては（evtl.）被覆絶縁層の上側に位置している導電性層（例えば、相互接続部）から絶縁される。

好ましくは、トレンチ絶縁およびトレンチ接触部は、半導体基板に、各空乏ゾーン（Verarmungszone）の深さよりも深く形成されている。その結果、特に突き抜け現象を低減できる。

拡大した（verbreiterte）、または、いわゆる浅い絶縁トレンチを、各トレンチ絶縁の半導体基板表面で使用する場合、半導体基板の不要または不活性（nicht aktive）領域は、従来の標準的な方法にて、簡単に保護（passiviert）されていてもよい。

好ましくは、半導体基板が、複数のウエル構造を有し、所定のドーピング領域が、その内部に配置されているドーピングウエルより構成されている。その結果、半導体回路が複雑であっても、最適に適合された遮蔽部を形成できる。この場合、特に、ウエル領域の接触接続が、著しく改善される。なぜなら、均質化された（vergleichmaessigte）接触接続が可能となり、ウエル内部の電位変動が、低減されているからである。また、各ウエル接触部を半導体基板表面に実施する必要がなくなるため、所要面積を著しく低減できる。

本発明のほかの有利な形態を、他の従属請求項に記載する。

添付の図を参考にした実施例を用いて、本発明を、以下でより詳しく説明する。

図１Ａ〜図１Ｎは、第１実施例のトレンチ絶縁を有する半導体素子の製造における主要な方法工程を示す概略断面図である。
図２は、第２実施例のトレンチ絶縁を有する半導体素子を示す概略断面図である。
図３は、第３実施例のトレンチ絶縁を有する半導体素子を示す概略断面図である。
図４は、第４実施例のトレンチ絶縁を有する半導体素子を示す概略断面図である。
図５Ａ〜図５Ｈは、第５実施例のトレンチ絶縁を有する半導体素子の製造における主要な方法工程を示す概略断面図である。
図６Ａ〜６Ｅは、第６実施例のトレンチ絶縁を有する半導体素子の製造における主要な方法工程を示す概略断面図である。

第１実施例
図１Ａ〜１Ｎは、第１実施例の半導体素子を概略断面図である。この半導体素子は、上部領域が拡大しているが浅いトレンチ絶縁ＳＴＩと、上部領域が薄いトレンチ絶縁ＴＴＩ（Thin Trench Isolation）と、関連したトレンチ接触部ＤＴＣ（Deep Trench Contact）とを有する、
図１Ａでは、まず、異なるドーピング領域を、例えば半導体基板のような共通の担体材料（Traegermaterial）に形成する。参照符号１は、例えばｐ型半導体基板または深いｐ型ウエルであり、参照符号２は、ｎ型ウエルであり、参照符号３は、（浅い）ｐ型ウエルである。ウエルまたはドーピング領域１，２および３を、例えばイオン注入または他のドーピング方法によって形成してもよい。半導体材料としてシリコンを使用することが好ましい。

一例として、酸化物層の形式で、第１絶縁層４を、半導体基板の表面に堆積または成長させる。このようにして、半導体基板にて、２重または３重ウエル構造が得られる。また、この２重または３重ウエル構造を使用して、複雑な半導体回路、および、特にＮＭＯＳおよびＰＭＯＳトランジスタを実現できる。高電圧回路を実現するため、ウエルを、対応する高電圧ドーピング（Hochvolt-Dotierungen）によって形成してもよい。

図１Ｂでは、続いて、第１絶縁層４の表面に、例えば堆積方法で、ハードマスク層５を形成する。この場合、例えばＳｉ₃Ｎ₄を堆積する。後に形成される深いトレンチＴに対応するハードマスクを形成するため、続いて、従来のリソグラフィー方法によりパターニング（Strukturierung）を行う。

図１Ｃでは、パターン化されたハードマスクまたはハードマスク層５を用いて、浅いが拡大した表面領域ＳＴＩと、薄いトレンチ絶縁ＴＴＩと、トレンチ接触部ＤＴＣとを有するトレンチ絶縁用の各領域に対して、例えば異方性エッチング方法を行い、深いトレンチＴを形成する。例えば異方性エッチング方法として、反応性イオンエッチング（ＲＩＥ）を使用してもよい。その結果、非常に深く、同じ深さに正確にパターン化可能なトレンチが、半導体基板に生成される。

特に、深いトレンチがウエル内、または、同様にドープされた基板内だけに配置されているトレンチ構造を使用する場合には、いわゆる突き抜け現象を避けるために、トレンチの深さは、表面に形成された、または、後に表面に形成されるドーピング領域の関連した空乏ゾーンの深さよりも大きくなっている。

図１Ｃでは、深いトレンチＴが、例えば３重ウエル構造の中間のＮ型ウエルより構成されている、所定のドーピング領域または所定のドーピングウエル２に入り込むまで延びている。

図１Ｄでは、深いトレンチＴを形成してから、側壁絶縁層６を、トレンチＴの側壁に形成する。この場合、まず、ドライエッチングポリマーを除去するために洗浄した後、トレンチ絶縁層を、トレンチＴの表面に形成する。トレンチ絶縁層を、熱酸化方法で、いわゆる下地酸化物（Liner-Oxid）として形成することが好ましい。トレンチ絶縁層の底領域を除去するために、例えば異方性反応イオンエッチングを行う。トレンチ絶縁層の底領域を除去した後、側壁絶縁層６が完成し、トレンチに、導電性材料７を充填する。この場合、例えば、高ドープされたポリシリコンを堆積する。そのドーピングは、所定のドーピング領域またはｎ型ウエル２と同じ導電性型ｎを有している。最後に、導電性充填層７に、異方性エッチバック工程を行う。その結果、図１Ｄに示す断面となる。

図１Ｅでは、続いて、半導体基板及び充填されたトレンチの表面に、レジスト層８を形成する。また、少なくともこの領域に拡大した表面トレンチＳＴＩを実現するために、このレジスト層８を対応してパターン化し、このパターン（Struktur）を、下側にあるハードマスク５へ転写する（uebertragen）。このようにして、不活性化される半導体領域に、従来の浅いトレンチ絶縁を形成できる。その結果、大きな表面領域であっても容易に不活性化（deaktiviert）できる。

図１Ｆでは、続いて、第１レジスト層８を除去または剥離し、第２絶縁層９を、全域に形成する。この場合、二酸化シリコンハードマスク層（例えば、ＴＥＯＳ）を、ＣＶＤ方法（化学蒸着）によって堆積すること好ましい。続いて、第２レジスト層８Ａを、全域に形成する。そして、トレンチ絶縁ＳＴＩおよびＴＴＩだけが露出し、トレンチ接触部ＤＴＣのための領域が保護されたままになるように、第２レジスト層８Ａを、従来のフォトリソグラフィー方法によってパターン化する。

図１Ｇでは、次に、トレンチ絶縁ＳＴＩおよびＴＴＩ用の領域に、堆積した第２絶縁層９を除去する。この場合、従来のエッチング方法を使用してもよい。続いて、第２レジスト層８Ａを、除去または剥離する。その結果、図１Ｇに記載の断面図となる。

次に、図１Ｈでは、トレンチ絶縁ＳＴＩおよびＴＴＩの領域にはハードマスク層５を使用し、トレンチ接触部ＤＴＣの領域には第２絶縁層９を使用して、他のエッチング方法を行う。最上部のｐ型ウエル３の半導体材料またはシリコンと、導電性充填層７または高ドープされたポリシリコンの上部領域とを、異方性エッチング方法を使用して除去することが好ましい。このことを、反応イオンエッチングによって行うことが好ましい。続いて、洗浄プロセスを行う。この洗浄プロセスでは、特に先のドライエッチング方法の間に生じたポリマーも除去する。

側壁絶縁層６が、特に浅い拡大した表面領域を有する拡大したトレンチ絶縁ＳＴＩに残留するので、残留している側壁絶縁層６を除去するための例えばＨＦディップ（HF-Dip）を、後の工程で図１Ｉのように行う。このようにして、トレンチ絶縁ＳＴＩおよびＴＴＩの領域にある側壁絶縁層６を、深いトレンチＴの上部領域において除去する。その結果、浅く部分的に拡大したトレンチＳＴが得られる。さらに、図１Ｉでは、トレンチ絶縁ＳＴＩおよびＴＴＩの被覆されていない領域にあるハードマスク層５の端部を、エッチバックしてもよい。このことは、いわゆる「窒化物引き戻し（Nitride Pullback）」と呼ばれる。このようにして、さらなるプロセスのために、トレンチ端部が、ある程度応力緩和（Entspannung）され、例えば同じく（ebenso）既存の（vorhandenen）ＣＭＯＳトランジスタの電気的特性も改善される。

続いて、図１Ｊでは、第１被覆絶縁部分層１０を、形成されたトレンチ絶縁領域ＳＴＩおよびＴＴＩの浅いトレンチＳＴに形成する。この部分層は、絶縁層としてのいわゆる下地酸化物を、同様に、熱酸化によって一様に（konform）形成することが好ましい。しかしながら、同じように、この絶縁層（例えば、層構造）を形成するための他の方法を実行することもできる。

続いて、図１Ｋでは、第２被覆絶縁部分層１１を、浅いトレンチＳＴの中、または、第１被覆絶縁部分層１０の表面に形成する。この場合、ＳｉＯ₂（例えば、ＴＥＯＳ）をＣＶＤ堆積することが好ましい。このようにして、浅いトレンチＳＴを完全に充填する。このように堆積した第２被覆絶縁部分層１１を平坦化するために、例えば従来のＣＭＰ方法（化学機械研磨）を実施する。この場合、ハードマスク層５を、阻止層として使用する。その結果、この工程では、トレンチ接触部ＤＴＣの領域にある第２絶縁層９が除去される。その結果、図１Ｋに示す断面となる。

次に、図１Ｌでは、ハードマスク層５または窒化シリコン層を、全面的に除去する。その結果、第１絶縁層４、第２絶縁層９、および、第２被覆絶縁部分層１１だけが、半導体基板上に残る。特に、これらの層に対して二酸化シリコンを使用する場合は、工程が特に簡略化される。

続く工程では、図１Ｍのように、残留する第１絶縁層４（二酸化シリコン緩衝層ともいう）を除去する。このとき、対応して、第２絶縁層９および第２被覆絶縁部分層１１も除去し、短絡回路または意図しない形状（unbeabsichtigten Topographien）が回避されるような適切な厚みとするほうがよい。

最後に、ゲート酸化物層を、例えば熱酸化によって、ゲート誘電体１２として形成する。このゲート誘電体１２を、他の方法および他の材料を用いて形成することも可能である。通常は、次に、切り替え素子を、半導体基板またはｐウエル３の活性領域に実際に形成する。図１Ｎには、ｎ＋ドープされたドーピング領域１３のみを示す。トレンチ接触部ＤＴＣの領域では、この時点で、導電性充填層７を介したｎ型ウエル２との接触部を形成するための接触開口部も、従来の方法によって露出させる。ＮＭＯＳまたはＰＭＯＳトランジスタを形成するためのさらなる製造工程は、従来の製造工程に対応しているので、ここでは図示していない。

このようにして、底部で接触接続されたトレンチ絶縁を有する半導体素子が得られる。このトレンチ絶縁の遮蔽作用は、改善されている。なぜなら、特に所定のドーピング領域またはｎ型ウエル２での接触抵抗を最小に保てるからであり、さらに、上部から接触するための所要面積を省けるからである。より詳しく言えば、その内部に配置されている各トレンチ絶縁に対して、トレンチ接触部ＤＴＣが、所定のドーピング領域２に、適切に配置されることにより、接続可能性が適切なものとなる。トレンチに沈み込んだ被覆絶縁層１０，１１によって、さらに、望ましくない形状起伏を防止できる。その結果、続行するプロセスを簡易化できる。さらに、図１Ａ〜図１Ｎに記載の方法工程によって、トレンチ絶縁ＴＴＩが非常に狭くその結果非常に高い集積密度と、表面で拡大したトレンチ絶縁ＳＴＩとの双方を、半導体基板の活性遮蔽部として効果的に形成し、接続できる。その結果、活性素子のための所要面積を非常に小さくできるだけではなく、望ましくないまたは不要な活性領域を、拡大したトレンチ絶縁ＳＴＩによって簡単に不活性化できる。

従って、図１Ｎに記載の多重ウエル構造では、非常に複雑な半導体回路でさえ、極めて高い集積密度で実現できる。なぜなら、突き抜け現象および漏れ電流が確実に防止されているからである。

第２実施例
図２は、第２実施例のトレンチ絶縁を有する半導体素子を示す概略断面図である。なお、同じ参照符号が、図１に示す同じまたは相当する素子また層を示す。従って、以下では繰り返し説明はしない。

しかしながら、図２では、半導体素子は、多重ウエル構造を有する半導体基板に形成されるだけではなく、ただ１つのドーピングを有していてもよい。その結果、特にかなり簡易な半導体回路では、所要面積を低減するとともに遮蔽特性を改善できる。図２に示す半導体素子は、ＮＭＯＳトランジスタであり、例えば、ｐ型半導体基板１が使用されている。従って、ｐ＋ドープされた半導体材料が、導電性充填層として使用されている。同様に、トレンチ接触部ＤＴＣを使用することにより、底部で接触接続されているトレンチ絶縁の接続可能性が改善される。その結果、遮蔽部が改善され、所要面積も低減される。いわゆる突き抜け現象を効果的に防止するため、このような簡単な半導体基板では、特にトレンチの深さが、ドーピング領域１３によって生成される空乏ゾーンの深さよりも大きいほうがよい。

さらに、特に高ドープされた多結晶半導体材料を導電性充填層７として使用する場合は、続くプロセス工程（図示せず）では、接触部の裾部（Fuss）に出力拡散（Ausdiffusion）が生じる。その結果、絶縁特性をさらに改善できる。

第３実施例
図３は、第３実施例のトレンチ絶縁を有する半導体素子を示す概略断面図である。同じ参照符号は、図１または図２と同じ素子または工程を示し、以下で繰り返し説明はしない。
図３では、半導体基板が、ただ１つのｐ型ウエルまたは実際の基板１および付加的なｎ型ウエル２を備えており、導電性充填層７は、ｐウエルまたは基板１と接続されている。このようにして、ＰＭＯＳトランジスタ用のＳＴＩまたはＴＴＩトレンチ絶縁が得られる。従って、ドーピング領域１３は、ｐ＋ドープされている。従って、特に高ドープされた半導体材料を使用する場合、導電性充填層は、ｐ＋ドープされたポリシリコンを含む。

第１および第２実施例と同様に、遮蔽特性が改善され、所要面積は低減されている。

第４実施例
図４は、第４実施例のトレンチ絶縁を有する半導体素子を示す概略断面図である。この場合、同じ参照符号は、同様に、図１〜図３と同じ素子または工程を示し、以下で繰り返し説明はしない。

図４では、同様に、ＰＭＯＳトランジスタに関連したトレンチ接触部ＤＴＣを有するＳＴＩおよびＴＴＩトレンチ絶縁が知られている。同様に、２重ウエル構造またはｎ型ウエル２が、ｐ型基板１に形成されている。従って、図４では、トレンチ絶縁の底側接続が、第１ｎ型ウエル２に配置されていてもよい。この場合、同様に、ｎ＋ドープされたポリシリコンを使用し、突き抜け現象を回避するために、トレンチの対応する深さは、空間電荷ゾーンの深さよりも大きいことが好ましい。

同様に、この場合も、トレンチ絶縁を有する半導体素子のために、所用面積を低減し、かつ、遮蔽特性を改善できる。この場合、幅の狭いトレンチ絶縁ＴＴＩと、拡大したトレンチ表面ＳＴＩを有するトレンチ絶縁との双方を同時に製造できる。

第５実施例
図５Ａ〜図５Ｈは、第５実施例のトレンチ絶縁を有する半導体素子の製造における主要な方法工程を示す概略断面図である。同じ参照符号は、図１〜図４の同じまたは対応する層または素子を示し、以下で繰り返して説明はしない。

第５実施例では、拡大した表面構造を有する拡大したトレンチ絶縁ＳＴＩ、および、関連づけられているトレンチ接触部ＤＴＣだけを形成する。その結果、工程を簡単に簡易化できる。

しかしながら、同様に、まず、図１Ａ〜１Ｄと同じ方法工程を実行する。その結果、側壁絶縁層６および導電性充填層７が、深いトレンチＴに形成される。

次に、図１Ｄの方法工程の後に続く図５Ａの方法工程では、窒化シリコン層を含むハードマスク層５を、完全に除去し、新しい第２ハードマスク層５Ａを、例えば全面的に堆積することが好ましい。

図５Ｂでは、後続の方法工程において、同様に、拡大したトレンチ絶縁ＳＴＩ用の領域をパターニングするための第１レジスト層８を形成し、従来のフォトリソグラフィー方法を用いてパターン化する。続いて、このレジストマスクを用いて、特に拡大したトレンチ絶縁ＳＴＩの領域にある第２ハードマスク層５Ａを除去する。その結果、図５Ｂに示す断面図となる。

図５Ｃでは、その後、第１レジスト層８を除去またはレジスト剥離し、トレンチの上部領域にある導電性充填層７と半導体基板またはｐ型ウエル３とを除去する。この工程は、基本的に、第１実施例の図１Ｈの方法工程に相当しており、まず、第１絶縁層または二酸化シリコン緩衝層４を除去し、次に、半導体材料を除去する。この工程は、同様に、残留ポリマーの洗浄プロセスまたは除去によって終了する。

図５Ｄでは、図１Ｉの工程と同じように、フッ化水素に短期浸漬（ＨＦディップ）する。その結果、残留している二酸化シリコン側壁絶縁層６が除去される。さらに、トレンチ端部の応力緩和のために、第２ハードマスク層５Ａをエッチバックする。このことは、いわゆる窒化物引き戻しと呼ばれ、トレンチ接触部ＤＴＣの領域でも、この層を、エッチバックまたは厚み低減することになる。

次に、図５Ｅでは、同様に、第１被覆絶縁部分層１０を形成する。また、図５Ｆでは、第２被覆絶縁部分層１１を形成する。この場合、同様に、図１Ｊ〜図１Ｋと同じ方法工程を実行する。

しかしながら、図５Ｆでは、特に第２ハードマスク層５Ａの窪み（Mulde）にあるトレンチ接触部ＤＴＣの領域に、ＴＥＯＳ二酸化シリコン層の形状の第２被覆絶縁部分層１１を、同じく（ebenfalls）ＣＶＤ方法によって堆積する。

さらに、図５Ｇでは、第２ハードマスク層５Ａの被覆されていない領域も、完全に除去する。しかし、トレンチ接触部ＤＴＣの領域にある第２被覆絶縁部分層１１の下側に、上記層５Ａの一部が残留する。

最後に、図５Ｈでは、同様に、第１絶縁層４または二酸化シリコン緩衝層を、完全に除去し、ゲート誘電体１２を全面的に形成し、一様または均一な（konformen bzw. konformalen）（均等な厚みの）ゲート酸化物を形成するために、熱酸化を行うことが好ましい。

ドーピング領域、制御層、および接触ホールを形成するためのさらなる工程は以下に記載せず、第１実施例の説明で詳しく説明されている。

従って、拡大した（verbereiterte）トレンチ表面を有する拡大したトレンチ絶縁ＳＴＩを有する半導体素子を形成する場合は特に、製造方法を簡単に簡易化でき、同様に、所要面積が低減されるとともに遮蔽特性が改善される。

当然のことながら、図５に示す多重ウエル構造を、他の半導体基板および図２〜図４に基づくほかのウエル構造に適用してもよい。

第６実施例
図６Ａ〜図６Ｅは、第６実施例のトレンチ絶縁を有する半導体素子の製造における主要な方法工程を示す概略断面図であり、トレンチ絶縁は、狭いトレンチ絶縁ＴＴＩのみを有している。

第６実施例では、同様に、まず、図１Ａ〜図１Ｄの方法工程を実施し、それに続く図６Ａの工程では、同様に、トレンチ接触部ＤＴＣのための領域を被覆する第１レジスト層８を形成し、パターン化する。従って、このレジスト層８を用いて、狭いトレンチ絶縁ＴＴＩ用の領域をエッチングする。その結果、トレンチまたはその中に配置されている導電性充填層７の例えば異方性エッチング方法（ＲＩＥ）により、上部領域が除去される。その結果、同様に、浅いトレンチＳＴがトレンチの上部領域に形成される。

図６Ｂでは、続く方法工程で、第１レジスト層８を除去またはレジスト剥離し、次に、トレンチ端部の応力緩和のために、同様に、第１ハードマスク層５をエッチバックする。

図６Ｃでは、続いて、二酸化シリコンを、好ましくはＴＥＯＳ堆積方法によって堆積し、化学機械研磨方法（ＣＭＰ）によって平坦化する。この場合、第１ハードマスク層５が、阻止層として機能する。このようにして、図６Ｃに示す第６実施例では単一層である被覆絶縁層１１が得られる。

図６Ｄでは、続く方法工程で、従来のエッチング方法によって、第１ハードマスク層５を除去し、図６Ｅでは、第１絶縁層４または二酸化シリコン緩衝層を、同じように（in gleicher Weise）全面的に除去する。

最後に、図６Ｅでは、ゲート誘電体１２を、同様に、半導体基板またはウエル３の表面に形成する。ゲート酸化物層１２を生成するために、熱酸化を行うことが好ましい。依然として必要なほかの方法工程の説明は、同様に、以下では省略されており、特に第１実施例の説明を参照することができる。

このように、特に活性遮蔽部を形成するために底側で接触接続されているトレンチ絶縁をトレンチ接触部と組み合わせることによって、低い接続抵抗および大幅に低減された所要面積と、非常に幅広い使用可能性とを有する、優れた遮蔽部が得られる。この場合、狭いまたは薄いトレンチ絶縁ＴＴＩは、集積密度をさらに改善するために使用できる。一方、上部領域の拡大しているトレンチを有する拡大したトレンチ絶縁ＳＴＩは、同時にまたは代替として形成され、半導体基板の大きな領域を、証明された（bewaehrte）標準方法（Standardverfahren）によって不活性化する可能性をさらに提供する。

特に多重ウエル構造では、ウエルは、半導体表面と接触する必要がなくなっており、直接的に接触接続されてもよい。例えば内部３重ウエルの側面に沿った絶縁は、トレンチ接触部ＤＴＣの閉鎖環（geschlossenen Ring）によって行われる。類似したまたは同じ電位条件（Potentialbedingungen）をウエル全体に生成するために、さらに、ウエル内のほぼ全ての点（nahezu jeder Punkt）を、さらにＤＴＣを介して接触接続できる。その結果、半導体素子の特徴的な特性がさらに改善される。従って、特に負の電圧を、特に簡単に絶縁し、チップ上で生成し、スイッチオン（geschaltet）できる。

さらに、トレンチ絶縁にある電気的な遮蔽部を直接的に底側接触接続することによって、ウエルの比較的高い側面に沿った寄生抵抗を考慮しなくてもよくなる。その結果、同様に、遮蔽部が改善される。

本発明を、ｐドープした半導体基板を用いて説明してきた。しかし、ｎドープした半導体基板も同じように使用できる。この場合、上記の実施例で使用したドーピングは、相補的なドーピングで置換されている。

本発明に係る半導体素子は、半導体基板（１，２，３）の活性領域を規定するトレンチ絶縁部を有し、上記トレンチ絶縁部（ＳＴＩ，ＴＴＩ）は、深い絶縁トレンチを備え、この深いトレンチは、被覆絶縁層（１０，１１）と、側壁絶縁層（６）と、導電性充填層とを有し、かつ、絶縁トレンチの底領域にて半導体基板の所定のドーピング領域と電気的に接続されている半導体素子において、トレンチ接触部（ＤＴＣ）が、深い接触トレンチを備え、この深い接触トレンチが、側壁絶縁層（６）と、導電性の充填層（７）とを有し、かつ、接触トレンチの底領域にて半導体基板（１，２，３）の所定のドーピング領域と電気的に接続されていることを特徴としている。

本発明に係る半導体素子は、上記被覆絶縁層（１０，１１）は、半導体基板表面の下側で、かつ絶縁トレンチ内部に形成されていることを特徴としている。

本発明に係る半導体素子は、上記トレンチ絶縁部（ＳＴＩ，ＴＴＩ）およびトレンチ接触部（ＤＴＣ）が、半導体基板（１，２，３）に関連した空乏ゾーンよりも深いことを特徴としている。

本発明に係る半導体素子は、上記トレンチ絶縁（ＳＴＩ）は、不活性領域を充填するために、半導体基板表面に、拡大し、かつ、浅い絶縁トレンチを備えていることを特徴としている。

本発明に係る半導体素子は、上記所定のドーピング領域が、多重ウエル構造のドーピングウエル（２）であることを特徴としている。

本発明に係る半導体素子は、上記半導体基板（１，２，３）が、Ｓｉを含み、上記被覆および側壁絶縁層（６，１０，１１）が、ＳｉＯ₂を含み、上記充填層（７）が、高ドープされたポリシリコンを含むことを特徴としている。

本発明に係る半導体素子の製造方法は、トレンチ絶縁部を有する半導体素子の製造方法において、少なくとも１つの所定のドーピング領域（２）を有する半導体基板（１，２，３）を準備する工程ａと、少なくとも１つのトレンチ絶縁部（ＳＴＩ，ＴＴＩ）およびトレンチ接触部（ＤＴＣ）を形成するために、所定のドーピング領域（２）まで深くトレンチ（Ｔ）を形成する工程ｂと、トレンチ（Ｔ）の側壁に側壁絶縁層（６）を形成する工程ｃと、トレンチ（Ｔ）に導電性充填層（７）を形成する工程ｄと、浅いトレンチ（ＳＴ）を形成するために、トレンチ絶縁（ＳＴＩ，ＴＴＩ）のためのトレンチの上部領域にある少なくとも導電性充填層（７）を除去する工程ｅと、トレンチ絶縁（ＳＴＩ，ＴＴＩ）の浅いトレンチ（ＳＴ）に被覆絶縁層（１０，１１）を形成する工程ｆとを含むことを特徴としている。

本発明に係る半導体素子の製造方法は、工程ａで、２重または３重ウエル構造を、半導体基板に形成することを特徴としている。

本発明に係る半導体素子の製造方法は、工程ｂで、第１ハードマスク層（５）を用いて、異方性エッチング方法によって、深いトレンチ（Ｔ）を、半導体基板に形成することを特徴としている。

本発明に係る半導体素子の製造方法は、工程ｃで、トレンチ絶縁層を形成するために、熱酸化を行い、
トレンチ絶縁層の底領域を除去するために、異方性エッチング方法を行うことを特徴としている。

本発明に係る半導体素子の製造方法は、工程ｄで、所定のドーピング領域（２）と同一の導電性型（ｎ）を有する高ドープされた半導体材料（７）を堆積することを特徴としている。

本発明に係る半導体素子の製造方法は、工程ｅで、拡大したトレンチ絶縁（ＳＴＩ）を形成するために、深いトレンチ（Ｔ）の上部領域において、導電性充填層（７）と、側壁絶縁層（６）と、半導体基板（１，２，３）の境界領域とを除去することを特徴としている。

本発明に係る半導体素子の製造方法は、工程ｅで、狭いトレンチ絶縁（ＴＴＩ）を形成するために、トレンチの上部領域において、側壁絶縁層（６）を有する、または、有していない導電性充填層（７）のみを、除去することを特徴としている。

本発明に係る半導体素子の製造方法は、工程ｆで、第１被覆絶縁部分層（１０）を形成するために酸化を行う、および／または、浅いトレンチ（ＳＴ）に第２被覆絶縁部分層（１１）を形成するために堆積を行うことを特徴としている。

Ａ〜Ｎは、第１実施例のトレンチ絶縁を有する半導体素子の製造における主要な方法工程を示す概略断面図である。 第２実施例のトレンチ絶縁を有する半導体素子を示す概略断面図である。 第３実施例のトレンチ絶縁を有する半導体素子を示す概略断面図である。 第４実施例のトレンチ絶縁を有する半導体素子を示す概略断面図である。 Ａ〜Ｈは、第５実施例のトレンチ絶縁を有する半導体素子の製造における主要な方法工程を示す概略断面図である。 Ａ〜Ｅは、第６実施例のトレンチ絶縁を有する半導体素子の製造における主要な方法工程を示す概略断面図である。

Claims (14)

1. 半導体基板の活性領域を規定するトレンチ絶縁部を有し、
   上記トレンチ絶縁部は、上部領域が広くなった第１のトレンチ絶縁部、及び上部領域が第１のトレンチ絶縁部よりも狭くなった第２のトレンチ絶縁部からなり、
   上記第１及び第２のトレンチ絶縁部は、深い絶縁トレンチを備え、この深い絶縁トレンチは、上記絶縁トレンチの側壁に形成された側壁絶縁層と、上記絶縁トレンチを充填する導電性充填層と、上記上部領域内に形成され、かつ上記導電性充填層を覆う被覆絶縁層とを有し、上記絶縁トレンチの底領域にて半導体基板の所定のドーピング領域と電気的に接続されている半導体素子において、
   トレンチ接触部が、深い接触トレンチを備え、この深い接触トレンチが、上記接触トレンチの側壁に形成された側壁絶縁層と、上記接触トレンチを充填する導電性充填層とを有し、かつ、接触トレンチの底領域にて半導体基板の所定のドーピング領域と電気的に接続されていることを特徴とする、半導体素子。
2. 上記被覆絶縁層は、その底面が半導体基板表面よりも下に配され、かつ、絶縁トレンチ内部に形成されていることを特徴とする、請求項１に記載の半導体素子。
3. 上記第１及び第２のトレンチ絶縁部およびトレンチ接触部が、半導体基板に関連した空乏ゾーンよりも深いことを特徴とする、請求項１または２に記載の半導体素子。
4. 上記第１のトレンチ絶縁部は、不活性領域を充填するために、半導体基板表面に、拡大し、かつ、浅い絶縁トレンチを備えていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体素子。
5. 上記所定のドーピング領域が、多重ウエル構造のドーピングウエルであることを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子。
6. 上記半導体基板が、Ｓｉを含み、上記被覆絶縁層および側壁絶縁層が、ＳｉＯ₂を含み、上記導電性充填層が、高ドープされたポリシリコンを含むことを特徴とする、請求項１〜５のいずれか１項に記載の半導体素子。
7. トレンチ絶縁部を有する半導体素子の製造方法において、
   少なくとも１つの所定のドーピング領域を有する半導体基板を準備する工程ａと、
   少なくとも１つのトレンチ絶縁部およびトレンチ接触部を形成するために、所定のドーピング領域まで深い絶縁トレンチを形成する工程ｂと、
   絶縁トレンチの側壁に側壁絶縁層を形成する工程ｃと、
   絶縁トレンチに導電性充填層を形成する工程ｄと、
   上部領域が広くなった第１のトレンチ絶縁部、および上部領域が第１のトレンチ絶縁部よりも狭くなった第２のトレンチ絶縁部用に、絶縁トレンチの上部領域にある少なくとも導電性充填層を除去し、浅いトレンチを形成する工程ｅと、
   トレンチ絶縁部の浅いトレンチに被覆絶縁層を形成する工程ｆとを含む方法。
8. 工程ａで、２重または３重ウエル構造を、半導体基板に形成することを特徴とする、請求項７に記載の方法。
9. 工程ｂで、第１ハードマスク層を用いて、異方性エッチング方法によって、深い絶縁トレンチを、半導体基板に形成することを特徴とする、請求項７または８に記載の方法。
10. 工程ｃで、トレンチ絶縁層を形成するために、熱酸化を行い、
    トレンチ絶縁層の底領域を除去するために、異方性エッチング方法を行うことを特徴とする、請求項７〜９のいずれか１項に記載の方法。
11. 工程ｄで、所定のドーピング領域と同一の導電性型を有する高ドープされた半導体材料を堆積することを特徴とする、請求項７〜１０のいずれか１項に記載の方法。
12. 工程ｅで、第１のトレンチ絶縁部を形成するために、深い絶縁トレンチの上部領域において、導電性充填層と、側壁絶縁層と、半導体基板の境界領域とを除去することを特徴とする、請求項７〜１１のいずれか１項に記載の方法。
13. 工程ｅで、第２のトレンチ絶縁部を形成するために、トレンチの上部領域において、側壁絶縁層を有する、または、有していない導電性充填層のみを、除去することを特徴とする、請求項７〜１２のいずれか１項に記載の方法。
14. 工程ｆで、浅いトレンチの壁面に沿って第１被覆絶縁部分層を形成するために酸化を行う、および／または、浅いトレンチに第２被覆絶縁部分層を形成するために堆積を行うことを特徴とする、請求項７〜１２のいずれか１項に記載の方法。