TW200405510A - Semiconductor component with trench isolation and associated fabrication method - Google Patents

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TW200405510A
TW200405510A TW092119073A TW92119073A TW200405510A TW 200405510 A TW200405510 A TW 200405510A TW 092119073 A TW092119073 A TW 092119073A TW 92119073 A TW92119073 A TW 92119073A TW 200405510 A TW200405510 A TW 200405510A
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Franz Schuler
Georg Tempel
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Infineon Technologies Ag
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Description

200405510 五、發明說明(i) 本發明係關於具溝槽絕緣之半導 造方法’及特別是關於具溝槽形式底部接;;關於其製 屏敝的半導體組件及係關於其製造方法。接的主動式 用於盯定特別是在半導體基 以缚氧化物膜形成,俗稱局部氧化區域=的絕緣-般 部氧1匕丄。然而,當積集密度增加,此種二夕的局 不再為&適的,因為㈣ 口 L0C0S方法 -般稱的"鳥嘴"現象,且絕緣層橫丄:二’它們顯現 方向’:以,—般稱的溝槽絕緣已被發#,在t ί區域的 槽在半導體基材% j开1广:絕緣材料填充的 土何表面形成。雖然如此 ^ ^ 亦為不足夠的因—般稱的 =知溝槽絕緣 欲的漏電流於此情況下被觀察到:;ί:=體材料’不 壞。 二漏電教而被引起且半導體組件因而被破 取近具屏蔽結構的溝槽絕 少此種漏電流的目的,在此情 展,特別是用於減 蔽,-種電傳導材料被植入做為電極及^丁在溝槽的場屏 質。此種具屏蔽作用的缘 ^改良的電子性 或自基材接觸連接。 录般在基材表面接觸連接 加的面積要求2 不足的屏蔽作用及/或增 所以,本發明係基於提供— 件及相關製造方法 種,、溝槽絕緣的半導體組 的,/、可實現不僅實現改良的屏蔽 200405510 五、發明說明(2) 亦可貫現減少的面積要灰 根據本發明,此目的/,而改良的積集密度。 請專利範圍第i項的特徵達到+導體制組/牛方面可ϋ由根據申 據申請專利範圍第7項的方衣&方法方面可藉由根 特別是經由特殊溝槽接 層及電傳導填充層的深接觸溝槽,:二其具擁有侧壁絕緣 底部區域的半導體基材的.— ς电連接至在接觸溝槽 =蚊的溝槽絕緣被接觸連接,特 f千β由此具主 2广,*結果為&良的屏蔽 =土材电阻可被顯著 接觸的使用使得顯著減少對。於同時,溝槽 行。 應丰v體電路的面積要求為可 較^土為’溝槽絕緣的覆芸 下方及絕緣溝槽内,其產:;:ΐ=半導體基材表面 中間=,位於覆蓋絕緣層上方的傳¥溝槽之絕緣,如 钗佳為,溝槽絕緣及溝槽接觸以在 -度形成,此深度大於對應空乏區的深广:;材的-種 效應^特㈣減少。 ^度’其結果為貫穿 右加寬或一般稱淺溝絕緣在對應滏娣 材表面上被使用,則半導體基材的;導體基 使用:知標準方法以簡單方式被被動:要或不主動區域可 先決ί i為,+導體基材具多重井結構’構成掺雜井的預 進行i it區域位於其中,其結果為最適的適用屏蔽可被 更是在複雜的半導體電路的情況下。特別是,在此 第7頁 二 WTV7J J 丄 五、發明說明(3) ---------------- h况下井區域的接觸連接 4 的接觸連接為可行及在 &頌者改良,因為已被變得均勻 面,可顯著減少面積要=内的電位波動被減少。另一方 被導至半導體基材表面Y ’因為現在對應井接觸不再必須 本發明的進一步有 利範圍。 1貫施被特徵化於進一步子申請專 本發明使用示例具 下。 /、且貫施及參考圖示更詳細說明於 第一示例具體實施例 第1A至1N圖顯示半導 第一示例具體實施例具——、、且件的簡化區段視圖,其根據 緣STI,一種-在其下方區上方區域-加寬且為淺溝絕 觸DTC〈深溝槽接觸〉。5 /專’冓槽絕緣TT I及相關溝槽接 材料如半導體基材上,例二1捧雜區域形成於共同的載! 基材或是深ρ-形式井,泉^ ^考符號1表示Ρ-形式半導體 號3表示〈淺〉Ρ-形式井’,付^號2表示η〜形式井,參考符 子植入或其他掺雜方法而被井或^参雜區域1、2及3可藉如^ 體材料。 '較佳為使用石夕做為半》 做為實例,以氧化層形 材表面沉積或生長,雙重或^即弟一絕緣層4於半導體基 體基材被得到及可被使用重^結構係以此方式在半"導 是NMOS及PMOS電晶體。氧%貝現複雜的半導體電路及々w 芍進行高φ两兩 人?寸別 高電壓掺雜而被形成。 笔&笔路,井可以相對 200405510 五、發明說明(4) 根據弟1 B圖,硬逾罢 絕缘層““面形成例如I5 f著藉气如,積方法於第— 法的圖樣化被接著被作動被冰積。稭由習知微影方 的相對應遮罩。 ^形成之後要被形成的深溝射 罩声5根據出第/c目’殊溝槽τ使用經圖樣化的硬遮罩吱涵 罩層5 “如不均向蝕刻方或硬遮 STI、薄溝槽絕緣ΤΤί及 牡仁馮見的表面區域 域形成。做為實例,所使9 TC::溝槽絕緣的對應區 離子則〈RIE〉,其結果為=均^虫刻方法可為反應性 相同深度的溝槽在半導體基材被V:及可正確圖樣化的具 特別是當使用溝槽結構時, 雜的基材内,•避免一般 穿木G僅:::或相同掺 於在表面已形成或之後要被形以;;的深度係大 的深度。 Λ J b亦隹區域的相關空乏區 根據第1C圖,深溝槽了正確延 區域或是預先決定的掺雜井2,其 定的ί参雜 構的中間Ν -形式井。 …、κ例構成二重井結 根據第1 D圖,深溝槽τ的形 的側壁絕緣層6的形成,在此情況便接者為於溝槽了側壁 物的移除之清除後,溝槽絕緣 =f乾姓刻聚合 溝^邑緣層較佳為以-般稱的内槪成,此 形成,一種不均向反應性離子蝕 —s π氧化方法 層的底部區域。在溝槽絕緣層的底=以移除溝槽絕緣 完成侧壁絕緣層6,溝槽以電傳-σ、、區域之移除後,由此 、 料7填充,如高度掺雜 200405510 五、發明說明(5) 的多晶矽被沉積,其掺雜具與預先決定摔 式井2相同的傳導形式η。最後,電傳導‘充;A或了形 向回蝕步驟,例如,其結果為得f 、日進仃不均 根據第,之後抗餘層8形===1區^圖。 充:編表面且被對應地圖樣化以至少在此:二才二二 的表面溝槽m且結構被轉移至其下的硬遮罩層力: 式,習知的淺溝絕緣可於要被被動化的半導體區域 方 其結果為甚至更大的面積區域可牛本= 根據第”圖,之後第一抗❹二早乂步驟被去活化。 絕緣層9於整個面積上被形成,較& 2 ]離及弟一 〈如TEOS〉II由CVD〈化學氣相:乳化石夕硬遮罩層 第二抗蝕層ίο於整個面積上被彤積〉方法被沉積。之後 一種方式被形式化,此方式使楫 九窄J方法以 被覆蓋的及溝槽接觸DTC的區吏^持僅絕緣STI及TTI為未 Λ —續為被保罐的。 根據第1 G圖,經沉積篦_的从~攸1示α隻的 用,且第二抗-層10接著被二下:/知餘刻方法可被使 1G圖所示的區段圖。 矛夕除或剝離,其結果為得到第 根據第1 ίί圖,進一步餘列 ΤΤ!的區域的硬遮罩# ^1方法使用在溝槽絕緣ST I及 緣層9接著被作^丄.'在/槽接觸抓的區域的第二絕 石夕及電傳導填充層7^ ::卜形式井3的半導體材料或 為藉由不均向性❹广方=参,;"…上方區域較佳 触刻完成。之後開始清P ’此較佳為由反應性離子 方法’其中尤其是在先前乾蝕刻
200405510 五、發明說明(6) 方法期間產生的聚合物亦被移除 因側壁絕緣層6特別是留在具淺及加寬的表面 加寬溝槽絕緣STI,做為實例,移除殘留側壁絕緣或J 浸洗根據第1 I圖在後續步驟被進行,以此方式,在@ 0 緣STI及TTI的區域,側壁絕緣層6在深溝槽τ的上方區=: 移除’其結果為得到淺及部份加寬的溝槽ST。而且&據I 1 I圖,硬遮罩層5的邊緣在溝槽絕緣STI及TTI的未被X釋^弟 區域亦被回蝕,其一般稱為〃氮化物拉回",此產生在二籌"槽 邊緣的某些應力釋放以進行進一步加工及例如CM〇s φ曰 , 包日日體 的改良電子性質亦同樣地存在。 根據第1 J圖,第一覆蓋絕緣部分層1 0接著於已被开〈成 的溝槽絕緣區域STI及ΤΤΙ的淺溝槽ST形成,此部分層較^ 為再次藉由熱氧化方法以絕緣層的形式保形地成為—般稱 的内襯氧化物。然而,以相同方式亦可能進行替代方、去以 形成此絕緣層〈例如層結構〉。 根據第1Κ圖,第二覆蓋絕緣部分層11接著於淺溝槽ST 或在第一覆蓋絕緣部分層10的表面形成,較佳為進行s i 〇 的CVD沉積〈如TE0S〉,淺溝槽ST完全以此種方式被填Z 充。為平面化以此方式沉積的第二覆蓋絕緣部分層1 1,你 為實例,習知CMP方法〈化學機械抛光〉被進行,硬遮罩 層5被用做中止層。據此’在此少驟/月間’第二絕緣層9亦 在溝槽接觸DTC的區域被移除,其結果為得到第1 K圖所示 的區段圖。 根據第1 L圖,硬遮罩層5成四氮化二石夕層接著在整個
第11頁
200405510 五、發明說明(7) 面積被移除,其結果為僅第 二覆蓋絕緣部分層n留在半導體=上,二絕緣層9及第 化矽層於這些層的此情況下-種特別簡化:別使用二氧 到。 裡打別間化的方法步驟被得 絕緣層9及第-覆苗絕J ‘八二,除,在此情況下,第二 步一後I、、、巴緣部分層1 1亦被對 對應厚度以避免意外拓樸的短路。 …夕々、及應具 之後,閘氧化層被形成做為閘極介電 + 熱氧化’此閘介電層12亦可藉由 :::糟由 ^ : ^ ^ & „ , p - 3 , Λ Λ ^ 貝際形成接者被一般地作動。第〇圖僅顯示η+_掺雜 ,;’在溝槽接觸DTC的區域’由此時間點,用於經由:; 層7所進行與深η_形式井2接觸的接电’ 知方法而為未被覆蓋的,形成NM〇S4PMU由= ,方法未被說明於此情況,因為他們對;= 具於底部側接觸連接的溝槽絕緣之半導體組件 式被得到’具改良屏蔽作用的該溝槽絕緣因巾,特別曰: :預先決定的掺雜區域或„-形式井2的接觸電阻可被保疋在 最低,及而且,由上方接觸連接的面積要求可被省欢, 精確言之…種最適連接可能性可經由在預先決定的捧雜 區域2的溝槽接觸DTC相關於位於其令的每一個溝槽絕 合適定位而被發現,因為覆蓋絕緣部分層1〇及〗丨陷於溝槽 第】2頁 200405510 五、發明說明(8) 中,其更可防止不欲的拓樸,其結果為進一步的達成方法 可被簡化,而且,藉由說明於第1 A至1 N圖的方法步驟,非 常窄的溝槽絕緣TT I及因而高的積成密度及於表面的加寬 的溝槽絕緣ST I可被形成及有效地連接做為在半導體基材 的主動屏蔽,其結果為不僅可實現主動成份的非常小的面 積要求,不欲或不需要的主動區域亦可藉由加寬的溝槽絕 緣S T I而無困難地被去活化。 下,特別是其亦 的半導體電路, 在第1 N圖所說明的多重井結構的情況 可據此實現甚至具極高積成密度的更複雜 因貫穿效應及漏電流被可靠地預防。 第二示例具體實施例 第2圖顯示根據第二示例具體實施例的具溝槽絕緣的 半導體組件之簡化的區段視圖’相同參考符號表示相同或 者是對應於第1圖的元件或是層的元件或是層,基於此原 因’重覆敘述於下文中被免除。
然而,根據第2圖,半導體組件不僅於具多重井结 的半導體基材上形成’亦可具僅單—掺雜,其結果為,半 =對大為簡化的半導體電路’改良的屏蔽效應谓“ 以減V的面積要求而被得到。說明於第2圖的半導體組 =-種NM0S電晶體’例如,-種p_形式半導體基材;被使 用及結果P+-掺雜半導體材料被用做電傳導填充芦。一 ί ί !ί r? ^ ^ ^ ^^ ^ ^ 溝才曰接觸DTC再:人被付到’自此產生具減少的 改良屏蔽。在此種簡單半導體基材的情況下,特別是,^
第13頁 200405510 五、發明說明
而且,應指出 材料做為電傳導填 期間在接觸底部發 絕緣性質可被產生 :X應車Λ由掺雜區域1 3所製造的空乏區的深度為大’以 有效防止—般稱的貫穿作用。 特別是當使用高度掺雜的多晶矽半導體 充層7時,一種外擴散於後續方法步驟 生(未說明),其結果為進一步改良的 f二不例具體實施例 丰m 圖顯示根據第三示例具體實施例的具溝槽絕緣的 m "Γ、、且件之簡化的區段視圖,相同參考符號表示第丨式9 圖的元件式曰昆上 乐丄或2 4疋層相同的元件或是層,及重覆敘述 被免除。· 、%下文中 根據第3圖,現在半導體基材僅具P-形式井或實 及額外η-形式井2,電傳導填充層7被連接至卜形^ ς 1基材1,此形成一種PM0S電晶體的STI及ΤΤΙ溝槽絕=, 土於此原因捧雜區域1 3為Ρ+ —掺雜的。特別是當使古 錶的半導體材料,因此電傳導填充層由ρ+ —掺雜多晶:广掺 成。 /、、且 不例具體貫 很嫁弟 改良屏蔽性質再次產生 第四示例具體實施例 .....第4圖顯示根據第四示例具體實施例的具溝槽絕綾 f導體組件之簡化的區段視圖,相同參考符號再次'一、 第1及3圖的元件或是層相的元件或是層,及/ 下文中被免除。 设敎迷方
第14頁 200405510 五、發明說明(ίο) u τττ根I據m第4圖’ PM〇S電晶體的具相關溝槽接觸DTC的ST 1 及T T I溝槽絕緣再+氣 ^ ^ ^ t ^ 1 M ^ 冉夂為已知,一種雙重井結構或在p-形式 基材形式井2現在再次被形成。根據第4 緣的底賴妾可據此亦位於第一 n—形式井2,在』r 下,較仏為再一次#—掺雜多晶矽被使用及以避免貫穿效 應,溝槽2相對應深度應較空間電荷區的深度為大。 、、在此情況下,再一次對具溝槽絕緣的半導體組件的具 減少的面積要求的改良屏蔽性質再次產生,亦可能同時製 造窄的溝槽絕緣ττ I及具加寬的溝槽表面ST J的溝槽絕緣。 第五示例具體實施例 第5A至5H圖顯示簡化的區段視圖以說明在根據第五 例具體實施例具溝槽絕緣的半導體組件的製造中的重要 法^ ‘相同參考符號表示相同或對應於第〗至4圖的元 或是層’及重覆敘述於下文中被免除。 ,據第五示例具體實施例,現在僅具加寬的表面結 之加見的溝槽絕緣ST I及相關的溝槽接觸DTC被形成,1社 果為方法步驟可被些微地簡化。 ...... 」而首先,如於第1 A至1 D圖的相同方法步驟被再 被實現’其結果為側壁絕緣層6及電傳導填充層7於深 T形成。 曰 在根據第5Α圖的方法步驟中,其依循根據第11} 法步驟,較佳為包括四氮化三矽層的硬遮罩層5接著^ 全移除且做為實例新的第二硬遮罩層5Α被沉積於整個表7^ 面。 乂 第15頁 200405510 五、發明說明(11) 根據第5B圖,在後續方法步驟中, 溝槽絕緣STI的區域之第一抗納圖樣化加寬的 知光㈣方法被圖樣化。使用此崎罩人破;用: =被移除,特別是在加寬的溝槽絕緣 、、、。果為得到第5B圖所示的區段圖。 ” 離被Ϊ據!=、’.之後在第一抗錄被移除或是抗钱制 ::士移,。此步驟基本上對應於根據第-示: 八脰貝鉍例的弟1Η圖的方法步驟,首先第—」 :匕:緩衝層4及之後的半導體材料被移除。此步驟曰再次二欠乳 由β冷方法或由餘留聚合物的移除被結束。 人 ,據第5D圖’以與根據川圖步驟相同的方式 =洗為氫1酸(HF浸洗)被進行’其結果為餘留的二早 乳化::側壁絕緣層6被移除。而且,對溝槽邊緣的應 二:二硬遮罩層5A的回蝕被進行’其為-般稱的氮化物
::亦〒致在溝槽接觸DTC的區域的此層的回蝕或厚戶 減少。 吁I 根,第5E圖,再—次第一覆蓋絕緣部分層1〇接著 ,,及第二覆蓋絕緣部分層丨丨接著於第5F圖形成,與汽摅 弟1 J及1 K圖相同的方法步驟的再一次被進行。 八 斤然後,根據第5F圖,特別是在溝槽接觸DTC的區域, 在第二硬遮罩層5A的槽内,以TE0S二氧化矽層的形式之 二覆蓋絕緣部分層11同樣地藉由CVI)方法被沉積。 根據第5G圖,第二硬遮罩層5A的未被覆蓋區域接著亦
第16頁 200405510 五、發明說明(12) DTC的區域:第仁二疋覆蓋:=广二:保持低於在溝槽接觸 衝層氧-緩 …、形成掺雜區域、控制層及接觸洞的進:牛:匕物。 被說明於下文,可清楚地參考第一 二/、方法未 述。 7可弟不例具體實施例的敘 ☆的ί :主特別疋當貫現具加寬的溝槽絕緣ST1 (苴且加 :的=面)的半導體組件’該製造方法可被心、 化,=少的面積要求的改良屏蔽性質再次被得y間 “ 說明於第5圖的多重井結構亦被施用於根據第2 至4圖的其它半導體基材及其他井結構。 f據弟2 第六示例具體實施例 第6A至6E圖顯示簡化的區段視圖以 例具體實施例呈溝样筚螃沾主道卿^ 况月在板據弟六不 w = 冓日巴緣的+導體組件的製造中的重要方 法步驟,遠溝槽絕緣僅具窄的溝槽絕緣TTI。 方法= ;體實:例,!先,·根據第1圖的 楚一於為ί 〇 用於覆盍溝槽接觸〇冗的區域之 樣化广攄二再^一次被施用及根據第6 Α圖於後續步驟被圖 Γ,其槽絕™的區域使用此抗蚀層8被餘 充層7的不均向蝕:方域 擗卜方卩Θ从ν Χ方法〈RIE〉被移除。結果,形成於溝 槽上方£域的淺區域ST再次被得到。 屏
第17頁 200405510
或者抗蝕剝離被進行及之後第一硬遮罩層5被再次回蝕以 五、發明說明(13) 根據第6B圖,於後續方=步驟,第一抗蝕層8被移除 進行溝槽邊緣的應力釋放三 根據第6C圖,之後二氧化矽較佳為藉由TE0S沉積方法 被沉積及藉由化學機械拋光方法(CMP )被平面化,第一 硬遮罩層5被用做中土層。說明於第6C圖的覆蓋絕緣層 1,其構成在第六示例具體實施例中的單一層,以此 被得到。 3 乃式 據第6D 刻方法 緩衝層 後,根 井13形 需要的 特別是 此方式 使用彈 溝槽絕 在此情 步改良 槽的加 證實標 圖,於 被移除 以相同 據第6E 成,較 此進一 參考第 ,一種 性可能 緣的合 況下, 的積集 寬溝槽 準方法 多重井結構的 及根據第6 E圖,第一絕緣層4或二 方式在整個面積被消除。 LI?:電層12再次於半導體基材 ίίί:熱氧化以產生閑極氧化物層 y法^驟之敘述再次於下文被 一示例具體實施例的敘述。 阻及大為減少的面積需求 ::: 皮:到以進行具溝槽接觸的主動 溽的溝槽絕緣ΤΤΙ可被使用以得 Ϊ'二且或同Λ形/的在…域的具 去活化半導代方案進一步提供 ν月豆基材的較大區域的可倉t 十月況下,特別是現在不再需要與半 200405510 五、發明說明(14) 體表面接觸的井, 三重井的橫向絕緣可^ ^ ^接觸連接。做為實例,内部 且,幾乎在井& 曰由溝扣接觸DTC的密閉環達到。而 使類似或相同電位條件在被額外地接觸連接以 :件的特徵性質可被進-步改良。特別是:負 特別簡單的方式由此被絕緣及在晶片 ' :土 了使用 士、社Μ 门工被產生及切換。 在溝彳s絕緣的電屏蔽之直接底側接觸連一 〜视井的相當高的橫向寄生電阻為可能,发 V使得 次被改良。 ”、、、°果為屏蔽再 本發明已使用P-掺雜半導體基材被敘述於 、 n〜摻雜半導體基材亦可以相同方式被使用,用上:然而, 示例具體實施例的掺雜以互補掺雜取代。 於以上所述 ❿ 第19頁 200405510 圖式簡單說明 第1 A至1 N圖顯示簡化的區段視圖以說明在根據第一示例具 體實施具溝槽絕緣的半導體組件中的製造中的重要方法步 驟。 第2圖顯示簡化的區段視圖以說明在根據第二示例具體實 施具溝槽絕緣的半導體組件。 第3圖顯示簡化的區段視圖以說明在根據第三示例具體實 施具溝槽絕緣的半導體組件。 第4圖顯示簡化的區段視圖以說明在根據第四示例具體實 施具溝槽絕緣的半導體組件。 第5A至5H圖顯示簡化的區段視圖以說明在根據第五、示例具 體實施具溝槽絕緣的半導體組件中的製造中的重要方法步 驟。 第6A至6E圖顯示簡化的區段視圖以說明在根據第六示例具 體實施具溝槽絕緣的半導體組件中的製造中的重要方法步 驟。 元件符號說明: 1 > 2、3 半導體基材 4 第一絕緣層 5、 5A 第一、第二硬遮罩層 6 側壁絕緣層 7 電傳導填充層 8 第一抗触層 9 第二絕緣層 10 第一覆蓋絕緣部分. 11 第二覆蓋絕緣部分層 12 閘極介電層 13 掺雜區域 T 深溝槽 ST 淺溝槽 STI 加寬的溝槽絕緣 TTI 窄的溝槽絕緣 DTC 溝槽接觸
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Claims (1)

1 · 一種具溝槽絕緣之 (1、2、3)的主動區域 牛以定義在半導體基材 該溝槽絕緣(STI 側壁絕緣層(6)及電)—具覆蓋絕^層(10、U ) 區域, Λ j ^ ^杜基材的預先決定掺雜 其特徵在於 種溝槽接觸(D 丁 e 1 -μ- e 傳導填充層(7)的深接觸溝〆雍=、:緣層(6)及電 疋掺雜區域。 (1 2 3)的預先決 2 ·根據申請專利蔚圖 其中$舜#1圍弟1項的半導體組件, ”甲違覆盍絕緣層n 〇 ^ /r 材表面下方及在該 係基本上形成於半導# # 3.根# t e i ^ ~緣溝槽内。 干泠肢基 其中該溝槽絕緣(ST二二的半導體組件, 較在該半導體基 \)及該溝槽接觸(DTC ) s 的深度。 (2、3)的相關空乏區的深度U 4·根據申請專利範圍第丨 ’'' =二該溝槽絕緣(STI )於节半t任—項的半導體組件, /冓才曰絕緣以到達填充非、導體基材表面具加命 5·根據申社直::兄非主動區域的目的 、加見之戔 其中:申叫專利範圍第1至4項中的。 Μ預先決定掺雜Ρ々 任一項的半導I# έ 200405510 六、申請專利範圍 其中該半導體基材(丨、2 —— 緣層(6、1 η 1 ., X )具有石夕,3 〇、1 1 )具二氧化 4覆蓋及側壁絕 /及戎填充- 雜的多晶石夕 種製造具溝槽絕緣之半 千V體組件之方法 層 )具高度掺 其具下列步 況、 的半導體基材 果’冓槽(T )儘可能深至兮 之形成Α Θ預先決定士会 成u灵現至少一個溝 勺掺雜區域(2 ) c(DTC)的目的; 、、表(STI、川)及溝槽接觸 =槽⑴的側壁的側壁絕 ^溝肖(T)的電傳導填充曰(6)之形成; )至少該電傳導填充層( ‘)之形成; 的溝槽的上方二溝槽絕緣(STI、ΤΤΙ ) 的;及 以達到形成淺溝槽(ST)的目 f ) 在 仕舌亥溝槽絕緣(STI、丁 緣層(]η Ί η λ i J的淺溝槽(ST )的覆蓋絕 8 w u、11 )之形成。 其=據申請專利範圍第7項的方法, 基材:在步驟a ),雙重或三重井結構被形成於該半導體 9其,據申請專利範圍第7或8項的方法, $ 5 \在步驟b ),該深溝槽(T )係使用第一硬遮罩層 藉由不均向餘刻方法在該半導體基材形成。 Μ 由 a 士…α ^ 一 . 、,_ 驟 (i、、2至二T個預先決定掺雜區域 Z、3)的製備: b、 1 Q 1丨)挪〜々成牡琢牛導體基材从 •根據申請專利範圍第7至9項中任一項的方法
200405510 六、申請專利範圍 其中,在步驟c ),熱氧化被進行以形成溝槽絕緣層,及 不均向蝕刻方法被進行以移除該溝槽絕緣層的底部區域。 1 1.根據申請專利範圍第7至1 0項中任一項的方法, 其中,在步驟d ),具與該預先決定掺雜區域(2 )相同的 傳導形式(η )的高度掺雜半導體材料(7 )被沉積。 1 2.根據申請專利範圍第7至1 1項中任一項的方法, 其中,在步驟e ),為實現加寬的溝槽絕緣(ST I ),該電 傳導填充層(7 )、該側壁絕緣層(6 )及該半導體基材 (1、2、3 )的相鄰區域在該深溝槽(T )的上方區域被移 除。 1 3.根據申請專利範圍第7至1 2項中任一項的方法, 其中,在步驟e ),為實現窄的溝槽絕緣(TT I ),僅具或 不具該側壁絕緣層(6 )的該傳導填充層(7 )在該溝槽的 上方區域被移除。 1 4.根據申請專利範圍第7至1 2項中任一項的方法, 其中,在步驟f ),氧化被進行以形成第一覆蓋絕緣部分 層(1 0 )及/或沉積被進行以形成第二覆蓋絕緣部分層 (11 )於該淺溝槽(ST )。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI464883B (zh) * 2005-02-15 2014-12-11 Semiconductor Components Ind 形成具深溝式電荷補償區域之半導體裝置之方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006035387A1 (en) * 2004-09-30 2006-04-06 Koninklijke Philips Electronics, N.V. Deep trench electrically isolated medium voltage cmos devices and method for making the same
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
US7781797B2 (en) * 2006-06-29 2010-08-24 International Business Machines Corporation One-transistor static random access memory with integrated vertical PNPN device
US8035126B2 (en) * 2007-10-29 2011-10-11 International Business Machines Corporation One-transistor static random access memory with integrated vertical PNPN device
CN101847607B (zh) * 2009-03-27 2014-08-20 联华电子股份有限公司 快闪存储器的工艺及应用于快闪存储器的绝缘结构
US8912574B2 (en) 2010-12-14 2014-12-16 International Business Machines Corporation Device isolation with improved thermal conductivity
US20120309166A1 (en) * 2011-05-31 2012-12-06 United Microelectronics Corp. Process for forming shallow trench isolation structure
CN102339836B (zh) * 2011-09-28 2016-05-04 上海华虹宏力半导体制造有限公司 绝缘体上硅器件
US20130187159A1 (en) 2012-01-23 2013-07-25 Infineon Technologies Ag Integrated circuit and method of forming an integrated circuit
KR102209097B1 (ko) 2014-02-27 2021-01-28 삼성전자주식회사 이미지 센서 및 이의 제조 방법
KR102366416B1 (ko) 2014-08-11 2022-02-23 삼성전자주식회사 Cmos 이미지 센서
CN105575875A (zh) * 2014-10-14 2016-05-11 中芯国际集成电路制造(上海)有限公司 相邻阱间隔离结构的制作方法及半导体器件
KR102466904B1 (ko) 2016-01-12 2022-11-15 삼성전자주식회사 씨모스 이미지 센서

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
JP2604745B2 (ja) 1987-05-08 1997-04-30 日本電気株式会社 半導体集積回路装置
JPS63289853A (ja) 1987-05-21 1988-11-28 Nec Corp 半導体装置
JPH0748515B2 (ja) 1988-12-02 1995-05-24 日本電気株式会社 半導体装置の製造方法
JP3233149B2 (ja) 1989-12-15 2001-11-26 ソニー株式会社 半導体装置の製法
US5236863A (en) * 1992-06-01 1993-08-17 National Semiconductor Corporation Isolation process for VLSI
JP2746523B2 (ja) 1993-08-04 1998-05-06 東芝シリコーン株式会社 硬化性ポリシラン組成物
JPH08195433A (ja) * 1995-01-19 1996-07-30 Toshiba Corp 半導体装置及びその製造方法
KR100282710B1 (ko) * 1998-03-12 2001-02-15 윤종용 바이폴라 트랜지스터의 제조 방법 및 그 구조
US6214696B1 (en) * 1998-04-22 2001-04-10 Texas Instruments - Acer Incorporated Method of fabricating deep-shallow trench isolation
US6251734B1 (en) * 1998-07-01 2001-06-26 Motorola, Inc. Method for fabricating trench isolation and trench substrate contact
JP2000269317A (ja) 1999-03-12 2000-09-29 Toshiba Corp 半導体装置とその製造方法
JP2001185721A (ja) 1999-12-22 2001-07-06 Nec Corp 半導体装置
JP2001291863A (ja) 2000-04-07 2001-10-19 Mitsubishi Electric Corp 半導体装置
FR2811473B1 (fr) * 2000-07-04 2003-09-05 St Microelectronics Sa Procede de realisation de regions isolantes profondes et peu profondes d'un circuit integre, et circuit integre correspondant
TW452879B (en) * 2000-07-27 2001-09-01 Promos Technologies Inc Method for removing polishing stop layer
US6277709B1 (en) * 2000-07-28 2001-08-21 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation structure
KR100379612B1 (ko) * 2000-11-30 2003-04-08 삼성전자주식회사 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법
US6667226B2 (en) * 2000-12-22 2003-12-23 Texas Instruments Incorporated Method and system for integrating shallow trench and deep trench isolation structures in a semiconductor device
KR100474591B1 (ko) * 2002-04-23 2005-03-08 주식회사 하이닉스반도체 트렌치 분리 구조를 가지는 디램 셀 트랜지스터의 제조 방법
US6780728B2 (en) * 2002-06-21 2004-08-24 Micron Technology, Inc. Semiconductor constructions, and methods of forming semiconductor constructions
US6888214B2 (en) * 2002-11-12 2005-05-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI464883B (zh) * 2005-02-15 2014-12-11 Semiconductor Components Ind 形成具深溝式電荷補償區域之半導體裝置之方法

Also Published As

Publication number Publication date
CN1754256A (zh) 2006-03-29
JP2010219540A (ja) 2010-09-30
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