KR100567032B1 - 이온 주입법을 이용한 소자 분리 방법 - Google Patents

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Abstract

본 발명은 소자의 간격 감소에 따른 소자 분리 특성 저하를 방지하기 위한 이온 주입법을 이용한 소자 분리 방법에 관한 것으로, 상기 이온 주입법을 이용한 소자 분리 방법은 실리콘 기판에 실리콘 산화막 증착한 후 질소 이온 주입을 실시하는 단계와, 상기 이온 주입 공정 진행후 상기 실리콘 산화막을 제거하는 단계와, 상기 실리콘 산화막을 제거한 후 열처리 공정을 진행하여 상기 주입된 질소 이온에 의해 실리콘 기판 내부에 제 1 실리콘 산화막이 형성되도록 하는 단계와, 상기 실리콘 기판 상부 전면에 제 2 실리콘 질화막을 증착하는 단계와, 상기 제 1 실리콘 질화막이 노출되도록 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 갭필 산화막을 증착하는 단계를 포함하여 구성된다.
질소, 웰, 이온 주입, 질화막

Description

이온 주입법을 이용한 소자 분리 방법{Method for isolation used ion implant}
도1a 내지 도1c는 종래 기술에 의한 소자 분리막을 이용한 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
도2a 내지 도2f는 본 발명에 의한 이온 주입법을 이용한 소자 분리 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 실리콘 산화막
220 : 제 1 실리콘 질화막 230 : 제 2 실리콘 질화막
240 : 트렌치 250 : 필드 산화막
본 발명은 이온 주입법을 이용한 소자 분리 방법에 관한 것으로, 보다 상세 하게는 웰 이온 주입 이전에 실리콘 기판 내에 절연층을 형성하여 각 소자의 실리콘 기판 하부층까지 절연시킴으로써 소자의 간격 감소에 따른 소자 분리 특성 저하를 방지하기 위한 이온 주입법을 이용한 소자 분리 방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터등 반도체 소자를 형성하기 위하여 기판에 소자 분리막을 형성함으로써 전기적으로 통전이 가능한 활성 영역(Active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리 영역(Isolation region)을 형성하게 된다.
상기 소자간의 격리(Isolation) 기술은 반도체 소자의 채널 길이가 0.13㎛ 이하로 작아짐에 따라 소자의 전기적 특성을 확보하기 위하여 점점 더 중요하게 되었다.
통상적으로 최근 소자 분리 공정은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서 이 트렌치에 산화 물질을 증착시키고 CMP 공정을 통해 산화막의 불필요한 부분을 식각하여 소자 분리막을 형성하는 STI(Shallow Trench Isolation) 공정이 이용되고 있으나, 종래의 소자 분리 공정에서는 작은 소자간 간격으로 인하여 접합 누설 전류의 발생이나 N+/N 웰, P+/ P웰 간의 항복 전압(Breakdown Voltage) 특성을 열화시키는 문제점이 있었다.
이와 같은 종래 기술에 의한 반도체 소자의 소자 분리막 형성에 따른 문제점을 아래에 도시된 도면을 통해 설명하면 다음과 같다.
도1a 내지 도1c는 종래 기술에 의한 소자 분리막을 이용한 트랜지스터의 제 조 방법을 나타낸 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 소정의 이온 주입 공정을 진행하여 n-웰 및 p-웰을 형성한 후에 실리콘 기판(100)에 소정 깊이로 트렌치(미도시함)를 형성한다. 그리고, 상기 트렌치에 절연 물질인 실리콘 산화막(SiO2)를 증착한 후 평탄화 공정을 진행하여 소자분리막(110)을 형성한다.
그런 다음, 도1b에 도시된 바와 같이 게이트 산화막(120) 및 폴리실리콘(130)을 증착하고 패터닝 공정을 진행하여 게이트전극을 형성하고 나서, 저농도 이온 주입 공정을 진행하여 LDD 영역(140)을 형성한다.
이어서, 도1c에 도시된 바와 같이 게이트의 측벽에 스페이서(150)를 형성하고 n-웰이 형성된 실리콘 기판(100)에는 P+ 소오스/드레인(160)이, p-웰이 형성된 실리콘 기판(100)에는 P+ 소오스/드레인(170)이 형성되도록 한다.
그런데, 상기 종래 기술에 의한 트랜지스터 제조 방법 중 소자 격리 기술은 웰 형성시에 주입된 불순물 원소들이 소자분리막(110)으로 확산되어 소자분리막이 충분한 소자 격리 특성을 갖지 못하게 되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 웰 이온 주입 이전에 실리콘 기판에 질소 이온 주입을 실시하고 어닐링 공정을 진행하여 질화막 절연층을 형성함으로써, 각 소자의 실리콘 기판 하부층까지 질화막으로 절연시켜 트랜지스터의 소자 분리 특성을 향상시킬 수 있도록 하는 이온 주입법을 이용한 소자 분리 방법 을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판에 실리콘 산화막 증착한 후 질소 이온 주입을 실시하는 단계와, 상기 이온 주입 공정 진행후 상기 실리콘 산화막을 제거하는 단계와, 상기 실리콘 산화막을 제거한 후 열처리 공정을 진행하여 상기 주입된 질소 이온에 의해 실리콘 기판 내부에 제 1 실리콘 산화막이 형성되도록 하는 단계와, 상기 실리콘 기판 상부 전면에 제 2 실리콘 질화막을 증착하는 단계와, 상기 제 1 실리콘 질화막이 노출되도록 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 갭필 산화막을 증착하는 단계를 포함하는 것을 특징으로 하는 이온 주입법을 이용한 소자 분리 방법에 관한 것이다.
상기 본 발명에 의한 이온 주입법을 이용한 소자 분리 방법에 따르면, 웰 이온 주입 전에 실리콘 기판에 질소 원소를 고 에너지로 주입하고 열 처리에 의해 질화막 절연층으로 형성함으로써 질화막에 의해 각 소자의 실리콘 기판 하부층까지 절연되도록 함으로써, 트랜지스터의 항복 전압 특성을 향상시킬 수 있어 소자 분리 특성을 개선할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2f는 본 발명에 의한 이온 주입법을 이용한 소자 분리 방법을 나타낸 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 실리콘 산화막(SiO2 : 210)을 100~200Å의 두께로 증착한 후에 질소 이온(A)을 400~500KeV의 에너지로 1~2E16 atoms/㎝의 도즈량으로 주입한다. 이때, 상기 실리콘 산화막(210)은 이온 주입 공정시 실리콘 기판에 가해지는 데미지 및 질소 이온 주입시 질소 이온의 실리콘 기판 침투에 의한 채널링 현상을 방지하기 위하여 증착되는 것으로, 이온 주입 공정을 실시한 후에 제거한다.
그런 다음, 도2b에 도시된 바와 같이 퍼니스 열처리 공정을 1000~1100℃ 하에서 1~2시간 동안 진행하여 상기 주입된 질소 이온이 퍼니스 열처리 공정에 의해 제 1 실리콘 질화막(Si3N4 : 220)으로 형성되도록 한 후 제 2 실리콘 질화막(Si3 N4 : 230)을 증착한다.
상기 제 2 실리콘 질화막(Si3N4 : 230)을 증착 후 도2c에 도시된 바와 같이 트렌치 예정 영역이 노출되도록 포토레지스트 패턴(PR)을 형성하고, 이를 마스크로 식각 공정을 진행하여 상기 열처리에 의해 형성된 제 1 실리콘 질화막(220)이 노출되도록 트렌치(240)를 형성한다.
이어서, 도2d에 도시된 바와 같이 상기 트렌치(240)가 충분히 매립되도록 갭필 산화막(250)으로 실리콘 산화막(SiO2)을 1.5~2㎛의 두께로 증착하고, 도2e에 도시된 바와 같이 상기 제 2 실리콘 질화막(230)이 노출되도록 화학 기계적 연마 공 정을 진행한다.
이후, 도2f에 도시된 바와 같이 상기 제 2 실리콘 질화막(230)을 제거하여 필드 산화막(250)을 완성한다.
이와 같이 본 발명에 의한 이온 주입법을 이용한 소자 분리 방법에 의하면, 웰 이온 주입 전에 실리콘 기판에 질소 원소를 고 에너지로 주입하고 열 처리에 의해 질화막 절연층으로 형성함으로써 각 소자를 실리콘 기판의 하부층까지 절연시켜 항복 전압 특성을 향상시킬 수 있어 소자 분리 특성을 개선할 수 있다.
상기한 바와 같이 본 발명은 질소 이온이 주입된 절연 물질을 형성하여 웰이 형성되는 실리콘 기판의 하부층을 보호함으로써 소자의 좁은 간격으로 인하여 N+/N웰 및 P+/P웰의 항복 전압(Breakdown Voltage) 특성이 열화를 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (5)

  1. 실리콘 기판에 실리콘 산화막 증착한 후 400~500KeV의 에너지 및 1~2E16 atoms/㎝의 도즈량으로 질소 이온 주입을 실시하는 단계와,
    상기 이온 주입 공정 진행후 상기 실리콘 산화막을 제거하는 단계와,
    상기 실리콘 산화막을 제거한 후 열처리 공정을 진행하여 상기 주입된 질소 이온에 의해 실리콘 기판 내부에 제 1 실리콘 질화막이 형성되도록 하는 단계와,
    상기 실리콘 기판 상부 전면에 제 2 실리콘 질화막을 증착하는 단계와,
    상기 제 1 실리콘 질화막이 노출되도록 트렌치를 형성하는 단계와,
    상기 트렌치가 매립되도록 갭필 산화막을 증착하는 단계를
    포함하는 것을 특징으로 하는 이온 주입법을 이용한 소자 분리 방법.
  2. 제 1항에 있어서, 상기 실리콘 산화막은 100~200Å 두께로 증착하는 것을 특징으로 하는 이온 주입법을 이용한 소자 분리 방법.
  3. 삭제
  4. 제 1항에 있어서, 상기 열처리 공정은 퍼니스에서 1000~1100℃의 온도로, 1~2시간 동안 실시하는 것을 특징으로 하는 이온 주입법을 이용한 소자 분리 방법.
  5. 제 1항에 있어서, 상기 갭필 산화막은 실리콘 산화막으로 1.5~2.0㎛의 두께로 증착되도록 하는 것을 특징으로 하는 이온 주입법을 이용한 소자 분리 방법.
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