KR100595877B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 소자의 전기적 특성 열화를 방지하여 소자의 리프레시 특성을 개선하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 소자 분리 영역이 오픈된 트렌치 마스크 패턴을 형성하는 단계; 상기 오픈된 부위의 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 마스크 패턴을 일부 두께 식각하여 상기 트렌치의 활성 영역의 일부를 노출시키는 단계; 상기 트렌치 및 상기 노출된 활성 영역 일부 상에 절연막을 형성하는 단계; 상기 패드 질화막을 제거하는 단계; 상기 절연막을 베리어로 하여 질소 이온을 주입하는 단계; 상기 패드 산화막을 제거하는 단계; 및열산화를 실시하여 상기 반도체 기판 전면에 게이트 산화막을 성장시키는 단계를 포함한다.
게이트 산화막, 소자 분리(STI), gate thinning

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 패드 산화막
13 : 패드 질화막 14 : 트렌치
15 : 소자분리막 16 : 이온 주입된 영역
17 : 게이트 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트 산화막(gate oxide) 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 디자인 룰(design rule)이 감소 하고, 따라서 반도체 소자와 반도체 소자를 분리하는 소자분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS(Local Oxidation of Silicon)방법은 그 적용이 한계에 이르게 되었다. 이를 해결하기 위해 STI(Shallow Trench Isolation) 방법이 제안되었으며, STI 방법은 최소 소자분리 피치(pitch), 더욱 평탄한 표면, 래치업 면역성(latch-up immunity) 증대를 제공하기 위해 필수적인 요소가 되었다.
일반적으로, 고전압 소자의 게이트 산화막 두께는 동작 전압에 따라 적게는 300Å 정도 부터 많게는 1000Å이 넘게 형성되는데, 두께가 500Å이 넘으면 게이트 산화막 성장시 STI(Shallow Trench Isolation)의 가장 자리에는 두께가 얇게 자라는 현상이 발생한다. 이로 인해 고전압 소자의 게이트 산화막의 파괴는 거의가 소자 분리 영역 가장 자리에서 일어나게 된다. 예컨대, 펀치(punch) 및 험프(hump)와 같은 현상이 발생하고, 이는 소자의 GOI(gate oxide integrety)가 발생하며 이는 소자의 동작 특성을 저하시키고, 전기적 특성을 열화시키는 문제를 야기한다.
종래 기술에서는, 고전압 소자의 게이트 산화막 성장시 STI 엣지 얇아짐 현상(gate thinning)을 감수하거나 질이 떨어지는 TEOS 산화막을 이용한 증착식 산화막을 사용하였다. 이 경우 STI 엣지 얇아짐 현상이나 매립 저하된 인해 게이트 산화막의 두께가 두꺼워져 이로 인한 전류의 손실을 감수하면서 사용하고 있는 실정이다.
또한, 이러한 STI 엣지 얇아짐 현상에 따른 부작용으로 차지 쉐어링 효과(Charge Sharing Effect)로 Vt가 감소하며 리프레시(refresh) 열화 및 STI 엣지(GT Width)의 보론(B+) 침투에 의한 표면 펀치 및 트랜지스터 사이즈 슈링크(shrink)와 STI 엣지(Shallow Trench Isolation Edge)에서 전하 트랩이 발생하고, HEIP(Hot Electron induced Punchthrough)/HCI(Hot Carrier Injection) 특성으로 트랜지스터의 열화를 가져오고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소자의 전기적 특성 열화를 방지하여 소자의 리프레시 특성을 개선하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 소자 분리 영역이 오픈된 트렌치 마스크 패턴을 형성하는 단계, 상기 오픈된 부위의 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 마스크 패턴을 일부 두께 식각하여 상기 트렌치의 활성 영역의 일부를 노출시키는 단계, 상기 트렌치 및 상기 노출된 활성 영역 일부 상에 절연막을 형성하는 단계, 상기 패드 질화막을 제거하는 단계, 상기 절연막을 베리어로 하여 질소 이온을 주입하는 단계, 상기 패드 산화막을 제거하는 단계, 및 열산화를 실시하여 상기 반도체 기판 전면에 게이트 산화막을 성장시키는 단계를 포함한다.
상기와 같은 기술을 적용하므로써, 게이트 산화막 성장시 소자 분리 영역의 엣지 부분의 게이트 산화막의 두께는 보다 두껍게 형성할 수 있고, 열산화를 통한 게이트 산화막 성장시 기판 전체에 형성되는 게이트 산화막의 두께는 감소시켜 소자의 특성을 개선할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 100Å 두께의 패드 산화막(12), 1500Å∼2000Å 두께의 패드 질화막(13)을 차례로 형성한다. 이 때, 소자분리 마스크(도시하지 않음)를 식각 마스크로 사용하여 패드 산화막(12)과 패드 질화막(13)을 패터닝한다. 그리고나서, 패드 질화막(13)을 하드 마스크로 사용하여 노출된 반도체 기판(11)을 2000Å∼5000Å 깊이로 건식 식각함으로써 트렌치(14)를 형성한다.
도 1b에 도시된 바와 같이, 인산 용액(H3PO4)을 이용하여 패드 질화막(13)을 200Å∼1000Å 식각한다. 이 때, 트렌치(14) 엣지 부분의 활성 영역 일부(A)를 노출시킨다. 를
도 1c에 도시된 바와 같이, 반도체 기판(11) 상부에 7000Å 두께의 갭필 산 화막(도면 부호 생략)을 증착하여 트렌치(14)를 매립한다. 그리고나서, 패드 질화막(13a)을 연마 정지막으로 패드 질화막(13a)이 노출될 때까지 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 갭필 산화막을 평탄화하여 소자분리막(15)을 형성한다. 이 때, 갭필 산화막은 CVD 산화막을 사용한다.
도 1d에 도시된 바와 같이, 인산 용액(H3PO4)을 이용하여 트렌치 마스크 패턴의 패드 질화막(13a)을 습식 식각하여 제거한다. 이 때, 인산 용액(H3PO4)의 특성상 패드 산화막(13a) 및 소자분리막(15)은 거의 식각 손실을 받지 않고 그대로 유지된다.
도 1e에 도시된 바와 같이, 반도체 기판(11)의 전면에 질소 이온을 주입한다. 이 때, 소자분리막(15)을 이온 주입 베리어로 하여 반도체 기판(11)의 활성 영역 하부에 질소 이온이 주입되며, 소자분리막(15) 엣지 부분의 활성 영역(A)은 이온 주입이 되지 않는다.
한편, 질소 이온 주입은 20KeV∼100KeV의 이온 주입 에너지와 1E13∼1E16 도즈로 실시하는데, 이온 주입의 양과 에너지는 소자분리막(15) 엣지 부분의 얇아짐 현상 및 형성하고자 하는 게이트 산화막의 두께에 따라 조절 가능하다.
도 1f에 도시된 바와 같이, 불산 용액을 이용하여 활성 영역의 패드 산화막(12a)을 제거하는데, 이 때, 소자분리막(15)도 소정 두께 만큼 식각된다.
도 1g에 도시된 바와 같이, 후속 열산화 공정(600℃∼1100℃)을 실시하여 반도체 기판(11) 상에 게이트 산화막(17)을 성장시킨다. 이 때, 이온 주입된 영역의 게이트 산화막은 성장 속도가 느려 소자분리막(15) 엣지 부분의 활성 영역(A)이 상대적으로 더 많이 성장되게 된다. 한편, 이온 주입된 질소 이온이 게이트 산화막(17)의 성장 속도를 저하시키는 것은 초기에 이루어지고, 시간이 지남에 따라 질소 이온이 소진되면서 나중에는 게이트 산화막(17)의 성장 속도가 같게 된다.
따라서, 최종 게이트 산화막(17)은 질소 이온 주입 공정을 적용하지 않았을 때의 소자분리막 엣지 부분의 얇아짐 현상이 있어났을 때의 엣지 두께로 형성된다. 즉, 얇아진 만큼 게이트 산화막의 두께를 줄일 수 있다.
상술한 바와 같이, 소자분리막 엣지 부분의 게이트 산화막을 보다 두껍게 성장시켜, 소자분리막 엣지 얇아짐 현상을 방지하여 소자의 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소자분리막 양 끝의 게이트 산화막 두께 저하를 방지하므로써, 게이트 산화막의 특성이 향상되고 전반적으로 게이트 산화막 두께를 감소시킬 수 있어 전류의 이득이 향상되는 효과를 얻을 수 있다.

Claims (7)

  1. 반도체 기판 상에 소자 분리 영역이 오픈된 트렌치 마스크 패턴을 형성하는 단계;
    상기 오픈된 부위의 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 마스크 패턴을 일부 두께 식각하여 상기 트렌치의 활성 영역의 일부를 노출시키는 단계;
    상기 트렌치 및 상기 노출된 활성 영역 일부 상에 절연막을 형성하는 단계;
    상기 패드 질화막을 제거하는 단계;
    상기 절연막을 베리어로 하여 질소 이온을 주입하는 단계;
    상기 패드 산화막을 제거하는 단계; 및
    열산화를 실시하여 상기 반도체 기판 전면에 게이트 산화막을 성장시키는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 트렌치 마스크 패턴은 패드 산화막과 패드 질화막의 적층 구조로 사용하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 패드 산화막은 100Å, 상기 패드 질화막은 1500Å∼2000Å의 두께로 형성하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 트렌치 마스크 패턴의 상기 패드 질화막을 일부 식각하여 상기 트렌치의 엣지를 노출시키는 단계는,
    인산 용액을 사용하여 상기 패드 질화막을 200Å∼1000Å의 두께만큼 습식 식각하고, 상기 트렌치 엣지를 노출시키는 단계를 동시에 실시하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 질소 이온 주입은 20keV∼100KeV, 도즈를 1E13∼1E16으로 하여 실시하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 절연막은 CVD 산화막을 사용하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 열산화는 600℃∼1100℃의 온도로 진행하는 반도체 소자 제조 방법.
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