KR20010045623A - 반도체 장치의 트렌치 소자분리 방법 - Google Patents

반도체 장치의 트렌치 소자분리 방법 Download PDF

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Abstract

반도체 장치의 트렌치 소자분리 방법이 개시되어 있다. 본 발명에 따르면, 트렌치 소자분리를 제조하기 위한 영역에 미리 고농도의 인 또는 아세닉을 이온주입하여 무정형의 결정질을 띠는 비결정질 영역을 형성한다. 그리고 나서, 상기 비결정질 영역에 이르는 트렌치를 형성하고, 상기 트렌치의 하부 모서리 영역을 둥글게 식각한 뒤, 트렌치 소자분리를 형성한다. 이처럼 본 발명에서는 반도체 기판에 비결정질 영역을 형성하고 트렌치의 하부 모서리 영역을 둥글게 식각함으로써, 트렌치 소자분리의 정션 누설 특성이 향상되고, 트렌치 소자분리의 하부 모서리 영역에서 발생하는 디스로케이션이 방지되어 트렌치 소자분리의 특성이 향상된다.

Description

반도체 장치의 트렌치 소자분리 방법{method of trench isolating semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 절연특성을 강화시킬 수 있는 반도체 장치의 얕은 트렌치 소자분리(Shallow Trench Isolation:이하 "STI"라 함) 방법에 관한 것이다.
반도체 장치에서는 통상적으로 반도체 기판 상부에 형성된 트랜지스터, 다이오드 및 저항등의 여러가지 소자영역들을 전기적으로 분리하기 위해 소자분리막을 형성한다. 이러한 소자분리막 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 제조 공정에서의 공정 마진을 좌우하게 된다.
이러한 소자분리를 형성하기 위한 방법으로는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 "LOCOS"라 한다)이 가장 많이 사용되고 있다.
상기 LOCOS 소자분리는 반도체 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계 및 반도체 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, 상기 LOCOS 소자분리 에 의하면, 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 "협채널 효과(narrow channel effect)"가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, 상기 LOCOS 소자분리는 채널 길이가 0.3μm 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루우(punchthrough)가 발생하여 액티브 영역의 폭이 확보되지 않는 등 그 한계를 나타내고 있다.
따라서, 본 분야에서는 상기 LOCOS 소자분리방법의 단점을 보완시킨 또 다른 소자분리막 제조 방법으로서, 질화막 하부에 산화 완충막(oxidation buffer layer)으로서 기능하는 폴리실리콘을 형성하는 변형된 LOCOS 소자분리법인 PBL(Polysilicon Buffered LOCOS)공정 또는 PSL(Poly Spacer LOCOS)공정을 도입하였다. 상기한 PBL 공정이나 PSL 공정에서는 LOCOS 소자분리방법에 의해 형성된 소자분리막에 비해 버즈 비크의 발생은 다소 감소되는 잇점은 얻을 수 있으나, 반도체 기판과의 단차가 심해져 후속의 공정에서 불량을 유발시키는 단점이 있다.
그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 반도체 기판 자체에 얕은 트렌치를 형성한 뒤, 절연물을 매립하는 얕은 트렌치 소자분리(Shallow Trench Isolation:이하 "STI"라 함) 방법이 가장 이상적인 소자분리막 제조 방법으로서 이용되고 있다.
도 1은 종래 방법에 따라 제조된 트렌치 소자분리의 단면도를 나타낸다.
도면을 참조하면, 반도체 기판(10) 상부에 패드 산화막(12), 실리콘 나이트라이드막(14) 및 고온산화막(16)을 차례로 형성한 뒤, 사진 및 식각공정을 실시하여 소자분리를 위한 트렌치(18)를 형성한다. 그리고 나서, 상기 결과물에 산화공정을 실시하여 트렌치(18) 내부에 측벽 스페이서(20)를 형성한다. 이어서, 상기 트렌치(18)를 충진하기 위한 산화막(22)을 증착한 뒤, 평탄화 공정을 실시함으로써 반도체 소자의 트렌치 소자분리를 완성하게 된다.
상기한 종래의 트렌치 소자분리 방법에 의하면, 종래의 LOCOS, PBL 또는 P니 방법에 비해 버즈 비크의 발생은 다소 억제되는 장점은 있으나, 정션 누설 특성 또는 소자분리 특성이 열화되는 문제점이 있다. 즉, 참조부호 "A"로 나타낸 것과 같이, 트렌치(18) 내부에 산화막(22)을 충진한 뒤, 열처리 공정을 실시할 경우 심각한 스트레스가 발생되거나, 격자들의 배열이 뒤틀리는 디스로케이션(dislocation)이 발생되어 트렌치 소자분리의 특성이 열화된다.
따라서 본 발명의 목적은, 정션 누설 특성이 열화되지 않는 반도체 장치의 트렌치 소자분리 방법을 제공함에 있다.
본 발명의 다른 목적은, 트렌치 소자분리 하부 모서리 부분에 디스로케이션이 발생되지 않는 반도체 장치의 트렌치 소자분리 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 소자분리 특성을 열화시키지 않는 반도체 장치의 트렌치 소자분리 방법을 제공함에 있다.
상기 목적들을 달성하기 위하여 본 발명에서는, 반도체 장치의 트렌치 소자분리 방법에 있어서: 반도체 기판 상부에 마스크 패턴을 형성한 뒤, 불순물 이온 주입 공정을 실시하여 상기 반도체 기판의 소정에 비결정질 영역을 형성하는 단계와; 상기 마스크 패턴을 이용하여 반도체 기판을 상기 비결정질 영역에 이르도록 식각하여 소자분리를 위한 트렌치를 형성하는 단계와; 상기 결과물의 상부에 식각공정을 실시하여 상기 트렌치의 하부 모서리 영역을 둥글게 식각한 뒤, 산화막을 충진하는 단계를 포함함을 특징으로 하는 반도체 장치의 소자분리 방법을 제공한다.
도 1은 종래 방법에 따라 제조된 트렌치 소자분리의 단면도를 나타낸다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 102 : 패드 산화막
104 : 실리콘 나이트라이드막 106 : 고온산화막
108 : 마스크 패턴 112 : 비결정질 영역
114 : 트렌치 116 : 트렌치 소자분리
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명의 비람직한 실시예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
먼저 도 2a를 참조하면, 예컨대 보론(boron)등의 3가 불순물 이온이 도핑되어 있는 피형의 반도체 기판(100) 상부에 패드 산화막(102), 실리콘 나이트라이드막(104) 및 고온산화막(106)을 차례로 형성한다. 그리고 나서, 상기 고온산화막(106) 상부에 감광막으로 이루어진 마스크 패턴(108)을 형성한 뒤, 불순물 이온 주입 공정(110)을 실시한다. 이때, 상기 불순물 이온 주입 공정(110)은 고농도의 인(Phosphorus) 또는 아세닉(Arsenic) 이온을 사용하며, 이온 주입시 에너지 및 도즈량은 각각 약 500KeV 및 1E14 atom/cm2로 유지하는 것이 바람직하다.
이러한 이온 주입 공정(110) 결과, 상기 마스크 패턴(108)이 형성되어 있지 않은 반도체 기판(100)의 내부 영역, 다시 말하면 후속의 공정을 통해 트렌치 소자분리가 형성되어질 반도체 기판(100) 영역이 무정형의 결정질을 띠는 비결정질 영역(112)으로 변환된다.
도 2b를 참조하면, 상기 마스크 패턴(110)을 이용하여 하부의 고온산화막(106), 실리콘 나이트라이드막(104) 및 패드 산화막(102)을 식각한다. 이어서, 상기 식각된 고온산화막(106), 실리콘 나이트라이드막(104) 및 패드 산화막(102) 패턴을 자기정렬된 식각마스크로서 이용하여 반도체 기판(100)을 소정 깊이로 식각함으로써 소자분리를 위한 트렌치(114)를 형성한다. 이때, 상기 트렌치(114)는 참조부호 "B"로 나타낸 것과 같이, 반도체 기판(100)의 비결정질 영역(112)에 이르도록 형성하는 것이 바람직하다.
도 2c를 참조하면, 상기 트렌치(114)가 형성되어 있는 결과물을 실리콘을 식각할 수 있는 케미칼, 예컨대 SC1(Standard Cleaning; NH4OH와 H2O2및 H2O가 1:4:20의 비로 혼합된 유기물) 또는 NH4F/HF/H2O2/H2O로 이루어진 케미칼을 이용하여 식각공정을 실시한다. 이러한 식각공정으로 인해 상기 트렌치(114)의 하부 모서리 영역이 참조부호 "C"로 나타낸 것과 같이, 둥글게 식각된다. 이와 같이, 트렌치(114) 하부 모서리 영역을 둥글게 식각하게 되면, 트렌치 소자분리를 위한 산화막 증착후에 이루어지는 열처리 공정시 종래에서와 같은 정션 누설 문제나 디스로케이션 문제가 발생되지 않아 양호한 특성의 트렌치 소자분리를 얻을 수 있게 된다. 또한, 상기 비결정질 영역(112)에 잔존하는 비활성화된 도즈로 인하여 열처리 공정시 발생가능한 스트레스가 흡수되는 장점이 있다.
도 2d를 참조하면, 상기 결과물의 상부에 산화막을 형성한 뒤, 에치백 또는 CMP등의 평탄화 공정을 실시한다. 그리고 나서, 열처리 공정을 실시하여 본 발명에 따른 트렌치 소자분리(116)를 완성한다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는, 트렌치 소자분리를 제조하기 위한 영역에 미리 불순물 이온을 주입하여 무정형의 결정질을 띠는 비결정질 영역을 형성하고, 트렌치의 하부 모서리 영역을 둥글게 식각한다. 그 결과, 정션 누설 특성이 향상되고 트렌치 소자분리의 하부 모서리 영역에서 발생하는 디스로케이션이 방지되어 트렌치 소자분리의 특성이 향상된다.

Claims (3)

  1. 반도체 장치의 트렌치 소자분리 방법에 있어서:
    반도체 기판 상부에 마스크 패턴을 형성한 뒤, 불순물 이온 주입 공정을 실시하여 상기 반도체 기판의 소정에 비결정질 영역을 형성하는 단계와;
    상기 마스크 패턴을 이용하여 반도체 기판을 상기 비결정질 영역에 이르도록 식각하여 소자분리를 위한 트렌치를 형성하는 단계와;
    상기 결과물의 상부에 식각공정을 실시하여 상기 트렌치의 하부 모서리 영역을 둥글게 식각한 뒤, 산화막을 충진하는 단계를 포함함을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  2. 제 1항에 있어서, 상기 비결정질 영역은 고농도의 인 또는 아세닉을 약 500KeV의 에너지로 약 1E14 atom/cm2의 도즈량 주입하여 형성함을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  3. 제 1항에 있어서, 상기 트렌치의 하부 모서리 영역을 둥글게 식각하기 위하여, SC1 또는 NH4F/HF/H2O2/H2O로 이루어진 케미칼을 이용함을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
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US7531460B2 (en) 2001-06-22 2009-05-12 Tokyo Electron Limited Dry-etching method

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