KR19990066239A - 셜로우 트랜치 아이솔레이션을 구비한 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명에 의한 STI(shallow trench isolation)를 구비한 반도체 소자 및 그 제조방법은, 반도체 기판의 필드영역에 형성된 트랜치 하단부에 사이드웰 인크로취먼트(sidewall encroachchment)가 더 형성되도록 이루어져, 누설전류 경로(leakage current path)를 최대한 길게 가져갈 수 있게 되므로 트랜치 깊이를 기존 STI 제조시의 트랜치 깊이보다 낮게 가져가더라도 종래의 STI와 동일한 소자 분리 능력을 유지할 수 있게 되어, 공정 진행상의 어려움없이도 고신뢰성의 반도체 소자를 구현할 수 있게 된다.

Description

셜로우 트랜치 아이솔레이션을 구비한 반도체 소자 및 그 제조방법

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 트랜치 하단부에 사이드웰 인크로취먼트(sidewall encroachment)를 만들어 주어 소자분리시 누설전류 경로(leakage current path)를 최대한으로 길게 가져갈 수 있도록 한 STI(shallow trench isolation)가 구비된 반도체 소자 및 그 제조방법에 관한 것이다.

반도체 집적회로의 미세화가 진행됨에 따라 소자의 집적도를 높여 칩의 사이즈를 최소화함과 동시에 소자의 성능을 최대로 높이는 방향으로 기술 개발이 이루어지고 있다. 이에 따라, 소자 제조시 트랜지스터의 채널 길이(channel length)와 소자분리(isolation)를 위한 필드 산화막의 폭(width) 또한 줄어들게 되었다.

필드 산화막의 대표적인 예로는 크게, 로커스(LOCOS) 공정에 의해 제조된 로커스 산화막 계열과, 실리콘 기판을 국부적으로 식각해 내어 트랜치를 형성한 뒤, 절연막(예컨대, 산화막)을 증착하고, 에치 백(etch back) 공정이나 CMP(chemical mechanical polishing) 공정을 이용하여 활성영역 위의 절연막을 식각해 주어 필드영역에만 절연막이 남도록 하는 TI(trench isolation) 계열로 구분되는데, 여기서는 본 발명과 집적적으로 관련되는 CMP를 이용한 TI(trench isolation) 기술에 대하여 살펴보고자 한다.

TI 형성시에는 통상, 소자 분리 능력을 향상시켜 주기 위하여 트랜치의 깊이를 깊게하여 각 소자간에 영향을 주지 않도록 하고 있다. 그러나 이와 같이 트랜치의 깊이를 깊게 가져갈 경우에는 다음과 같은 두가지의 문제점이 발생하게 된다.

첫째, 트랜치를 깊게 형성할 경우, 트랜치 내부를 채우는 절연막의 두께가 높아지게 되고, 이에 따라 기판 상에 형성되는 절연막의 높이 또한 두꺼워지게 되므로, TI 형성시 CMP 량이 그 만큼 많아지게 된다. 이와 같이 CMP 량이 많아질 경우, 패턴 조밀도(pattern density)에 따라 절연막의 식각 정도가 심하게 차이나게 되므로, CMP 공정이 완료된 이후에는 트랜치 내부에 채워진 절연막의 두께 차이가 심하게 발생하게 되어, CMP에 의해 오히려 평탄화가 저하되는 현상이 발생하게 된다. 이는, CMP 과정에서 패턴 조밀도가 큰 부분이 그렇지 않은 부분에 비해 트랜치 내부의 절연막이 더 많이 식각되어져 발생되는 것이다.

둘째, 트랜치를 깊게 형성할 경우 그 내부에 절연막 증착시, 트랜치 내부를 완전히 채우기도 전에 트랜치 상단부의 내측벽에 절연막이 오버행(overhang)되는 현상이 발생되어져 트랜치 내부의 절연막에 보이드(void)가 생기게 되므로, 소자간에 누설전류가 발생하게 되어 최종적으로 만들어지는 TI의 절연 특성이 저하되는 현상이 발생하게 된다.

이러한 문제점들을 해결하기 위해서는 TI 형성시, 트랜치의 깊이를 낮추어 절연막을 증착해 주어야 하는데, 이 경우에는 공정 진행이 완료된 이후 TI의 소자 분리 능력이 떨어지게 되어 누설전류 발생이 많아지게 되는 단점이 발생되므로, 트랜치의 깊이를 어느 한도 이상 낮게 가져가는데에는 한계가 따르게 된다.

즉, TI 형성시 트랜치의 깊이를 깊게 가져갈 경우에는 소자 분리 능력은 커지지만 공정 진행에 많은 어려움이 뒤따르게 되고, 트랜치의 깊이를 기존보다 낮게 가져갈 경우에는 공정 적용상의 측면에서는 유리하나 소자 분리 능력이 떨어지는 단점이 발생하게 되므로, 이에 대한 개선책이 시급하게 요구되고 있다.

이에 본 발명의 목적은, 트랜치 깊이를 기존의 STI 공정 진행시보다 낮게 가져가는 대신에 누설전류 경로는 최대한 길게 가져갈 수 있도록 하기 위하여, TI 형성시 트랜치 하단부에 사이드웰 인크로취먼트를 더 형성해 주므로써, 공정 진행상의 어려움없이도 기존의 STI와 동일한 소자 분리 능력을 가질 수 있도록 한 STI를 구비한 반도체 소자 및 그 제조방법을 제공함에 있다.

도 1은 본 발명에 의한 STI가 구비된 반도체 소자 구조를 도시한 단면도,

도 2 내지 도 12는 도 1에 제시된 반도체 소자 제조방법을 도시한 공정수순도이다.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판과, 상기 기판의 필드영역에 형성되며, 하단부에 사이드웰 인크로취먼트가 구비된 트랜치와, 상기 트랜치의 양 내측벽과 사이드웰 인크로취먼트 내부에 형성된 산화막 및, 상기 트랜치 내부에 채워진 절연막으로 이루어져, 소자 분리시 누설전류 경로를 길게 가져갈 수 있도록 한 STI를 구비한 반도체 소자가 제공된다.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판의 필드영역에 형성된 트랜치 하단부에 사이드웰 인크로취먼트를 더 형성해 주어 소자 분리시 누설전류 경로가 길어지도록 한 STI를 구비한 반도체 소자 제조방법이 제공된다.

상기 구조를 가지도록 반도체 소자를 제조할 경우, 트랜치 하단부에 형성된 사이드웰 인크로취먼트로 인해 누설전류 경로를 최대한 길게 가져갈 수 있게 되므로, 기존의 경우보다 트랜치의 깊이를 낮게 가져가더라도 기존 STI와 동일한 정도의 절연 특성을 유지할 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

본 발명은 TI 형성시 트랜치 깊이를 낮게 가져가는 대신에 트랜치 하단부에 사이드웰 인크로취먼트를 더 형성해 주어, 누설전류 경로를 최대한 길게 형성해 주므로써, 공정 진행상의 어려움없이도 TI와 동일한 정도의 소자 분리 능력을 가질 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 1 내지 도 12의 도면을 참조하여 살펴보면 다음과 같다.

여기서, 도 1은 본 발명에 의한 STI가 구비된 반도체 소자의 구조를 도시한 단면도를 나타내고, 도 2 내지 도 12는 도 1에 제시된 반도체 소자의 제조방법을 도시한 공정수순도를 나타낸다.

도 1을 참조하면, 본 발명에서 제시된 STI가 구비된 반도체 소자는 크게, 반도체 기판의 필드영역에는 하단부에 사이드웰 인크로취먼트(108)가 구비된 트랜치(t)가 형성되고, 트랜치(t)의 양 내측벽과 사이드웰 인크로취먼트(108) 내부에는 소정 두께의 산화막(116)이 형성되며, 트랜치(t) 내부에는 절연막(120)이 채워진 구조로 이루어져 있음을 알 수 있다.

이러한 구조를 가지도록 STI를 형성해 준 것은, 트랜치 하단부에 형성된 인크로취먼트(108)를 이용하여 누설전류 경로를 최대한 길게 가져갈 수 있도록 해 주므로써, 기존 STI보다 트랜치의 깊이를 낮게 가져가더라도 기존과 동일한 소자 분리 능력을 가질 수 있도록 하기 위함이다.

따라서, 본 발명에서 제시된 STI가 구비된 반도체 소자는 다음과 같은 공정수순에 의거하여 제조된다. 이를 크게 제 11 단계로 구분하여 설명하면 다음과 같다.

제 1 단계로서, 도 2에 도시된 바와 같이 반도체 기판인 실리콘 기판(100) 상에 패드 산화막(102)을 100 ∼ 300Å의 두께로 형성하고, 그 위에 질화막 재질의 내산화성막(104)을 1000 ∼ 2000Å의 두께로 형성한다. 이어, 내산화성막(104) 상에 감광막(106)을 증착하고, 사진식각공정을 이용하여 필드영역에 해당되는 부분의 내산화성막(104) 표면이 소정 부분 노출되도록 감광막(106)을 선택식각한다.

제 2 단계로서, 도 3에 도시된 바와 같이 식각처리된 감광막(106)을 마스크로 이용하여 기판(100) 표면이 소정 부분 노출되도록 내산화성막(104)과 패드 산화막(102)을 건식식각하고, 감광막(106)을 제거한다.

제 3 단계로서, 도 4에 도시된 바와 같이 식각처리된 내산화성막(104)을 마스크로 이용하여 실리콘 기판(100)을 약 3000 ± 100Å의 두께만큼 건식식각하여 트랜치(t)를 형성한다.

제 4 단계로서, 도 5에 도시된 바와 같이 열산화 공정을 이용하여 트랜치(t)의 내측벽과 바닥면에 150 ∼ 170Å 두께의 제 1 측벽 산화막(106)을 형성한다.

제 5 단계로서, 도 6에 도시된 바와 같이 트랜치(t) 바닥면의 산화막(106)을 건식식각하여, 그 측벽에만 산화막(106)이 남도록 한다. 이와 같이, 트랜치(t) 내측벽에만 선택적으로 산화막(106)을 남겨둔 것은 이후 실리콘 기판의 습식식각 공정 진행시 이를 마스크로 이용하기 위함이다.

제 6 단계로서, 도 7에 도시된 바와 같이 습식식각 공정을 이용하여 트랜치(t) 하부의 실리콘 기판(100)을 약 500 ∼ 1000Å 두께만큼 등방성 식각하여, 트랜치 하단부에 사이드웰 인크로취먼트(108)를 형성한다. 실리콘 기판(100) 식각시 이용되는 케미컬은 H₂O+HF+HNO₃+CH₃COOH이다.

제 7 단계로서, 도 8에 도시된 바와 같이 열산화 공정을 이용하여 트랜치(t) 하단부에 형성된 사이드웰 인크로취먼트(108) 내에 약 100±10Å 두께의 제 2 측벽 산화막(110)을 형성하고, 제 1 및 제 2 측벽 산화막(106),(110)을 포함한 내산화성막(104)과 패드 산화막(102) 상에 폴리실리콘 재질의 산화가능막(112)을 약 200±20Å의 두께로 형성한다. 이와 같이, 산화가능막(112)을 형성해 준 것은 이후 열산화 공정 진행시 내산화성막(104) 아래에서의 버즈 빅(bird's beak) 발생을 최소화하기 위함이다.

제 8 단계로서, 도 9에 도시된 바와 같이 열산화 공정을 이용하여 사이드웰 인크로취먼트(108)를 포함한 트랜치(t) 내부의 산화가능막(112)을 산화시켜 약 250±50Å 두께의 제 3 측벽 산화막(114)을 형성한다. 그 결과, 트랜치(t) 내부에 제 1 내지 제 3 측벽 산화막(106),(110),(114)으로 이루어진 산화막(116)이 제조된다. 이 과정에서 트랜치(t) 하단부에 형성된 사이드웰 인크로취먼트(108) 또한 산화막(116)으로 채워지게 된다. 이와 같이 산화막(116)을 형성해 준 것은, 이후 절연막 증착시 실리콘 기판(100)과 절연막이 집적적으로 닿는 것을 방지하기 위함이다. 이어, 필드 이온주입 공정(소오스/드레인 영역과 반대 타입의 고농도 도펀트를 실리콘 기판 내부에 이온주입하는 공정)을 실시하여, 트랜치(t) 하단의 실리콘 기판(100) 내에 불순물(118)을 이온주입한다. 이때, 활성영역은 1000 ∼ 2000Å 두께의 내산화성막으로 인해 기판(100) 내부에 불순물이 이온주입되지 않으며, 이와 같이 필드 이온주입을 실시해 주는 것은 소자간의 절연 특성을 향상시켜 주기 위함이다.

제 9 단계로서, 도 10에 도시된 바와 같이 트랜치(t) 내부를 포함한 산화가능막(112) 상에 HDP(high density plasma)나 O₃-TEOS 재질의 절연막(10)을 7000±700Å의 두께로 형성하고, 막질 특성을 향상시켜 주기 위하여 1050℃의 온도에서 이를 열처리(annealing)한다.

제 10 단계로서, 도 11에 도시된 바와 같이 CMP 공정을 이용하여 기판(100) 상의 활성영역에 내산화성막(104)이 약 700±70Å의 두께 만큼 남겨지도록, 절연막(120)과 산화가능막(112) 및 내산화성막(104)을 식각한다. 여기서, 기판(100) 상의 활성영역에 내산화성막(104)이 소정 두께 잔존되도록 CMP 공정을 진행해 준 것은, 패턴 조밀도가 상대적으로 높은 부분에서 트랜치(t) 내부의 절연막이 심하게 리세스(recess)되는 것을 막기 위함이다.

제 11 단계로서, 도 12에 도시된 바와 같이 인산을 케미컬로 이용한 습식식각 공정으로 기판(100) 상의 활성영역에 남겨진 내산화성막(104)을 제거한다. 그 결과, 활성영역보다 필드영역의 단차가 700±70Å 정도 높게 된다.

이어, 도시되지는 않았지만 패드 산화막(102)을 제거하고, 기판(100) 상의 활성영역에만 선택적으로 희생산화막을 성장시켜 준 다음 이를 제거한다. 이 과정에서 필드영역의 절연막(120)과 산화가능막(112)도 일부 함께 식각되어져, 활성영역과 필드영역간의 단차가 어느 정도 줄어들게 된다. 이와 같이 공정을 진행해 준 것은 필드영역과 활성영역간의 단차를 낮추어 주고자 하는 목적외에 제 1 단계에서 형성된 내산화성막(104)의 N 성분이 기판(100) 표면으로 침투하여 기판(100)을 이루는 Si과 결합할 경우, 이 부분(기판 표면에 해당되는 부분)에 기판 손상을 야기시키는 화이트 리본(white ribon)이 발생될 수 있으므로, 기판 표면을 포함한 그 상면에 소정 두께의 희생산화막 성장을 성장시켜 준 뒤, 이를 제거해 주는 공정을 통해 화이트 리본이 발생될 수 있는 부분을 제거해 주기 위함이다.

그 다음, 기판(100) 상의 활성영역에 산화막 재질의 완충막을 형성하고, 문턱전압(threshold voltage) 조절을 위한 이온주입 공정을 실시한 다음, 완충막을 제거해 주므로써, 본 공정 진행을 완료한다. 이 과정에서 필드영역의 절연막(120) 일부와 산화가능막(112)도 함께 식각되어져, 활성영역과 필드영역간의 단차가 더욱 줄어들게 되므로, 최종적으로는 도 1에 제시된 정도의 단차 차이를 갖는 STI가 형성되게 된다. 이후의 트랜지스터 형성 공정이나 다층 배선 형성 공정은 기존과 동일하게 진행되므로 여기서는 설명을 피한다.

그 결과, 트랜치 깊이가 0.4um이고 사이드웰 인크로취먼트에 의해 누설전류 경로가 약 0.15 ∼ 0.2um 증가된 구조의 STI가 형성된다. 이와 같이 누설전류 경로가 증가하게 될 경우, 기 언급된 바와 같이 트랜치의 깊이를 상대적으로 낮게 가져가더라도 0.55 ∼ 0.6um 정도의 트랜치 깊이를 갖는 기존의 일반적인 STI와 동일한 소자 분리 능력을 유지할 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 트랜치 하단부에 형성된 사이드웰 인크로취먼트로 인해 누설전류 경로를 최대한 길게 가져갈 수 있게 되므로, 트랜치 깊이를 기존 STI 제조시의 트랜치 깊이보다 낮게 가져가더라도 종래의 STI와 동일한 소자 분리 능력을 유지할 수 있게 되어, 공정 진행상의 어려움없이도 고신뢰성의 반도체 소자를 구현할 수 있게 된다.

Claims (23)

1. 반도체 기판과, 상기 기판의 필드영역에 형성되며, 하단부에 사이드웰 인크로취먼트가 구비된 트랜치와, 상기 트랜치 내측벽과 사이드웰 인크로취먼트 내부에 형성된 산화막 및, 상기 트랜치 내부에 채워진 절연막으로 이루어진 것을 특징으로 하는 STI를 구비한 반도체 소자.
2. 제 1항에 있어서, 상기 트랜치는 3000 ± 100Å의 깊이로 형성된 것을 특징으로 하는 STI를 구비한 반도체 소자.
3. 제 1항에 있어서, 상기 사이드웰 인크로취먼트는 500 ~ 1000Å의 깊이로 형성된 것을 특징으로 하는 STI를 구비한 반도체 소자.
4. 제 1항에 있어서, 상기 절연막은 HDP나 O₃-TEOS로 이루어진 것을 특징으로 하는 STI를 구비한 반도체 소자.
5. 반도체 기판의 필드영역에 형성된 트랜치 하단부에 사이드웰 인크로취먼트를 더 형성해 주어 소자분리시 누설전류 경로가 길어지도록 한 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
6. 필드영역의 기판 표면이 노출되도록, 반도체 기판 상에 패드 산화막과 내산화성막을 형성하는 공정과,

   상기 내산화성막을 마스크로 이용하여, 표면이 노출된 부분의 상기 기판을 소정 두께 식각하여 트랜치를 형성하는 공정과,

   상기 트랜치 내측벽에 제 1 측벽 산화막을 형성하는 공정과,

   상기 트랜치 하부의 상기 기판을 등방성 식각하여 상기 트랜치 하단부에 사이드웰 인크로취먼트를 형성하는 공정과,

   상기 사이드웰 인크로취먼트 내에 제 2 측벽 산화막을 형성하는 공정과,

   상기 트랜치와 상기 사이드웰 인크로취먼트 내의 상기 제 1 및 제 2 측벽 산화막을 포함한 상기 패드 산화막과 상기 내산화성막 상에 소정 두께의 산화가능막을 형성하는 공정과,

   상기 사이드웰 인크로취먼트와 상기 트랜치 내부의 산화가능막을 산화시켜 제 3 측벽 산화막을 형성하는 공정 및,

   상기 트랜치 내부를 포함한 상기 산화가능막 상에 절연막을 형성하는 공정으로 이루어진 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
7. 제 6항에 있어서, 상기 패드 산화막은 100 ~ 300Å의 두께로 형성하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
8. 제 6항에 있어서, 상기 내산화성막은 1000 ~ 2000Å 두께의 질화막으로 형성하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
9. 제 6항에 있어서, 상기 트랜치 형성시 상기 기판은 3000 ± 100Å 두께만큼 건식식각 하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
10. 제 6항에 있어서, 상기 트랜치의 내측벽에 제 1 측벽 산화막을 형성하는 공정은, 열산화 공정을 이용하여 트랜치의 내측벽과 바닥면에 제 1 측벽 산화막을 형성하는 공정 및, 건식식각 공정을 이용하여 상기 트랜치 바닥면의 산화막을 제거하는 공정으로 이루어진 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
11. 제 6항에 있어서, 상기 제 1 측벽 산화막은 150 ~ 170Å의 두께로 형성하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
12. 제 6항에 있어서, 상기 사이드웰 인크로취먼트 형성시 상기 기판은 500 ~ 1000Å의 두께만큼 습식식각하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
13. 제 6항에 있어서, 상기 사이드웰 인크로취먼트 형성시 상기 기판은 H₂O+HF+HNO₃+CH₃COOH 케미컬을 이용하여 등방성 식각하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
14. 제 6항에 있어서, 상기 제 2 측벽 산화막은 100±10Å 두께로 형성하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
15. 제 6항에 있어서, 상기 산화가능막은 폴리실리콘으로 형성하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
16. 제 6항에 있어서, 상기 산화가능막은 200±20Å의 두께로 형성하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
17. 제 6항에 있어서, 상기 제 3 측벽 산화막은 250±50Å의 두께로 형성하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
18. 제 6항에 있어서, 상기 절연막은 HDP나 O₃-TEOS로 형성하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
19. 제 6항에 있어서, 상기 절연막은 6000 ~ 7000Å의 두께로 형성하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
20. 제 6항에 있어서, 상기 제 3 측벽 산화막 형성 이후에 필드 이온주입을 실시하는 공정을 더 포함하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
21. 제 6항에 있어서, 상기 절연막 형성 이후에 상기 기판 상에 상기 내산화성막이 소정 두께 잔존하도록 상기 절연막과 상기 산화가능막 및 상기 내산화성막을 CMP 처리하는 공정과, 상기 내산화성막을 제거하는 공정과, 상기 내산화성막이 제거된 부분의 상기 기판 상에 소정 두께의 희생산화막을 성장시키는 공정 및, 상기 희생산화막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
22. 제 21항에 있어서, 상기 내산화성막은 700±70Å의 두께가 잔존하도록 CMP 처리하는 것을 특징으로 하는 STI를 구비한 반도체 소자 제조방법.
23. 제 21항에 있어서, 상기 내산화성막은 인산을 케미컬로 이용한 습식식각 공정으로 제거하는 것을 특징으로 STI를 구비한 반도체 소자 제조방법.