KR19990057360A - 반도체소자의 소자분리막 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로서, 반도체기판 상부에 산화막을 형성하고, 상기 반도체기판상에 액티브영역으로 예정되는 부분의 산화막을 제거한 다음, 상기 산화막의 측벽에 질화막 스페이서를 형성하고, 상기 액티브영역에 실리콘 에피층을 성장시킨 다음, 상기 질화막 스페이서를 제거한 후 상기 실리콘 에피층을 상기 질화막 스페이서가 있던 공간 만큼 산화시켜 열산화막을 형성함으로써 상기 실리콘 에피층으로부터 성장한 열산화막과 실리콘 계면에 계면 포획 전하(interface trap charge)가 적게 존재하여 상기 실리콘 에피층 계면에서 발생하는 사이드월 인버젼(sidewall inversion)현상을 방지하여 반도체소자의 전기적 특성을 향상시키는 기술이다.

Description

반도체소자의 소자분리막 제조방법

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로써, 특히 선택적으로 실리콘 에피층을 성장시켜 소자분리막을 형성하는 경우에 절연막과 실리콘 에피층 계면의 계면 포힉 전하를 감소시킴으로써 상기 절연막의 누설전류를 감소시켜 그에 따른 반도체소자의 전기적 특성 향상시키는 반도체소자의 소자분리막 제조방법을 제공함에 있다.

일반적으로 반도체소자는 트랜지스터나 커패시터 등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.

최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.

이러한 소자분리 영역의 제조방법으로는 질화막 패턴을 마스크로 하여 반도체기판을 열산화시키는 통상의 로코스(local oxidation of silicon : 이하 LOCOS 라 함) 방법이나 반도체기판에 트렌치를 형성하고 이를 절연물질로 매립하는 트렌치분리 등의 방법이 사용되고 있으며, 그 중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈빅(bird's beak)이 생성되어 기판 스트레스(stress)에 의한 격자 결함이 발생되는 단점이 있다.

상기 LOCOS 필드산화막의 제조방법을 살펴보면 다음과 같다.

먼저, 반도체기판의 표면을 열산화시켜 패드산화막을 형성하고 상기 패드산화막 상부에 상기 반도체기판의 소자분리 영역으로 예정된 부분을 노출시키는 질화막 패턴을 형성한 후, 상기 질화막 패턴을 열산화 마스크로 하여 반도체기판을 소정 두께 열산화시켜 필드산화막을 형성한다.

이러한 종래의 LOCOS 필드산화막은 활성영역과 필드산화막 사이의 반도체기판 경계부분에 산소가 측면 침투하여 버즈빅이라는 경사면이 형성된다.

상기 버즈빅에 의해 반도체기판에 스트레스가 인가되어 격자 결함이 발생되므로 누설전류가 증가되어 소자동작의 신뢰성이 떨어지고, 활성영역의 면적이 감소되어 소자의 고집적화가 어려워진다.

상기와 같이 활성영역의 면적이 감소되는 것을 방지하기 위하여, 선택적으로 실리콘 에피층을 성장시키는 소자분리막 제조방법이 사용되기도 한다.

이하, 종래기술에 따른 반도체소자의 소자분리막 제조방법을 첨부된 도면을 참고로 하여 설명하기로 한다.

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부에 산화막(13)을 증착한 다음, 소자가 형성되는 액티브영역으로 예정되는 부분을 노출시키는 감광막 패턴(도시않됨)을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 산화막(13)을 제거한다.

다음, 상기 산화막(13)이 제거된 액티브영역에 실리콘 에피층(15)를 성장시켜 액티브영역을 형성한다.

상기와 같은 종래기술에 따른 반도체소자의 소자분리막 제조방법은, 액티브영역의 실리콘 에피층과 산화막의 경계부분에 실리콘 원자의 댕글링 본드(dangling bond)가 형성되는데, 상기 댕글링 본드는 계면 포획 전하(interface trap charge)로 작용하여 전자나 정공의 전하를 포획하고 방출하는 작용을 해서 상기 산화막의 누설전류를 증가시켜 반도체소자의 전기적 특성을 열화시키는 문제점이 있다.

본 발명은 상기한 문제점을 해결하기 위하여, 반도체기판에 산화막을 형성하고, 상기 반도체기판의 액티브영역으로 예정되는 부분상의 산화막을 제거한 다음, 상기 산화막의 측벽에 질화막 스페이서를 형성하고, 실리콘 에피층을 성장시킨후, 상기 질화막 스페이서를 제거한 다음 상기 질화막 스페이서가 있던 부분에 열산화막을 형성함으로써 상기 실리콘 에피층과 열산화막의 계면에 계면 포획 전하가 적게 존재하여 실리콘 에피층 계면에서 발생할 수 있는 사이드월 인버젼(sidewall inversion) 현상을 방지하고 그에 따른 반도체소자의 전기적 특성을 향상시키는 반도체소자의 소자분리막 제조방법을 제공하는데 그 목적이 있다.

도 1a 및 도 1b 은 종래기술에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도.

도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도.

<도면의 주요부분에 대한 부호의 설명>

11, 12 : 반도체 기판 13, 14 : 층간절연막

15, 18 : 실리콘 에피층 16 : 질화막 스페이서

20 : 열산화막

상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 제조방법은,

반도체기판 상부에 절연막을 형성하는 공정과,

상기 반도체기판의 액티브영역으로 예정되는 부분의 상기 절연막을 제거하는 공정과,

상기 구조 상부에 질화막을 형성하는 공정과,

상기 질화막을 건식식각하여 상기 절연막의 측벽에 질화막 스페이서를 형성하는 공정과,

상기 액티브영역에 실리콘 에피층을 성장시키는 공정과,

상기 질화막 스페이서를 제거하는 공정과,

상기 실리콘 에피층을 산화시켜 상기 질화막 스페이서가 있던 부분에 열산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도이다.

먼저, 반도체기판(12) 상부에 산화막(14)을 형성한다. 이때, 상기 산화막(14)은 열산화막 또는 CVD 방법으로 형성한 산화막으로 2000 ∼ 4000 Å 두께 형성한다. (도 2a참조)

다음, 상기 반도체기판의 액티브영역으로 예정된 부분상의 산화막(14)을 건식식각방법으로 제거한다. (도 2b참조)

그 다음, 상기 구조 전면에 질화막(도시않됨)을 CVD 방법으로 200 ∼ 300 Å 두께 형성한 다음, 상기 질화막을 건식식각방법으로 식각하여 상기 산화막(14)의 측벽에 질화막 스페이서(16)를 형성한다. (도 2c참조)

다음, 상기 반도체기판의 액티브영역에 실리콘 에피층(18)을 2000 ∼ 4000 Å 두께로 성장시킨다. 이때, 상기 실리콘 에피층(18)은 SiCl₄, SiHCl₃, SiH₂Cl₂또는 SiH₄가스를 사용하여 형성한다. (도 2d참조)

그 다음, 상기 질화막 스페이서(16)는 120 ∼ 200 ℃의 인산용액을 이용한 습식식각방법으로 제거한다. (도 2e참조)

다음, 상기 질화막 스페이서(16)가 있던 공간에 상기 실리콘 에피층(18)을 산화시켜 열산화막(20)을 형성함으로써 소자분리막을 형성한다. 여기서, 상기 산화공정시 N₂O 가스를 이용하여 실시할 수도 있다. (도 2f참조)

상기한 바와같이 본 발명에 따른 반도체소자의 소자분리막 제조방법은, 반도체기판 상부에 산화막을 형성하고, 상기 반도체기판상에 액티브영역으로 예정되는 부분의 산화막을 제거한 다음, 상기 산화막의 측벽에 질화막 스페이서를 형성하고, 상기 액티브영역에 실리콘 에피층을 성장시킨 다음, 상기 질화막 스페이서를 제거한 후 상기 실리콘 에피층을 상기 질화막 스페이서가 있던 공간 만큼 산화시켜 열산화막을 형성함으로써 상기 실리콘 에피층으로부터 성장한 열산화막과 실리콘 계면에 계면 포획 전하(interface trap charge)가 적게 존재하여 상기 실리콘 에피층 계면에서 발생하는 사이드월 인버젼(sidewall inversion)현상을 방지하여 반도체소자의 전기적 특성을 향상시키는 이점이 있다.

Claims (8)

1. 반도체기판 상부에 절연막을 형성하는 공정과,

   상기 반도체기판의 액티브영역으로 예정되는 부분의 상기 절연막을 제거하는 공정과,

   상기 절연막의 측벽에 질화막 스페이서를 형성하는 공정과,

   상기 액티브영역에 실리콘 에피층을 성장시키는 공정과,

   상기 질화막 스페이서를 제거하는 공정과,

   상기 실리콘 에피층을 산화시켜 상기 질화막 스페이서가 있던 부분에 열산화막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 제조방법.
2. 제 1 항에 있어서,

   상기 절연막은 열산화막이나 CVD 방법으로 형성한 산화막을 2000 ∼ 4000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
3. 제 1 항에 있어서,

   상기 액티브영역의 절연막은 건식식각방법으로 제거하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
4. 제 1 항에 있어서,

   상기 질화막은 CVD 방법으로 200 ∼ 300 Å 두께로 형성한 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
5. 제 1 항에 있어서,

   상기 실리콘 에피층은 2000 ∼ 4000 Å 두께로 성장시키는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
6. 제 1 항에 있어서,

   상기 실리콘 에피층은 SiCl₄, SiHCl₃, SiH₂Cl₂또는 SiH₄가스 중 하나를 선택하여 사용하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
7. 제 1 항에 있어서,

   상기 질화막 스페이서는 인산용액을 이용한 습식식각방법으로 제거하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
8. 제 1 항에 있어서,

   상기 실리콘 에피층을 산화하는 공정은 N₂O 가스를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.