JPS6286838A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPS6286838A JPS6286838A JP22904785A JP22904785A JPS6286838A JP S6286838 A JPS6286838 A JP S6286838A JP 22904785 A JP22904785 A JP 22904785A JP 22904785 A JP22904785 A JP 22904785A JP S6286838 A JPS6286838 A JP S6286838A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
集積回路、特にＭＯＳ Ｆ ＥＴ構造で素子分離特性、
耐圧その他の特性を改善するため基板上に絶縁膜を積層
し、絶縁膜に開口せる素子形成領域にエピタキシャル層
を積層してＦＥＴを形成する構造があるが、本発明では
エピタキシャル層側面での結晶欠陥による特性の不安定
現象の対策を述べる。
耐圧その他の特性を改善するため基板上に絶縁膜を積層
し、絶縁膜に開口せる素子形成領域にエピタキシャル層
を積層してＦＥＴを形成する構造があるが、本発明では
エピタキシャル層側面での結晶欠陥による特性の不安定
現象の対策を述べる。
本発明は、基板上に積層された絶縁膜に埋込まれたエピ
タキシャル層に素子を形成する集積回路の製造方法に関
する。
タキシャル層に素子を形成する集積回路の製造方法に関
する。
ＭＯＳＦＥＴは高密度の集積回路の製作に極めて適した
構造であるが、更に特性改善のための努力が払われてい
る。
構造であるが、更に特性改善のための努力が払われてい
る。
基板上の各素子の分離特性、耐圧特性を改善し、ラフチ
アツブ現象の防止、更にα線対策等の目的で、各素子形
成を絶縁膜に埋込まれたエピタキシャル層で行う構造は
極めて好適である。
アツブ現象の防止、更にα線対策等の目的で、各素子形
成を絶縁膜に埋込まれたエピタキシャル層で行う構造は
極めて好適である。
然しなから、エピタキシャル成長層の側面での結晶欠陥
の発生の問題があり、改善が要望されている。
の発生の問題があり、改善が要望されている。
上記に述べた、素子分離用の絶縁膜に埋込まれたエピタ
キシャル層にＭＯＳＦＥＴを形成する製造方法を第３図
によりその構造を酒単に説明する。
キシャル層にＭＯＳＦＥＴを形成する製造方法を第３図
によりその構造を酒単に説明する。
第３図（ａ）は上面図を示し、第３図（ｂｌ及び（Ｃ）
はそれぞれ第３図（ａ）におけるＸ−Ｘ線及びＹ−Ｙ線
での断面図を示している。
はそれぞれ第３図（ａ）におけるＸ−Ｘ線及びＹ−Ｙ線
での断面図を示している。
シリコン基板１上に絶縁膜としてＳｉｎｇ膜２が約１μ
ｍ積層され、素子形成領域をエツチングにより開口した
後、エピタキシャル層３が埋込まれている。
ｍ積層され、素子形成領域をエツチングにより開口した
後、エピタキシャル層３が埋込まれている。
４はゲート酸化膜、ポリシリコンよりなるゲート電極５
がパターンニングされて形成されている。
がパターンニングされて形成されている。
６はソース領域、７はドレイン領域でイオン打込みによ
り形成される。第３図ではソース、ドレイン電極、配線
層等は省略している。
り形成される。第３図ではソース、ドレイン電極、配線
層等は省略している。
第３図で示されたごとく、酸化膜により各素子が分離さ
れ、エピタキシャル成長層にＭＯＳＦＥＴを形成する構
造は、分離特性が良好で耐圧も良く、ラッチアップ現象
、あるいはα線によるソフトエラー等にも強い特徴があ
る。
れ、エピタキシャル成長層にＭＯＳＦＥＴを形成する構
造は、分離特性が良好で耐圧も良く、ラッチアップ現象
、あるいはα線によるソフトエラー等にも強い特徴があ
る。
上記に述べた、従来の技術による方法ではエピタキシャ
ル成長層自体の結晶性は良好であるが、酸化膜との接触
する成長界面において結晶欠陥が発生し易いと云う問題
点がある。
ル成長層自体の結晶性は良好であるが、酸化膜との接触
する成長界面において結晶欠陥が発生し易いと云う問題
点がある。
そのため第３図（ａ）の矢印線で示されたごとく、ソー
ス領域６とドレイン領域７との間にエピタキシャル層３
のＳｉｎ、膜２との界面付近の結晶欠陥層を通してリー
ク電流が流れる問題を生ずる。
ス領域６とドレイン領域７との間にエピタキシャル層３
のＳｉｎ、膜２との界面付近の結晶欠陥層を通してリー
ク電流が流れる問題を生ずる。
このためトランジスタ特性に不安定現象が表れ、信頼性
を低下させる要因となっている。
を低下させる要因となっている。
上記問題点は、基板上に絶縁膜を全面に積層した後、素
子形成領域上の該絶縁膜を選択的にエツチング除去して
基板を露出せしめ、露出せる該基板上にエピタキシャル
成長層を積層した後、ウェットエツチングにより該エピ
タキシャル成長層の側面と絶縁膜との間に間隙部を形成
し、前記エピタキシャル成長層の表面を酸化させる工程
を含む本発明の電界効果トランジスタの製造方法によっ
て解決される。
子形成領域上の該絶縁膜を選択的にエツチング除去して
基板を露出せしめ、露出せる該基板上にエピタキシャル
成長層を積層した後、ウェットエツチングにより該エピ
タキシャル成長層の側面と絶縁膜との間に間隙部を形成
し、前記エピタキシャル成長層の表面を酸化させる工程
を含む本発明の電界効果トランジスタの製造方法によっ
て解決される。
また、前記間隙部の形成工程で、絶縁膜を選択的にエツ
チング除去した工程の後、残った絶縁膜の側面にＰＳＧ
膜を形成する工程を加わることにより、より容易に間隙
の形成が可能となる。
チング除去した工程の後、残った絶縁膜の側面にＰＳＧ
膜を形成する工程を加わることにより、より容易に間隙
の形成が可能となる。
エピタキシャル成長層を形成した後、ＨＦ溶液を用いた
ウェット・エツチングを行うことにより絶縁膜としてＳ
ｉｎ、膜を用いるとＳｉＯ□膜とエピタキシャル層との
界面部では、主としてＳｉＯ２膜側でエツチングが進む
。
ウェット・エツチングを行うことにより絶縁膜としてＳ
ｉｎ、膜を用いるとＳｉＯ□膜とエピタキシャル層との
界面部では、主としてＳｉＯ２膜側でエツチングが進む
。
これによりＳｉｎ、膜とエピタキシャル層との界面に間
隙部を生じ、部分的に結晶欠陥が除去される。
隙部を生じ、部分的に結晶欠陥が除去される。
ＰＳＧ膜が絶縁膜の側面に形成されている場合は、容易
にＰＳＧ膜が除去されるので作業効率が上がる。
にＰＳＧ膜が除去されるので作業効率が上がる。
その後の酸化工程によりエピタキシャル層の結晶欠陥は
Ｓ ｉ Ｏｚに変質されるので、リーク電流発生は殆ど
防止される。
Ｓ ｉ Ｏｚに変質されるので、リーク電流発生は殆ど
防止される。
本発明の一実施例を図面により詳細説明する。
第１図（ａ）〜（ｅ）は製造方法を示す工程順の断面図
を示す。
を示す。
シリコン基板１上にＳ ｉ Ｏ２Ｍ２が気相成長法によ
り約１μｍ積層され、素子形成領域８のＳｉＯ□膜をフ
ォトリソグラフィ法により開口する。これを第１図（ａ
ｌに示す。
り約１μｍ積層され、素子形成領域８のＳｉＯ□膜をフ
ォトリソグラフィ法により開口する。これを第１図（ａ
ｌに示す。
次いで、シリコンの選択エピタキシャル成長により素子
形成領域８をエピタキシャル層３により埋込む。これを
第１図（ｂｌに示す。
形成領域８をエピタキシャル層３により埋込む。これを
第１図（ｂｌに示す。
この工程でエピタキシャル成長層３とＳｉｎ、膜２との
界面には結晶欠陥を多く含んだ表面層９を生ずる。
界面には結晶欠陥を多く含んだ表面層９を生ずる。
次いで、弗酸（ＨＦ）を用いてウェットエツチングを行
い、第１図（Ｃ１に示すごとく間隙部１０を形成する。
い、第１図（Ｃ１に示すごとく間隙部１０を形成する。
次いで、上記の基板を高温熱酸化によりエピタキシャル
層の表面にＳ ｉ Ｏｚ膜１）を形成する。
層の表面にＳ ｉ Ｏｚ膜１）を形成する。
この熱酸化により結晶欠陥を含んだ表面層９は、５ｉｎ
２膜１）に変質し、膨張して間隙部１０を埋込む。
２膜１）に変質し、膨張して間隙部１０を埋込む。
これを第１図（ｄ＋に示す。
エピタキシャル層表面のＳｉＯ□膜をエツチング除去し
て平坦化することにより、第１図（ａ）に示す結晶欠陥
のない、Ｓｉ０ｇ膜に埋込まれたエピタキシャル層が得
られる。
て平坦化することにより、第１図（ａ）に示す結晶欠陥
のない、Ｓｉ０ｇ膜に埋込まれたエピタキシャル層が得
られる。
上記第１図（Ｃ）で説明せる、ＨＦによるウエットエ・
ノチング工程を効率化するための別の方法を第２図（ａ
ｌ〜（ｅ）により説明する。
ノチング工程を効率化するための別の方法を第２図（ａ
ｌ〜（ｅ）により説明する。
第１図（ａ）の基板を用い、第２図（ａ）に示すごとく
全面にＰＳＧ膜１２を約１０００人気相成長させる。
全面にＰＳＧ膜１２を約１０００人気相成長させる。
次いで、反応性イオン・エツチング（ＲＩ Ｂ）を全面
に加える。Ｓ ｉ Ｏｚ膜２の側面部のＰＳＧ膜１３を
残して他のＰＳＧ膜は除去される。
に加える。Ｓ ｉ Ｏｚ膜２の側面部のＰＳＧ膜１３を
残して他のＰＳＧ膜は除去される。
この状態でシリコンのエピタキシャル成長を行い開口部
を埋込む。これを第２図（Ｃ）に示す。
を埋込む。これを第２図（Ｃ）に示す。
以後、ＨＦによるウェットエツチング以降の工程は変わ
らない。ＰＳＧ膜は容易にＨＦと反応するので間隙部１
０の形成が容易である。
らない。ＰＳＧ膜は容易にＨＦと反応するので間隙部１
０の形成が容易である。
以後、エピタキシャル成長層に各機能素子を形成するプ
ロセスに移るが、本発明の内容とは直接関係ないので省
略する。
ロセスに移るが、本発明の内容とは直接関係ないので省
略する。
上記に説明せる製造方法は、エピタキシャル成長層に形
成される素子はＭＯＳＦＥＴに限定されるものではなく
、全ての機能素子に適用可能である。
成される素子はＭＯＳＦＥＴに限定されるものではなく
、全ての機能素子に適用可能である。
以上に説明せるごとく、本発明の製造方法を適用するこ
とにより各素子間の分離特性は良好で、且つ結晶欠陥に
よる電気的特性の不安定のない、酸化膜に埋込まれたエ
ピタキシャル層を用いる集積回路の製作が可能となった
。
とにより各素子間の分離特性は良好で、且つ結晶欠陥に
よる電気的特性の不安定のない、酸化膜に埋込まれたエ
ピタキシャル層を用いる集積回路の製作が可能となった
。
第１図（ａ）〜ｔｅｌは本発明にかかわる製造方法を説
明する工程順の断面図、 第２図（ａ）〜（Ｃ１は第１図の工程を一部変更せる場
合の説明図、 第３図（ａｌ〜（Ｃ１は酸化膜に埋込まれたエピタキシ
ャル層にＭＯＳＦＥＴを形成せる集積［ｉ２１路を説明
する図、 を示す。 図面において、 １はシリコン基板、 ２．１）はＳｉ０ｇ膜（絶縁膜）、 ３はエピタキシャル層、 ４はゲート酸化膜、 ５はゲート電極、 ６はソース領域、 ７はドレイン領域、 ８は素子形成領域、 ９は結晶欠陥を含んだ表面層、 １０は間隙部、 １２、１３はＰＳＧ膜、 をそれぞれ示す。 ＪｉｅＪ（＋＝１０−ｖ−ｈｈ製ｆｌ’に＊’ｅｔｔ４
ｎエネシゾｌ＃ｈＵゴ第１図 オＴ■乃Ｔネ￥宛−却剣ヒｊ；蚤ａの説ＯＨ悶第２図
明する工程順の断面図、 第２図（ａ）〜（Ｃ１は第１図の工程を一部変更せる場
合の説明図、 第３図（ａｌ〜（Ｃ１は酸化膜に埋込まれたエピタキシ
ャル層にＭＯＳＦＥＴを形成せる集積［ｉ２１路を説明
する図、 を示す。 図面において、 １はシリコン基板、 ２．１）はＳｉ０ｇ膜（絶縁膜）、 ３はエピタキシャル層、 ４はゲート酸化膜、 ５はゲート電極、 ６はソース領域、 ７はドレイン領域、 ８は素子形成領域、 ９は結晶欠陥を含んだ表面層、 １０は間隙部、 １２、１３はＰＳＧ膜、 をそれぞれ示す。 ＪｉｅＪ（＋＝１０−ｖ−ｈｈ製ｆｌ’に＊’ｅｔｔ４
ｎエネシゾｌ＃ｈＵゴ第１図 オＴ■乃Ｔネ￥宛−却剣ヒｊ；蚤ａの説ＯＨ悶第２図
Claims (2)
- （１）基板（１）上に絶縁膜（２）を全面に積層した後
、素子形成領域（８）上の該絶縁膜を選択的にエッチン
グ除去して基板を露出せしめる工程と、 露出せる該基板上にエピタキシャル成長層（３）を選択
的に積層した後、ウェットエッチングにより該エピタキ
シャル成長層の側面と該絶縁膜との間に間隙部（１０）
を形成する工程と、 前記エピタキシャル成長層の表面を酸化させる工程を含
むことを特徴とする集積回路の製造方法。 - （２）前記間隙部（１０）を形成する工程は、該露出せ
る基板面を取り巻く絶縁膜の側面にＰＳＧ膜（１３）を
形成する工程と、該露出せる基板上にエピタキシャル成
長層（３）を選択的に積層した後、ウェットエッチング
を行うことよりなることを特徴とする特許請求範囲第（
１）項記載の集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22904785A JPH06101518B2 (ja) | 1985-10-14 | 1985-10-14 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22904785A JPH06101518B2 (ja) | 1985-10-14 | 1985-10-14 | 集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286838A true JPS6286838A (ja) | 1987-04-21 |
| JPH06101518B2 JPH06101518B2 (ja) | 1994-12-12 |
Family
ID=16885911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22904785A Expired - Lifetime JPH06101518B2 (ja) | 1985-10-14 | 1985-10-14 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101518B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417422A (en) * | 1987-07-10 | 1989-01-20 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH01117043A (ja) * | 1987-10-23 | 1989-05-09 | Internatl Business Mach Corp <Ibm> | 基板中にエピタキシヤル・シリコン成長層を形成する方法 |
| US5073516A (en) * | 1991-02-28 | 1991-12-17 | Texas Instruments Incorporated | Selective epitaxial growth process flow for semiconductor technologies |
| US5403751A (en) * | 1990-11-29 | 1995-04-04 | Canon Kabushiki Kaisha | Process for producing a thin silicon solar cell |
| JPH09283615A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 半導体素子の隔離膜の構造及びその膜の形成方法 |
| KR19990057360A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 반도체소자의 소자분리막 제조방법 |
| KR100322533B1 (ko) * | 1999-05-27 | 2002-03-25 | 윤종용 | 선택 에피택셜 성장을 이용한 소자분리방법 |
| KR100365738B1 (ko) * | 1998-06-29 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
| KR100685581B1 (ko) * | 2000-12-11 | 2007-02-22 | 주식회사 하이닉스반도체 | 소자분리막 형성 방법 |
-
1985
- 1985-10-14 JP JP22904785A patent/JPH06101518B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417422A (en) * | 1987-07-10 | 1989-01-20 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH01117043A (ja) * | 1987-10-23 | 1989-05-09 | Internatl Business Mach Corp <Ibm> | 基板中にエピタキシヤル・シリコン成長層を形成する方法 |
| JPH0582058B2 (ja) * | 1987-10-23 | 1993-11-17 | Ibm | |
| US5403751A (en) * | 1990-11-29 | 1995-04-04 | Canon Kabushiki Kaisha | Process for producing a thin silicon solar cell |
| US5073516A (en) * | 1991-02-28 | 1991-12-17 | Texas Instruments Incorporated | Selective epitaxial growth process flow for semiconductor technologies |
| JPH09283615A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 半導体素子の隔離膜の構造及びその膜の形成方法 |
| KR19990057360A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 반도체소자의 소자분리막 제조방법 |
| KR100365738B1 (ko) * | 1998-06-29 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
| KR100322533B1 (ko) * | 1999-05-27 | 2002-03-25 | 윤종용 | 선택 에피택셜 성장을 이용한 소자분리방법 |
| KR100685581B1 (ko) * | 2000-12-11 | 2007-02-22 | 주식회사 하이닉스반도체 | 소자분리막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101518B2 (ja) | 1994-12-12 |
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