JPH0582058B2 - - Google Patents

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JPH0582058B2
JPH0582058B2 JP63183752A JP18375288A JPH0582058B2 JP H0582058 B2 JPH0582058 B2 JP H0582058B2 JP 63183752 A JP63183752 A JP 63183752A JP 18375288 A JP18375288 A JP 18375288A JP H0582058 B2 JPH0582058 B2 JP H0582058B2
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Japan
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silicon
layer
epitaxial
substrate
trench
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Deitoritsuchi Baiaa Kuraasu
Ruuchen Suu Ruiizu
Josefu Shepiisu Dominiku
Josefu Shiruesutorii Bikutaa
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Publication of JPH0582058B2 publication Critical patent/JPH0582058B2/ja
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、一般に集積半導体デバイスの製造方
法に関し、具体的には、選択的にエピタキシアル
成長させた半導体結晶の諸領域に、欠陥のないま
たは少ない半導体を形成することに関する。さら
に具体的に言えば、本発明は、半導体基板と選択
的に成長させた半導体領域の両方を能動デバイス
及び回路の形成に使用できる、高密度に充填され
た分離デバイス構造を形成する際に特に有用であ
る。半導体技術分野では、多くの従来技術で記載
されているトレンチなどの分離構造のサイズを縮
小する点で現況技術を進歩させるために、選択的
に成長させたシリコン結晶中で欠陥をなくするこ
とが必要となつている。本発明は、絶縁体同志を
突き合わせる領域内に高性能の能動ダイオード及
びMOSデバイス構造を形成するために、かかる
領域内に欠陥の少ないまたはない半導体が必要な
半導体技術分野に広く適用できる。
Ｂ 従来技術 モノリシツク集積回路技術では、回路構造内の
様々な素子を互いに分離することが必要である。
こうした分離のためにいくつかの異なる技術が使
われてきたが、好ましい形は、二酸化シリコン、
窒化シリカンなどの誘電性材料を使つて行なう何
らかのタイプの絶縁層分離である。上記のよう
に、エピタキシアル成長させたシリコンの主要な
用途の一つは、トレンチ分離工程である。トレン
チ分離工程でシリコン結晶をエピタキシアル成長
させるための技術が、米国特許第4526631号明細
書、及び同明細書に引用されている多数の参照文
献に詳しく記載されている。この米国特許第
4526631号明細書には、単結晶シリコン基板中に
トレンチを形成することが教示されている。二酸
化シリコンや窒化シリコンなどの絶縁体層を側壁
に形成して、デバイスをそこに形成する予定の隣
接する能動領域相互間で必要な分離を行なう。ト
レンチの底面は、露出した基板の単結晶シリコン
材料であり、上記特許に記載されているように、
Ｐ型またはＮ型の物質で適当にドープしたもので
もよい。
エピタキシアル・シリコンを成長させる間にそ
れに適切なドーパントを加えることにより、基板
上の分離されたトレンチ内に単結晶シリコン材料
を選択的に成長させることができる。上記の発明
では、分離トレンチ用のボイドのない再充填層を
形成させる上で、選択的に成長させた材料が好都
合である。選択的エピタキシアル結晶内に欠陥の
ないシリコンを形成させることができる場合、こ
の選択的に成長させたシリコンを使用すると、充
填密度を高めるというさらに大きな利点が得られ
る。たとえば、選択的に成長させたシリコンとシ
リコン基板を使つてデバイスを製造し、介在する
絶縁体を用いて分離を行なうことができる。従来
技術によれば、選択的エピタキシアル成長中に絶
縁体の側壁に沿つて欠陥が形成され、またそれら
の欠陥によつて選択的にシリコン材料の完全な利
用が著しく制限されることが判明している。この
界面に欠陥が形成されると、デバイスの漏電と性
能低下が起こる。本発明は、これらの側壁欠陥を
なくし、こうした領域の完全な利用の基礎をもた
らすものである。ドープしたエピタキシアル・シ
リコン結晶ならびにシリコン基板材料が、バイポ
ーラ、MOSFET、CMOS、NMOSなど様々な半
導体技術で有用な各種の半導体デバイスを形成す
るための基礎となる。トレンチ側壁の誘電体は、
絶縁体として働き、エピタキシアル・シリコンを
やはり半導体デバイスの形成に使われる隣接のシ
リコンから分離する。
この同じ選択的エピタキシアル・シリコン結晶
成長技術を使つて、単結晶シリコン基板の表面
に、基板表面王に形成された誘電体層で選択的エ
ピタキシアル領域が分離された、単結晶シリコン
をエピタキシアル成長させることができる。最初
に標準のレジスト技法で絶縁体をパターン付けし
て、誘電体を貫いて基板に達する開口領域を接け
る。次に、選択的に成長させたエピタキシアル・
シリコン領域を誘電体材料の境界で分離する。こ
の誘電体の境界は、二酸化シリコン層でも、二酸
化シリコンと窒化シリコン複合層でもよい。
こうした選択的エピタキシアル・シリコンを形
成するための選択的エピタキシアル技法は、米国
特許第4473598号明細書、及び米国特許第4528047
号明細書にも記載されている。
これらの技法は、一般にボイドのない良好なエ
ピタキシアル単結晶シリコンを生成するが、非常
に工程の影響を受けやすく、誘電体側壁に隣接し
てエピタキシアル・シリコンの外側表面層を形成
する傾向がある。この外側表面層は、スタツキン
グ障害による諸欠陥を生じやすい。注意深く工程
制御を行う場合でも、かなりの数の重度欠陥が生
じることがあり、そのためこうした技術の効用が
VLSI構造だけに限られてしまう。シリコン結晶
軸の方向やその他の工程制御など各種欠陥の量と
重度を軽減するための提案が行なわれている。た
とえば、ボーランド（Broland）等、“選択エピ
タキシアル成長技法による高度の絶縁層分離
（Advanced Dielectric Isolation through
Selective Epitaxial Growth Techniques）”ソ
リツド・ステート・テクノロジー（Solid State
Technology）、1985年８月、pp.141−148；H.キ
タジマ等、第５回国際シリコン材料シンポジウム
講演要旨集（Proceeding of 5thInterational
Symposium on Silicon Materials）；サイエン
ス・アンド・テクノロジー（Science and
Technology）、PV−86−４、Electrochem.
Soc.、H.R.ハフ（Huff）編、1986年半導体シリ
コンSemiconductor Silicon／1986）、pp.833−
844；N.ミヤモト等、日本応用物理学雑誌、第一
部、第25巻、第12号、1986年12月、pp.1825−
1829；N.カサイ等、日本応用物理学雑誌、第26
巻、第５号、1987年５月、pp.671−674を参照の
こと。これらの方法はある程度役立つものの、依
然としてエピタキシアル・シリコンが成長する区
画を決める誘電体側壁に隣接して、とくに結晶軸
方向が幾分か変化する個所において、結晶欠陥な
いし層を形成する。たとえば、誘電体側壁の隅部
においては、シリコン成長層の結晶軸方向の変化
ないし偏位が不可避であるので結晶欠陥が発生す
る。
Ｃ 発明が解決しようとする問題点 本発明の主目的は、欠陥の少ないまたは欠陥の
ない外側層を有する選択的に成長させたエピタキ
シアル・シリコン結晶、ならびにMOSFETやバ
イポーラ・デバイ用の領域を利用するためにその
ような欠陥の少ないまたは欠陥のない外側層を形
成する方法を提供することである。
Ｄ 問題点を解決するための手段 本発明によれば、少なくともクリテイカルな領
域で欠陥の少ないまたは欠陥のないエピタキシア
ル成長させた単結晶シリコンの外側表面層が開示
され、それを形成する方法が提供される。この技
法によれば、単結晶シリコン基板を用意して、そ
の上にエピタキシアル・シリコンを成長させ、か
つこの基板に誘電体側壁によつて少なくとも一部
分が限定された領域を設け、その領域にエピタシ
アル・シリコンを成長させることになる。基板上
の領域にシリコン結晶をエピタキシアル成長させ
る。結晶を成長させた後、エピタキシアル成長さ
せた表面層の少なくとも誘電体材料に隣接する欠
陥を含む部分を除去して、誘電体材料で置き換え
る。第１の発明においては、少なくとも１つのト
レンチの内側壁に沿つてシリコンの酸化物および
窒化物から成る複合誘電体被覆を有するシリコン
半導体基板を準備し、そのトレンチ内にシリコ
ン・エピタキシヤル層を成長させる。次に、シリ
コン窒化物をエツチングにより除去してシリコン
酸化物とシリコン成長層の外側壁との間に狭いギ
ヤツプを形成する。基板を酸化雰囲気中に曝らす
ことにより、欠陥を含んでいるかも知れないシリ
コン成長層の外側壁をシリコン酸化物に変換し、
その際、変換シリコン酸化物の体積膨張により上
記ギヤツプが充填される。
第２の発明においては、少なくとも１つの深い
トレンチの実質的に垂直な内側壁に沿つて絶縁被
覆層を有するシリコン半導体基板を準備し、その
トレンチ内にシリコン・エピタキシヤル層を成長
させる。欠陥を含んでいるかも知れないシリコン
成長層の外側壁および上記絶縁被覆層に跨がつて
実質的に垂直な浅いトレンチを形成する。この浅
いトレンチ内に二酸化シリコン、ガラスなどの誘
電体を充填することにより、深い絶縁被覆層で分
離されたメサ型のエピタキシヤル成長領域が半導
体基板に形成される。この成長領域は、浅いトレ
ンチの形成により、欠陥区画が除去されている。
Ｅ 実施例 次に図面、とくに第１Ａ図ないし第１Ｈ図を参
照すると、欠陥の少ない選択的エピタキシアル・
シリコン結晶を形成するための一実施例を幾分概
略的に表現したものが示されている。この実施例
は、選択的エピ・トレンチ（SET）技法（上記
の米国特許第4526631号を参照のこと）と呼ばれ
る方法で実施した本発明を示している。第１Ａ図
には、複数のトレンチ１２をその中に形成させた
単結晶シリコン基板１０が示されている。トレン
チ１２は図では２個示してあるが、通常は非常に
多数のトレンチが形成されていることを了解され
たい。トレンチは、底面１４と側壁１５を備えて
いる。側壁１５は一般に底面１４に垂直である
が、この欠陥除去法では必ずしもそうする必要は
ない。Ｖ字溝形トレンチにも本法が適用できる
（米国特許第4255207号を参照のこと）。また、ト
レンチの寸法は様々な値にすることができること
を了解されたい。基板の頂面と側壁１５は誘電性
絶縁コーテイング１６で覆われている。コーテイ
ング１６は、本実施例では、二酸化シリコン
（SiO2）基層１８と窒化シリコン（Si3N4）上層
２０の複合層の形をとる。この種の構造の形成は
当技術分野で周知であり、米国特許第4526631号、
米国特許第4528047号及びその中に引用されてい
る参照文献に詳しく記載されている。したがつ
て、この構造の形成の詳細についてここでは説明
しない。これらのトレンチの寸法は様々である
が、通常は深さ３−４ミクロン、幅約1.7ミクロ
ンである。ただし、これらの値は例として示した
ものであり、本発明の範囲を限定するものではな
い。二酸化シリコンの厚みは約1000Å、窒化シリ
コンの厚みは通常1000−1500Åである。本発明で
は、後で説明するように窒化シリコンの厚みの制
御は重要である。
第１Ａ図に示した構造を、各トレンチ内に選択
的にエピタキシアル単結晶シリコン成長させるた
めの出発点とする。このようなシリコン結晶を成
長させる技法は多数あるが、このようなシリコン
結晶の選択的エピタキシアル成長を教示する、上
記に引用した参照文献ならびにそれに引用されて
いる参照文献を参照されたい。具体的に挙げる
と、本発明用のエピタキシアル・シリコン結晶を
成長させるための好ましい技法の一つが、米国特
許第4526631号に示されている。さらに具体的に
言うと、アプライド・マテリアルズ社製の反応容
器AMC7800中でHClを含むまたは含まないSiCl4
−H2を使つて1000℃で大気圧付近の圧力でエピ
タキシアル再充填物を、付着させる。ドーパント
としてB2H6を用いる。SiCl4の供給量は、毎分
120のH2気流中で毎分10.2ｇとする。充填レベ
ルと時間の関係を、上記の条件でHClを用いる場
合と用いない場合についていくつかのケースに対
してプロツトすることができる。HClを用いない
エピタキシアル成長では、見かけの成長が観察さ
れることがあるが、毎分0.6のH2を用いた再充
填では、見かけの成長は起こらない。第１Ｂ図に
示すように、トレンチを過剰充填する。エピタキ
シアル・シリコン結晶の選択的成長過程では、ト
レンチの底面１４を核形成部位として成長を開始
させ、研磨ステツプの前に結晶２２が完全に充填
し、僅かに過剰充填するまで成長を続けさせる。
この成長は、第１Ｂ図に示すように、絶縁壁１６
と緊密に突併せになる、各トレンチはシリコン単
結晶を含んでおり、各結晶の最終的用途に応じ
て、当技術分野で周知のように、エピタキシア
ル・シリコンに必要に応じてＰ型またはＮ型のド
ーパントを加えることができる。
絶縁壁の境界内にエピタキシアル・シリコン結
晶を成長させる際にぶつかる問題の一つは、成長
したエピチキシアル層の外表面層がある種の欠陥
を非常に含みやすいことである。第１Ｂ図ないし
第１Ｆ図では、外面層上のスタツキング障害など
の欠陥をもつ欠陥層２４を×印で表わす。能動層
が側壁界面に接する場合、様々な欠陥によつて高
い漏れ電流を生じることがある。
こうした欠陥の量と重大度を制御または制限す
るための提案がいくつか行なわれている。たとえ
ば、前記に引用した参照文献で提案されているよ
うに、結晶を優先面方向に成長させる。また、予
清掃手順が欠陥生成に影響を与えることも示唆さ
れている。H.クルテン（Kurten）等、IEEE電子
デバイス紀要（IEEE Transactions on
Electronic Devices）、ED−30（1983年）、p.1511
を参照のこと。しかしながら、それらのどの技法
も、単独でもまた組み合わせても、選択的エピタ
キシアル・シリコンの絶縁体に隣接する外面に欠
陥ができる問題を解決することはできなかつた。
本発明の方法は、あらゆる配向に、またあらゆ
る選択的エピタキシアル構成に適用できる。ま
ず、米国特許第4528047号に記載されているよう
な化学的機械的研磨技法を用いてエピタキシア
ル・シリコンを平面化し、第１Ｃ図に示した構造
を作る。この技法では、PH＝11.8に調節したH2O
中で３重量％のSiO2スラリを使用する。16psiで
必要な時間だけ研磨を行なう。高分子の研磨パツ
ドを用いて回転中ウエハに押しつけ、16psiで研
磨して単結晶層の漏り上がつた部分を除去させ
る。この工程の機構はよくわかつていないが、単
結晶シリコンの表面がスラリで加水分解され、こ
のより軟かい物質がスラリと研磨パツドの作用で
研磨されるものと考えられる。窒化物は研磨スト
ツプとして働く。反応性イオン・エツチングな
ど、他の乾式または湿式エツチ・バツク技法も使
用できることに留意されたい。
さらに、表面を平面化して、第１Ｄ図に示すよ
うな上面窒化物層の表面、及び希望する場合に
は、上面酸化物層を除去できることに留意された
い。後者の場合は、第１Ｅ図に示すように窒化
物／酸化物側壁だけが残ることになる。窒化物ス
トツプ層を越える平面化を行なうかどうかは、本
明細書に記載する欠陥除去法にとつて重大ではな
い。どちらの構造にも選択的窒化物エツチングが
行なえるからである。
欠陥を除去するため、好ましくはリン酸中でエ
ツチングを行なつて、窒化シリコン層を除去す
る。リン酸は窒化シリコンを優先的に溶かし、二
酸化シリコン層はほとんど攻撃しない。必要に応
じて、エピタキシアル・シリコンだけを平面化す
る場合は第１Ｃ図に示す構造から、まエピタキシ
アル・シリコンと上面窒化物層を平面化する場合
は第１Ｄ図に示す構造から、またエピタキシア
ル・シリコンと上面窒化物層と上面二酸化シリコ
ン層とを平面化する場合は第１Ｅ図に示す構造か
ら出発して、エツチングを行なうことができる。
第１Ｆ図に、第１Ｃ図または第１Ｄ図の構造から
出発してエツチングを行なつた場合に得られる構
造を示す。165℃に加熱したリン酸を用いて、側
壁上の窒化シリコンを優先的にエツチングするこ
とができる。ブランケツト窒化物被膜上でのエツ
チ速度は毎分50Åである。窒化物側壁をエツチン
グで除去する場合は、エツチング速度はもつと速
くなる。この速度は、ブランケツト被膜上での速
度の10倍にも及ぶことがある。
（第１Ｆ図に示すような）窒化シリコンを除去
した後、破片全体に酸化処理を施して、エピタキ
シアル結晶の表面層を含む外部欠陥を酸化させ
る。外部欠陥層の酸化には、標準的な酸化法を使
用できる。こうした方法の一つは、A.S.グローブ
（Grove）、「半導体デバイスの物理と工学
（Physics and Technology of Semiconductor
Devices）、ジヨン・ウイリー社、ニユーヨーク、
1967年刊、pp.22−34に記憶されている。しかし、
隣接シリコン中への転位を防止する際には、形成
された酸化物を粘弾性的に流動させることのでき
るものなら、どんな酸化法や工程温度の順序でも
適している。外部表面を酸化すると、欠陥を含む
シリコン層が二酸化シリコン層２６に変換され
て、エピタキシアル結晶の周り及び上面のボイド
を充填し、第１Ｇ図に示すように、欠陥のあるエ
ピタキシアル・シリコン層を除去させる。エピタ
キシアル結晶の周囲のスペースは、酸化される１
単位体積のシリコンから約２単位体積の二酸化シ
リコンが生じるために、二酸化シリコンで充填さ
れる。したがつて、エピタキシアル結晶とSiO2
側壁の間のスペースが完全に充填されるまで、酸
化を進めされる。第１Ｇ図に元のエピタキシアル
結晶の表面を破線で示すが、図からわかるよう
に、欠陥を含むエピタキシアル・シリコン層は完
全に二酸化シリコンに変換されている。上述のよ
うに、窒化シリコン層の厚みは重要である。
SiO2とエピタキシアル結晶の間のボイドが充填
されると、酸化にさらされる側壁エピタキシアル
結晶はもうないため、側壁表面の酸化が止まるの
で、そのことはすぐに理解できる。この時点で、
すべての欠陥層を除去するのに十分な深さまで酸
化が浸透していなければならない。１単位体積の
酸化されるシリコンから２単位体積の二酸化シリ
コンが生じるので、窒化シリコン層の厚みを、エ
ピタキシアル結晶の欠陥を含む外部層と少なくと
も同じにして、酸化の深さが十分となり、欠陥層
が確実に除去させるようにすべきである。欠陥を
含む層が除去され、あるいは実際にSiO2に変換
されたので、その表面とその下側の層が事実上欠
陥を含まない、新しい外部表面が生成する。
酸化に続いて、第１Ｇ図の構造に通常のリング
ラフイ技法を実施して、基板シリコン及び選択的
に成長させたシリコン中にデバイスを作成するた
めの、選択された絶縁体領域を開けることができ
る。別法として、第１Ｈ図に示すようにこの構造
を平面化し、エピタキシアル・シリコン結晶の頂
面３０を露出させることができる。その後、酸
化、追加の被膜付着、拡張その他のよく使われて
いるシリコン技術の方法などを用いて、能動構造
と受動構造を生成することができる。平面化のた
めの技法は多数あり、当技術分野で周知である。
好ましい技法は、以前に説明した化学的機械的平
面化である。
第３Ａ図ないし第３Ｇ図は、本発明をSET環
境で実施するためのやや異なる技法を示したもの
である。第３Ａ図は、第１Ａ図と同様の出発点で
あり、側壁６５を持つトレンチまたは開口６２が
中に形成された単結晶シリコン基板６０が用意さ
れている。側壁６５及び基板頂部は絶縁性コーテ
イング６６で覆わている。この絶縁層は、加工上
可能なら単一層でもよい。平面化など他の加工上
の考慮が必要な場合は、たとえば二酸化シリコン
と窒化シリコンの複合層がより好ましい。前述の
ように、開口６２の底面６４を核形成部位として
用いて、シリコン結晶７２をエピタキシアル成長
させる。エピタキシアル結晶は、前の両実施例で
説明したように、第３Ｂ図に示すように開口６２
を充填してそのすぐ上に達するまで成長させ、×
印で表わした欠陥を含む外側層７３を有する。エ
ピタキシアル結晶７２を平面化し研磨して、第３
Ｃ図に示すように、前述のように上面７４を酸化
物コーテイング６６の頂面と同じ高さにさせる。
平面化に続いて、第３Ｄ図に示すように開口パ
ターン８２を用いてTNSまたはAZ（シツプリー
社から販売されているレジスト）など通常のフオ
レジスト・マスク８０を形成させる。SF6／O2を
用いた反応性イオン・エツチング技法で、第３Ｅ
図に示すように選択的エピタキシアル成長領域７
６を選択的にエツチする。シリコンと絶縁体のエ
ツチ速度の比は、RIE法では10〜20：１とすべき
である。このような技法は、M.ミート（Mieth）
等、“ポリシリコンの異方性エツチング上のSF6
を用いたプラズマ・エツチング（Plasma
Etching Using SF6 on the Anisotropic
Etching of Polysilicon”、Semiconductor
Interational、1986年５月、pp.110−113に記載さ
れている。別法は、シリコン領域及び誘電体側壁
の非選択的エツチングを用いるものである。この
ことは、CF4／O2など通常のRIE法で実施でき
る。そのような技法は、マシロ・シバガリ等、日
本応用物理学雑誌、第19巻（1980年）、第８号、
pp.1579−1580に記載されている。
最終結果として、シリコン基板の表面のすぐ下
の領域の選択的にエピタキシアル成長させたシリ
コンの欠陥ある層が、RIEによつて物理的に除去
される。この領域を次に科学蒸着再充填により先
述の平面化技法を用いて、二酸化シリコン７８ま
たは他の絶縁体で置き換えることができる（第３
Ｆ図及び第３Ｇ図）。第３Ｈ図に、選択的に成長
させたシリコン結晶を再度酸化させた結果を示
す。この実施例では、エピタキシアル成長させた
シリコン上の欠陥を含む層の頂面部分だけが除去
され、深くまで延びる絶縁体中を下に延びる表面
の残りの部分はなお欠陥を含んでいる。しかし、
バイポーラ技術でもMOSFET技術でも、通常は
エピタキシアル成長させた結晶の上部のみを、欠
陥のある層があれば有害で漏れを起こす恐れのあ
る能動デバイス及び接合部に使い、残りの部分は
主としてCMOS構造中のラツチアツプを防止す
るために絶えしさえずればよく、上面領域の欠陥
を少しにまたは全くなくす必要はないので、大低
の場合は、これで十分である。このことを第３Ｉ
図に示す。この図は、選択的にエピタキシアル成
長させたシリコン結晶をMOSFET技術でどのよ
うにしてトランジスタとして利用するかを示して
いる。図からわかるように、エピタキシアル成長
させた結晶の表面に２つのP+領域を形成させる。
Ｎ領域がその下にあるが、能動デバイスは誘電体
で充填された深いトレンチ７６より深くは延びて
いず、前記に説明したように、浅いトレンチより
下に延在する欠陥を含む層８０はこのデバイスの
動作に悪影響を及ぼさない。
同様に、バイポーラ・デバイスも、その臨界領
域が浅いトレンチより深くは延びないように形成
する。このことは第２図に示す。この図に示され
ているデバイスは、左から右へ、縦型NPNトラ
ンジスタ（VNPN）、横型PNPトランジスタ
（LPNP）、抵抗器、シヨツトキー・バリア・ダイ
オード（SBD）である。各トランジスタは、エ
ミツタＥ、ベースＢ、コレクタＣを有する。抵抗
器は端子TR１とTR２を有し、シヨツトキー・
バリア・ダイオードは端子TS１とTS２を有す
る。
Ｆ 発明の効果 上述のように、本発明は、欠陥の少ないまたは
欠陥のない外部層を有する選択的に成長させたエ
ピタキシアル・シリコン結晶を提供する。
本発明は、高性能の能動ダイオード及びMOS
構造を形成するために絶縁体を突合せになる領域
に欠陥の少ないまたは欠陥のない半導体が必要と
される、半導体技術に広く適用される。
【図面の簡単な説明】
第１Ａ図ないし第１Ｈ図は、本発明に基づく選
択的に成長させたエピタキシアル・シリコン結晶
を形成させる１実施例の段階的なやや概略的な断
面図である。第２図は、第３Ａ図ないし第３Ｉ図
に示した方法に基づいて製造された結晶から形成
されたバイポーラ・デバイスを示す。第３Ａ図な
いし第３Ｉ図は、選択的に成長させたエピタキシ
アル・シリコン結晶を形成し、最終ステツプでそ
れからFETデバイスを形成するさらに別の実施
例の段階的なやや概略的な断面図である。 １０……基板、１１，１２……トレンチ、１４
……トレンチ底面、１５……トレンチ側壁、１６
……絶縁コーテイング、１８……基層、２０……
外層、２２……エピタキシアル・シリコン層、２
４……欠陥層、２６……充填層。

Claims (1)

  1. 【特許請求の範囲】 １ 基板中に、誘電体側壁によつて分離された実
    質的に欠陥のないエピタキシアル単結晶シリコン
    成長層を形成するための方法であつて、 (a) 少なくとも１つのトレンチをもち、その内側
    壁が、酸化物層上に窒化物層が付着されてなる
    複合誘電体層で覆われてなるシリコン単結晶基
    板を用意し、 (b) 上記基板の表面上の選択的エピタキシアル成
    長によつて上記トレンチをシリコン単結晶成長
    層で充填し、 (c) 上記窒化物層を選択的に除去することにより
    上記酸化物層と上記シリコン成長層の外側壁の
    間に〓間を形成し、 (d) 上記〓間を完全に充填するために上記シリコ
    ン成長層の外側壁を熱酸化する工程を有する、
    基板中にエピタキシアル・シリコン成長層を形
    成する方法。 ２ 基板中に、誘電体側壁によつて分離された実
    質的に欠陥のないエピタキシアル単結晶シリコン
    成長層を形成するための方法であつて、 (a) 少なくとも１つの深いトレンチをもち、その
    内側壁が絶縁体層で覆われてなるシリコン単結
    晶基板を用意し、 (b) 上記基板の表面上の選択的エピタキシアル成
    長によつて上記トレンチをシリコン単結晶成長
    層で充填し、 (c) 上記シリコン成長層の外側壁とこれに隣接し
    た上記絶縁体層に跨がつて実質的に垂直な浅い
    トレンチを形成し、 (d) 上記浅いトレンチを誘電体で充填する工程を
    有する、 基板中にエピタキシアル・シリコン成長層を形成
    する方法。
JP63183752A 1987-10-23 1988-07-25 基板中にエピタキシヤル・シリコン成長層を形成する方法 Granted JPH01117043A (ja)

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