JPH02102556A - 集積回路構造のサブストレートの中に分離領域を形成するための方法 - Google Patents

集積回路構造のサブストレートの中に分離領域を形成するための方法

Info

Publication number
JPH02102556A
JPH02102556A JP1209476A JP20947689A JPH02102556A JP H02102556 A JPH02102556 A JP H02102556A JP 1209476 A JP1209476 A JP 1209476A JP 20947689 A JP20947689 A JP 20947689A JP H02102556 A JPH02102556 A JP H02102556A
Authority
JP
Japan
Prior art keywords
layer
substrate
forming
oxide
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1209476A
Other languages
English (en)
Inventor
Johan A Darmawan
ヨハン・エイ・ダーマワン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH02102556A publication Critical patent/JPH02102556A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/763Polycrystalline semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は集積回路構造のサブストレートの中の分離領
域の形成に関する。特に、この発明はその中でエピタキ
シャル成長した材料の層が集積回路構造のサブストレー
トの中に形成される分離スロットの上に形成される、そ
のような分離領域を形成するための方法に関し、それに
よってスロットの壁が酸化された後に別のステップがス
ロットを再充填する必要を除去する。
関連した技術の説明 集結回路構造の構成に際し、分離領域は隣接した能動素
子、または構成要素をお互いに電気的に分離し、絶縁す
るために形成される。そのような分離領域を形成するた
めのそのような方法の1つはサブストレートの中にスロ
ットまたは溝を形成することを伴う。このスロットまた
は溝の壁はその後酸化され、所望の分離または絶縁を形
成し、通常酸化物またはポリシリコンで、スロットを再
充填することが続く。構造の表面は、その後ウェットま
たはドライエツチング技術および/または機械的な研摩
を用いて平坦化される。
そのような方法は能動素子および構成要素をお互いに効
果的に絶縁する/分離する分離領域の形成の結果となる
が、サブストレートへの損傷は分離領域を形成すること
において用いられる処理ステップの間に起こり得る。
たとえば、サブストレートへの損傷はスロットの中の過
度の酸化物成長により形成される応力のために起こり得
る。サブストレートはまた、その後の平坦化の間にボイ
ドが開き、それに続いてボイドの側壁が酸化することの
結果として、ポリシリコンで再充填する間、ボイド形成
により応力を加えられるかもしれない。酸化物がスロッ
トの中へ成長する態様において、スロットの上に酸(I
JIのキャップを形成することもまた応力を産み出し得
る。再充填の後の平坦化の間の構造の機械的な研摩は、
ウェーハを傷つけるかもしれないし、またはウェーハの
裏側の上に再充填材料を残し、そのこともまたウェーハ
を反らせるかもしれない。
したがって、そのような処理の間のサブストレートの結
晶構造の中の損傷させるような応力の形成を抑制する、
または除去すると同時に、集積回路構造のサブストレー
トの中に分離領域を形成するための方法を提供すること
は望ましいであろう。
発明の概要 したがって、この発明の目的は、サブストレートの中に
形成される分離スロット上にエピタキシャル成長した材
料の層を形成することを含む、集積回路構造のサブスト
レートの中に分離領域を形成するための方法を提供する
ことである。
この発明のもう1つの目的は、エピタキシャル層が、サ
ブストレートの中に形成されるかつエピタキシャル層の
成長前に酸化物と並べられる分離スロット上に成長され
る、集積回路構造のサブストレートの中に分離領域を形
成するための方法を提供することである。
この発明のさらにもう1つの目的は、エピタキシャル層
が、サブストレートの中に形成されるかつ分離スロット
を充填するエピタキシャル層の成長前に酸化物と並べら
れる分離スロット上に成長される、集積回路構造のサブ
ストレートの中に分離領域を形成するための方法を提供
することである。
この発明のなおもう1つの目的は、エピタキシャル層が
、サブストレートの中に形成されるかつ分離スロットを
覆うエピタキシャル層の成長前に酸化物と並べられる分
離スロット上に成長される、集積回路構造のサブストレ
ートの中に分離領域を形成するための方法を提供するこ
とである。
この発明のさらに他の目的は、エピタキシャル層が、サ
ブストレートの中に形成されるかつエピタキシャル層の
成長前に酸化物と並べられる分離スロットの上に成長さ
れ、かつエピタキシャル層がその後、分離スロットが形
成される領域の中のサブストレートのレベルまで酸化さ
れる、集積回路構造のサブストレートの中に分離領域を
形成するための方法を提供することである。
この発明のまださらに他の目的は、エピタキシャル層が
、サブストレートの中に形成されるかつエピタキシャル
層の成長前に酸化物と並べられる分離スロット上に成長
され、かつエピタキシャル層が分離スロットが形成され
る領域の中の層を薄くするためにその後選択的にエツチ
ングされ、サブストレートのレベルまで層の薄くされた
部分の選択的な酸化がそれに続き、それで薄(されたエ
ピタキシャル層の酸化によって形成される酸化物が分離
スロットの側壁の上の酸化物と接触する、集積回路構造
のサブストレートの中に分離領域を形成するための方法
を提供することである。
この発明のこれらおよび他の目的は、次の説明および添
付の図面から明らかであるであろう。
発明の詳細な説明 この発明は、構造の中の能動素子または構成要素の間に
所望の分離/絶縁を提供するためにサブストレートの中
に形成され、および酸化物と並べられる、分離スロット
が、構造の上にエピタキシャル層を成長することによっ
て充填される、かまたは覆われる、集積回路構造のサブ
ストレートの中に分離領域を形成するための改善された
方法を提供する。エピタキシャル層はその後パターン化
され、分離スロット上の層の部分はその後酸化され、ス
ロットの中に酸化物成長を拡げることなくスロットの上
に酸化物キャップを与え、それによってサブストレート
の中に応力を発生することを避ける。1つの実施例にお
いて、分離スロットの上にあるエピタキシャル層の部分
は、それの酸化に先立って最初に薄くされ、分離スロッ
トの酸化された側壁のレベルまで、薄くされたエピタキ
シャル層の残余の部分を酸化させることを容易にする。
以下の記述および添付の図面の参照は、限定ではなく図
解として、シリコンサブストレートおよびシリコンエピ
タキシャル層の成長に言及し、この発明の実施を示すの
に役に立つであろう。
ここで第1図に移ると、シリコンサブストレート10が
、バイポーラ素子の埋込コレクタ層として役立ち得るそ
の上に形成された随意の埋込層12とともに示される。
そのような埋込層は、埋込層12を形成するためにドー
プされるべきサブストレートの一部のみを露出するため
に最初にサブストレート10をマスクすることにより形
成され得る。そのような埋込層の形成は単に随意であり
、この発明のいかなる部分も形成しないので、残りの図
は、サブストレートおよびその中に形成されるいかなる
埋込みの層もまとめて数字10により示す。
サブストレート10の中の随意の埋込層12の形成以後
、サブストレートは分離スロットまたは領域の形成の準
備をされ、そのり備はまずたとえば10:1の水/HF
溶液で、サブストレート表面を最初にきれいにすること
により、その後サブストレート10の上に、およそ35
0−600オングストローム(A)の厚とを持つ薄い酸
化物層20を成長する、または生成することにより行な
われ、シリコンサブストレート10の表面と与えられる
べき窒化物マスキング層との間のコンパチブルインタフ
ェースを提供する。
窒化物層30は酸化物層20の上に約1000ないし約
1500人、好ましくは約1200Aの厚さまでその後
生成され、ガラス、たとえばシリコン酸化物の層40が
、約1ないし1.5ミクロン(10−15に人)の厚さ
までその後生成される。ガラス層40は、リンでドープ
されなくてもよく、またはその後のリンドープされた上
側(パッシベーション)ガラス層が完成した構造上に用
いられるかどうかの都合のため約4−6wt、%でリン
ドープしてもよい(なぜなら同じ装置がその後両方の層
を形成するために用いられてもよいからである。
フォトレジストマスク50がその後構造上に与えられ、
第2図に示されるように、サブストレート10の中に形
成されるべき分離スロットの所望の幅に従う、開口54
を形成するためにパターン化される。
ガラス層40、窒化物層30、および酸化物層20が、
プラズマまたはRIEエツチングを用いて開口44を形
成するためにレジストマスク層50の中のマスク開口5
4を通してその後エツチングされる。レジスト層50は
、第3図で示されるように層20.30、および40か
ら形成される酸化物/窒化物/酸化物スロットマスクを
残して、シリコンスロットエツチングの間のスロットの
中の炭素堆積物の形成を避けるために、シリコンサブス
トレート10の中の分離スロットのエツチングに先立っ
て通常、その後除去される。
スロット14は、第4図に示されるようにシリコンをエ
ツチングするために、たとえばRIEエツチングシステ
ムを用いて、バイポーラ素子には約4ないし約7ミクロ
ン、またはMO3素子には1ミクロンはどかもしれない
深さまで、層20.30、および40の中のマスク開口
を通してサブストレート10においてその後エツチング
される。
所望の分離を達成するためには、スロット14の深度は
サブストレート10の中に前もって形成されたいかなる
埋込みの層の厚さも越えるべきであるということを図解
するために、随意の埋込層12の下の方のレベルが第4
図に点線13により示されるということは注目されるで
あろう。
さらに第4図を参照すると、スロット14の形成の後に
、層20,30、および40の中のスロットマスク開口
を通して、P型サブストレートには、たとえば約60k
EVエネルギレベルの、たとえば硼素の、またはN型サ
ブストレートには同様に適当なエネルギレベルのリンの
注入により、スロットチャネルストップ領域16は、そ
の上にその後形成される能動素子の動作の間のサブスト
レートにおける反転のいかなる可能性も避けるために、
スロット14の底部においてサブストレート10の中に
注入されてもよい。
スロット14の形成、およびチャネルストップ領域16
の注入の後、ガラス層40およびスロット14の中のい
かなる酸化物もフッ化水素エッチャント溶液を用いて除
去され得、下にある窒化物マスク層30の上で止まる。
スロット14のサブストレートの壁の中の、損傷したシ
リコンは、たとえばCrO,+HFまたはNH4OH+
H20□の混合のシリコンエツチング溶液を用いてその
後除去され得る。このステップは、もし望まれるならば
、スロット14の底部のサブストレート10の中のチャ
ネルストップ領域16の注入に先立って、実行されても
よいということは注目されるべきである。
ガラスまたは酸化物層40の除去、およびスロット14
の壁からの損傷したシリコンの除去の後、スロット14
の露出したシリコンの壁は、第5図に示されるように、
約2000ないし約3000人の酸化物層または被覆6
0を提供するために酸化される。酸化物被覆60は、C
VDにより形成されてもよいが、しかし好ましくは構造
を約10分間、約1000ないし約1100℃の温度の
蒸気雰囲気に露出することにより成長させられる。
スロット14の壁の上に酸化物被覆60を形成した後、
構造は短時間の、すなわち10−15秒、たとえば10
:1のHF、またはその誘導体、フッ化アンモニウム+
HF、のウェットエツチングを受け、窒化物層30の上
に残っているいかなる酸化物も除去し、窒化物層30を
除去するためにリン酸エツチングがそれに続き、窒化物
層30の下の酸化物層20を除去するためにさらに酸化
物除去エツチングを受け、第6図に示される構造の結果
となる。酸化物被覆60の厚さの量は、構造の上に残っ
ている窒化物および酸化物スロットマスク層を除去する
エツチングステップの間のいくらかの酸化物の除去また
は損失に備えるのに十分なように予め定められ、または
予め選択され、所望の分離または絶縁を提供するのに十
分な二、すなわち少なくともおよそ800人を残すとい
うことは注目されるべきである。
この発明に従って、エピタキシャルシリコンの層70が
、酸化物層20の除去の後、ここでシリコンサブストレ
ート上に成長し、第7図に示される実施例において、7
0aでスロット14をまた充填する。エピタキシャルシ
リコン層70は、能動素子が結局は構成されるであろう
ところのサブストレートのそれらの領域の上のエピタキ
シャル層70の所望の厚さと同様にスロット14の幅に
依存して、約1ないし2ミクロンの深度または厚さまで
、サブストレート10上に成長する。
第7A図に描かれる代替の実施例に示されるように、第
7A図に示されるような空容積部72を残してスロット
をシリコン(ポリシリコン)で充填することなくスロッ
ト14上にブリッジするためにエピタキシャル成長過程
を変更することもまた可能である。このことは、スロッ
トが約1.4ミクロンまたはそれ未満の幅であるとき、
生成圧力を約150ないし約175トルに、温度を約9
00℃ないし約1000℃に下げることにより成し遂げ
られ得る。
エピタキシャル層70は、そのようなエピタキシャル成
長に用いられるシランガス中で、N−型エピタキシャル
シリコンにはたとえば砒素、またP−型エピタキシャル
シリコンには硼素のドーピング剤を含むことによって好
ましくはドープされるということが注目されるべきであ
る。、もしそのようなドープされたエピタキシャルシリ
コンでスロット14を充填することが望ましくないと考
えられる場合は、エピタキシャル成長は、約0.3ない
し0.5ミクロンのドープされないエピタキシャルシリ
コンが最初に成長し、エピタキシャルシリコンの残余が
ドーパントの存在下で成長することがそれに続く、2つ
のステップまたは段階に随意に分割し得る。
最初にスロットを構成し、その後エピタキシャル層を成
長させることによって(先行技術により実施されるよう
に別々のステップでスロットを酸化物またはポリシリコ
ンで充填することよりもむしろ)エピタキシャルシリコ
ン層70を成長させるステップの間にスロット14をシ
リコンで充填することは、(先行技術によりまた実施さ
れるように最初にエピタキシャル層を成長し、その後ス
ロットを形成する代わりに)スロットを再充填するさら
に他のステップの必要を除去し、またそのような他の充
填物をエピタキシャル層のレベルにまで平坦化する必要
も除去し、高度の歩留りでより簡単で、かつより低コス
トの方法の結果となる。
エピタキシャルシリコン層70の成長の後、エピタキシ
ャル層70の全体の表面は、その上に窒化物マスク層9
0が与えられてもよいコンパチブル表面を提供する酸化
物マスク層80を形成するために酸化されてもよい。第
8図に図解されてい゛るように、能動素子の構成に用い
られないであろうし、およびスロット14の壁の上の酸
化物被覆60を含む、スロット14により規定される領
域を好ましくは完全に覆うであろうし、またその上スロ
ット14のまわりのサブストレート10の一部分にも重
なるであろう、サブストレート10の領域を大体におい
て規定する、その中に普通以上に大きい開口104を有
する、フォトレジストマスク層100がその後与えられ
てもよい。
ここで第9図に移ると、レジストマスク100の中の開
口104により露出される窒化物層90および酸化物層
80の一部が適当なウェットまたはドライエツチング技
術によりその後除去され、下にあるエピタキシャルシリ
コン層70の表面を露出する開口94を形成する。
この時点で、エピタキシャルシリコン層70の露出した
領域は、厚とを薄くするために好ましくはエツチングさ
れるので、それでそれは下にある分離スロットまで完全
に酸化され得る。第9図に示されるように、除去される
エピタキシャルシリコンの量は、エピタキシャルシリコ
ン層の最初の厚さの十分な量であるべきであり、それで
その後の残余のエピタキシャルシリコンの酸化は、エピ
タキシャルシリコンの除去により作り出される開口の酸
化物での完全な充填の結果となるであろう。
この酸化物充填は起こるであろうが、その理由はシリコ
ン酸化物は、それが酸化により形成されるところのシリ
コンよりも大きい堆積を占めるので、酸化は酸化物の下
方と同様上方への成長の結果となるからである。
このような薄くするステップにより除去されるエピタキ
シャルシリコンの量は、またエピタキシャル層の最初の
厚さで変わるであろう。たとえば、もし2ミクロンのエ
ピタキシャル層が形成されると、エピタキシャル層は約
1ないし約1.5ミクロンの除去により薄くされなけれ
ばならず、1ミクロンの厚さのエピタキシャル層は0な
いし約0゜5ミクロンに及ぶ量を薄くされ得、いずれの
場合にも、分離スロット上に約0.5ないし約1ミクロ
ンの厚さのエピタキシャルシリコンを残す。
薄くするステップの後、構造は、すべての露出したエピ
タキシャルシリコンがスロット14の側壁上の酸化物6
0のレベルまで少なくとも下へ延びる、スロット14上
の酸化物キャップ110を形成するために酸化されてし
まうまで酸化雰囲気に露出され、第10図に示される構
造の結果となる。このことは、構造をたとえば暖かい蒸
気のような酸化媒質に、およそ4〜5時間、約1000
℃で、露出することによって、または高圧酸化処理を用
いることによってなされ得る。
酸化物層60の高さよりもさらに先に、および分離スロ
ット14のすぐ近くに隣り合う露出した領域(もし埋込
層が存在するのであれば、エピタキシャル層の中への拡
散に先立つ最初の埋込層領域)の中のサブストレート1
0の中へわずかに実際に下に延びる、酸化物キャップ1
10が示されるということは、第10図において注目さ
れるであろう。酸化物キャップ110がサブストレート
10の中にこれほど遠く実際に延びる必要がないにして
も、酸化物キャップ110は下へ十分に遠くへ延び、そ
れで酸化物キャップ110は酸化物60に接触し所望の
分離を提供するということは重要である。サブストレー
ト10の中への下方への酸化物キャップのわずかに過度
の拡張は、しかしながら、先行技術の酸化物が酸化物キ
ャップを提供するためにスロット自体の中で成長すると
きのようにサブストレートの中に応力を生み出す結果と
ならずに、酸化物60への酸化物キャップ110の接触
を確実にするであろう。
さらに、サブストレート10への、またはサブストレー
トの中の埋込層へのエピタキシャル層70の非素子領域
の下方への酸化は、たとえば横方向のPNP素子の中の
ペースストレージ領域を減らすような利点を有し得、素
子のスピードアップの結果となる。
第10図に示されるように、酸化物キャップ110の成
長は、マスク層80および90の下のエピタキシャル層
70の覆われた部分のいくらかの酸化のため、酸化物キ
ャップ110に横方向に隣接する酸化物の「バーズビー
ク」領域114の形成の結果となり得るということもま
た注目されるであろう。エピタキシャル層70はこの領
域でより厚いので、「バーズビーク」領域114の多く
は酸化物キャップ110の最終の上部の表面の上の方に
延びるであろう。
もしこの酸化物の「バーズビーク」領域が望ましくない
と思われるときは、この酸化物114の上向きの拡張は
、簡単な平坦化ステップによって望まれない酸化物成長
114の多くの随意の除去に役立ち、その中ではフォト
レジスト材料の平坦化する層が、酸化物マスク層80お
よび窒化物マスク層90の除去、および表面が酸化物領
域114を除去するためにRIEエツチングされた、ま
たは機械的に研摩された後、酸化物キャップ110、酸
化物領域114およびエピタキシャル層70の表面の残
余の表面上に与えられ得る。
第11図に示されるように、その結果はしたがって、そ
の中またはその上に能動素子がここで形成され得る、エ
ピタキシャル層70が、充填された分離スロット14上
の酸化物キャップ110の上部の表面とおよそ同じ高さ
である、平坦化された表面となるであろう。
いずれにしても、酸化されたスロットがそのような分離
スロットの充填の間に形成されるエピタキシャル層のレ
ベルまで上にエピタキシャルシリコンでその後再充填さ
れるか、でなければエピタキシャル層で覆われ、スロッ
トの酸化された壁のレベルまで下へのスロットの上のエ
ピタキシャル層の領域の局所的な酸化がそれに続く、エ
ピタキシャル層の形成に先立つ、分離スロットの形成は
、隣り合ったサブストレートにおける応力の形成が、サ
ブストレートのレベルの上の酸化物キャップの形成によ
って実質的に除去された、それの上に酸化物キャップを
持つ分離スロットの形成の結果となる。
【図面の簡単な説明】
第1図は、この発明の分離スロットの形成に先立つその
中に埋込みの層の形成を示す、サブストレートの部分縦
断面図である。 第2図はマスキング層の上に与えられるパターン化され
たフォトレジストをもつ、その上の酸化物および窒化物
マスキング層の形成を示す、第1図のサブストレートの
部分縦断面図である。 第3図は、フォトレジストパターンを介してエツチング
し、レジスト層を除去した後の第2図のマスキング層を
示す部分縦断面図である。 第4図は、サブストレートの中に分離スロットを形成す
るためにマスキング層を介してサブストレートをエツチ
ングすること、およびスロットの下のサブストレートの
中のチャネルストップ領域の形成を示す、第3図の構造
の部分縦断面図である。 第5図は、その中に形成されるスロットのサブストレー
トの壁の酸化を示す、第4図の構造の部分縦断面図であ
る。 第6図は、マスキング層を除去した後の第5図の構造を
示す部分縦断面図である。 第7図は、分離スロットを充填する、第6図の構造の上
のエピタキシャル層の成長を示す、この発明の1つの実
施例の部分縦断面図である。 第7A図は、その中で分離スロット上に成長したエピタ
キシャル層が、スロットをエピタキシャル材料で充填し
ないで、スロットをわたってブリッジする、この発明の
もう1つの実施例の部分縦断面図である。 第8図は、マスキング層の上に与えられるパターン化さ
れたフォトレジストをもつ第7図のエピタキシャル層の
上に形成される酸化物および窒化物マスキング層を示す
、部分縦断面図である。 第9図は、分離スロットの上にあるエピタキシャル層の
部分の上のマスキング層に形成される開口を示し、エピ
タキシャル層の一部が分離スロットの上のエピタキシャ
ル層を局部的に薄くするために除去された、第8図の構
造の部分縦断面図である。 第10図は、スロットの酸化物壁にまで下に延びる分離
スロットの上の酸化物キャップを形成するために第9図
のエピタキシャル層の薄くされた露出した部分の酸化を
示す、部分縦断面図である。 第11図は、酸化物キャップに隣り合ったエピタキシャ
ル層に形成されるバーズビーク領域を除去するための平
坦化の後の第10図の構造を示す、部分縦断面図である
。 図において60は酸化物被覆であり、70はエピタキシ
ャルシリコン層であり、80は酸化物マスク層であり、
90は窒化物マスク層であり、100はフォトレジスト
マスク層であり、110は酸化物キャップである。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド へ ■ 「0 レー 寸 ■ O

Claims (1)

  1. 【特許請求の範囲】 (1)集積回路構造のサブストレートの中に分離領域を
    形成するための方法であって、 (a)分離領域が形成されるべきところの前記サブスト
    レートの一部分の上に第1のマスクを形成するステップ
    と、 (b)前記マスクの中の開口を介して前記サブストレー
    トの中に分離スロットを形成するステップと、 (c)前記スロットの壁を酸化するステップと、 (d)前記第1のマスクを除去するステップと、 (e)前記サブストレートの中の前記分離スロットの上
    にエピタキシャル層を成長するステップと、 (f)前記エピタキシャル層の下の前記分離スロット上
    に前記スロットよりも大きい寸法の開口をその中に持つ
    前記エピタキシャル層の上に第2のマスクを形成するス
    テップと、 (g)前記分離スロットの上に前記エピタキシャル層を
    通って前記分離スロットの中の前記酸化物まで下方に拡
    がる酸化物キャップを形成するために前記第2のマスク
    の中の前記開口を介して前記エピタキシャル層の露出し
    た部分を酸化するステップとを含む、方法。 (2)前記第1のマスクを形成する前記ステップが、酸
    化物マスク層を形成するステップ、前記酸化物層の上に
    窒化物マスク層を形成するステップ、および前記マスク
    層の上にパターン化されたフォトレジストを形成するス
    テップをさらに含む、請求項1に記載の方法。 (3)前記第1のマスクを形成する前記ステップが、前
    記窒化物マスク層の上に酸化物マスク層を形成するステ
    ップをさらに含む、請求項2に記載の方法。 (4)前記分離スロットを形成する前記ステップが、前
    記マスク開口を介して約4ないし約7ミクロンの深さま
    で前記サブストレートをエッチングするステップをさら
    に含む、請求項1に記載の方法。 (5)前記分離スロットの下の前記サブストレートの中
    に前記スロットを介して前記サブストレートをドーピン
    グすることによりチャネルストップを形成するさらに他
    のステップを含む、請求項1に記載の方法。 (6)前記分離スロットの壁を酸化する前記ステップが
    、約2000ないし約3000Åの酸化物層を形成する
    ステップをさらに含む、請求項1に記載の方法。 (7)前記エピタキシャル層を成長する前記ステップが
    、前記エピタキシャル層を約1ないし2ミクロンに成長
    するステップをさらに含む、請求項1に記載の方法。 (8)前記エピタキシャル層を成長する前記ステップが
    、ドープされない材料で前記エピタキシャル層を約0.
    3ないし約0.5ミクロンに成長し、その後ドープされ
    た材料で前記エピタキシャル層の残余を成長するステッ
    プをさらに含む、請求項7に記載の方法。 (9)前記エピタキシャル層を薄くするために前記第2
    のマスクにより露出された前記エピタキシャル層の一部
    分を除去するさらに他のステップを含み、それによって
    前記エピタキシャル層のその後の酸化が前記スロットの
    中の前記酸化物までの下方の、およびおよそ前記エピタ
    キシャル層の露出されない部分のレベルまでの上方の酸
    化に帰着し、前記分離スロットの上に酸化物キャップを
    形成する、請求項1に記載の方法。 (10)前記サブストレートがシリコンを含み、かつ前
    記サブストレート上に成長した前記エピタキシャル層が
    エピタキシャルシリコンを含む、請求項1に記載の方法
    。 (11)集積回路構造のサブストレートの中に分離領域
    を形成するための方法であって、(a)分離領域が形成
    されるべきところの前記サブストレートの一部分の上に
    第1のマスクを形成するステップを含み、それは (1)酸化物マスク層を形成するステップ と、 (2)前記酸化物層の上に窒化物マスク層 を形成するステップと、 (3)前記窒化物層の上に酸化物マスク層 を形成するステップと、 (4)前記マスク層の上にパターン化され たフォトレジストを形成するステップとを含み、さらに (b)マスク開口を介して約4ないし約7ミクロンの深
    さまで前記サブストレートをエッチングすることによっ
    て前記マスクの中の前記開口を介して前記サブストレー
    トの中に分離スロットを形成するステップと、 (c)その上に約2000ないし約3000Åの酸化物
    層を形成するために前記分離スロットの壁を酸化するス
    テップと、 (d)前記第1のマスクを形成する前記酸化物および窒
    化物層を除去するステップと、 (e)前記サブストレートの中の前記分離スロットの上
    にエピタキシャル層を約1ミクロンないし2ミクロンに
    成長するステップと、 (f)前記エピタキシャル層の下の前記分離スロット上
    に前記スロットよりも大きい寸法の開口をその中に持つ
    前記エピタキシャル層の上に第2のマスクを形成するス
    テップと、 (g)前記エピタキシャル層を薄くするために前記第2
    のマスクによって露出した前記エピタキシャル層の一部
    分を除去するステップと、(h)前記エピタキシャル層
    を通って前記分離スロットの中の前記酸化物まで下方に
    、およびおよそ前記エピタキシャル層の露出しない部分
    のレベルまで上方に拡がる前記分離スロットの上の酸化
    物キャップを形成するために前記第2のマスクの中の前
    記開口を介して前記エピタキシャル層の前記露出した部
    分の残余を酸化するステップとを含む方法。 (12)前記サブストレートの中の前記分離スロット上
    に前記エピタキシャル層を成長する前記ステップが、前
    記スロットをシリコンで充填するステップをさらに含む
    、請求項11に記載の方法。 (13)前記サブストレートの中の前記分離スロットの
    上に前記エピタキシャル層を成長する前記ステップが、
    前記スロットを前記エピタキシャル層で覆うステップを
    さらに含む、請求項11に記載の方法。 (14)前記第1のマスクを形成する前記ステップが、
    前記窒化物マスク層の上に酸化物マスク層を形成するス
    テップをさらに含む、請求項11に記載の方法。 (15)前記分離スロットの下の前記サブストレートの
    中に前記スロットを介して前記サブストレートをドーピ
    ングすることによりチャネルストップを形成するさらに
    他のステップを含む、請求項11に記載の方法。 (16)前記スロットから前記スロットの形成の間に損
    傷を受けたサブストレート材料を除去するさらに他のス
    テップを含む、請求項11に記載の方法。 (17)損傷を受けたサブストレート材料を除去する前
    記ステップに先立って、前記スロットの壁から酸化物を
    除去するさらに他のステップを含む、請求項16に記載
    の方法。 (18)前記エピタキシャル層を成長する前記ステップ
    が、ドープされない材料で前記エピタキシャル層を約0
    .4ないし約0.5ミクロンに成長させるステップ、お
    よびその後ドープされた材料で前記エピタキシャル層の
    残余を成長するステップをさらに含む、請求項11に記
    載の方法。 (19)前記サブストレートがシリコンを含み、および
    前記サブストレート上に成長した前記エピタキシャル層
    がエピタキシャルシリコンを含む、請求項11に記載の
    方法。 (20)前記エピタキシャル層のエッチングされない部
    分の中に形成される酸化物部分を除去するために前記エ
    ピタキシャル層の前記露出した部分を酸化する前記ステ
    ップの後、前記構造を平坦化するさらに他のステップを
    含む、請求項11に記載の方法。 (21)集積回路構造のシリコンサブストレートの中に
    分離領域を形成するための方法であって、 (a)分離領域が形成されるべきところの前記サブスト
    レートの一部分の上に第1のマスクを形成するステップ
    を含み、それは (1)第1の酸化物マスク層を形成するス テップと、 (2)前記酸化物層の上に窒化物マスク層 を形成するステップと、 (3)前記窒化物マスク層の上に第2の酸 化物マスク層を形成するステップと、 (4)前記マスク層の上にパターン化され たフォトレジストを形成するステップとを含み、さらに (b)マスク開口を介して約4ないし約7ミクロンの深
    さまで前記サブストレートをエッチングすることにより
    前記マスクの中の前記開口を介して前記サブストレート
    の中に分離スロットを形成するステップと、 (c)前記分離スロットの下の前記サブストレートの中
    に前記スロットを介して前記サブストレートをドーピン
    グすることによってチャネルストップを形成するステッ
    プと、 (d)前記第2の酸化物マスク層を除去するステップと
    、 (e)その上に約2000ないし約3000Åの酸化物
    層を形成するために前記分離スロットの壁を酸化するス
    テップと、 (f)前記第1のマスクを形成する前記第1の酸化物お
    よび窒化物層を除去するステップと、(g)前記サブス
    トレートの中の前記分離スロット上に約1ないし2ミク
    ロンのエピタキシャルシリコン層を成長するステップと
    、 (h)前記エピタキシャル層の下の前記分離スロットの
    上に前記スロットよりも大きい寸法の開口をその中に持
    つ前記エピタキシャルシリコン層の上に第2のマスクを
    形成するステップと、(i)前記エピタキシャル層を薄
    くするために前記第2のマスクにより露出した前記エピ
    タキシャル層の一部分を除去するステップと、 (j)前記分離スロットの上に前記エピタキシャル層を
    通って前記分離スロットの中の前記酸化物まで下方に、
    およびおよそ前記エピタキシャル層の露出しない部分の
    レベルまで上方に拡がる酸化物キャップを形成するため
    に前記第2のマスクの中の前記開口を介して前記エピタ
    キシャル層の前記露出した部分の残余を酸化するステッ
    プとを含む方法。
JP1209476A 1988-08-12 1989-08-12 集積回路構造のサブストレートの中に分離領域を形成するための方法 Pending JPH02102556A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US231,452 1988-08-12
US07/231,452 US4853344A (en) 1988-08-12 1988-08-12 Method of integrated circuit isolation oxidizing walls of isolation slot, growing expitaxial layer over isolation slot, and oxidizing epitaxial layer over isolation slot

Publications (1)

Publication Number Publication Date
JPH02102556A true JPH02102556A (ja) 1990-04-16

Family

ID=22869290

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1209476A Pending JPH02102556A (ja) 1988-08-12 1989-08-12 集積回路構造のサブストレートの中に分離領域を形成するための方法

Country Status (2)

Country Link
US (1) US4853344A (ja)
JP (1) JPH02102556A (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061653A (en) * 1989-02-22 1991-10-29 Texas Instruments Incorporated Trench isolation process
US5132765A (en) * 1989-09-11 1992-07-21 Blouse Jeffrey L Narrow base transistor and method of fabricating same
US5008207A (en) * 1989-09-11 1991-04-16 International Business Machines Corporation Method of fabricating a narrow base transistor
US4994406A (en) * 1989-11-03 1991-02-19 Motorola Inc. Method of fabricating semiconductor devices having deep and shallow isolation structures
JPH07505013A (ja) * 1991-11-15 1995-06-01 アナログ・デバイセズ・インコーポレイテッド 絶縁体を充填した深いトレンチを半導体基板に製作する方法
JPH05152429A (ja) * 1991-11-28 1993-06-18 Nec Corp 半導体装置の製造方法
US5433794A (en) * 1992-12-10 1995-07-18 Micron Technology, Inc. Spacers used to form isolation trenches with improved corners
US5358891A (en) * 1993-06-29 1994-10-25 Intel Corporation Trench isolation with planar topography and method of fabrication
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
US5643822A (en) * 1995-01-10 1997-07-01 International Business Machines Corporation Method for forming trench-isolated FET devices
US5926722A (en) * 1997-04-07 1999-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Planarization of shallow trench isolation by differential etchback and chemical mechanical polishing
KR100515057B1 (ko) * 2003-01-10 2005-09-14 삼성전자주식회사 반도체 소자의 트렌치 소자분리막들 형성방법
KR100559040B1 (ko) * 2004-03-22 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4256514A (en) * 1978-11-03 1981-03-17 International Business Machines Corporation Method for forming a narrow dimensioned region on a body
JPS56137648A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4381956A (en) * 1981-04-06 1983-05-03 Motorola, Inc. Self-aligned buried channel fabrication process
JPS57196544A (en) * 1981-05-27 1982-12-02 Mitsubishi Electric Corp Manufacture of integrated circuit isolated by oxide film
JPS58140137A (ja) * 1982-02-16 1983-08-19 Nec Corp 半導体装置
US4473598A (en) * 1982-06-30 1984-09-25 International Business Machines Corporation Method of filling trenches with silicon and structures
JPS60105247A (ja) * 1983-11-11 1985-06-10 Toshiba Corp 半導体装置の製造方法
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
US4554728A (en) * 1984-06-27 1985-11-26 International Business Machines Corporation Simplified planarization process for polysilicon filled trenches
US4639288A (en) * 1984-11-05 1987-01-27 Advanced Micro Devices, Inc. Process for formation of trench in integrated circuit structure using isotropic and anisotropic etching
JPS61135136A (ja) * 1984-12-05 1986-06-23 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US4853344A (en) 1989-08-01

Similar Documents

Publication Publication Date Title
KR960016502B1 (ko) 집적 회로 분리 방법
KR100213196B1 (ko) 트렌치 소자분리
JP3630401B2 (ja) シリコン・オン・インシュレータ構造およびその製造方法
US6228727B1 (en) Method to form shallow trench isolations with rounded corners and reduced trench oxide recess
US6967146B2 (en) Isolation region forming methods
JPH0582058B2 (ja)
WO1996002070A2 (en) Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit
JPH06232061A (ja) 単結晶領域を選択エピタキシにより形成する方法
JPH08293541A (ja) 半導体装置の素子分離方法
JPH02102556A (ja) 集積回路構造のサブストレートの中に分離領域を形成するための方法
KR100234408B1 (ko) 반도체장치의 소자분리방법
US5371036A (en) Locos technology with narrow silicon trench
JP3363420B2 (ja) 自己整合トレンチを有するパターン付きシリコン・オン・インシュレータ基板の製造方法
JPH10144782A (ja) 隔離領域の形成方法
US6436791B1 (en) Method of manufacturing a very deep STI (shallow trench isolation)
KR100428526B1 (ko) 절연체상실리콘기술을위한분리산화물을형성하는방법
JP3719854B2 (ja) 半導体装置の製造方法
US5851901A (en) Method of manufacturing an isolation region of a semiconductor device with advanced planarization
JPH08125010A (ja) 半導体装置の隔離構造とその製造方法
JPH07183370A (ja) 半導体装置の製造方法
KR100895824B1 (ko) 반도체 소자의 소자분리막 형성방법
US6261966B1 (en) Method for improving trench isolation
JPH0521592A (ja) 半導体装置の製造方法及び半導体装置
EP0357202A1 (en) Method of forming isolation region in integrated circuit structure
KR101127033B1 (ko) 반도체 소자 및 반도체 소자의 sti형 소자분리막 형성방법