JPH08293541A - 半導体装置の素子分離方法 - Google Patents

半導体装置の素子分離方法

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JPH08293541A
JPH08293541A JP8041380A JP4138096A JPH08293541A JP H08293541 A JPH08293541 A JP H08293541A JP 8041380 A JP8041380 A JP 8041380A JP 4138096 A JP4138096 A JP 4138096A JP H08293541 A JPH08293541 A JP H08293541A
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region
isolation
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JP8041380A
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Moon-Han Park
文漢 朴
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Abstract

(57)【要約】 【課題】半導体基板を活性領域及び非活性領域とに区分
するための素子分離方法を提供する。 【解決手段】 第１非活性領域にトレンチ分離方法によ
り第１分離絶縁膜３８を形成した後、第２非活性領域に
ＬＯＣＯＳにより第２分離絶縁膜４６を形成する。従っ
て、従来ＣＭＰ工程時発生するディッシング現象が防止
でき、活性領域が露出されることなく素子分離が可能な
ので素子の電気的特性を向上させ得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、さらに詳細には広い非活性領域と狭い非活性
領域に相異なる方法で素子分離膜を形成することにより
素子の電気的特性を向上させ得る半導体装置の素子分離
方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化により素子分離領
域も縮小されて、６４Ｍ ＤＲＡＭ（Dynamic Random A
ccess Memory：以下、ＤＲＡＭと称する）級には０．４
５μｍ技術が、２５６Ｍ ＤＲＡＭ級には０．２５μｍ
技術が要求されている。
【０００３】さらに、素子分離領域の形成は全製造工程
段階における初期段階の段階であり、活性領域の大きさ
及び後工程段階の工程マージンを左右するので、フィー
ルド絶縁膜の段差を平坦化し得る技術が要求されてい
る。
【０００４】一般に半導体装置の製造時に広く用いられ
る局部的酸化方法（Local Oxidation of Silicon：以
下、ＬＯＣＯＳと称する）は側面酸化によるバーズビー
ク現象、熱工程から誘発されるバッファ層の応力による
基板の結晶欠陥及びチャネル阻止のためにイオン注入さ
れた不純物の再分布などの問題を抱えており、これは半
導体装置の電気的特性の向上及び高集積化に障害となっ
ている。
【０００５】前記ＬＯＣＯＳ方法の問題点を改善するた
めに提案されたトレンチ素子分離方法は、フィールド酸
化膜を熱酸化工程で形成しないので、熱酸化工程により
引き起こる前記ＬＯＣＯＳ類の短所を減らし得る。
【０００６】しかしながら、基板にトレンチを形成する
過程において相変わらず基板に結晶欠陥が引き起こり、
トレンチに絶縁物質をリフィリングする場合広いトレン
チパターンではリフィリングされた絶縁物質のプロファ
イルが不揃いなので不安定な素子分離特性及び構造的段
差を引き起こすさらに他の問題を抱えている。
【０００７】図面を通じてＬＯＣＯＳとトレンチによる
素子分離方法を簡単に説明する。図１及び図２は従来の
ＬＯＣＯＳ素子分離方法を説明するために示した断面図
である。図１を参照すれば、半導体基板１上にパッド酸
化膜３とシリコン窒化膜５を積層した後、写真食刻によ
り非活性領域９の前記シリコン窒化膜を取り除いた後、
前記非活性領域９にチャネル阻止イオン７を注入する
と、非活性領域９と活性領域１１に分離して形成され
る。
【０００８】図２を参照すれば、非活性領域９と活性領
域１１が分離形成された半導体基板を酸化炉に装入して
所定条件の熱酸化工程により非活性領域９にフィールド
酸化膜１３が形成される。
【０００９】前記ＬＯＣＯＳにより形成された素子分離
構造を示した図２を参照すれば、フィールド酸化膜１３
の下部には不純物イオンの熱拡散により不純物イオンが
再分布されたチャネル阻止領域１５が存する。さらに、
熱酸化工程の間に非活性領域９に隣接したパッド酸化膜
３も活性領域方向に酸化されてバーズビーク現象が発生
する。したがって、最初の非活性領域１７に比べてバー
ズビーク発生領域ほど非活性領域２０が長くなる。前記
バーズビーク現象により微細パターンを形成するための
デザインルールの限界が制限され、よって半導体装置の
高集積化に障害となる。
【００１０】さらに、ＬＯＣＯＳ方式は、通常５０００
Å程度の厚さにフィールド酸化膜を熱成長させるが、半
導体基板に選択的に覆われているシリコン窒化膜の下部
の活性領域の境界面付近に応力による結晶欠陥が発生し
て素子と素子との間の漏れ電流が増加させる。
【００１１】図３乃至図６は従来のトレンチ素子分離方
法を工程順に説明した断面図である。
【００１２】図３を参照すれば、半導体基板１上に熱酸
化方法で２４０Å程度の厚さのパッド酸化膜２を形成し
た後、次いで低圧化学気相蒸着（Low Pressure Chemica
l Vapor Dposition ：以下、ＬＰＣＶＤと称する）方法
でシリコン窒化膜４を１５００Å程度の厚さ、そして熱
酸化膜６を１０００Å程度の厚さに順に積層した後、非
活性領域の前記熱酸化膜を写真食刻工程で取り除く。
【００１３】図４を参照すれば、活性領域上に残留する
熱酸化膜を食刻マスクとして、シリコン窒化膜４とパッ
ド酸化膜２を反応性イオン食刻した後、続いて乾式食刻
で半導体基板１を食刻してトレンチを形成する。この
際、食刻マスクである熱酸化膜は前記シリコン窒化膜／
パッド酸化膜及びトレンチの食刻時の食刻選択比に応じ
て共に食刻されて少量が残る。さらに、半導体装置のデ
ザインルールにより狭い領域と広い領域のトレンチが半
導体基板に共存する。
【００１４】次いで、前記トレンチ内に熱酸化方法で側
壁酸化膜８を形成し、多結晶シリコン１０を５０００Å
程度以上の厚さに蒸着した後、前記トレンチ内にのみ多
結晶シリコンを埋め立てるために異方性食刻を行う。こ
の際、狭い領域のトレンチは完全に埋め立てられるが、
広い領域のトレンチは中央部分が陥没されてトレンチ領
域の大きさに従ってフィリングプロファイルが変わる一
種のローディング効果が発生する。
【００１５】図５を参照すれば、熱酸化方法でトレンチ
を埋め立てた多結晶シリコンの上段にフィールド酸化膜
１２が形成されるが、この際も広い領域のトレンチの陥
没された部分は補正されない。
【００１６】図６を参照すれば、バッファ（熱酸化膜、
窒化膜及びパッド酸化膜）を緩衝食刻液（フッ化アンモ
ニウム（ＮＨ4 Ｆ）とフッ化水素（ＨＦ）が７：１に混
合された溶液；Buffered Oxide Etchant：以下、Ｂ．
Ｏ．Ｅと称する）及び燐酸溶液で湿式食刻した後、犠牲
酸化膜（図示せず）を成長させて再び湿式食刻すること
で素子分離工程が済む。
【００１７】前記トレンチを用いた素子分離方法は広い
領域のトレンチの中央部分の多結晶シリコンの陥没現象
Ｇにより後続工程時ゲートライン及びビットラインが短
絡されたり配線特性が劣化され、製造収率も下がる。
【００１８】さらに、フィールド酸化膜の形成時に誘発
されるバーズビーク現象Ｒにより分離領域を縮めるのに
限界を内在しているだけでなく、バッファ層の熱酸化膜
を食刻する時フィールド酸化膜の一定厚さが同時に食刻
されるので、このような工程マージンを考慮に入れてフ
ィールド酸化膜をさらに厚くしなければならなく、これ
により前記バーズビーク現象はさらに発生されて半導体
半導体装置の高集積化に深刻な障害となる。
【００１９】一方、前記トレンチを用いた素子分離の問
題点を改善するために化学的−物理的研磨（Chemical M
echanical Polishing ：以下、ＣＭＰと称する）方法が
提案された。
【００２０】前記ＣＭＰ方法ではトレンチに過度に埋め
立てられた絶縁物質が横方向に取り除かれ、よって該Ｃ
ＭＰ方法はトレンチを完全に埋め立て且つトレンチに過
度に埋め立てられた絶縁物質を食刻する方法として最適
なものと見なされている。
【００２１】しかしながら、ＣＭＰ方法もトレンチの幅
が数ｍｍ程度に拡大されると広いトレンチ領域の中央部
分が皿状に凹むディッシング現象が発生して不安定な素
子分離特性及び構造的な段差を招く。
【００２２】
【発明が解決しようとする課題】本発明の目的は半導体
素子の電気的特性を向上させ得る半導体装置の素子分離
方法を提供するにある。
【００２３】
【課題を解決するための手段】前記の目的を達成するた
めに本発明による半導体装置の素子分離方法は、半導体
基板の第１非活性領域にトレンチ分離方法により第１分
離絶縁膜を形成した後、前記第１非活性領域より広い第
２非活性領域にＬＯＣＯＳにより第２分離絶縁膜を形成
することを特徴とする。
【００２４】本発明において、前記第１非活性領域はセ
ル配列部に存在する非活性領域であり、前記第２非活性
領域は周辺回路部に存在する非活性領域であることが好
ましい。
【００２５】さらに、前記第１分離絶縁膜はＣＶＤ（Ch
emical Vapor Deposition ）酸化膜より形成されること
が好ましい。
【００２６】前記第１分離絶縁膜と第２分離絶縁膜の境
界部分は、前記第２分離絶縁膜の形成のための局部的酸
化工程時発生するバーズビーク領域に形成されることが
好ましい。
【００２７】さらに、前記の目的を達成するために本発
明による半導体装置の素子分離方法は、半導体基板上に
前記半導体基板の第１非活性領域を露出させる第１パタ
ーンを形成する第１段階と、露出された前記半導体基板
を食刻してトレンチを形成する第２段階と、前記トレン
チに絶縁物質を埋め立てて第１分離絶縁膜を形成する第
３段階と、前記半導体基板の第２非活性領域を露出させ
る第２パターンを形成する第４段階と、前記第２非活性
領域にＬＯＣＯＳにより第２分離絶縁膜を形成する第５
段階とを含むことを特徴とする。
【００２８】本発明において、前記第１非活性領域はセ
ル配列部に存在し、前記第２非活性領域は周辺回路部に
存在することが好ましい。
【００２９】さらに、前記第１分離絶縁膜はＣＶＤ酸化
膜より形成されることが好ましい。前記第３段階と第４
段階との間にＣＭＰ又は反応性イオン食刻方法により、
前記第１分離絶縁膜をエッチバックする段階を更に含ん
でも良い。
【００３０】前記第５段階において、好ましくは、前記
局部的酸化工程時に発生するバーズビークはトレンチと
の境界面を形成する。
【００３１】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。
【００３２】本発明による素子分離方法は、（Ａ）狭い
非活性領域にトレンチを用いた第１分離絶縁膜を形成し
た後、（Ｂ）広い比活性領域に局部的酸化による第２分
離絶縁膜を形成する段階より行われる。
【００３３】図７乃至図１４は本発明による半導体装置
の素子分離方法を説明するために、その実施の形態を工
程順に示した断面図である。
【００３４】図７において、Ａはセル配列領域、Ｂは周
辺回路領域を示し、図８乃至図１４において、前記図７
と同一に対応される部分は同一領域を示す。
【００３５】図７は半導体基板上にパッド酸化膜３２及
び第１シリコン窒化膜３４を形成する段階を示した断面
図であり、半導体基板３０上にパッド酸化膜３２を形成
する第１段階と、前記パッド酸化膜３２上に第１窒化膜
を積層する第２段階とより行われる。
【００３６】具体的に、前記パッド酸化膜３２は、熱酸
化方法により、例えば１１０Å〜２４０Å程度の厚さに
形成され、前記第１シリコン窒化膜３４は、例えば化学
気相蒸着（Chemical Vapor Deposition ：以下、ＣＶＤ
と称する）方法で１５００Å〜２５００Å程度の厚さに
形成される。
【００３７】図８はセル配列部の非活性領域を限定する
ための写真食刻段階を示した断面図であり、これは前記
第１シリコン窒化膜３４上に第１フォトレジストパター
ン３６を形成する第１段階、前記第１フォトレジストパ
ターン３６を食刻マスクとして前記第１シリコン窒化膜
及びパッド酸化膜を食刻する第２段階より行われる。具
体的に、前記第１フォトレジストパターン３６はセル配
列部の半導体基板を露出させる様子に形成され、セル配
列部上の前記第１シリコン窒化膜３４は異方性乾式食刻
により取り除かれ、前記パッド酸化膜３２は反応性イオ
ン食刻又は湿式食刻で食刻される。
【００３８】図９はセル配列部の非活性領域の半導体基
板にトレンチ３７を形成する段階を示す断面図である。
【００３９】具体的に、前記第１シリコン窒化膜の上部
の第１フォトレジストパターンを取り除き、前記第１シ
リコン窒化膜３４を食刻マスクとして、半導体基板を２
０００〜４０００Å程度の深さに食刻することによりト
レンチ３７を形成する。さらに、前記第１フォトレジス
トパターン３６（図８）を食刻マスクとして用いても良
い。
【００４０】図１０はトレンチを埋め立てて第１分離絶
縁膜３８を形成する段階を示した断面図であり、これは
前記トレンチを絶縁物質で埋め立てる第１段階と、結果
物の全面にＣＭＰを施す第２段階より行われる。
【００４１】具体的に、前記トレンチの形成された基板
上に、例えばＣＶＤ方法で酸化膜を蒸着した後、前記ト
レンチの内部にのみ酸化膜が形成されるように第１シリ
コン窒化膜の表面が露出されるまで結果物の全面にＣＭ
Ｐ段階を施す。
【００４２】他の方法には、前記ＣＭＰ段階の代わりに
反応性イオン食刻（Reactive Ion Etching：ＲＩＥ）を
行ったり、ＣＭＰ段階の後に反応性イオン食刻で第１窒
化膜まで食刻することもある。
【００４３】前記トレンチの深さが２０００〜４０００
Å程度なのでトレンチを埋め立てるために蒸着する前記
ＣＶＤ酸化膜の厚さは、トレンチが埋め立てられれば良
いので、最大４０００Å程度で十分である。これは、従
来のトレンチのみを用いた素子分離方法において、トレ
ンチを埋め立てるための酸化膜の厚さが５０００〜１０
０００Åであるのに比し段階時間及び段階マージン面に
有利である。さらに、半導体基板に狭いトレンチのみを
形成してから酸化膜を蒸着したので、基板の表面が全体
的に平坦であり、よって後続工程であるＣＭＰを施して
も従来のディッシング現象は発生しない。
【００４４】前記図１０までの工程によりセル配列部に
トレンチを用いた素子分離が行われる。
【００４５】図１１は第２窒化膜４０を形成する段階を
示した断面図である。
【００４６】具体的に、第１分離絶縁膜３８の形成され
た基板上に、前記トレンチ部位を高温の酸化雰囲気から
保護し得るほどの厚さ、例えば３００〜７００Åの厚さ
に窒化膜を蒸着することにより第２シリコン窒化膜４０
を形成する。
【００４７】前記第２シリコン窒化膜４０は、後続工程
の選択的酸化による熱酸化膜で周辺回路部を素子分離さ
せる時、高温の酸化雰囲気で前記トレンチの酸化による
大きさの変化又は電気的特性の変化を防ぐためのもので
ある。
【００４８】図１２は半導体基板の周辺回路部を分離さ
せるために非活性領域を写真食刻工程で限定する段階を
示した断面図である。
【００４９】これは、前記第２シリコン窒化膜４０上に
フォトレジストを塗布した後パタニングすることにより
周辺回路部の非活性領域上の窒化膜を露出させる第２フ
ォトレジストパターン４２を形成する第２段階と、前記
第２フォトレジストパターンを食刻マスクとして前記第
２シリコン窒化膜４０を食刻する第２段階と、第１シリ
コン窒化膜３４を食刻して周辺回路部の非活性領域上の
パッド酸化膜を露出させる第３段階とより行われる。
【００５０】この際、前記写真食刻工程のミスアライン
マージンは第１３に示されたように参照符号Ｃの長さと
なる。即ち、熱酸化膜とトレンチ埋没酸化膜の境界部分
で活性領域の表面が露出されないためには、後続する選
択的酸化の時に発生するバースビークがトレンチ埋没酸
化膜と熱酸化膜との境界部を形成するべきであり、該境
界部が前記Ｃ内に位置しなければならない。従って、該
バーズビークの長さが写真食刻工程のミスアラインマー
ジンとなる。
【００５１】通常、選択的酸化により発生するバーズビ
ークは５０００〜１００００Å程度の長さに形成され
る。従って、高集積半導体装置の写真食刻工程のミスア
ラインを比較的緩んだ２０００Åに勘案しても本発明の
Ｃ部分は写真食刻工程時十分なるマージンになる。
【００５２】図１３は周辺回路部の非活性領域に第２分
離絶縁膜４６を形成する段階を示した断面図である。
【００５３】具体的に、前記周辺回路部の非活性領域、
即ち、前記図１２の写真食刻工程によりパッド酸化膜の
露出された領域に高温の熱酸化により第２分離絶縁膜４
６を形成する。
【００５４】したがって、周辺回路部は局部的酸化によ
る熱酸化膜で素子分離がなされ、前記トレンチとの境界
面には前記熱酸化膜形成時発生するバーズビークにより
活性領域が露出されない。
【００５５】前記第２窒化膜は前記熱酸化工程時前記ト
レンチ部位を酸化分離器から保護する。
【００５６】図１４は本発明のトレンチとＬＯＣＯＳを
用いた素子分離の完成された段階を示した断面図であ
る。
【００５７】具体的に、前記第２シリコン窒化膜と第１
シリコン窒化膜を湿式食刻方法で取り除いた後、前記パ
ッド酸化膜を湿式食刻方法で取り除くことにより、素子
分離工程を完了する。
【００５８】この際、トレンチ埋没酸化膜３８と選択的
酸化による熱酸化膜４６の境界部位Ｃ（図１３）は、前
記パッド酸化膜を取り除くための湿式食刻工程時トレン
チに埋め立てられたＣＶＤ酸化膜より低食刻率の熱酸化
膜で形成されているので、活性領域が露出されることな
く素子分離が可能である。
【００５９】
【発明の効果】前記した本発明による素子分離方法は、
セル配列部と周辺回路部とを有する半導体装置におい
て、素子分離領域中狭い部位にトレンチ方法による分離
絶縁膜を形成しＣＭＰを施すことにより従来のＣＭＰ工
程時発生するディッシング現象が防止でき、前記トレン
チ素子分離工程の後に広い領域に選択的酸化により分離
絶縁膜を形成することにより、前記両分離絶縁膜の境界
面で活性領域が露出されることなく素子分離ができて素
子の電気的特性を向上させ得る。
【００６０】なお、本発明は前記実施の形態に限定され
ることなく、当分野の通常の知識を持つものにより多様
な変形が可能なのは明白である。
【図面の簡単な説明】
【図１】 従来のＬＯＣＯＳによる素子分離方法を説明
するための断面図である。
【図２】 従来のＬＯＣＯＳによる素子分離方法を説明
するための断面図である。
【図３】 従来のトレンチ素子分離の製造工程を説明す
るための断面図である。
【図４】 従来のトレンチ素子分離の製造工程を説明す
るための断面図である。
【図５】 従来のトレンチ素子分離の製造工程を説明す
るための断面図である。
【図６】 従来のトレンチ素子分離の製造工程を説明す
るための断面図である。
【図７】 本発明の一実施の形態による素子分離方法を
説明するための断面図である。
【図８】 本発明の一実施の形態による素子分離方法を
説明するための断面図である。
【図９】 本発明の一実施の形態による素子分離方法を
説明するための断面図である。
【図１０】 本発明の一実施の形態による素子分離方法
を説明するための断面図である。
【図１１】 本発明の一実施の形態による素子分離方法
を説明するための断面図である。
【図１２】 本発明の一実施の形態による素子分離方法
を説明するための断面図である。
【図１３】 本発明の一実施の形態による素子分離方法
を説明するための断面図である。
【図１４】 本発明の一実施の形態による素子分離方法
を説明するための断面図である。
【符号の説明】
Ａ…セル配列領域、 Ｂ…周辺回路領域、 ３０…半導体基板、 ３２…パッド酸化膜、 ３４…第１シリコン窒化膜、 ３６…第１フォトレジストパターン、 ３７…トレンチ、 ３８…第１分離絶縁膜、 ４０…第２シリコン窒化膜、 ４６…第２分離絶縁膜。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の第１非活性領域にトレンチ
    分離方法により第１分離絶縁膜を形成した後、前記第１
    非活性領域より広い第２非活性領域に局部的酸化方法に
    より第２分離絶縁膜を形成することを特徴とする半導体
    装置の素子分離方法。
  2. 【請求項２】 前記第１非活性領域はセル配列部に存在
    する非活性領域であり、前記第２非活性領域は周辺回路
    部に存在する非活性領域であることを特徴とする請求項
    １に記載の半導体装置の素子分離方法。
  3. 【請求項３】 前記第１分離絶縁膜はＣＶＤ酸化膜より
    形成されることを特徴とする請求項１に記載の半導体装
    置の素子分離方法。
  4. 【請求項４】 前記第１分離絶縁膜と第２分離絶縁膜の
    境界部分は、前記第２分離絶縁膜の形成のための局部的
    酸化段階時発生するバーズビーク領域に形成されること
    をことを特徴とする請求項１に記載の半導体装置の素子
    分離方法。
  5. 【請求項５】 半導体基板上に前記基板の第１非活性領
    域を露出させる第１パターンを形成する第１段階と、 前記第１パターンにより露出された前記半導体基板を食
    刻してトレンチを形成する第２段階と、 前記トレンチに絶縁物質を埋め立てて第１分離絶縁膜を
    形成する第３段階と、 前記半導体基板上に前記基板の第２非活性領域を露出さ
    せる第２パターンを形成する第４段階と、 前記第２非活性領域に局部的な酸化方法による第２分離
    絶縁膜を形成する第５段階と、を含むことを特徴とする
    半導体装置の素子分離方法。
  6. 【請求項６】 前記第１分離絶縁膜はＣＶＤ酸化膜より
    形成することを特徴とする請求項５に記載の半導体装置
    の素子分離方法。
  7. 【請求項７】 前記第３段階と第４段階との間にＣＭＰ
    又は反応性イオン食刻方法により前記第１分離絶縁膜を
    エッチバックする段階を更に含むことを特徴とする請求
    項５に記載の半導体装置の素子分離方法。
  8. 【請求項８】 前記第５段階において、前記局部的酸化
    段階時に発生するバーズビークがトレンチと境界面を形
    成することを特徴とする請求項５に記載の半導体装置の
    素子分離方法。
  9. 【請求項９】 前記第１非活性領域はセル配列部に存在
    し、前記第２非活性領域は周辺回路部に存在することを
    特徴とする請求項５に記載の半導体装置の素子分離方
    法。
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