JP3061729B2 - 半導体素子の分離方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体素子の分離方法に
関し、特にＨＳＧ−Ｓｉ（半球形多結晶シリコン）パタ
ーンを群島状に形成し、これをマスクとして利用して複
数のトレンチを形成することにより、工程の簡略化を可
能とすると共に、素子分離領域の幅の大小に関わりなく
素子分離層の厚さを均一にすることを可能とする半導体
素子の分離方法に関する。
関し、特にＨＳＧ−Ｓｉ（半球形多結晶シリコン）パタ
ーンを群島状に形成し、これをマスクとして利用して複
数のトレンチを形成することにより、工程の簡略化を可
能とすると共に、素子分離領域の幅の大小に関わりなく
素子分離層の厚さを均一にすることを可能とする半導体
素子の分離方法に関する。
【０００２】
【従来の技術】一般に、複数の半導体素子は同一の基板
上に形成されるため、これらを互いに電気的に分離する
必要がある。
上に形成されるため、これらを互いに電気的に分離する
必要がある。
【０００３】素子分離の従来技術としては、ＬＯＣＯＳ
（Local Oxidation of Silicon=シリコンの選択酸化）
と呼ばれている選択酸化法がある。この方法では、シリ
コン基板上にバッファ酸化層と呼ばれるシリコン酸化層
を形成し、その上に非酸化性シリコン窒化層を形成す
る。次いで、素子分離領域においてのみ、上記のバッフ
ァ酸化層及びシリコン窒化層を除去する。次いで、必要
に応じて素子分離領域に不純物をイオン注入し、該素子
分離領域を熱酸化させてフィールド酸化層を形成する。
（Local Oxidation of Silicon=シリコンの選択酸化）
と呼ばれている選択酸化法がある。この方法では、シリ
コン基板上にバッファ酸化層と呼ばれるシリコン酸化層
を形成し、その上に非酸化性シリコン窒化層を形成す
る。次いで、素子分離領域においてのみ、上記のバッフ
ァ酸化層及びシリコン窒化層を除去する。次いで、必要
に応じて素子分離領域に不純物をイオン注入し、該素子
分離領域を熱酸化させてフィールド酸化層を形成する。
【０００４】しかしながら、この方法は、選択酸化の間
に、いわゆるバーズビーク（bird'sbeak）が形成され、
シリコン酸化層部分が分離領域から素子領域（活性領
域）までに形成されるので、高集積度半導体素子の製造
には適さない。
に、いわゆるバーズビーク（bird'sbeak）が形成され、
シリコン酸化層部分が分離領域から素子領域（活性領
域）までに形成されるので、高集積度半導体素子の製造
には適さない。
【０００５】上記欠点を克服する試みとして、より進歩
した素子分離方法が提案されているが、その一つに図４
（Ａ）〜図５（Ｇ）に示すようなトレンチを用いた素子
分離方法がある。この方法は、以下に説明するように２
重トレンチ分離工程を含むものであり、バーズビークの
侵入は抑制される。
した素子分離方法が提案されているが、その一つに図４
（Ａ）〜図５（Ｇ）に示すようなトレンチを用いた素子
分離方法がある。この方法は、以下に説明するように２
重トレンチ分離工程を含むものであり、バーズビークの
侵入は抑制される。
【０００６】まず図４（Ａ）に示すように、シリコン基
板１０上にシリコン酸化層１１と第１シリコン窒化層１
２とを順次蒸着する。次に、素子分離領域を形成するべ
き部分にホトエッチングによって開口部を形成する。こ
の工程は、素子形成領域の定義工程である。
板１０上にシリコン酸化層１１と第１シリコン窒化層１
２とを順次蒸着する。次に、素子分離領域を形成するべ
き部分にホトエッチングによって開口部を形成する。こ
の工程は、素子形成領域の定義工程である。
【０００７】次に、全面に多結晶シリコン層１３を蒸着
した後、第２シリコン窒化層を形成し、多結晶シリコン
層１３をエッチング停止層に利用して乾式エッチングを
施し、開口部の側壁に側壁絶縁層１４を形成する。この
状態で、開口部の側壁絶縁層１４によって定義された露
出した多結晶シリコン層に対し熱酸化工程を施し、図４
（Ｂ）に示すように、１次フィールドシリコン酸化層１
５を形成する。
した後、第２シリコン窒化層を形成し、多結晶シリコン
層１３をエッチング停止層に利用して乾式エッチングを
施し、開口部の側壁に側壁絶縁層１４を形成する。この
状態で、開口部の側壁絶縁層１４によって定義された露
出した多結晶シリコン層に対し熱酸化工程を施し、図４
（Ｂ）に示すように、１次フィールドシリコン酸化層１
５を形成する。
【０００８】次に、側壁絶縁層１４は前述のように窒化
珪素からなっているので、リン酸を用いた湿式エッチン
グによってこれを除去すると、図４（Ｃ）に示すよう
に、開口部の側壁部位が露出する。
珪素からなっているので、リン酸を用いた湿式エッチン
グによってこれを除去すると、図４（Ｃ）に示すよう
に、開口部の側壁部位が露出する。
【０００９】次に、開口部の両端からシリコン層に向け
て乾式エッチングを施して、図４（Ｄ）に示すような２
重のトレンチＴ1、Ｔ2を形成した後、イオン注入を行な
い、トレンチＴ1、Ｔ2の側壁に熱酸化工程を施し、該側
壁表面にシリコン酸化層１６を形成する。
て乾式エッチングを施して、図４（Ｄ）に示すような２
重のトレンチＴ1、Ｔ2を形成した後、イオン注入を行な
い、トレンチＴ1、Ｔ2の側壁に熱酸化工程を施し、該側
壁表面にシリコン酸化層１６を形成する。
【００１０】次に、図５（Ｅ）に示すようにトレンチＴ
1、Ｔ2の内部を多結晶シリコン１７で充たした後、熱酸
化を施して、図５（Ｆ）に示すような１次フィールド酸
化層１５と合体した求める素子分離領域１８を形成す
る。
1、Ｔ2の内部を多結晶シリコン１７で充たした後、熱酸
化を施して、図５（Ｆ）に示すような１次フィールド酸
化層１５と合体した求める素子分離領域１８を形成す
る。
【００１１】次いで、図５（Ｇ）に示すように、第１シ
リコン窒化層１２を除去して素子分離領域形成工程を完
了する。
リコン窒化層１２を除去して素子分離領域形成工程を完
了する。
【００１２】
【発明が解決しようとする課題】しかしながら、上記説
明した２重トレンチ技法を用いた素子分離方法を実際の
素子に適用する場合には、側壁絶縁層を形成する際の乾
式エッチングは実行が容易でないこと、及び、工程中に
制御された熱酸化工程が求められること等、工程が複雑
であるという問題がある。
明した２重トレンチ技法を用いた素子分離方法を実際の
素子に適用する場合には、側壁絶縁層を形成する際の乾
式エッチングは実行が容易でないこと、及び、工程中に
制御された熱酸化工程が求められること等、工程が複雑
であるという問題がある。
【００１３】更に、側壁絶縁層に１次フィールド酸化層
を形成する際に、マスキング作用が要求されるので、基
板がストレスを受ける可能性がある。この状態で素子形
成領域にＤＲＡＭのようなメモリセルを形成すると、素
子に待機電流（standby current）が増加されてリフレ
ッシュ特性が低下するので、信頼性が低化するという問
題がある。
を形成する際に、マスキング作用が要求されるので、基
板がストレスを受ける可能性がある。この状態で素子形
成領域にＤＲＡＭのようなメモリセルを形成すると、素
子に待機電流（standby current）が増加されてリフレ
ッシュ特性が低下するので、信頼性が低化するという問
題がある。
【００１４】更に、一つのチップに形成される素子分離
領域の大きさは均一でなく、従ってトレンチの幅は均一
でないので、素子分離層の厚さが不均一になるという問
題がある。
領域の大きさは均一でなく、従ってトレンチの幅は均一
でないので、素子分離層の厚さが不均一になるという問
題がある。
【００１５】本発明の目的は、上記従来技術における問
題点を解決し、高集積度半導体の作成に適するようにバ
ーズビークの形成を抑制することができ、均一で充分な
厚さを有する信頼性の高い素子分離領域の形成ができ、
かつ実施が容易な半導体素子の分離方法を提供すること
にある。
題点を解決し、高集積度半導体の作成に適するようにバ
ーズビークの形成を抑制することができ、均一で充分な
厚さを有する信頼性の高い素子分離領域の形成ができ、
かつ実施が容易な半導体素子の分離方法を提供すること
にある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体素子の分離方法は、シリコン半導体
基板上にシリコン酸化層を形成し、上記シリコン酸化層
上にシリコン窒化層を形成し、上記シリコン窒化層をパ
ターニングして所定領域の上記シリコン窒化層を除去し
て素子分離領域に該当する開口部を形成する工程と、上
記工程を経た上記基板全面にＨＳＧ−Ｓｉパターンを形
成する工程と、上記シリコン酸化層の、上記開口部の底
にあって上記ＨＳＧ−Ｓｉパターンの間に露出している
部分を除去し、該除去したあとに露出したシリコン層に
乾式エッチングを施して複数のトレンチを所定の深さに
形成する工程と、上記トレンチの内表面に絶縁層を形成
した後、上記トレンチの内部に多結晶シリコンを充填す
る工程と、上記トレンチ内に充填された上記多結晶シリ
コンを酸化して素子分離領域を形成する工程とを含んで
成ることを特徴とする。
に、本発明の半導体素子の分離方法は、シリコン半導体
基板上にシリコン酸化層を形成し、上記シリコン酸化層
上にシリコン窒化層を形成し、上記シリコン窒化層をパ
ターニングして所定領域の上記シリコン窒化層を除去し
て素子分離領域に該当する開口部を形成する工程と、上
記工程を経た上記基板全面にＨＳＧ−Ｓｉパターンを形
成する工程と、上記シリコン酸化層の、上記開口部の底
にあって上記ＨＳＧ−Ｓｉパターンの間に露出している
部分を除去し、該除去したあとに露出したシリコン層に
乾式エッチングを施して複数のトレンチを所定の深さに
形成する工程と、上記トレンチの内表面に絶縁層を形成
した後、上記トレンチの内部に多結晶シリコンを充填す
る工程と、上記トレンチ内に充填された上記多結晶シリ
コンを酸化して素子分離領域を形成する工程とを含んで
成ることを特徴とする。
【００１７】この場合、上記トレンチ形成後、チャネル
ストップイオン注入工程を加えることを特徴とする。
ストップイオン注入工程を加えることを特徴とする。
【００１８】またこの場合、上記開口部内の上記ＨＳＧ
−Ｓｉパターンは、少なくとも一つ以上の分離した領域
を有するように形成することを特徴とする。
−Ｓｉパターンは、少なくとも一つ以上の分離した領域
を有するように形成することを特徴とする。
【００１９】またこの場合、上記開口部は、狭い素子分
離領域と広い素子分離領域とを含むことを特徴とする。
離領域と広い素子分離領域とを含むことを特徴とする。
【００２０】またこの場合、上記トレンチ内表面に形成
する上記絶縁層は熱シリコン酸化層であることを特徴と
する。
する上記絶縁層は熱シリコン酸化層であることを特徴と
する。
【００２１】
【００２２】
【作用】側壁絶縁層を形成する際の乾式エッチング及び
制御された熱酸化工程とが不要となるので、工程が容易
かつ簡単になる。
制御された熱酸化工程とが不要となるので、工程が容易
かつ簡単になる。
【００２３】更に、マスキング作用が要求される１次フ
ィールド酸化層の形成がないので、基板が受けるストレ
スに起因する素子の待機電流を抑制でき、リフレッシュ
特性の低下による信頼性低化を防止することが出来る。
ィールド酸化層の形成がないので、基板が受けるストレ
スに起因する素子の待機電流を抑制でき、リフレッシュ
特性の低下による信頼性低化を防止することが出来る。
【００２４】更に、一つのチップに形成される素子分離
領域の幅の大小に関わらず、同様に幅が狭いトレンチを
形成するので、素子分離層の厚さを均一にすることが出
来る。
領域の幅の大小に関わらず、同様に幅が狭いトレンチを
形成するので、素子分離層の厚さを均一にすることが出
来る。
【００２５】
【実施例】以下、本発明の１実施例を説明する。なお、
以下に説明する実施例は、本発明の半導体素子の分離方
法が、素子分離領域の幅が広い場合にも素子分離領域の
幅が狭い場合にも、容易に適用可能であることを示すた
めのものである。
以下に説明する実施例は、本発明の半導体素子の分離方
法が、素子分離領域の幅が広い場合にも素子分離領域の
幅が狭い場合にも、容易に適用可能であることを示すた
めのものである。
【００２６】最初に、図１（Ａ）に示すように、シリコ
ン半導体基板１上に、シリコン酸化層２とシリコン窒化
層３とを蒸着してバッファ層を形成する。これは、酸化
工程実施中に活性領域を保護し、素子分離領域を定義す
るためのものである。
ン半導体基板１上に、シリコン酸化層２とシリコン窒化
層３とを蒸着してバッファ層を形成する。これは、酸化
工程実施中に活性領域を保護し、素子分離領域を定義す
るためのものである。
【００２７】次に、図１（Ｂ）に示すように、ホトエッ
チング工程を施して、開口部Ａと開口部Ｂとを形成し、
狭い素子分離領域“Ａ”と広い素子分離領域“Ｂ”とを
定義する。この場合、ホトレジストパターン４を形成し
た後、該ホトレジストパターン４をマスクとして用いて
シリコン窒化層３を蝕刻し、開口部Ａと開口部Ｂの底部
にシリコン酸化層２が露出するようにする。フォトレジ
ストパターン４はこの直後に除去する。
チング工程を施して、開口部Ａと開口部Ｂとを形成し、
狭い素子分離領域“Ａ”と広い素子分離領域“Ｂ”とを
定義する。この場合、ホトレジストパターン４を形成し
た後、該ホトレジストパターン４をマスクとして用いて
シリコン窒化層３を蝕刻し、開口部Ａと開口部Ｂの底部
にシリコン酸化層２が露出するようにする。フォトレジ
ストパターン４はこの直後に除去する。
【００２８】次に、図１（Ｃ）に示すように、半球形多
結晶シリコンパターン５（以下、ＨＳＧ−Ｓｉパターン
５と呼ぶ。ＨＳＧ−Ｓｉは、Hemi-Spherical Grained-S
iの略語）を、基板の全表面に互いに適当な距離をもっ
て分散散布するように形成する。ＨＳＧ−Ｓｉパターン
５は、開口部の底部にランダムにばらついて分散散布し
ており、このようにＨＳＧ−Ｓｉパターン５を形成する
ことが本発明の主要な特徴である。以下に、ＨＳＧ−Ｓ
ｉパターンの形成について詳細に説明する。
結晶シリコンパターン５（以下、ＨＳＧ−Ｓｉパターン
５と呼ぶ。ＨＳＧ−Ｓｉは、Hemi-Spherical Grained-S
iの略語）を、基板の全表面に互いに適当な距離をもっ
て分散散布するように形成する。ＨＳＧ−Ｓｉパターン
５は、開口部の底部にランダムにばらついて分散散布し
ており、このようにＨＳＧ−Ｓｉパターン５を形成する
ことが本発明の主要な特徴である。以下に、ＨＳＧ−Ｓ
ｉパターンの形成について詳細に説明する。
【００２９】本来、ＨＳＧ−Ｓｉ構造は、６４Ｍビット
級以上のＤＲＡＭのような半導体メモリに不可欠なキャ
パシタ有効面積拡張のために提案されているものであ
る。この構造は、多結晶シリコンをＬＰＣＶＤ（低圧化
学蒸着法）によって適当な条件のもとで蒸着させた場合
に、部分結晶化によって得られる。
級以上のＤＲＡＭのような半導体メモリに不可欠なキャ
パシタ有効面積拡張のために提案されているものであ
る。この構造は、多結晶シリコンをＬＰＣＶＤ（低圧化
学蒸着法）によって適当な条件のもとで蒸着させた場合
に、部分結晶化によって得られる。
【００３０】多結晶シリコンは、純粋シラン（Ｓｉ
Ｈ4）をＬＰＣＶＤ反応チャンバ内において分解し蒸着
して得られる。シランの圧力を０．２Ｔｏｒｒ、蒸着温
度を５００〜６２０℃に変化して実験した場合、シリコ
ンが非晶質構造から多結晶構造に変化することが確認で
きる。５６０℃で蒸着した層は、半球形状の粒界を有す
る非晶質領域と多結晶領域とを有し、温度を高めると粒
界の直径は縮小し粒界密度は増加する。
Ｈ4）をＬＰＣＶＤ反応チャンバ内において分解し蒸着
して得られる。シランの圧力を０．２Ｔｏｒｒ、蒸着温
度を５００〜６２０℃に変化して実験した場合、シリコ
ンが非晶質構造から多結晶構造に変化することが確認で
きる。５６０℃で蒸着した層は、半球形状の粒界を有す
る非晶質領域と多結晶領域とを有し、温度を高めると粒
界の直径は縮小し粒界密度は増加する。
【００３１】図３のグラフは、層の厚さを一定値０．１
μｍに固定して蒸着温度を変化させた場合の、温度と粒
界密度または粒界の大きさとの関係をを示したものであ
る。本図によって、前記の温度と粒界密度または粒界の
大きさとの関係が良くわかる。
μｍに固定して蒸着温度を変化させた場合の、温度と粒
界密度または粒界の大きさとの関係をを示したものであ
る。本図によって、前記の温度と粒界密度または粒界の
大きさとの関係が良くわかる。
【００３２】本発明においては、ＨＳＧ−Ｓｉパターン
を、沢山の島を含有する群島状に分布するように形成す
る。この群島状のＨＳＧ−Ｓｉパターンをマスクとして
用いて基板にトレンチを形成し、このトレンチを素子分
離に適用する。このとき、トレンチ間の距離はＨＳＧ−
Ｓｉパターンの分布状態と、引き続いて実施するエッチ
ング工程とに関係するが、その標準偏差は±３％程度で
あり、均一性が確保できる。
を、沢山の島を含有する群島状に分布するように形成す
る。この群島状のＨＳＧ−Ｓｉパターンをマスクとして
用いて基板にトレンチを形成し、このトレンチを素子分
離に適用する。このとき、トレンチ間の距離はＨＳＧ−
Ｓｉパターンの分布状態と、引き続いて実施するエッチ
ング工程とに関係するが、その標準偏差は±３％程度で
あり、均一性が確保できる。
【００３３】さて、図１（Ｃ）に示すような互いに適正
距離に離隔したＨＳＧ−Ｓｉパターン５を形成した後、
図１（Ｄ）に示すように、ＨＳＧ−Ｓｉパターン５をマ
スクとして使用してシリコン酸化層２にエッチングを施
して基板が露出するまでシリコン酸化層２を部分的に除
去する。そうすると、ＨＳＧ−Ｓｉパターン５の間にシ
リコン基板１のＳｉが露出する。そこで、図２（Ｅ）に
示すように、半導体基板１に乾式エッチングを施して、
Ｓｉを基板の深さ方向に除去すると、微細な大きさの沢
山のシリコンの柱９が沢山のトレンチＴの間に形成され
る。このとき、トレンチＴの形状及びサイズは、狭い開
口部Ａにおいても広い開口部Ｂにおいても同様に形成さ
れる。トレンチＴは、側面図上では互いに分離している
ように見えるが、平面上ではトレンチとトレンチとは、
柱９を間に置いて互いに連結されている。
距離に離隔したＨＳＧ−Ｓｉパターン５を形成した後、
図１（Ｄ）に示すように、ＨＳＧ−Ｓｉパターン５をマ
スクとして使用してシリコン酸化層２にエッチングを施
して基板が露出するまでシリコン酸化層２を部分的に除
去する。そうすると、ＨＳＧ−Ｓｉパターン５の間にシ
リコン基板１のＳｉが露出する。そこで、図２（Ｅ）に
示すように、半導体基板１に乾式エッチングを施して、
Ｓｉを基板の深さ方向に除去すると、微細な大きさの沢
山のシリコンの柱９が沢山のトレンチＴの間に形成され
る。このとき、トレンチＴの形状及びサイズは、狭い開
口部Ａにおいても広い開口部Ｂにおいても同様に形成さ
れる。トレンチＴは、側面図上では互いに分離している
ように見えるが、平面上ではトレンチとトレンチとは、
柱９を間に置いて互いに連結されている。
【００３４】次いで、先に形成したＨＳＧ−Ｓｉパター
ン５を、シリコンを除去するエッチング工程によってす
べて除去すると、柱９上にシリコン酸化層２′が露出す
る。露出したシリコン酸化層２′もエッチングして除去
するが、この工程は省略することも可能である。
ン５を、シリコンを除去するエッチング工程によってす
べて除去すると、柱９上にシリコン酸化層２′が露出す
る。露出したシリコン酸化層２′もエッチングして除去
するが、この工程は省略することも可能である。
【００３５】チャネル反転（ｃｈａｎｎｅｌ ｉｎｖｅ
ｒｓｉｏｎ）を防止するためには、素子分離領域は高濃
度不純物層を含むことが好ましいので、この段階で基板
に対しイオン注入を実施する。
ｒｓｉｏｎ）を防止するためには、素子分離領域は高濃
度不純物層を含むことが好ましいので、この段階で基板
に対しイオン注入を実施する。
【００３６】次に、図２（Ｆ）に示すように、トレンチ
の内周面上に熱酸化層を成長させて、シリコン酸化層６
を形成して露出した基板表面を取り囲むようにし、基板
を絶縁する。次いで、多結晶シリコンを蒸着した後エッ
チングバックしてトレンチＴの内部に多結晶シリコン７
を充填する。
の内周面上に熱酸化層を成長させて、シリコン酸化層６
を形成して露出した基板表面を取り囲むようにし、基板
を絶縁する。次いで、多結晶シリコンを蒸着した後エッ
チングバックしてトレンチＴの内部に多結晶シリコン７
を充填する。
【００３７】次に、図２（Ｇ）に示すように、形成した
前記多結晶シリコン７を酸化させてシリコン酸化層８を
形成し、狭い素子分離領域３０と広い素子分離領域４０
との素子分離領域形成が完了する。次いで、リン酸を用
いてシリコン窒化層３を除去して、活性領域を形成し、
これに所定の半導体素子を形成する。
前記多結晶シリコン７を酸化させてシリコン酸化層８を
形成し、狭い素子分離領域３０と広い素子分離領域４０
との素子分離領域形成が完了する。次いで、リン酸を用
いてシリコン窒化層３を除去して、活性領域を形成し、
これに所定の半導体素子を形成する。
【００３８】以上の工程が本発明の主構成であるが、上
記説明した実施例は、次のように変更して実施すること
も可能である。すなわち、トレンチＴ及び柱９を形成し
た段階でシリコン基板は露出した状態になっているの
で、この状態で直ちに熱酸化させて素子分離領域を形成
する。
記説明した実施例は、次のように変更して実施すること
も可能である。すなわち、トレンチＴ及び柱９を形成し
た段階でシリコン基板は露出した状態になっているの
で、この状態で直ちに熱酸化させて素子分離領域を形成
する。
【００３９】上記工程全体の流れは以下の通りである。
【００４０】先ず、半導体シリコン基板１上にシリコン
酸化層２とシリコン窒化層３とを形成する。
酸化層２とシリコン窒化層３とを形成する。
【００４１】次に、シリコン窒化層３を部分的にエッチ
ングして除去して素子分離領域に該当する開口部Ａ、Ｂ
を形成する。
ングして除去して素子分離領域に該当する開口部Ａ、Ｂ
を形成する。
【００４２】次に、ＨＳＧ−Ｓｉパターン５を基板全面
に形成する。
に形成する。
【００４３】次に、開口部Ａ、Ｂの底にあってＨＳＧ−
Ｓｉパターン５の間に露出しているシリコン酸化層２を
除去する。
Ｓｉパターン５の間に露出しているシリコン酸化層２を
除去する。
【００４４】次に、シリコン酸化層２を除去した部分に
露出したシリコン基板に乾式エッチングを施して、多数
のトレンチＴを所定深さに形成する。
露出したシリコン基板に乾式エッチングを施して、多数
のトレンチＴを所定深さに形成する。
【００４５】次に、トレンチＴの内部の露出しているシ
リコンを熱酸化してフィールドシリコン酸化層６を形成
し、変形実施例を完了する。
リコンを熱酸化してフィールドシリコン酸化層６を形成
し、変形実施例を完了する。
【００４６】半導体チップの全表面に素子分離領域が形
成されると、幅の狭い素子分離領域と幅の広い素子分離
領域とが共に存在するようになる。トレンチ分離を用い
る従来技術の場合には、狭い領域と広い領域とを均一の
深さまでエッチングしたり均一に埋め戻したりすること
に難しい。例えば、埋め戻しを行う場合、狭い領域のト
レンチは速く充填される反面、広い領域のトレンチは遅
く充填されるので、両領域において充填の深さに差が生
ずる。
成されると、幅の狭い素子分離領域と幅の広い素子分離
領域とが共に存在するようになる。トレンチ分離を用い
る従来技術の場合には、狭い領域と広い領域とを均一の
深さまでエッチングしたり均一に埋め戻したりすること
に難しい。例えば、埋め戻しを行う場合、狭い領域のト
レンチは速く充填される反面、広い領域のトレンチは遅
く充填されるので、両領域において充填の深さに差が生
ずる。
【００４７】本発明においては、広い領域においても、
狭い領域におけると同様に、幅が狭いトレンチを形成す
ることによって、上記難しさを克服することができる。
狭い領域におけると同様に、幅が狭いトレンチを形成す
ることによって、上記難しさを克服することができる。
【００４８】
【発明の効果】上記説明した本願発明の半導体素子の分
離方法によれば、従来技術における側壁絶縁層を形成す
る際の乾式エッチング及び制御された熱酸化工程とが不
要となるので、工程が容易かつ簡単になるという効果が
ある。
離方法によれば、従来技術における側壁絶縁層を形成す
る際の乾式エッチング及び制御された熱酸化工程とが不
要となるので、工程が容易かつ簡単になるという効果が
ある。
【００４９】更に、従来技術におけるマスキング作用が
要求される１次フィールド酸化層の形成がないので、基
板が受けるストレスに起因する素子の待機電流を抑制で
き、リフレッシュ特性の低下による信頼性低化を防止す
ることが出来るという効果がある。
要求される１次フィールド酸化層の形成がないので、基
板が受けるストレスに起因する素子の待機電流を抑制で
き、リフレッシュ特性の低下による信頼性低化を防止す
ることが出来るという効果がある。
【００５０】更に、一つのチップに形成される素子分離
領域の幅の大小に関わらず、同様に幅が狭いトレンチを
形成するので、素子分離層の厚さを均一にすることが出
来るという効果がある。
領域の幅の大小に関わらず、同様に幅が狭いトレンチを
形成するので、素子分離層の厚さを均一にすることが出
来るという効果がある。
【図１】本発明による半導体素子の分離方法を示す製造
工程断面図である。
工程断面図である。
【図２】本発明による半導体素子の分離方法を示す製造
工程断面図である。
工程断面図である。
【図３】蒸着温度と半球形シリコン粒界密度または粒界
の大きさとの関係を示すグラフである。
の大きさとの関係を示すグラフである。
【図４】従来技術による半導体素子の分離方法を示す製
造工程断面図である。
造工程断面図である。
【図５】従来技術による半導体素子の分離方法を示す製
造工程断面図である。
造工程断面図である。
１…半導体基板、２、２′…シリコン酸化層、３…シリ
コン窒化層、４…ホトレジストパターン、５…ＨＳＧ−
Ｓｉパターン、６…シリコン酸化層、７…多結晶シリコ
ン、８…シリコン酸化層、９…柱、１０…シリコン基
板、１１…シリコン酸化層、１２…第１シリコン窒化
層、１３…多結晶シリコン層、１４…側壁絶縁層、１５
…１次フィールドシリコン酸化層、１６…シリコン酸化
層、１７…多結晶シリコン、１８…素子分離領域、３０
…狭い素子分離領域、４０…広い素子分離領域、Ａ…狭
い開口部、Ｂ…広い開口部、“Ａ”…狭い素子分離領
域、“Ｂ”…広い素子分離領域、Ｔ、Ｔ1、Ｔ2…トレン
チ。
コン窒化層、４…ホトレジストパターン、５…ＨＳＧ−
Ｓｉパターン、６…シリコン酸化層、７…多結晶シリコ
ン、８…シリコン酸化層、９…柱、１０…シリコン基
板、１１…シリコン酸化層、１２…第１シリコン窒化
層、１３…多結晶シリコン層、１４…側壁絶縁層、１５
…１次フィールドシリコン酸化層、１６…シリコン酸化
層、１７…多結晶シリコン、１８…素子分離領域、３０
…狭い素子分離領域、４０…広い素子分離領域、Ａ…狭
い開口部、Ｂ…広い開口部、“Ａ”…狭い素子分離領
域、“Ｂ”…広い素子分離領域、Ｔ、Ｔ1、Ｔ2…トレン
チ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユーン−ジョング フー 大韓民国 ソウル セオチョ−ク ヤン グジャエ−ドン ヤングジャエ−ウース ング アパート 107−103 (56)参考文献 特開 昭55−113343（ＪＰ，Ａ) 特開 昭59−96745（ＪＰ，Ａ) 特開 昭63−58851（ＪＰ，Ａ) 特公 平１−38376（ＪＰ，Ｂ２)
Claims (5)
- 【請求項１】シリコン半導体基板上にシリコン酸化層を
形成し、上記シリコン酸化層上にシリコン窒化層を形成
し、上記シリコン窒化層をパターニングして所定領域の
上記シリコン窒化層を除去して素子分離領域に該当する
開口部を形成する工程と、 上記工程を経た上記基板全面にＨＳＧ−Ｓｉパターンを
形成する工程と、 上記シリコン酸化層の、上記開口部の底にあって上記Ｈ
ＳＧ−Ｓｉパターンの間に露出している部分を除去し、
該除去したあとに露出したシリコン層に乾式エッチング
を施して複数のトレンチを所定の深さに形成する工程
と、 上記トレンチの内表面に絶縁層を形成した後、上記トレ
ンチの内部に多結晶シリコンを充填する工程と、 上記トレンチ内に充填された上記多結晶シリコンを酸化
して素子分離領域を形成する工程とを含んで成ることを
特徴とする半導体素子の分離方法。 - 【請求項２】上記トレンチ形成後、チャネルストップイ
オン注入工程を加えることを特徴とする請求項１に記載
の半導体素子の分離方法。 - 【請求項３】上記開口部内の上記ＨＳＧ−Ｓｉパターン
は、少なくとも一つ以上の分離した領域を有するように
形成することを特徴とする請求項１に記載の半導体素子
の分離方法。 - 【請求項４】上記開口部は、狭い素子分離領域と広い素
子分離領域とを含むことを特徴とする請求項１に記載の
半導体素子の分離方法。 - 【請求項５】上記トレンチ内表面に形成する上記絶縁層
は熱シリコン酸化層であることを特徴とする請求項１に
記載の半導体素子の分離方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993-29028 | 1993-12-22 | ||
| KR1019930029028A KR960014452B1 (ko) | 1993-12-22 | 1993-12-22 | 반도체 소자분리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201969A JPH07201969A (ja) | 1995-08-04 |
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Family
ID=19372086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6191435A Expired - Fee Related JP3061729B2 (ja) | 1993-12-22 | 1994-08-15 | 半導体素子の分離方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5756389A (ja) |
| JP (1) | JP3061729B2 (ja) |
| KR (1) | KR960014452B1 (ja) |
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|---|---|---|---|---|
| TW327700B (en) * | 1997-07-15 | 1998-03-01 | Mos Electronics Taiwan Inc | The method for using rough oxide mask to form isolating field oxide |
| US6090685A (en) * | 1997-08-22 | 2000-07-18 | Micron Technology Inc. | Method of forming a LOCOS trench isolation structure |
| US6599812B1 (en) * | 1998-10-23 | 2003-07-29 | Stmicroelectronics S.R.L. | Manufacturing method for a thick oxide layer |
| EP0996149A1 (en) * | 1998-10-23 | 2000-04-26 | STMicroelectronics S.r.l. | Manufacturing method for an oxide layer having high thickness |
| TW396508B (en) * | 1999-01-05 | 2000-07-01 | Mosel Vitelic Inc | A method for forming trench isolation |
| DE10041084A1 (de) * | 2000-08-22 | 2002-03-14 | Infineon Technologies Ag | Verfahren zur Bildung eines dielektrischen Gebiets in einem Halbleitersubstrat |
| US6413836B1 (en) * | 2000-09-20 | 2002-07-02 | Vanguard International Semiconductor Corporation | Method of making isolation trench |
| ITTO20011038A1 (it) * | 2001-10-30 | 2003-04-30 | St Microelectronics Srl | Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el |
| KR100538810B1 (ko) * | 2003-12-29 | 2005-12-23 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리 방법 |
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|---|---|---|---|---|
| JPS55113343A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Manufacture of semiconductor device |
| DE2949360A1 (de) * | 1978-12-08 | 1980-06-26 | Hitachi Ltd | Verfahren zur herstellung einer oxidierten isolation fuer integrierte schaltungen |
| US4211582A (en) * | 1979-06-28 | 1980-07-08 | International Business Machines Corporation | Process for making large area isolation trenches utilizing a two-step selective etching technique |
| JPS5911645A (ja) * | 1982-07-12 | 1984-01-21 | Nec Corp | 半導体装置の製造方法 |
| JPS5996745A (ja) * | 1982-11-24 | 1984-06-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS59112633A (ja) * | 1982-12-18 | 1984-06-29 | Toshiba Corp | 半導体装置 |
| JPS6358851A (ja) * | 1986-08-29 | 1988-03-14 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPH0745305B2 (ja) * | 1987-08-03 | 1995-05-17 | 積水化学工業株式会社 | 粘着テ−プもしくはシ−トの捲出装置 |
| EP0407077A3 (en) * | 1989-07-03 | 1992-12-30 | American Telephone And Telegraph Company | Trench etching in an integrated-circuit semiconductor device |
| JP2641781B2 (ja) * | 1990-02-23 | 1997-08-20 | シャープ株式会社 | 半導体素子分離領域の形成方法 |
| US5143862A (en) * | 1990-11-29 | 1992-09-01 | Texas Instruments Incorporated | SOI wafer fabrication by selective epitaxial growth |
| US5256587A (en) * | 1991-03-20 | 1993-10-26 | Goldstar Electron Co., Ltd. | Methods of patterning and manufacturing semiconductor devices |
| US5393373A (en) * | 1991-07-11 | 1995-02-28 | Goldstar Electron Co., Ltd. | Methods of patterning and manufacturing semiconductor devices |
| US5204280A (en) * | 1992-04-09 | 1993-04-20 | International Business Machines Corporation | Process for fabricating multiple pillars inside a dram trench for increased capacitor surface |
| US5308786A (en) * | 1993-09-27 | 1994-05-03 | United Microelectronics Corporation | Trench isolation for both large and small areas by means of silicon nodules after metal etching |
| US5374583A (en) * | 1994-05-24 | 1994-12-20 | United Microelectronic Corporation | Technology for local oxidation of silicon |
-
1993
- 1993-12-22 KR KR1019930029028A patent/KR960014452B1/ko not_active IP Right Cessation
-
1994
- 1994-07-27 DE DE4426604A patent/DE4426604B4/de not_active Expired - Fee Related
- 1994-08-15 JP JP6191435A patent/JP3061729B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-08 US US08/628,958 patent/US5756389A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960014452B1 (ko) | 1996-10-15 |
| DE4426604A1 (de) | 1995-06-29 |
| US5756389A (en) | 1998-05-26 |
| JPH07201969A (ja) | 1995-08-04 |
| DE4426604B4 (de) | 2005-02-10 |
| KR950021364A (ko) | 1995-07-26 |
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