DE4426604A1 - Verfahren zur Isolation eines Halbleiterbauelements - Google Patents

Verfahren zur Isolation eines Halbleiterbauelements

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Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Isolation eines Halbleiterbauelements, bei dem eine Struktur aus halbsphärischen Siliziumkörnern in der Form eines Archi­ pels vorgesehen ist, und bei dem ein Graben unter Verwendung der Struktur aus halbsphärischen Siliziumkörnern als Maske gebildet ist, wodurch eine Bauelementisolationsregion gebil­ det wird.
Halbleiterbauelemente werden auf einem gleichen Substrat ge­ bildet und die Halbleiterbauelemente müssen deshalb vonein­ ander elektrisch isoliert sein.
Das herkömmliche Verfahren zum Isolieren von Halbleiterbau­ elementen ist das sog. LOCOS-Verfahren (LOCOS = local oxida­ tion of silicon = Lokaloxidation von Silizium), das ein selektives Oxidationsverfahren ist. Dieses Verfahren wird auf die folgende Art ausgeführt. Eine Oxidschicht, die als Pufferoxidschicht bezeichnet wird, wird auf einem Silizium­ substrat gebildet und dann wird darauf eine nicht-oxidier­ ende Siliziumnitridschicht gebildet. Dann werden die oberen Schichten lediglich von den Bauelement isolierenden Regionen entfernt. Abhängig von den Anforderungen wird eine Stör­ stelle in die isolierenden Regionen Ionen-implantiert und die Regionen werden einer thermischen Oxidation ausgesetzt, wodurch sich eine Feldoxidschicht bildet.
Bei diesem Verfahren bildet sich jedoch während der selek­ tiven Oxidation ein Vogelschnabel. D.h., der Oxidschichtab­ schnitt wird von der isolierenden Region zu der Bauelemente­ region (aktive Region) bewegt, wodurch diese zur Bildung eines Halbleiterbauelements mit hoher Dichte ungeeignet wird.
Bei einem Versuch, die oben beschriebenen Nachteile zu lö­ sen, werden fortgeschrittenere Bauelement-Isolationsver­ fahren vorgeschlagen, und unter diesen existiert ein Bauele­ ment-Isolationsverfahren, das einen Graben verwendet. Dieses Verfahren ist in den Fig. 1a bis 1g dargestellt und gemäß diesem Verfahren wurde die Störung des Vogelschnabels redu­ ziert, wie es in den Zeichnungen dargestellt ist. Dieses Verfahren schließt einen dualen vergrabenen Isolationsprozeß ein und wird im folgenden genauer beschrieben.
Wie in Fig. 1a gezeigt ist, werden eine Oxidschicht 11 und eine erste Nitridschicht 12 aufeinanderfolgend auf einem Siliziumsubstrat 10 abgeschieden. Dann wird durch Verwenden eines Photo-Ätzverfahrens eine Öffnung auf dem Abschnitt gebildet, auf dem die Bauelement-Isolationsregion gebildet werden soll. Dies ist ein Schritt zum Definieren der Bau­ elementbildungsregion.
Dann wird eine Polysiliziumschicht 13 auf der gesamten Ober­ fläche abgeschieden und dann wird eine zweite Nitridschicht gebildet. Dann wird ein Ätzvorgang durch Verwenden eines Trockenätzverfahrens und durch Verwenden der Polysilizium­ schicht als Ätzstoppschicht ausgeführt, bis eine Seiten­ wand-Isolationsschicht 14 auf der Seitenwand der Öffnung ge­ bildet ist. In diesem Zustand wird ein thermischer Oxida­ tionsprozeß bezüglich der freigelegten Polysiliziumschicht ausgeführt, die als die Seitenwand-Isolationsschicht 14 der Öffnung definiert wurde, wodurch eine erste Feldoxidschicht 15 gebildet wird, wie es in Fig. 1b gezeigt ist.
Die Seitenwandisolationsschicht 14 besteht aus einem Siliziumnitrid und wird deshalb durch Verwenden eines Naß­ ätzverfahrens unter Verwendung von Phosphorsäure entfernt, um so die Seitenwand der Öffnung freizulegen, wie es in Fig. 1c gezeigt ist.
Dann wird ein Trockenätzprozeß von den gegenüberliegenden Kanten der Öffnung in Richtung der Siliziumschicht ausge­ führt, um so die beiden Gräben T₁ und T₂ zu bilden, wie es in Fig. 1d gezeigt ist. Nach der Bildung der Gräben wird eine Ionenimplantation ausgeführt, und dann wird ein ther­ mischer Oxidationsprozeß bezüglich der Seitenwand der Gräben ausgeführt, bis sich eine Oxidschicht 16 bildet.
Dann wird, wie in Fig. 1e gezeigt ist, das Innere der Gräben mit einer Polysiliziumschicht 17 aufgefüllt, und dann wird eine thermische Oxidation ausgeführt, um so eine erste Feld­ oxidschicht zusammen mit einer Bauelement-Isolationsregion 18 zu bilden.
Dann wird eine Bauelement-Isolationsregion gebildet, wie es in Fig. 1f gezeigt ist, und dann werden die Nitridschichten entfernt, wie es in Fig. 1g gezeigt ist.
Bei dem oben beschriebenen Bauelement-Isolationsverfahren, das zwei Gräben verwendet, ist der Prozeß kompliziert, wenn das Verfahren auf das tatsächliche Bauelement angewendet wird. D.h., wenn die Seitenwand-Isolationsschicht gebildet ist, ist das Trockenätzen nicht leicht auszuführen und eine gesteuerte thermische Oxidation ist während des Prozesses erforderlich, wobei diese kompliziert sind.
Weiterhin ist beim Bilden der ersten Feldoxidschicht als Seitenwand-Isolationsschicht eine Maskenoperation notwendig, so daß das Substrat eine Spannung erfahren kann. Wenn in diesem Zustand eine Speicherzelle, wie z. B. ein DRAM (= dynamisches RAM = dynamischer Speicher mit wahlfreiem Zu­ griff), auf der Bauelementbildungsregion gebildet wird, er­ höht das Bauelement seinen Ruhestrom und erniedrigt die Auf­ frischcharakteristika, was dazu führt, daß diese herkömm­ liche Technik eine niedrige Zuverlässigkeit aufweist.
Weiterhin sind die Größen der Bauelement-Isolationsregionen, die auf einem Chip gebildet werden, nicht gleichmäßig und deshalb sind, wenn das herkömmliche Verfahren angewendet wird, die Breiten der Gräben nicht gleichmäßig, was dazu führt, daß die Dicke des Bauelement-Isolationsfilms un­ gleichmäßig wird.
Es ist die Aufgabe der vorliegenden Erfindung, ein Halb­ leiterbauelement-Isolationsverfahren zu schaffen, bei dem der Vogelschnabel ausgeschlossen ist, so daß dieses zur Bildung eines Halbleiterbauelements mit hoher Dichte geeig­ net ist, und das gleichmäßige Bauelement-Isolationsregionen mit einer ausreichenden Dicke bildet, so daß das Verfahren auf eine zuverlässige und leichte Art und Weise ausgeführt werden kann.
Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 und Anspruch 8 gelöst.
Die vorliegende Erfindung schafft ein Halbleiter-Isolations­ verfahren, das folgende Schritte aufweist:
Bilden einer Pufferschicht und einer Isolationsschicht auf einem Halbleitersubstrat, und Ausführen eines Ätzvorgangs, um die Isolationsschicht teilweise zu entfernen, um so eine Öffnung zu bilden, die der Bauelement-Isolationsregion ent­ spricht;
Bilden von halbsphärischen Polysiliziummustern (HSG-Si = halbsphärisch gekörntes Silizium) auf der gesamten Ober­ fläche des Substrats;
Entfernen der Pufferschicht, die zwischen dem HSG-Si-Muster auf dem Boden der Öffnung freigelegt ist, und Trockenätzen der sich ergebenden freigelegten Siliziumregionen, um so eine Mehrzahl von Gräben und Siliziumstangen mit einer be­ stimmten Dicke und Länge zu bilden;
Bilden einer Oxidschicht auf der Innenseite des Grabens und Auffüllen des Inneren des Grabens mit Polysilizium; und
Oxidieren des Polysiliziums, das in die Gräben gefüllt wurde, um eine Bauelement-Isolationsregion zu bilden.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Prozeß zum Bilden einer Feldoxidschicht durch eine ther­ mische Oxidation direkt nach der Bildung der Gräben und Stangen ausgeführt.
Wie aus der obigen Beschreibung offensichtlich ist, wird eine große Anzahl von kleinen Stangen und Gräben innerhalb der Bauelement-Isolationsregion gebildet und die Stangen haben ähnliche Größen unabhängig von der Größe der Bauele­ ment-Isolationsregion. Deshalb tritt während des Auffüllens des Inneren der Gräben kein Unterschied bezüglich der Dicke auf, so daß gleichmäßige Bauelement-Isolationsregionen er­ halten werden können.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfin­ dung wird nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1a-1g teilweise Schnittdarstellungen der Isolations­ region, die den herkömmlichen Halbleiterbau­ element-Isolationsprozeß darstellen;
Fig. 2a-2g teilweise Schnittdarstellungen der Isolations­ region eines Halbleiterwafers, die den Halb­ leiterbauelement-Isolationsprozeß gemäß der vorliegenden Erfindung darstellen; und
Fig. 3 eine graphische Darstellung, die die Dichte und Größe der halbsphärischen Siliziumkörner gegenüber der Abscheidungstemperatur zeigt.
Vor der Bildung von Bauelementen auf einem Halbleitersub­ strat werden zuerst Bauelement-Isolationsregionen auf den selektiven Regionen gebildet.
Das im folgenden beschriebene Ausführungsbeispiel dient zur Darstellung der Tatsache, daß das Verfahren der vorliegenden Erfindung einfach angewendet werden kann, um enge Bauele­ ment-Isolationsregionen und breite Bauelement-Isolations­ regionen zu bilden.
Als erstes werden, wie in Fig. 2a gezeigt ist, eine Sili­ ziumoxidschicht 2 als Pufferschicht und eine Silizium­ nitridschicht 3 als nicht-oxidierte Isolationsschicht auf einem Halbleitersubstrat 1 abgeschieden. Dies dient zum Schutz der aktiven Region während des Voranschreitens eines Oxidationsprozesses und dient zur Definition von Bauele­ ment-Isolationsregionen.
In Fig. 2b werden die Öffnungen A und B durch Anwenden eines Photoätzprozesses gebildet, um so eine schmale Bauelement- Isolationsregion "A" und eine breite Bauelement-Isolations­ region "B" zu definieren. Nach dem Bilden einer Photo­ restiststruktur 4 wird die Siliziumnitridschicht 3 unter Verwendung der Photoresistmaske 4 geätzt, und die Silizium­ oxidschicht 2 wird auf dem Boden der Öffnungen freigelegt. Danach wird die Photoresiststruktur 4 entfernt.
Folglich ist die Isolationsregion "A" und "B" definiert. Dann werden, wie in Fig. 2c gezeigt ist, halbsphärische gekörnte Polysiliziumstrukturen 5 (im folgenden HSG-Si- Strukturen genannt) auf der gesamten Oberfläche des Sub­ strats in einer derart verstreuten Art gebildet, daß die Strukturen 5 um genaue Entfernungen voneinander getrennt sind. Dies ist das prinzipielle Merkmal der vorliegenden Erfindung.
Im folgenden wird nun die Bildung der HSG-Si-Strukturen detaillierter beschrieben.
Um die effektive Fläche des Kondensators zu erhöhen, der eine wesentliche Komponente in einem Halbleiterspeicher ist, z. B. einem "DRAM" mit mehr als 64 Mbit, wurde die Bildung einer HSG-Si-Struktur vorgeschlagen. Jede Struktur wird durch eine teilweise Kristallisierung erhalten, wenn das Polysilizium durch Verwenden eines Gasphasenabscheidungs­ verfahrens mit niedrigem Druck bei genauen Bedingungen ab­ geschieden wird.
Das Polysilizium wird durch Zerlegen von reinem Silan (SiH₄) innerhalb einer LPCVD-Reaktionskammer abgeschieden (LPCVD = Low Pressure Chemical Vapor Deposition = Abscheidung aus der Gasphase mit niederem Druck). Wenn ein Experiment ausgeführt wird, bei dem der Druck des Silans 0,2 Torr ist und die Ab­ scheidungstemperatur zwischen 500°C und 620°C verändert wird, dann kann bestätigt werden, daß sich das Polysilizium von einer nicht-kristallinen Struktur in eine polykristalli­ ne Struktur verändert. Die Schicht, die bei einer Temperatur von 560°C abgeschieden wird, hat eine nicht-kristalline und eine polykristalline Region. Wenn die Abscheidungstemperatur erhöht wird, wird der Durchmesser der Körner reduziert, während die Dichte der Körner erhöht wird.
Der Graph in Fig. 3 zeigt die Korndichte und die Korngröße gegenüber der Veränderung der Abscheidungstemperatur, wobei die Schichtdicke auf 0,1 Mikrometer festgelegt ist. D.h. Fig. 3 bestätigt graphisch die obige Beschreibung.
Bei der vorliegenden Erfindung werden die HSG-Si-Strukturen in der Form eines Archipels, das viele Inseln einschließt, verteilt, und die Gräben in dem Substrat werden unter Ver­ wendung der Archipel-artigen Strukturen als Maske gebildet, wodurch diese zur Isolation der Bauelemente verwendet wird. Die Entfernungen zwischen den Inseln hängen mit der Vertei­ lung der HSG-Si-Strukturen und dem nachfolgenden Ätzprozeß zusammen. Nachdem dessen Standardabweichungen etwa +/- 3% beträgt, ist die Gleichmäßigkeit der Struktur sicherge­ stellt.
Nach dem Bilden der genau getrennten HSG-Si-Strukturen 5, wie es in Fig. 2c gezeigt ist, wird die Siliziumoxidschicht 2 unter Verwendung der HSG-Si-Struktur 5 als Maske teilweise geätzt, um so das Substrat freizulegen, wie es in Fig. 2d gezeigt ist. Folglich ist die Siliziumschicht zwischen den HSG-Si-Strukturen freigelegt und dann wird ein Trockenätz­ vorgang ausgeführt, um das Silizium in Richtung des Sub­ strats zu entfernen, wie es in Fig. 2e dargestellt ist, mit dem Ergebnis, daß eine große Anzahl von kleinen Silizium­ stangen 9 zwischen den Gräben "T" gebildet wird. Die Form und Größe der Stangen sind sowohl bei der engen als auch bei der weiten Öffnung gleich.
Diese Gräben "T" erscheinen in der Schnittdarstellung als voneinander getrennt, aber wenn sie in einer Draufsichtdar­ stellung betrachtet werden, können die Gräben als durch Zwischen-Gräben-Stangen 9 verbunden betrachtet werden.
Dann werden die HSG-Si-Strukturen 5, die zuvor gebildet wur­ den, während des Ätzvorganges zum Entfernen der Silizium­ schicht alle entfernt. Dann wird eine Siliziumoxidschicht 2′ auf den Stangen 9, die die Gräben bilden, freigelegt und die Siliziumoxidschicht 2′ wird durch einen Ätzprozeß entfernt. Dieser Schritt kann jedoch auch weggelassen werden.
Um die Kanalinversion zu vermeiden, hat die Bauelement-Iso­ lationsregion bevorzugterweise eine Störstellenschicht mit hoher Konzentration. Deshalb wird bei dieser Stufe eine Ionenimplantation in Richtung des Substrats ausgeführt.
Dann wird, wie es in Fig. 2f gezeigt ist, eine thermische Oxidationsschicht auf der inneren Umfangsoberfläche des Grabens aufgewachsen, um so eine Siliziumoxidschicht 6 zu bilden, um die Substratoberfläche zu umgeben und um so das Substrat zu isolieren. Dann wird eine Polysiliziumschicht abgeschieden, um das Innere des Grabens zu füllen, dann wird ein Zurückätzen der Polysiliziumschicht ausgeführt, und dann wird das Innere des Grabens mit einer Polysiliziumschicht 7 gefüllt.
Dann wird die Polysiliziumschicht 7 oxidiert, um eine Sili­ ziumoxidschicht 8 zu bilden, wie es in Fig. 2g gezeigt ist, wodurch die Bildung der Bauelement-Isolationsregion, einer schmalen Bauelement-Isolationsregion 30 und einer breiten Bauelement-Isolationsregion 40, abgeschlossen ist. Dann wird die Siliziumnitridschicht 3 unter Verwendung von Phosphor­ säure entfernt, so daß eine aktive Region gebildet werden kann, und daß ein Halbleiterbauelement auf der aktiven Re­ gion gebildet werden kann.
Die obigen Schritte stellen das Verfahren der vorliegenden Erfindung dar. Währenddessen kann ein verändertes Ausfüh­ rungsbeispiel aus dem oben beschriebenen Ausführungsbeispiel gebildet werden und dies wird im folgenden beschrieben. D.h., daß nach der Bildung des Grabens und der Stangen das Siliziumsubstrat freigelegt ist und in diesem Zustand eine thermische Oxidation deshalb direkt ausgeführt werden kann, um so eine Bauelement-Isolationsregion zu bilden.
Der vollständige Prozeßablauf für das oben erwähnte Ver­ fahren lautet wie folgt. Eine Siliziumoxidschicht und eine Siliziumnitridschicht werden auf einem Halbleitersubstrat gebildet, und die Siliziumnitridschicht wird teilweise entfernt, so daß eine Öffnung gebildet werden kann, die der Bauelement-Isolationsregion entspricht. Dann werden halb­ sphärische Polysiliziumstrukturen (HSG-Si-Strukturen) auf der gesamten Oberfläche des Substrats gebildet, und die Siliziumoxidschicht, die zwischen den HSG-Si-Strukturen und auf den Böden der Öffnungen freiliegt, wird entfernt. Dann wird ein Trockenätzen bezüglich der freigelegten Silizium­ regionen ausgeführt, so daß sich eine Mehrzahl von Gräben mit einer bestimmten Tiefe bildet. Das freigelegte Silizium, das innerhalb der Gräben liegt, wird einer thermischen Oxidation ausgesetzt, um so eine Feldoxidschicht zu bilden, wodurch das veränderte Ausführungsbeispiel fertiggestellt wird.
Wenn die Bauelement-Isolationsregionen auf der gesamten Oberfläche dem Halbleiterchips gebildet werden, werden Strukturen mit enger Breite und Strukturen mit breiter Breite zusammen vorhanden sein. In dem Fall, in dem die Gräben getrennt sind, existieren, wenn die enge und die breite Region gleichmäßig geätzt oder vergraben (gefüllt) sind, begleitende Schwierigkeiten. Die engen Gräben sind z. B. schnell gefüllt, während sich die breiten Gräben lang­ sam füllen. Folglich entstehen Unterschiede in der Dicke.
Gemäß der vorliegenden Erfindung werden die obigen Schwierigkeiten jedoch durch Bilden enger Gräben auch in der breiten Region gelöst.
Gemäß der vorliegenden Erfindung, die oben beschrieben wurde, sind die Prozeßschritte verglichen mit denen des her­ kömmlichen Prozesses nicht kompliziert. Ferner läßt die vor­ liegende Erfindung das Trockenätzen der Siliziumnitrid­ schicht und die gesteuerte thermische Oxidation während des Verfahrens weg, so daß der Prozeß leichter ausgeführt werden kann.
Gemäß der vorliegenden Erfindung bleibt eine Isolation mit demselben Pegel möglich, unabhängig davon, ob die Isola­ tionsregion eng oder breit ist.

Claims (14)

1. Verfahren zum Bilden einer Halbleiter-Isolationsregion auf einem Halbleitersubstrat, mit folgenden Schritten:
Bilden einer Pufferschicht und einer Isolationsschicht auf dem Halbleitersubstrat, und Ausführen eines Ätzvor­ gangs, um die Isolationsschicht teilweise zu entfernen, um so eine Öffnung zu bilden, die der Bauelement-Isola­ tionsregion entspricht;
Bilden von halbsphärischen Polysiliziumstrukturen (HSG-Si) auf der gesamten Oberfläche des Substrats;
Entfernen der Pufferschicht, die zwischen den HSG-Si- Strukturen auf dem Boden der Öffnung freiliegt, und Trockenätzen der restlichen freiliegenden Siliziumre­ gionen, um so eine Mehrzahl von Siliziumstangen und Gräben mit einer bestimmten Länge zu bilden;
Bilden einer Siliziumoxidschicht auf einer Oberfläche der Siliziumstangen und dem freiliegenden Siliziumsub­ strat, und Füllen des Inneren des Grabens mit Poly­ silizium; und
Oxidieren des Polysiliziums, das in die Gräben gefüllt ist, um eine Bauelement-Isolationsregion zu bilden.
2. Verfahren nach Anspruch 1, bei dem ferner eine Kanal­ stopp-Ionenimplantation nach der Bildung des Grabens und der Stange ausgeführt wird.
3. Verfahren nach Anspruch 1, bei dem die HSG-Si-Strukturen in den Öffnungen ausgebildet sind, um zumindest eine oder mehrere Inseln aufzuweisen.
4. Verfahren nach Anspruch 1, bei dem die Öffnung enge Bau­ element-Isolationsregionen und breite Bauelement-Isola­ tionsregionen einschließt.
5. Verfahren nach Anspruch 1, bei dem die Pufferschicht eine Siliziumoxidschicht ist.
6. Verfahren nach Anspruch 1, bei dem die Isolationsschicht auf der Pufferschicht eine Siliziumnitridschicht ist.
7. Verfahren nach Anspruch 1, bei dem die Isolationsschicht innerhalb des Grabens eine thermisch aufgewachsene Sili­ ziumoxidschicht ist.
8. Verfahren zum Bilden einer Bauelement-Isolationsregion auf einem Halbleitersubstrat, mit folgenden Schritten:
Bilden einer Pufferschicht und einer Isolationsschicht auf dem Halbleitersubstrat, und Ausführen eines Ätz­ vorgangs, um die Isolationsschicht teilweise zu ent­ fernen, um so eine Öffnung zu bilden, die der Bauele­ ment-Isolationsregion entspricht;
Bilden von halbsphärischen Polysiliziumstrukturen (HSG-Si) auf der gesamten Oberfläche des Substrats;
Entfernen der Pufferschicht, die zwischen den HSG-Si- Strukturen auf dem Boden der Öffnungen freiliegt, und Trockenätzen der restlichen freiliegenden Silizium­ regionen, um so eine Mehrzahl von Gräben und Silizium­ stangen mit einer bestimmten Dicke zu schaffen; und
Bilden einer Isolationsschicht auf dem freigelegten Si­ lizium innerhalb des Grabens um so die Bauelement-Isola­ tionsregion zu bilden.
9. Verfahren nach Anspruch 8, bei dem eine Kanalstopp- Ionenimplantation nach der Bildung des Grabens und der Stangen ausgeführt wird.
10. Verfahren nach Anspruch 8, bei dem die HSG-Si-Strukturen in den Öffnungen auf eine solche Art und Weise gebildet sind, daß sich zumindest eine oder mehrere Inseln bilden.
11. Verfahren nach Anspruch 8, bei dem die Öffnung schmale Bauelement-Isolationsregionen und breite Bauelement-Iso­ lationsregionen einschließt.
12. Verfahren nach Anspruch 8, bei dem die Pufferschicht eine Siliziumoxidschicht ist.
13. Verfahren nach Anspruch 8, bei dem die Isolationsschicht auf der Pufferschicht eine Siliziumnitridschicht ist.
14. Verfahren nach Anspruch 8, bei der die Isolationsschicht innerhalb des Grabens eine Silizium-Feldoxidschicht eine thermisch aufgewachsene Siliziumoxidschicht ist.
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JP (1) JP3061729B2 (de)
KR (1) KR960014452B1 (de)
DE (1) DE4426604B4 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW327700B (en) * 1997-07-15 1998-03-01 Mos Electronics Taiwan Inc The method for using rough oxide mask to form isolating field oxide
US6090685A (en) * 1997-08-22 2000-07-18 Micron Technology Inc. Method of forming a LOCOS trench isolation structure
US6599812B1 (en) * 1998-10-23 2003-07-29 Stmicroelectronics S.R.L. Manufacturing method for a thick oxide layer
EP0996149A1 (de) * 1998-10-23 2000-04-26 STMicroelectronics S.r.l. Herstellungsverfahren für eine Oxidschicht mit grosser Dicke
TW396508B (en) * 1999-01-05 2000-07-01 Mosel Vitelic Inc A method for forming trench isolation
DE10041084A1 (de) * 2000-08-22 2002-03-14 Infineon Technologies Ag Verfahren zur Bildung eines dielektrischen Gebiets in einem Halbleitersubstrat
US6413836B1 (en) * 2000-09-20 2002-07-02 Vanguard International Semiconductor Corporation Method of making isolation trench
ITTO20011038A1 (it) * 2001-10-30 2003-04-30 St Microelectronics Srl Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el
KR100538810B1 (ko) * 2003-12-29 2005-12-23 주식회사 하이닉스반도체 반도체소자의 소자분리 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2949360A1 (de) * 1978-12-08 1980-06-26 Hitachi Ltd Verfahren zur herstellung einer oxidierten isolation fuer integrierte schaltungen
US4211582A (en) * 1979-06-28 1980-07-08 International Business Machines Corporation Process for making large area isolation trenches utilizing a two-step selective etching technique
EP0407077A2 (de) * 1989-07-03 1991-01-09 AT&T Corp. Verfahren zur Herstellung einer Halbleiteranordnung mit integrierten Schaltungen
US5096848A (en) * 1990-02-23 1992-03-17 Sharp Kabushiki Kaisha Method for forming semiconductor device isolating regions
US5143862A (en) * 1990-11-29 1992-09-01 Texas Instruments Incorporated SOI wafer fabrication by selective epitaxial growth
US5308786A (en) * 1993-09-27 1994-05-03 United Microelectronics Corporation Trench isolation for both large and small areas by means of silicon nodules after metal etching

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55113343A (en) * 1979-02-23 1980-09-01 Hitachi Ltd Manufacture of semiconductor device
JPS5911645A (ja) * 1982-07-12 1984-01-21 Nec Corp 半導体装置の製造方法
JPS5996745A (ja) * 1982-11-24 1984-06-04 Mitsubishi Electric Corp 半導体装置の製造方法
JPS59112633A (ja) * 1982-12-18 1984-06-29 Toshiba Corp 半導体装置
JPS6358851A (ja) * 1986-08-29 1988-03-14 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH0745305B2 (ja) * 1987-08-03 1995-05-17 積水化学工業株式会社 粘着テ−プもしくはシ−トの捲出装置
US5256587A (en) * 1991-03-20 1993-10-26 Goldstar Electron Co., Ltd. Methods of patterning and manufacturing semiconductor devices
US5393373A (en) * 1991-07-11 1995-02-28 Goldstar Electron Co., Ltd. Methods of patterning and manufacturing semiconductor devices
US5204280A (en) * 1992-04-09 1993-04-20 International Business Machines Corporation Process for fabricating multiple pillars inside a dram trench for increased capacitor surface
US5374583A (en) * 1994-05-24 1994-12-20 United Microelectronic Corporation Technology for local oxidation of silicon

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2949360A1 (de) * 1978-12-08 1980-06-26 Hitachi Ltd Verfahren zur herstellung einer oxidierten isolation fuer integrierte schaltungen
US4211582A (en) * 1979-06-28 1980-07-08 International Business Machines Corporation Process for making large area isolation trenches utilizing a two-step selective etching technique
EP0407077A2 (de) * 1989-07-03 1991-01-09 AT&T Corp. Verfahren zur Herstellung einer Halbleiteranordnung mit integrierten Schaltungen
US5096848A (en) * 1990-02-23 1992-03-17 Sharp Kabushiki Kaisha Method for forming semiconductor device isolating regions
US5143862A (en) * 1990-11-29 1992-09-01 Texas Instruments Incorporated SOI wafer fabrication by selective epitaxial growth
US5308786A (en) * 1993-09-27 1994-05-03 United Microelectronics Corporation Trench isolation for both large and small areas by means of silicon nodules after metal etching

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 5-190663 A., In: Patents Abstracts of Japan, E-1458, Nov. 11, 1993, Vol. 17, No. 613 *

Also Published As

Publication number Publication date
DE4426604B4 (de) 2005-02-10
KR950021364A (ko) 1995-07-26
JP3061729B2 (ja) 2000-07-10
US5756389A (en) 1998-05-26
KR960014452B1 (ko) 1996-10-15
JPH07201969A (ja) 1995-08-04

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