DE102016118062A1 - Halbleiter-Bauelement und Verfahren zu seiner Herstellung - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 57
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 230000002093 peripheral effect Effects 0.000 claims abstract description 58
- 230000008569 process Effects 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 24
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000009279 wet oxidation reaction Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 129
- 229910052814 silicon oxide Inorganic materials 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 150000004767 nitrides Chemical class 0.000 description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 11
- 241000293849 Cordylanthus Species 0.000 description 8
- 230000007704 transition Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910004541 SiN Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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Abstract
Bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements mit einem nichtflüchtigen Speicher, der in einem Speicherzellenbereich hergestellt ist, und einer Logikschaltung, die in einem Peripherie-Bereich hergestellt ist, wird eine Maskenschicht über einem Substrat in dem Speicherzellenbereich und dem Peripherie-Bereich hergestellt. Über dem Peripherie-Bereich wird eine Resist-Maske hergestellt. Die Maskenschicht in dem Speicherzellenbereich wird unter Verwendung der Resist-Maske als eine Ätzmaske strukturiert. Das Substrat wird in dem Speicherzellenbereich geätzt. Nach dem Ätzen des Substrats wird eine Speicherzellenstruktur in dem Speicherzellenbereich hergestellt, und eine Gate-Struktur für die Logikschaltung wird hergestellt. Eine dielektrische Schicht wird so hergestellt, dass sie die Speicherzellenstruktur und die Gate-Struktur bedeckt. An der dielektrischen Schicht wird ein Planarisierungsprozess durchgeführt. Während des Planarisierungsprozesses wird ein oberer Teil der Speicherzellenstruktur planarisiert.
Description
- Die Erfindung betrifft integrierte Halbleiterschaltkreise, insbesondere Halbleiter-Bauelemente mit nichtflüchtigen Speicherzellen und Peripherie-Bauelemente, und deren Herstellungsverfahren.
- Hintergrund der Erfindung
- Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, besteht eine Aufgabe darin, im Hinblick auf lithografische Prozesse die Ebenheit einer unteren Schicht zu steuern. Insbesondere spielt der Prozess des chemisch-mechanischen Polierens (CMP) eine wichtige Rolle für die Planarisierung der unteren Schicht.
- Kurze Beschreibung der Zeichnungen
- Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
- Die
1A und1B zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. - Die
2A bis2D zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. - Die
3A bis3D zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer weiteren Ausführungsform der vorliegenden Erfindung darstellen. - Die
4A bis6C zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. - Detaillierte Beschreibung
- Es ist zu beachten, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Ausführungsformen oder Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
- Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich”, „unter”, „untere(r)”/„unteres”, „darüber befindlich”, „obere(r)/„oberes” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus” entweder „weist auf” oder „besteht aus” bedeuten.
- Bei der vorliegenden Ausführungsform weist ein Halbleiter-Bauelement NVM-Zellen (NVM: non-volatile memory; nichtflüchtiger Speicher) und Peripherie-Bauelemente (z. B. Logikschaltungen) auf. Die NVM-Zellen erfordern im Allgemeinen eine Stapelstruktur, bei der mehrere Schichten, wie etwa Polysiliciumschichten, aufeinander gestapelt sind, während die Peripherie-Bauelemente im Allgemeinen Feldeffekttransistoren (FETs) mit nur einer Polysiliciumschicht sind. Wenn wegen der Strukturunterschiede zum Beispiel eine ILD-Schicht (ILD: Zwischenschicht-Dielektrikum) über den NVM-Zellen und den Peripherie-Bauelementen hergestellt wird, besteht in der ILD-Schicht zwischen einem NVM-Zellen-Bereich und einem Peripherie-Bauelemente-Bereich ein Höhenunterschied. Dieser Höhenunterschied kann den Erfolg der CMP an der ILD-Schicht beeinträchtigen.
- In der vorliegenden Erfindung wird vor der Herstellung der NVM-Zellen und der Peripherie-Bauelemente ein Substrat in dem NVM-Zellen-Bereich so geätzt, dass eine „Stufe” zwischen dem NVM-Zellen-Bereich und dem Peripherie-Bauelemente-Bereich entsteht. Die Stufenhöhe entspricht dem Höhenunterschied bei der Herstellung der ILD-Schicht, wenn die Stufe nicht auf anderem Wege hergestellt wird. Weiterhin ist zu beachten, dass eine Platzierung von Bauelementen in der Nähe der Stufe vermieden werden sollte.
- Die
1A und1B zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. Es dürfte klar sein, dass weitere Schritte vor, während und nach den Prozessen, die in den1A und1B gezeigt sind, vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. - Wie in
1A gezeigt ist, wird eine Pad-Oxidschicht20 auf einem Substrat10 hergestellt, und weiterhin wird eine Nitridschicht30 auf der Pad-Oxidschicht20 hergestellt. Eine Fotoresist-Struktur40 wird mit einem lithografischen Prozess hergestellt, um einen Peripherie-Bereich PA zu bedecken. Bei einer Ausführungsform ist das Substrat10 Silicium, die Pad-Oxidschicht20 ist thermisch aufgewachsenes Siliciumoxid, und die Nitridschicht30 ist Siliciumnitrid. Das Siliciumoxid und das Siliciumnitrid können unter Verwendung eines Ofens oder durch chemische Dampfabscheidung (CVD) hergestellt werden. Das Substrat10 kann SiGe, SiC oder ein Halbleiter der Gruppe III-V sein. Bei einigen Ausführungsformen liegt die Dicke der Pad-Oxidschicht20 in dem Bereich von etwa 5 nm bis etwa 20 nm, und die Dicke der Nitridschicht30 liegt in dem Bereich von etwa 50 nm bis etwa 100 nm. - Unter Verwendung einer Resist-Maske
40 als eine Ätzmaske werden die Pad-Oxidschicht20 und die Nitridschicht30 geätzt, und weiterhin wird das Substrat10 in einem NVM-Zellen-Bereich CA geätzt, wie in1B gezeigt ist. - Bei einigen Ausführungsformen werden die Pad-Oxidschicht
20 und die Nitridschicht30 unter Verwendung der Resist-Maske40 als eine Ätzmaske geätzt, die Resist-Maske40 wird entfernt, und dann wird das Substrat10 unter Verwendung der strukturierten Pad-Oxidschicht20 und Nitridschicht30 geätzt. Bei anderen Ausführungsformen wird das Substrat10 unter Verwendung der Resist-Maske40 als eine Ätzmaske zusammen mit der Pad-Oxidschicht20 und der Nitridschicht30 geätzt. - Die
2A bis2D zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. Die2A bis2D zeigen eine vergrößerte Darstellung eines Grenzbereichs BR um eine Grenzlinie BL des Zellenbereichs CA und des Peripherie-Bereichs PA (siehe1A und1B ). Es dürfte klar sein, dass weitere Schritte vor, während und nach den Prozessen, die in den2A bis2D gezeigt sind, vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. - Wie in
2A gezeigt ist, wird unter Verwendung der strukturierten Pad-Oxidschicht20 und Nitridschicht30 als eine Ätzmaske das Substrat10 zu einer Target-Fläche TSF geätzt, um die Stufe herzustellen. Die Höhe der Stufe, d. h. die Differenz zwischen der ursprünglichen Fläche (der Grenzfläche zwischen der Pad-Oxidschicht20 und dem Substrat10 ) SF und der Target-Fläche TSF, liegt bei einigen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 100 nm und bei anderen Ausführungsformen in dem Bereich von etwa 20 nm bis etwa 50 nm. In dieser Beschreibung kann die Grenzfläche SF als eine Bauelement-bildende Fläche in dem NVM-Zellen-Bereich CA bezeichnet werden, und die Target-Fläche TSF kann als eine Bauelement-bildende Fläche in dem Peripherie-Bereich PA bezeichnet werden. Wie in2A gezeigt ist, kann durch die Ätzung die geätzte Target-Fläche beschädigt werden, sodass beschädigte Teile15 in oder auf der geätzten Target-Fläche entstehen. - Nachdem das Substrat
10 geätzt worden ist, wird auf der geätzten Fläche eine Siliciumoxidschicht50 hergestellt, wie in2B gezeigt ist. Die Siliciumoxidschicht50 wird durch CVD, wie etwa Tiefdruck-CVD und Plasma-CVD, hergestellt. Die Dicke der Siliciumoxidschicht50 liegt bei einigen Ausführungsformen in dem Bereich von etwa 0,5 nm bis etwa 5 nm und bei anderen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 3 nm. Die Siliciumoxidschicht50 kann über der Nitridschicht30 hergestellt werden. - Bei einigen Ausführungsformen kann die Siliciumoxidschicht
50 andere Schichten auf Siliciumoxid-Basis umfassen, wie etwa eine SiON-Schicht, eine SiOC-Schicht oder eine SiOCN-Schicht. - Bei einigen Ausführungsformen kann statt der CVD eine schnelle thermische Oxidation zum geringfügigen Oxidieren der geätzten Fläche in dem Zellenbereich CA verwendet werden.
- Anschließend wird, wie in
2C gezeigt ist, die Siliciumoxidschicht50 durch Nassätzung entfernt, wodurch auch die beschädigten Teile15 entfernt werden, und außerdem werden die Pad-Oxidschicht20 und die Nitridschicht30 durch Ätzprozesse, wie etwa Trockenätzung oder Nassätzung, entfernt, wie in2D gezeigt ist. - Wie in
2D gezeigt ist, befindet sich die Fläche TSF in dem Zellenbereich CA, auf der die NVM-Zellen hergestellt werden (die Bauelement-bildende Fläche in dem Zellenbereich), auf einem niedrigeren Niveau als die Fläche SF in dem Peripherie-Bereich PA, auf der die Logikschaltungen hergestellt werden (die Bauelement-bildende Fläche des Peripherie-Bereichs). In dieser Beschreibung ist „Niveau” senkrecht zu dem Substrat definiert, und das Niveau wird mit größerem Abstand von dem Substrat höher. Das Niveau kann von der Rückseite des Substrats gemessen werden. - Wie in
2D gezeigt ist, sind der Zellenbereich, der die Fläche TSF hat, und der Peripherie-Bereich PA, der die Fläche SF hat, durch eine Übergangsfläche TR verbunden, in der sich das Niveau einer Oberfläche des Substrats ändert. Die Breite W1 der Übergangsfläche TR liegt bei einigen Ausführungsformen in dem Bereich von etwa 0 nm bis etwa 100 nm und bei anderen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 10 nm. - Die
3A bis3D zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. Die3A bis3D zeigen eine vergrößerte Darstellung des Grenzbereichs BR (siehe1A und1B ). Es dürfte klar sein, dass weitere Schritte vor, während und nach den Prozessen, die in den3A bis3D gezeigt sind, vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. - Wie in
3A gezeigt ist, wird unter Verwendung der strukturierten Pad-Oxidschicht20 und Nitridschicht30 als eine Ätzmaske das Substrat10 zu einer Zwischenfläche ISF geätzt, um eine erste Stufe herzustellen. Die Zwischenfläche ISF befindet sich auf einem Niveau zwischen der ursprünglichen Fläche SF und der Target-Fläche TSF. Die Höhe der ersten Stufe, d. h. die Differenz zwischen der ursprünglichen Fläche SF und der Zwischenfläche ISF liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 50 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 30 nm. Wie in3A gezeigt ist, kann durch die Ätzung die geätzte Target-Fläche beschädigt werden, sodass beschädigte Teile15 in oder auf der geätzten Target-Fläche entstehen. - Nachdem das Substrat
10 geätzt worden ist, wird eine Siliciumoxidschicht55 durch thermische Oxidation hergestellt, wie in3B gezeigt ist. Bei einer Ausführungsform ist die thermische Oxidation eine Nassoxidation unter Verwendung von Dampf. Die Dicke der Siliciumoxidschicht55 wird so eingestellt, dass sich die Unterseite der Siliciumoxidschicht55 im Wesentlichen auf der Target-Fläche befindet. Bei einigen Ausführungsformen liegt die Dicke der Siliciumoxidschicht55 in dem Bereich von etwa 5 nm bis etwa 50 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 20 nm. - Wie in
3B gezeigt ist, wird unter der Nitridschicht30 ein Vogelschnabel56 hergestellt. Die Breite W2 des Vogelschnabels56 unter der Nitridschicht30 liegt bei einigen Ausführungsformen in dem Bereich von etwa 50 nm bis etwa 500 nm. - Anschließend wird, wie in
3C gezeigt ist, die Siliciumoxidschicht55 durch Nassätzung entfernt, wodurch auch die beschädigten Teile15 entfernt werden, und außerdem werden die Pad-Oxidschicht20 , der Vogelschnabel56 und die Nitridschicht30 durch geeignete Ätzprozesse entfernt, wie in3D gezeigt ist. - Wie in
3D gezeigt ist, befindet sich die Fläche TSF in dem Zellenbereich CA, auf der die NVM-Zellen hergestellt werden (die Bauelement-bildende Fläche in dem Zellenbereich), auf einem niedrigeren Niveau als die Fläche SF in dem Peripherie-Bereich PA, auf der die Logikschaltungen hergestellt werden (die Bauelement-bildende Fläche des Peripherie-Bereichs). - Wie in
3D gezeigt ist, sind der Zellenbereich, der die Fläche TSF hat, und der Peripherie-Bereich PA, der die Fläche SF hat, durch eine Übergangsfläche TR' verbunden, in der sich das Niveau einer Oberfläche des Substrats ändert. Die Breite W3 der Übergangsfläche TR' liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 500 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 250 nm. - Wie in
3D gezeigt ist, kann die Übergangsfläche TR' zwei Flächen umfassen, wobei eine Fläche dem Vogelschnabel entspricht und die andere Fläche der geätzten Fläche bei der in3A gezeigten Substratätzung entspricht. Bei einigen Ausführungsformen ist die Fläche, die dem Vogelschnabel entspricht, breiter als die Fläche, die der geätzten Fläche entspricht. Bei einer Ausführungsform liegt die Breite der Fläche, die der geätzten Fläche entspricht, in dem Bereich von etwa 1 nm bis etwa 100 nm. - Nachdem die Stufe hergestellt worden ist, wie in
2D oder3D gezeigt ist, werden die NVM-Zellen in dem Zellenbereich CA und die Gate-Strukturen für die Logikschaltungen in dem Peripherie-Bereich PA hergestellt. - Die
4A bis6C zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. Es dürfte klar sein, dass weitere Schritte vor, während und nach den Prozessen, die in den4A bis6C gezeigt sind, vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse kann vertauscht werden. - Die Herstellungsprozesse für die nichtflüchtigen Speicherzellen können diejenigen sein, die in der US-Patentanmeldung Nr. 15/209.370 beschrieben worden sind, die durch Bezugnahme aufgenommen ist.
- Nachdem die Stufe hergestellt worden ist, werden dielektrische Trennschichten
400 hergestellt, die auch als STI-Schichten (STI: flache Grabenisolation) bezeichnet werden. Um die dielektrische Trennschicht400 herzustellen, wird eine Maskenschicht, die eine Siliciumoxidschicht und eine Siliciumnitridschicht umfasst, auf dem Substrat10 hergestellt, und die Maskenschicht wird durch lithografische und Ätzprozesse strukturiert. Dann wird unter Verwendung der strukturierten Maskenschicht als eine Ätzmaske das Substrat10 einer Grabenätzung unterzogen, um Gräben herzustellen. Die Tiefe der Gräben liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 1 μm. - Die Gräben werden mit einem Isoliermaterial (dielektrischen Material) gefüllt, und dann wird ein Planarisierungsprozess, wie etwa CMP oder Rückätzung, durchgeführt, um einen oberen Teil der Isoliermaterialschicht zu entfernen, sodass die Trennschichten
400 entstehen. Das Substrat, das nicht geätzt wird und in der Draufsicht von der STI umgeben oder getrennt ist, ist ein aktiver Bereich, über dem Transistoren oder andere Halbleiter-Bauelemente hergestellt werden. Wie in4A gezeigt ist, können der Zellenbereich CA und der Peripherie-Bereich PA durch die Trennschicht400 getrennt werden. Natürlich bleibt nach der Herstellung der Trennschichten400 die Stufe zwischen dem Zellenbereich und dem Peripherie-Bereich bestehen. - Nachdem die Trennschichten
400 hergestellt worden sind, werden NVM-Zellenstrukturen MC in dem Zellenbereich CA hergestellt, wie in4B gezeigt ist. - Die
5A bis5C zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung einer NVM-Zellenstruktur MC gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. - Über dem Substrat wird eine erste Polysiliciumschicht hergestellt und wird mit geeigneten Strukturierungsprozessen strukturiert, sodass Floating-Gate-Strukturen (FG-Strukturen)
102 entstehen. Bei einigen Ausführungsformen liegt die Breite der FG-Struktur102 in dem Bereich von etwa 80 nm bis etwa 120 nm, und die Dicke der FG-Struktur102 liegt in dem Bereich von etwa 20 nm bis etwa 70 nm. - Nachdem die FG-Struktur
102 hergestellt worden ist, wird eine Stapelschicht aus einem ersten Isolierschichtstapel104 , einer zweiten Polysiliciumschicht106 und einer zweiten Isolierschicht108 über der FG-Struktur102 hergestellt. Der erste Isolierschichtstapel104 weist eine Siliciumoxid-Siliciumnitrid-Siliciumoxid-Struktur (ONO-Struktur) auf, wobei die einzelnen Schichten bei einigen Ausführungsformen eine Dicke von etwa 30 bis 50 nm, etwa 70 bis 90 nm bzw. etwa 30 bis 50 nm haben. Die Dicke der zweiten Polysiliciumschicht106 liegt bei einigen Ausführungsformen in dem Bereich von etwa 45 nm bis etwa 70 nm. - Die zweite Isolierschicht
108 ist Siliciumnitrid, das bei einigen Ausführungsformen eine Dicke von etwa 50 nm bis etwa 200 nm hat. Bei einigen Ausführungsformen hat die zweite Isolierschicht108 eine Stapelstruktur aus einer Siliciumnitridschicht mit einer Dicke von etwa 5 nm bis etwa 10 nm, einer Siliciumoxidschicht mit einer Dicke von etwa 50 nm bis etwa 100 nm und einer Siliciumnitridschicht mit einer Dicke von etwa 400 nm bis etwa 1000 nm. Diese Schichten können durch CVD hergestellt werden. - Anschließend wird die Stapelschicht bei einigen Ausführungsformen durch lithografische und Ätzprozesse strukturiert, sodass eine Gate-Stapelstruktur mit einer ONO-Schicht
104 , einem Steuer-Gate (CG)106 und einer Nitridkappe108 entsteht, wie in5A gezeigt ist. - Darüber hinaus werden auf beiden Hauptseitenflächen der Gate-Stapelstruktur erste Seitenwand-Abstandshalter (GC-Abstandshalter)
110 hergestellt, wie in5A gezeigt ist. Die ersten Seitenwand-Abstandshalter110 bestehen bei einigen Ausführungsformen zum Beispiel aus einer oder mehreren Schichten aus SiN, SiO2 und SiON und haben eine Dicke in dem Bereich von etwa 10 nm bis etwa 40 nm. - Darüber hinaus wird eine Oxidschicht
122 zwischen zwei Gate-Strukturen hergestellt, und es werden zweite Seitenwand-Abstandshalter (FG-Abstandshalter)124 aus Siliciumoxid hergestellt, wie in5B gezeigt ist. Die zweiten Seitenwand-Abstandshalter124 bestehen bei einigen Ausführungsformen zum Beispiel aus einer oder mehreren Schichten aus SiN, SiO2 und SiON, die die Gleichen wie bei den ersten Seitenwand-Abstandshaltern110 oder von diesen verschieden sein können, und sie haben eine Dicke in dem Bereich von etwa 10 nm bis etwa 40 nm. - Anschließend werden Wortleitungen
132 und eine Lösch-Gate-Leitung134 hergestellt, wie in5C gezeigt ist. Die Wortleitungen132 und die Lösch-Gate-Leitung134 werden aus einem leitenden Material, wie etwa dotiertem Polysilicium, hergestellt. Die Dicke der Wortleitungen132 und der Lösch-Gate-Leitung134 liegt bei einigen Ausführungsformen in dem Bereich von etwa 50 nm bis etwa 140 nm. Weiterhin werden dritte Seitenwand-Abstandshalter (WL-Abstandshalter)136 auf Seitenwänden der Wortleitungen132 hergestellt, wie in5C gezeigt ist. - Kommen wir zu
4B zurück. Hier werden in dem Peripherie-Bereich PA eine Polysiliciumschicht410 und eine Siliciumnitridschicht420 hergestellt. Bei einigen Ausführungsformen wird die Polysiliciumschicht410 gleichzeitig mit der zweiten Polysiliciumschicht106 für die CG-Struktur hergestellt, und die Siliciumnitridschicht420 wird gleichzeitig mit der zweiten Isolierschicht108 hergestellt. Bei einigen Ausführungsformen werden eine oder mehrere Polysiliciumschichten und/oder dielektrische Schichten (Siliciumoxid oder Siliciumnitrid) in dem Peripherie-Bereich PA hergestellt, wenn die Polysiliciumschichten und/oder dielektrischen Schichten in dem Zellenbereich CA hergestellt werden. - Nachdem die NVM-Zellenstruktur MC hergestellt worden ist, wird über der NVM-Zellenstruktur MC in dem Zellenbereich CA und über der Siliciumnitridschicht
420 in dem Peripherie-Bereich PA eine Deckschicht430 hergestellt, wie in4B gezeigt ist. Die Deckschicht430 wird bei einigen Ausführungsformen aus Polysilicium hergestellt. Bevor die Polysilicium-Deckschicht430 hergestellt wird, wird eine dielektrische Schicht, wie etwa eine Siliciumoxidschicht, über der NVM-Zellenstruktur MC in dem Zellenbereich CA und über der Siliciumnitridschicht420 in dem Peripherie-Bereich PA durch CVD hergestellt. - Nachdem die Deckschicht
430 hergestellt worden ist, wird sie in dem Peripherie-Bereich PA entfernt, und alle anderen Schichten, die in dem Peripherie-Bereich PA hergestellt worden sind, werden ebenfalls entfernt. Dann werden eine Gate-Isolierschicht (nicht dargestellt) für die FETs der Logikschaltungen sowie eine Polysiliciumschicht440 für die FETs hergestellt. Dann wird eine Strukturierung durchgeführt, um Gate-Strukturen für die FETs herzustellen Natürlich werden während der Herstellung der FETs ein oder mehrere Implantationsprozesse durchgeführt und eine Seitenwand-Abstandshalterschicht wird hergestellt. Bei einigen Ausführungsformen verbleibt ein Teil der Stapelschicht425 , die eine oder mehrere Polysiliciumschichten und/oder eine oder mehrere dielektrische Schichten umfasst, in dem Grenzbereich, wie in4C gezeigt ist. - Nachdem die Gate-Strukturen
450 hergestellt worden sind, wird in6A die Deckschicht430 in dem Zellenbereich CA entfernt, und über dem Zellenbereich CA und dem Peripherie-Bereich PA wird eine dielektrische Zwischenschicht (ILD-Schicht)600 hergestellt. Die ILD-Schicht600 weist eine oder mehrere Schichten aus einem Isoliermaterial auf Siliciumbasis, wie etwa SiO2, SiN, SiOC, SiCN, SiOCN oder SiON, auf, die durch CVD hergestellt werden. Bei einigen Ausführungsformen liegt die Dicke der ILD-Schicht600 in dem Bereich von etwa 300 nm bis etwa 1000 nm. - Dann wird die ILD-Schicht
600 durch CMP planarisiert, wie in6B gezeigt ist. Bei der Planarisierung durch CMP werden die oberen Teile der Speicherzellenstrukturen MC, die die Nitridschicht108 , die Seitenwand-Abstandshalter110 und124 , die Wortleitung132 und die Löschleitung134 umfassen, ebenfalls entfernt, wie in6B gezeigt ist. - Da die Stufe hergestellt wird, bevor die Speicherzellenstrukturen in dem Zellenbereich und die Gate-Strukturen in dem Peripherie-Bereich hergestellt werden, wird der Planarisierungsprozess durch CMP einfacher als in dem Fall, dass keine Stufe vorhanden ist.
- Nach dem Planarisierungsprozess wird eine weitere ILD-Schicht hergestellt, und dann werden Kontaktstrukturen
620 hergestellt, wie in6C gezeigt ist. - Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben worden sind, bieten mehrere Vorzüge gegenüber dem Stand der Technik.
- In einem Vergleichsbeispiel wird das Substrat nicht geätzt, sondern wird durch Nassoxidation direkt oxidiert. Eine Nitridschicht, die über einer Pad-Oxidschicht hergestellt worden ist, wird unter Verwendung einer Resiststruktur strukturiert, und dann wird der Zellenbereich durch Nassoxidation oxidiert, sodass eine Oxidschicht [eine so genannte LOCOS (Lokaloxidation von Silicium)] entsteht. In diesem Fall entsteht auch ein großer Vogelschnabel unter der Nitridschicht. Nach der Nassätzung der Oxidschicht werden die Nitridschicht, die Pad-Oxidschicht und der Vogelschnabel entfernt.
- Da in diesem Beispiel die „dicke” Oxidschicht bis hinunter zu der Target-Fläche ausgebildet wird, hat der Vogelschnabel eine große Größe (Breite). Dadurch wird auch die Breite der Übergangsfläche größer und beträgt zum Beispiel mehr als etwa 500 nm.
- Im Gegensatz dazu ist bei den Ausführungsformen der
2A bis2D und3A bis3D die Breite der Übergangsfläche kleiner als etwa 500 nm. Dadurch ist es möglich, die Fläche des Grenzbereichs zwischen dem Zellenbereich CA und dem Peripherie-Bereich PA, in dem eine Platzierung von Bauelementen vermieden werden sollte, zu verringern, sodass die Fläche der Halbleiter-Bauelemente verringert wird. Bei einigen Ausführungsformen kann die Fläche des Grenzbereichs gemäß den vorstehenden Ausführungsformen der2A bis2D und3A bis3D um etwa 5% bis etwa 25% gegenüber dem Vergleichsbeispiel verringert werden. - Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und weitere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
- Gemäß einem Aspekt der vorliegenden Erfindung weist bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements das Halbleiter-Bauelement einen nichtflüchtigen Speicher, der in einem Speicherzellenbereich hergestellt ist, und eine Logikschaltung auf, die in einem Peripherie-Bereich hergestellt ist. Bei dem Verfahren wird eine Maskenschicht über einem Substrat in dem Speicherzellenbereich und dem Peripherie-Bereich hergestellt. Über dem Peripherie-Bereich wird eine Resist-Maske hergestellt. Die Maskenschicht in dem Speicherzellenbereich wird unter Verwendung der Resist-Maske als eine Ätzmaske strukturiert. Das Substrat wird in dem Speicherzellenbereich geätzt. Nach dem Ätzen des Substrats wird eine Speicherzellenstruktur in dem Speicherzellenbereich hergestellt, und eine Gate-Struktur für die Logikschaltung wird hergestellt. Über der Speicherzellenstruktur und der Gate-Struktur wird eine dielektrische Schicht hergestellt. An der dielektrischen Schicht wird ein Planarisierungsprozess durchgeführt. Während des Planarisierungsprozesses wird ein oberer Teil der Speicherzellenstruktur planarisiert.
- Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements das Halbleiter-Bauelement einen nichtflüchtigen Speicher, der in einem Speicherzellenbereich hergestellt ist, und eine Logikschaltung auf, die in einem Peripherie-Bereich hergestellt ist. Bei dem Verfahren wird eine Maskenschicht über einem Substrat in dem Speicherzellenbereich und dem Peripherie-Bereich hergestellt. Über dem Peripherie-Bereich wird eine Resist-Maske hergestellt. Die Maskenschicht in dem Speicherzellenbereich wird unter Verwendung der Resist-Maske als eine Ätzmaske strukturiert. Das Substrat wird in dem Speicherzellenbereich geätzt. Nach dem Ätzen des Substrats in dem Speicherzellenbereich wird eine Oxidschicht durch thermische Oxidation hergestellt. Die Oxidschicht und die Maskenschicht werden entfernt.
- Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement einen nichtflüchtigen Speicher, der in einem Speicherzellenbereich eines Substrats hergestellt ist, und eine Logikschaltung auf, die in einem Peripherie-Bereich des Substrats hergestellt ist. Eine Bauelement-bildende Fläche des Substrats in dem Speicherzellenbereich befindet sich auf einem niedrigeren Niveau als eine Bauelement-bildende Fläche des Substrats in dem Peripherie-Bereich. Die Bauelement-bildende Fläche des Substrats in dem Speicherzellenbereich und die Bauelement-bildende Fläche des Substrats in dem Peripherie-Bereich sind durch eine Übergangsfläche verbunden, in der sich ein Niveau einer Oberfläche des Substrats ändert. Eine Breite der Übergangsfläche liegt in dem Bereich von 1 nm bis 500 nm.
- Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
Claims (20)
- Verfahren zur Herstellung eines Halbleiter-Bauelements mit einem nichtflüchtigen Speicher, der in einem Speicherzellenbereich hergestellt ist, und einer Logikschaltung, die in einem Peripherie-Bereich hergestellt wird, mit den folgenden Schritten: Herstellen einer Maskenschicht über einem Substrat in dem Speicherzellenbereich und dem Peripherie-Bereich; Herstellen einer Resist-Maske über dem Peripherie-Bereich; Strukturieren der Maskenschicht in dem Speicherzellenbereich unter Verwendung der Resist-Maske als eine Ätzmaske; Ätzen des Substrats in dem Speicherzellenbereich; nach dem Ätzen des Substrats Herstellen einer Speicherzellenstruktur in dem Speicherzellenbereich und Herstellen einer Gate-Struktur für die Logikschaltung; Herstellen einer dielektrische Schicht über der Speicherzellenstruktur und der Gate-Struktur; und Durchführen eines Planarisierungsprozess an der dielektrischen Schicht, wobei während des Planarisierungsprozesses ein oberer Teil der Speicherzellenstruktur planarisiert wird.
- Verfahren nach Anspruch 1, das weiterhin Folgendes umfasst: Herstellen einer Oxidschicht über dem geätzten Substrat in dem Speicherzellenbereich nach der Ätzung des Substrats und vor der Herstellung der Speicherzellenstruktur und der Herstellung der Gate-Struktur.
- Verfahren nach Anspruch 1 oder 2, das weiterhin das Entfernen der Oxidschicht vor der Herstellung der Speicherzellenstruktur und der Herstellung der Gate-Struktur umfasst.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Dicke der Oxidschicht in dem Bereich von 0,5 nm bis 5 nm liegt.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die Oxidschicht durch chemische Dampfabscheidung hergestellt wird.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei sich nach der Ätzung des Substrats eine Bauelement-bildende Fläche des Substrats in dem Speicherzellenbereich auf einem niedrigeren Niveau entlang einer senkrechten Richtung des Substrats befindet als eine Bauelement-bildende Fläche des Substrats in dem Peripherie-Bereich.
- Verfahren nach Anspruch 6, wobei eine Differenz zwischen dem Niveau der Bauelementbildenden Fläche des Substrats in dem Speicherzellenbereich und dem Niveau der Bauelementbildenden Fläche des Substrats in dem Peripherie-Bereich in dem Bereich von 20 nm bis 50 nm liegt.
- Verfahren nach Anspruch 6 oder 7, wobei die Bauelement-bildende Fläche des Substrats in dem Speicherzellenbereich und die Bauelement-bildende Fläche des Substrats in dem Peripherie-Bereich durch eine Übergangsfläche verbunden sind, in der sich ein Niveau einer Oberfläche des Substrats ändert.
- Verfahren nach Anspruch 8, wobei eine Breite der Übergangsfläche in dem Bereich von 1 nm bis 100 nm liegt.
- Verfahren zur Herstellung eines Halbleiter-Bauelements mit einem nichtflüchtigen Speicher, der in einem Speicherzellenbereich hergestellt ist, und einer Logikschaltung, die in einem Peripherie-Bereich hergestellt ist, mit den folgenden Schritten: Herstellen einer Maskenschicht über einem Substrat in dem Speicherzellenbereich und dem Peripherie-Bereich; Herstellen einer Resist-Maske über dem Peripherie-Bereich; Strukturieren der Maskenschicht in dem Speicherzellenbereich unter Verwendung der Resist-Maske als eine Ätzmaske; Ätzen des Substrats in dem Speicherzellenbereich; Herstellen einer Oxidschicht durch thermische Oxidation nach dem Ätzen des Substrats in dem Speicherzellenbereich; und Entfernen der Oxidschicht und der Maskenschicht.
- Verfahren nach Anspruch 10, das nach dem Entfernen der Oxidschicht und der Maskenschicht weiterhin Folgendes umfasst: Herstellen einer Speicherzellenstruktur in dem Speicherzellenbereich und Herstellen einer Gate-Struktur für die Logikschaltung; Herstellen einer dielektrischen Schicht über der Speicherzellenstruktur und der Gate-Struktur; und Durchführen eines Planarisierungsprozesses an der dielektrischen Schicht, wobei ein oberer Teil der Speicherzellenstruktur während des Planarisierungsprozesses planarisiert wird.
- Verfahren nach Anspruch 10 oder 11, wobei eine Dicke der Oxidschicht in dem Bereich von 5 nm bis 30 nm liegt.
- Verfahren nach einem der Ansprüche 10 bis 12, wobei die thermische Oxidation eine thermische Nassoxidation ist.
- Verfahren nach einem der Ansprüche 10 bis 13, wobei sich nach dem Entfernen der Oxidschicht und der Maskenschicht eine Bauelement-bildende Fläche des Substrats in dem Speicherzellenbereich auf einem niedrigeren Niveau entlang einer senkrechten Richtung des Substrats als eine Bauelement-bildende Fläche des Substrats in dem Peripherie-Bereich befindet.
- Verfahren nach Anspruch 14, wobei eine Differenz zwischen dem Niveau der Bauelement-bildenden Fläche des Substrats in dem Speicherzellenbereich und dem Niveau der Bauelement-bildenden Fläche des Substrats in dem Peripherie-Bereich in dem Bereich von 20 nm bis 50 nm liegt.
- Verfahren nach Anspruch 14 oder 15, wobei die Bauelement-bildende Fläche des Substrats in dem Speicherzellenbereich und die Bauelement-bildende Fläche des Substrats in dem Peripherie-Bereich durch eine Übergangsfläche verbunden sind, in der sich ein Niveau einer Oberfläche des Substrats ändert.
- Verfahren nach Anspruch 16, wobei eine Breite der Übergangsfläche in dem Bereich von 50 nm bis 500 nm liegt.
- Verfahren nach einem der Ansprüche 14 bis 17, wobei sich nach der Ätzung des Substrats in dem Speicherzellenbereich und vor der Herstellung der Oxidschicht das Niveau der Oberfläche des Substrats in dem Speicherzellenbereich zwischen dem Niveau der Bauelementbildenden Fläche des Substrats in dem Speicherzellenbereich und dem Niveau der Bauelementbildenden Fläche des Substrats in dem Peripherie-Bereich nach dem Entfernen der Oxidschicht und der Maskenschicht befindet.
- Verfahren nach einem der Ansprüche 10 bis 18, wobei die Oxidschicht seitlich unter der Maskenschicht verläuft.
- Halbleiter-Bauelement mit: einem nichtflüchtigen Speicher, der in einem Speicherzellenbereich eines Substrats hergestellt ist; und einer Logikschaltung, die in einem Peripherie-Bereich des Substrats hergestellt ist, wobei eine Bauelement-bildende Fläche des Substrats in dem Speicherzellenbereich sich auf einem niedrigeren Niveau als eine Bauelement-bildende Fläche des Substrats in dem Peripherie-Bereich befindet, die Bauelement-bildende Fläche des Substrats in dem Speicherzellenbereich und die Bauelement-bildende Fläche des Substrats in dem Peripherie-Bereich durch eine Übergangsfläche verbunden sind, in der sich ein Niveau einer Oberfläche des Substrats ändert, und eine Breite der Übergangsfläche in dem Bereich von 1 nm bis 500 nm liegt.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/267,954 | 2016-09-16 | ||
US15/267,954 US10032786B2 (en) | 2016-09-16 | 2016-09-16 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102016118062A1 true DE102016118062A1 (de) | 2018-03-22 |
DE102016118062B4 DE102016118062B4 (de) | 2020-06-18 |
Family
ID=61302315
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102016118062.9A Active DE102016118062B4 (de) | 2016-09-16 | 2016-09-25 | Verfahren zur Herstellung eines Halbleiterbauelements mit einem nichtflüchtigen Speicher und einer Logikschaltung |
Country Status (5)
Country | Link |
---|---|
US (2) | US10032786B2 (de) |
KR (1) | KR101920536B1 (de) |
CN (1) | CN107833891B (de) |
DE (1) | DE102016118062B4 (de) |
TW (1) | TWI630705B (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10504912B2 (en) | 2017-07-28 | 2019-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology |
US10763270B2 (en) | 2018-04-27 | 2020-09-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming an integrated circuit and an integrated circuit |
DE102018119907B4 (de) | 2018-06-26 | 2022-06-02 | Taiwan Semiconductor Manufacturing Co. Ltd. | Integrierte Schaltung und Verfahren zum Ausbilden einer integrierten Schaltung und zur Verbesserung des Einfüllfensters für eingebetteten Speicher |
US10784270B2 (en) | 2018-06-26 | 2020-09-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to improve fill-in window for embedded memory |
US10644013B2 (en) | 2018-08-15 | 2020-05-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell boundary structure for embedded memory |
US10861553B2 (en) * | 2018-09-27 | 2020-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Device-region layout for embedded flash |
KR20200076054A (ko) * | 2018-12-19 | 2020-06-29 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
KR102212751B1 (ko) | 2019-07-26 | 2021-02-04 | 주식회사 키 파운드리 | 비휘발성 메모리 소자 및 그 제조방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7888729B2 (en) * | 2008-08-26 | 2011-02-15 | International Business Machines Corporation | Flash memory gate structure for widened lithography window |
US20150263010A1 (en) * | 2014-03-14 | 2015-09-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Si RECESS METHOD IN HKMG REPLACEMENT GATE TECHNOLOGY |
US20160020219A1 (en) * | 2014-07-16 | 2016-01-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Recess technique to embed flash memory in soi technology |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100397176B1 (ko) | 2001-07-26 | 2003-09-06 | 삼성전자주식회사 | 불휘발성 메모리 장치의 평탄화 방법 |
US6730553B2 (en) * | 2001-08-30 | 2004-05-04 | Micron Technology, Inc. | Methods for making semiconductor structures having high-speed areas and high-density areas |
US6403425B1 (en) | 2001-11-27 | 2002-06-11 | Chartered Semiconductor Manufacturing Ltd. | Dual gate oxide process with reduced thermal distribution of thin-gate channel implant profiles due to thick-gate oxide |
TWI252565B (en) | 2002-06-24 | 2006-04-01 | Hitachi Ltd | Semiconductor device and manufacturing method thereof |
KR20040010303A (ko) * | 2002-07-23 | 2004-01-31 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법, 불휘발성 반도체 기억 장치및 그 제조 방법, 및 불휘발성 반도체 기억 장치를구비하는 전자 장치 |
US7508048B2 (en) * | 2003-01-16 | 2009-03-24 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby |
US7208369B2 (en) * | 2003-09-15 | 2007-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual poly layer and method of manufacture |
JP4559993B2 (ja) * | 2006-03-29 | 2010-10-13 | 株式会社東芝 | 半導体装置の製造方法 |
US8809179B2 (en) * | 2006-04-13 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for reducing topography of non-volatile memory and resulting memory cells |
US9425206B2 (en) * | 2014-12-23 | 2016-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Boundary scheme for embedded poly-SiON CMOS or NVM in HKMG CMOS technology |
US9793280B2 (en) | 2015-03-04 | 2017-10-17 | Silicon Storage Technology, Inc. | Integration of split gate flash memory array and logic devices |
-
2016
- 2016-09-16 US US15/267,954 patent/US10032786B2/en active Active
- 2016-09-25 DE DE102016118062.9A patent/DE102016118062B4/de active Active
- 2016-11-07 KR KR1020160147364A patent/KR101920536B1/ko active IP Right Grant
- 2016-11-22 TW TW105138167A patent/TWI630705B/zh active
-
2017
- 2017-08-22 CN CN201710722884.5A patent/CN107833891B/zh active Active
-
2018
- 2018-05-23 US US15/987,089 patent/US10381358B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7888729B2 (en) * | 2008-08-26 | 2011-02-15 | International Business Machines Corporation | Flash memory gate structure for widened lithography window |
US20150263010A1 (en) * | 2014-03-14 | 2015-09-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Si RECESS METHOD IN HKMG REPLACEMENT GATE TECHNOLOGY |
US20160020219A1 (en) * | 2014-07-16 | 2016-01-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Recess technique to embed flash memory in soi technology |
Also Published As
Publication number | Publication date |
---|---|
CN107833891A (zh) | 2018-03-23 |
US10381358B2 (en) | 2019-08-13 |
DE102016118062B4 (de) | 2020-06-18 |
US10032786B2 (en) | 2018-07-24 |
KR101920536B1 (ko) | 2018-11-20 |
US20180083019A1 (en) | 2018-03-22 |
TW201813056A (zh) | 2018-04-01 |
TWI630705B (zh) | 2018-07-21 |
KR20180030739A (ko) | 2018-03-26 |
US20180277553A1 (en) | 2018-09-27 |
CN107833891B (zh) | 2022-01-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0021824700 Ipc: H01L0027115000 |
|
R083 | Amendment of/additions to inventor(s) | ||
R016 | Response to examination communication | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0027115000 Ipc: H01L0027115310 |
|
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0027115310 Ipc: H10B0041420000 |