DE102017111528B4 - Halbleitervorrichtung, die einen nicht-flüchtigen Speicher enthält, und Herstellungsverfahren dafür - Google Patents

Halbleitervorrichtung, die einen nicht-flüchtigen Speicher enthält, und Herstellungsverfahren dafür Download PDF

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Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung, die einen nicht-flüchtigen Speicher enthält, wobei das Verfahren Folgendes umfasst:Bilden einer Zellenstruktur, wobei die Zellenstruktur Folgendes enthält:eine gestapelte Struktur, die Folgendes enthält: eine erste Polysiliziumschicht (30), die über einer ersten dielektrischen Schicht (21) angeordnet ist, eine zweite dielektrische Schicht (35), die über der ersten Polysiliziumschicht (30) angeordnet ist, eine dritte dielektrische Schicht (23), die über der zweiten dielektrischen Schicht (35) angeordnet ist, und eine zweite Polysiliziumschicht (40), die über der dritten dielektrischen Schicht (23) angeordnet ist; unddritte Polysiliziumschichten (50), die auf beiden Seiten der gestapelten Struktur undangrenzend an die gestapelte Struktur angeordnet sind;mindestens teilweises Entfernen der zweiten Polysiliziumschicht (40), wodurch ein Steuer-Gate-Raum (61) gebildet wird; undAusbilden eines leitfähigen Materials (65) in dem Steuer-Gate-Raum (61).

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft integrierte Halbleiterschaltkreise, insbesondere Halbleitervorrichtungen, die nicht-flüchtige Speicherzellen und periphere Schaltkreise enthalten, und Herstellungsprozesse dafür.
  • HINTERGRUND
  • In dem Maße, wie die Halbleiterindustrie in dem Bemühen um eine höhere Bauelementdichte, höhere Leistung und geringere Kosten in den Bereich der Nanometertechnologieprozessknoten vorgedrungen ist, haben sich Herausforderungen im Zusammenhang mit der Verringerung des Kontaktwiderstands und des Vermeidens einer Erhöhung der Anzahl der Lithografieoperationen entwickelt.
  • Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in US 2015 / 0 137 207 A1 , US 2016 / 0 013 197 A1 und US 2016 / 0 141 296 A1 .
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 11 und eine Halbleitervorrichtung gemäß Anspruch 20 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein für Veranschaulichungszwecke verwendet werden. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1A-1D zeigen beispielhafte Querschnittsansichten, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A-2D zeigen beispielhafte Querschnittsansichten, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3A-3C zeigen beispielhafte Querschnittsansichten, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4A und 4B zeigen vergrößerte Querschnittsansichten, die gestapelte Strukturen veranschaulichen, die den Bereichen A1 bzw. A2 von 3C entsprechen.
    • 5A, 5C und 5D zeigen beispielhafte Querschnittsansichten, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer Ausführungsform der vorliegenden Offenbarung. 5B ist eine vergrößerte Querschnittsansicht, die eine gestapelte Struktur veranschaulicht, die dem Bereich A3 von 5A entspricht.
    • 6A-6C zeigen beispielhafte Querschnittsansichten, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7A-7C zeigen beispielhafte Querschnittsansichten, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8A-8C zeigen beispielhafte Querschnittsansichten, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9A-9C zeigen beispielhafte Querschnittsansichten, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung.
    • 10A-10B zeigen beispielhafte Querschnittsansichten, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung.
    • 11A-11C zeigen beispielhafte Querschnittsansichten, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung.
    • 12 zeigt eine beispielhafte Querschnittsansicht, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulicht, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, die nicht als einschränkend zu verstehen sind. Zum Beispiel sind die Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von den Prozessbedingungen und/oder den gewünschten Eigenschaften der Vorrichtung abhängen. Darüber hinaus kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen umfassen, bei denen weitere Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sein können, so dass die ersten und zweiten Merkmale möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können aus Gründen der Einfachheit und Klarheit beliebig in verschiedenen Maßstäben gezeichnet sein. In den beiliegenden Zeichnungen können einige Schichten oder Merkmale zum Zweck der Vereinfachung weggelassen worden sein.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt aus“ entweder „umfasst“ oder „besteht aus“ bedeuten.
  • In der vorliegenden Ausführungsform enthält eine Halbleitervorrichtung nicht-flüchtige Speicher (Non-Volatile Memory, NVM)-Zellen und periphere Schaltkreise wie zum Beispiel Logikschaltkreise. Die peripheren Schaltkreise können auch statische Direktzugriffsspeicher (Static Random Access Memories, SRAMs) enthalten. Die NVM-Zellen erfordern allgemein eine gestapelte Struktur, in der mehrere Schichten, wie zum Beispiel Polysiliziumschichten, gestapelt sind, während die peripheren Logikschaltkreise allgemein Feldeffekttransistoren (Field Effect Transistors, FETs) enthalten, die eine einzelne Polysiliziumschicht aufweisen. Aufgrund der Strukturunterschiede gibt es, wenn zum Beispiel eine Zwischenschichtdielektrikum (Interlayer Dielectric, ILD)-Schicht über den NVM-Zellen und den peripheren Logikschaltkreisen gebildet wird, einen Höhenunterschied in der ILD-Schicht zwischen einem NVM-Zellenbereich und einem peripheren Logikschaltungsbereich. Ein solcher Höhenunterschied kann die Leistung des chemischmechanischen Polierens (CMP) in der ILD-Schicht beeinträchtigen.
  • In der vorliegenden Offenbarung wird vor der Fertigung der NVM-Zellen und der peripheren Logikschaltkreise ein Substrat im NVM-Zellenbereich geätzt, um eine „Stufe“ zwischen dem NVM-Zellenbereich und dem peripheren Logikschaltungsbereich zu bilden. Die Stufenhöhe entspricht dem Höhenunterschied, wenn die ILD-Schicht gebildet wird und die Stufe nicht gebildet werden würde. Es ist außerdem anzumerken, dass ein Anordnen von Bauelementen nahe der Stufe vermieden werden sollte.
  • 1A-8C zeigen allgemein beispielhafte Querschnittsansichten, die einen sequenziellen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass weitere Operationen vor, während und nach den durch die 1A-8C gezeigten Prozessen bereitgestellt werden können und dass einige der unten beschriebenen Operationen für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können
  • Wie in 1A gezeigt, wird eine Kontaktinseloxidschicht 12 auf dem Substrat 10 gebildet, und des Weiteren wird eine Nitridschicht 13 auf der Kontaktinseloxidschicht 12 ausgebildet. Eine Fotoresiststruktur wird so über der Nitridschicht 13 durch eine Lithografieoperation gebildet, dass der periphere Logikschaltungsbereich LG bedeckt wird. Unter Verwendung der Fotoresiststruktur als eine Ätzmaske wird der NVM-Zellenbereich MC frei gelegt, während der periphere Logikschaltungsbereich LG durch die Nitridschicht 13 und die Kontaktinseloxidschicht 12 bedeckt wird. Wie in 1A gezeigt, existiert ein Übergangsbereich TR zwischen dem NVM-Zellenbereich MC und dem peripheren Logikschaltungsbereich LG.
  • Das Substrat 10 ist zum Beispiel ein Siliziumsubstrat vom p-Typ mit einer Störatomkonzentration in einem Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3. In anderen Ausführungsformen ist das Substrat ein Siliziumsubstrat vom n-Typ mit einer Störatomkonzentration in einem Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3. Alternativ kann das Substrat einen anderen elementaren Halbleiter umfassen, wie zum Beispiel Germanium; einen Verbundhalbleiter, einschließlich Verbundhalbleiter der Gruppe IV-IV, wie zum Beispiel SiC und SiGe, Verbundhalbleiter der Gruppe III-V, wie zum Beispiel GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, und/oder GaInAsP; oder Kombinationen davon. In einer Ausführungsform ist das Substrat eine Siliziumschicht eines SOI (Silizium-auf-Isolator)-Substrat. In einigen Ausführungsformen ist die Kontaktinseloxidschicht 12 thermisch gezüchtetes Siliziumoxid, und die Nitridschicht 13 ist Siliziumnitrid. Das Siliziumoxid und das Siliziumnitrid können unter Verwendung eines Ofens oder von chemischem Aufdampfen (Chemical Vapor Deposition, CVD) gebildet werden. Die Materialien für die Maskenschicht sind nicht auf Siliziumoxid und Siliziumnitrid beschränkt, und jedes andere geeignete Material für eine Maskenschicht kann verwendet werden. Die Dicke der Kontaktinseloxidschicht 12 liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 20 nm, und die Dicke der Nitridschicht 13 liegt im Bereich von etwa 50 nm bis etwa 100 nm.
  • Nachdem die Nitridschicht 13 und die Kontaktinseloxidschicht 12 strukturiert wurden, wird der NVM-Zellenbereich MC mittels Nassoxidation oxidiert, wodurch eine Oxidschicht gebildet wird, und dann wird die Oxidschicht mittels Nassätzen entfernt, wodurch eine Stufe zwischen dem NVM-Zellenbereich MC und dem peripheren Logikschaltungsbereich LG gebildet wird. Dann werden die Nitridschicht 13 und die Kontaktinseloxidschicht 12 entfernt, wie in 1B gezeigt.
  • In bestimmten Ausführungsformen wird das Substrat 10 in dem NVM-Zellenbereich MC unter Verwendung der Kontaktinseloxidschicht 12 und der Nitridschicht 13 als eine Ätzmaske geätzt, um die Stufe zu bilden.
  • Nachdem die Stufe gebildet wird, werden Isolierschichten 20, die auch als Flachgrabenisolationen (Shallow Trench Isolations, STI) bezeichnet werden, gebildet, wie in 1C gezeigt. Um die Isolierschichten 20 zu bilden, wird eine Maskenschicht, die eine Siliziumoxidschicht 14 und eine Siliziumnitridschicht 15 enthält, auf dem Substrat 10 gebildet, und die Maskenschicht wird durch Lithografie- und Ätzoperationen strukturiert. Dann wird das Substrat 10 unter Verwendung der strukturierten Maskenschicht als eine Ätzmaske grabengeätzt, um Gräben zu bilden. Eine Tiefe der Gräben liegt in einigen Ausführungsformen im Bereich von etwa 100 nm bis etwa 1 µm.
  • Die Gräben werden mit einem isolierenden (dielektrischen) Material gefüllt, wie zum Beispiel Siliziumoxid, und dann wird eine Planarisierungsoperation, wie zum Beispiel CMP oder ein Rückätzprozess, ausgeführt, um einen oberen Teil der Isoliermaterialschicht zu entfernen, wodurch die Isolierschichten 20 gebildet werden. Das Substrat, das nicht geätzt ist und in der Draufsicht von der STI umgeben ist oder durch die STI getrennt wird, ist eine aktive Region, über der Transistoren oder andere Halbleitervorrichtungen gebildet werden. Wie in 1C gezeigt, können der NVM-Zellenbereich MC und der periphere Logikschaltungsbereich LG durch eine relativ große Isolierschicht 20 in dem Übergangsbereich TR getrennt sein. Natürlich wird, nachdem die Isolierschichten 20 gebildet wurden, die Stufe zwischen dem Zellenbereich und dem peripheren Logikschaltungsbereich beibehalten.
  • Des Weiteren wird die Maskenschicht, die eine Siliziumoxidschicht 14 und eine Siliziumnitridschicht 15 in dem NVM-Zellenbereich MC enthält, entfernt, während der Logikschaltungsbereich LG durch eine Schutzschicht 16 aus Siliziumnitrid bedeckt ist, wie in 1D gezeigt.
  • Anschließend werden, wie in 2A gezeigt, eine erste dielektrische Schicht 21 und eine erste Polysiliziumschicht 30 über dem Substrat 10 in dem NVM-Zellenbereich MC gebildet. Die erste dielektrische Schicht 21 wird als eine Tunneloxidschicht für NVM-Zellen verwendet und wird aus Siliziumoxid hergestellt. Die Dicke der ersten dielektrischen Schicht 21 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 50 nm. Die erste dielektrische Schicht 21 kann durch thermische Oxidation oder CVD gebildet werden.
  • Die erste Polysiliziumschicht 30 kann durch CVD gebildet werden. Die Dicke der ersten Polysiliziumschicht 30 direkt nach dem Abscheiden liegt in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 300 nm. In einigen Ausführungsformen wird die Dicke der ersten Polysiliziumschicht 30 direkt nach dem Abscheiden durch eine Planarisierungsoperation verringert, wie zum Beispiel ein chemischmechanisches Polierverfahren und/oder ein Rückätzverfahren. In einigen Ausführungsformen wird zuerst CMP ausgeführt, um die Oberseite der Polysiliziumschicht im Wesentlichen gleich der Oberseite der SiN-Schicht 16 zu machen, und dann wird eine Rückätzoperation ausgeführt, um eine gewünschte Dicke der Polysiliziumschicht 30 zu erhalten. Nach der Planarisierungsoperation liegt die Dicke der ersten Polysiliziumschicht 30 in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 200 nm. Die erste Polysiliziumschicht 30 wird zweckmäßig mit Störatomen dotiert und wird für Floating-Gates von NVM-Zellen verwendet. Die Polysiliziumschicht 30 kann durch eine amorphe Siliziumschicht ersetzt werden.
  • Nachdem die erste Polysiliziumschicht 30 in dem NVM-Zellenbereich MC gebildet wurde, werden die Schutzschicht 16 und die Siliziumnitridschicht 15 in dem Logikschaltungsbereich LG zum Beispiel durch Nassätzen entfernt, wie in 2B gezeigt.
  • Dann wird eine zweite dielektrische Schicht 35 gebildet, wie in 2C gezeigt. Die zweite dielektrische Schicht 35 enthält eine oder mehrere Schichten aus einem Siliziumoxid und einem Siliziumnitrid und hat in einigen Ausführungsformen eine Dicke von etwa 1 nm bis 100 nm. Die zweite dielektrische Schicht 35 kann durch CVD und Strukturierungsoperationen gebildet werden, einschließlich Lithografie und Trockenätzen. Anschließend wird eine Strukturierungsoperation ausgeführt, um die zweite dielektrische Schicht 35 in dem Logikschaltungsbereich LG zu entfernen, wie in 2D gezeigt.
  • Im Anschluss an 2D wird eine dritte dielektrische Schicht 23 über dem NVM-Zellenbereich MC und dem Logikschaltungsbereich LG gebildet, wie in 3A gezeigt. In einigen Ausführungsformen wird eine Grenzflächen-Siliziumoxidschicht 22 gebildet, bevor die dritte dielektrische Schicht 23 gebildet wird. In einem solchen Fall kann die Kombination der Schichten 22 und 23 als die dritte dielektrische Schicht bezeichnet werden. Die Dicke der Grenzflächen-Siliziumoxidschicht 22 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 10 nm.
  • Die dritte dielektrische Schicht 23 enthält eine oder mehrere Schichten eines dielektrischen Materials mit hohem k-Wert, dessen Dielektrizitätskonstante höher ist als die von Siliziumnitrid. In einigen Ausführungsformen enthält die dritte dielektrische Schicht 23 ein oder mehrere Oxide von Hf, Y, Ta, Ti, Al und Zr oder ein beliebiges anderes geeignetes dielektrisches Material. In bestimmten Ausführungsformen wird HfO2 verwendet.
  • Die dritte dielektrische Schicht 23 kann durch CVD gebildet werden. Die Dicke der dritten dielektrischen Schicht 23 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 50 nm. Die dritte dielektrische Schicht 23 wird als eine Gate-Dielektrikumschicht für Feldeffekttransistoren (FETs) von Logikschaltkreisen in dem Logikschaltungsbereich LG verwendet.
  • Wir bleiben bei 3A. Nachdem die dritte dielektrische Schicht 23 gebildet wurde, wird eine zweite Polysiliziumschicht 40 über dem NVM-Zellenbereich MC und dem Logikschaltungsbereich LG gebildet. Die zweite Polysiliziumschicht 40 kann durch CVD gebildet werden, und die Dicke der zweiten Polysiliziumschicht 40 liegt in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 100 nm.
  • Des Weiteren wird, wie in 3A gezeigt, eine Hartmaskenschicht 42 auf der zweiten Polysiliziumschicht 40 gebildet. In einigen Ausführungsformen wird die Hartmaskenschicht 42 aus Siliziumoxid hergestellt, das durch CVD gebildet wird, und ihre Dicke liegt im Bereich von etwa 10 nm bis etwa 200 nm.
  • Unter Verwendung einer Strukturierungsoperation, einschließlich Lithografie und Ätzen, wird die Hartmaskenschicht 42 strukturiert, und unter Verwendung der strukturierten Hartmaskenschicht als eine Ätzmaske wird die zweite Polysiliziumschicht 40 strukturiert, wie in 3B zeigt.
  • In dem NVM-Zellenbereich MC stoppt das Ätzen der zweiten Polysiliziumschicht 40 im Wesentlichen an der Grenzflächen-Siliziumoxidschicht 22, während in dem Logikschaltungsbereich LG das Ätzen der zweiten Polysiliziumschicht 40 auch die dritte dielektrische Schicht 23 (dielektrische Schicht mit hohem k-Wert) ätzt und an der Grenzflächen-Siliziumoxidschicht 22 stoppt. Durch diese Ätzoperation werden Dummy-Steuer-Gates DCG, die durch die zweite Polysiliziumschicht 40 gebildet werden, in dem NVM-Zellenbereich MC gebildet, und ein erstes Dummy-Gatter DG1 und ein zweites Dummy-Gatter DG2, die beide durch die zweite Polysiliziumschicht 40 gebildet werden, werden in dem Logikschaltungsbereich LG gebildet. In dieser Offenbarung meint „Dummy“ allgemein eine Schicht oder eine Struktur, die anschließend entfernt oder durch ein anderes Material ersetzt wird, oder eine Schicht oder eine Struktur, die nicht als Teil einer aktiven Schaltung fungiert. Jedoch können einige Schichten oder Materialien, auch wenn sie nicht als Dummy bezeichnet werden, anschließend durch eine andere Schicht oder ein anderes Material ersetzt werden.
  • Nach der Strukturierungsoperation der zweiten Polysiliziumschicht 40 werden erste Seitenwandabstandshalter 45 auf beiden Seiten der strukturierten zweiten Polysiliziumschichten sowohl in dem NVM-Zellenbereich MC als auch in dem Logikschaltungsbereich LG gebildet, wie in 3C gezeigt.
  • Die ersten Seitenwandabstandshalter 45 bestehen in einigen Ausführungsformen aus Siliziumoxid. Eine Deckschicht aus Siliziumoxid wird zum Beispiel durch CVD über dem gesamten Substrat gebildet, und dann wird anisotropes Ätzen ausgeführt, wodurch die ersten Seitenwandabstandshalter 45 gebildet werden. Die Dicke der ersten Seitenwandabstandshalter 45 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 20 nm.
  • 4A und 4B zeigen beispielhafte Querschnittsansichten, die gestapelte Strukturen veranschaulichen, die den Bereichen A1 bzw. A2 von 3C entsprechen.
  • Auf dieser Stufe des Herstellungsprozesses werden in dem NVM-Zellenbereich MC die zweite Polysiliziumschicht 40, die dielektrische Schicht mit hohem k-Wert 23, die Grenzflächen-Siliziumoxidschicht 22, die zweite dielektrische Schicht 35, die erste Polysiliziumschicht 30 und die Tunnelsiliziumoxidschicht 21 auf dem Substrat 10 gestapelt, wie in 4A gezeigt. In der eigentlichen Vorrichtung kann es sein, dass die Grenzfläche zwischen der Grenzflächen-Siliziumoxidschicht 22 und der zweiten dielektrischen Schicht 35 nicht feststellbar ist, wenn sie aus dem gleichen Material gebildet werden. In dem Logikschaltungsbereich LG werden die erste Polysiliziumschicht 30, die dielektrische Schicht mit hohem k-Wert 23 und die Grenzflächen-Siliziumoxidschicht 22 auf dem Substrat 10 gestapelt, wie in 4B gezeigt.
  • Des Weiteren werden, wie in 5A gezeigt, nachdem die ersten Seitenwandabstandshalter 45 gebildet wurden, zweite Seitenwandabstandshalter 46 über den ersten Seitenwandabstandshaltern 45 gebildet. Die zweiten Seitenwandabstandshalter 46 enthalten einen ONO-Film, der eine Siliziumnitridschicht 46-2 hat, die zwischen zwei Siliziumoxidschichten 46-1 und 46-3 aufgenommen ist, wie in 5B gezeigt, die eine vergrößerte Querschnittsansicht ist, die dem Bereich A3 von 5A entspricht. Die Dicken der Siliziumoxidschicht 46-1, der Siliziumnitridschicht 46-2 und der Siliziumoxidschicht 46-3 liegen in einigen Ausführungsformen in Bereichen von etwa 1-20 nm, etwa 1-30 nm bzw. etwa 1-20 nm. In bestimmten Ausführungsformen sind die zweiten Seitenwandabstandshalter 46 eine einzelne Schicht aus Siliziumnitrid oder Siliziumoxynitrid.
  • Nachdem die zweiten Seitenwandabstandshalter 46 gebildet wurden, werden die dielektrische Schicht mit hohem k-Wert 23, die Grenzflächen-Schicht 22, die zweite dielektrische Schicht 35 und die erste Polysiliziumschicht 30 mittels Trockenätzoperationen strukturiert, während der Logikschaltungsbereich LG durch eine Schutzschicht 47 bedeckt wird, wie in 5C gezeigt. Das Ätzen der ersten Polysiliziumschicht entfernt auch die dritte dielektrische Schicht 23 und stoppt an der ersten dielektrischen Schicht 21 oder der Grenzflächen-Siliziumoxidschicht 22. Die Schutzschicht 47 kann eine Fotoresistschicht sein, und nach dem Ätzen der ersten Polysiliziumschicht 40 wird die Schutzschicht 47 entfernt.
  • Des Weiteren werden, wie in 5D gezeigt, dritte Seitenwandabstandshalter 48 gebildet, und ein Lösch-Gate-Oxid 49 wird gebildet. Die dritten Seitenwandabstandshalter 48 werden aus einer oder mehreren Schichten aus dielektrischem Material hergestellt. In einer Ausführungsform bestehen die dritten Seitenwandabstandshalter 48 aus Siliziumnitrid. Das Lösch-Gate-Oxid 49 wird aus Siliziumoxid hergestellt. In einigen Ausführungsformen wird eine Siliziumoxidschicht gebildet, und dann wird die Siliziumoxidschicht strukturiert, um die Siliziumoxidschicht aus einem Lösch-Gatter-Bereich zu entfernen, und dann wird eine Nassoxidation ausgeführt, wodurch das Lösch-Gate-Oxid 49 gebildet wird. Auf dieser Stufe des Herstellungsprozesses bilden in dem NVM-Zellenbereich MC die erste dielektrische Schicht 21, die erste Polysiliziumschicht 30 als ein Floating-Gate FG, die zweite dielektrische Schicht 35, die Grenzflächen-Schicht 22, die dritte dielektrische Schicht 23, die zweite Polysiliziumschicht 40 und die Hartmaskenschicht 42 gestapelte Strukturen mit Seitenwandabstandshaltern. In dem Logikschaltungsbereich LG bilden die Grenzflächen-Schicht 22, die dritte dielektrische Schicht 23 und die zweite Polysiliziumschicht 40 als eine Dummy-Schicht und die Hartmaskenschicht 42 mit Seitenwandabstandshaltern die ersten und zweiten Gate-Stapel.
  • Dann wird in dem NVM-Zellenbereich MC ein Lösch-Gate EG zwischen der gestapelten Struktur gebildet, und Auswahl-Gates SG werden an Seiten der gestapelten Struktur, an denen das Lösch-Gate nicht ausgebildet ist, gebildet, wie in 6A gezeigt. Eine dritte Polysiliziumschicht 50 wird über dem NVM-Zellenbereich MC und dem Logikschaltungsbereich LG gebildet, und eine Hartmaskenschicht 52 wird auf der dritten Polysiliziumschicht gebildet. Dann werden Strukturierungsoperationen ausgeführt, und das Lösch-Gate EG und die Auswahl-Gates (Wortleitungen) SG werden gebildet, wie in 6A gezeigt. In dem Logikschaltungsbereich LG können ähnliche Strukturen an Seiten der ersten und zweiten Gate-Stapel gebildet werden. Die Dicke der dritten Polysiliziumschicht 50 für das Lösch-Gate EG und die Auswahl-Gates SG liegt in einigen Ausführungsformen im Bereich von etwa 40 nm bis etwa 200 nm. Die Hartmaskenschicht 52 wird aus einer oder mehren Schichten aus Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid hergestellt und hat in einigen Ausführungsformen eine Dicke von etwa 20 nm bis 200 nm. In einigen Ausführungsformen wird, falls die erste dielektrische Schicht 21 durch die oben erwähnte Ätzoperation geätzt wird, eine neue dielektrische Schicht für eine Gate-Dielektrikumschicht aus Auswahl-Gates gebildet.
  • Anschließend werden die Hartmaskenschicht 52 und die dritte Polysiliziumschicht 50 in dem Logikschaltungsbereich LG entfernt, während der NVM-Zellenbereich MC durch eine Überzugsschicht 54 geschützt wird. In einigen Ausführungsformen ist die Überzugsschicht 54 eine Fotoresistschicht.
  • Nachdem die Hartmaskenschicht 52 und die dritte Polysiliziumschicht 50 in dem Logikschaltungsbereich LG entfernt wurden, wird eine Siliziumnitrid-Überzugsschicht 55 über dem NVM-Zellenbereich MC und dem Logikschaltungsbereich LG gebildet, und des Weiteren wird eine vierte dielektrische Schicht 57 auf der Siliziumnitrid-Überzugsschicht 55 gebildet, wie in 6C gezeigt.
  • Die Siliziumnitrid-Überzugsschicht 55 kann durch CVD gebildet werden und hat in einigen Ausführungsformen eine Dicke von etwa 10 nm bis etwa 50 nm. Die vierte dielektrische Schicht 57 enthält eine oder mehrere Schichten aus SiO2, SiN, SiOC, SiCN, SiOCN oder SiON oder ein sonstiges geeignetes dielektrisches Material und kann durch CVD gebildet werden. Die Dicke der vierten dielektrischen Schicht 57 liegt im Bereich von etwa 50 nm bis etwa 1000 nm, so dass die Strukturen in dem NVM-Zellenbereich MC und dem Logikschaltungsbereich LG vollständig in die vierte dielektrische Schicht 57 eingebettet sind.
  • Nachdem die vierte dielektrische Schicht 57 gebildet wurde, werden die vierte dielektrische Schicht und die oberen Abschnitte der gestapelten Strukturen in dem NVM-Zellenbereich MC und die Gate-Stapel in dem Logikschaltungsbereich LG durch CMP planarisiert, wie in 7A gezeigt. Durch die Planarisierungsoperation mittels CMP werden die oberen Abschnitte des Lösch-Gates EG und der Auswahl-Gates SG, die aus der dritten Polysiliziumschicht 50 bestehen, die oberen Abschnitte der Dummy-Steuer-Gates DCG, die aus der zweiten Polysiliziumschicht 40 bestehen, und die oberen Abschnitte der Dummy-Gates DG1, DG2, die aus der zweiten Polysiliziumschicht 40 bestehen, frei gelegt, wie in 7A gezeigt.
  • Als Nächstes wird eine erste Maskenstruktur 60 gebildet, so dass die oberen Abschnitte der Dummy-Steuer-Gates DCG und der obere Abschnitt des Dummy-Gates DG2 aus der ersten Maskenstruktur 60 frei gelegt werden. Die erste Maskenstruktur 60 wird in einigen Ausführungsformen aus einem Fotoresist hergestellt und wird in anderen Ausführungsformen aus Siliziumnitrid, Aluminiumoxid oder Übergangsmetallnitrid hergestellt. Dann werden die zweiten Polysiliziumschichten 40 der Dummy-Steuer-Gates DCG und die zweite Polysiliziumschicht 40 des Dummy-Gates DG2 entfernt, um Öffnungen 61 bzw. 63 zu bilden, wie in 7B gezeigt.
  • Nachdem die Öffnungen 61 und 63 gebildet wurden, werden die Öffnungen mit einer oder mehreren Schichten aus einem ersten leitfähigen Material 65 gefüllt, wie in 7C gezeigt. In einigen Ausführungsformen enthält das erste leitfähige Material 65 eine Austrittsarbeitsjustierschicht und einen Körpermetallschicht.
  • In der vorliegenden Offenbarung ist das Dummy-Gate DG1 für einen von einem p-Kanal-FET und einem n-Kanal-FET, und das Dummy-Gate DG2 ist für den anderen des p-Kanal-FET und des n-Kanal-FET. Für den n-Kanal-FET werden eines oder mehrere von TaN, TaAlC, TiN, Tisch, Co, TiAl, HfTi, TiSi und TaSi oder jedes andere geeignete leitfähige Material als die Austrittsarbeitsjustierschicht verwendet, und für den p-Kanal-FET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co oder jedes andere geeignete leitfähige Material als die Austrittsarbeitsjustierschicht verwendet. In dieser Ausführungsform sind die Austrittsarbeitsjustierschichten für den p-Kanal-FET und den n-Kanal-FET voneinander verschieden. Die Körpermetallschicht für den p-Kanal-FET und den n-Kanal-FET kann die gleiche oder kann verschieden sein und enthält eines oder mehrere von Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi und andere geeignete leitfähige Materialien.
  • In einer Ausführungsform der vorliegenden Offenbarung ist das Dummy-Gate DG2 für einen p-Kanal-FET. Somit ist die Struktur des ersten leitfähigen Materials 65 für das Steuer-Gate CG die gleiche wie die des Gates LG2 des p-Kanal-FET.
  • Die leitfähige Materialschicht 65 kann gebildet werden, indem eine dicke leitfähige Materialschicht abgeschieden wird und Planarisierungsoperationen, wie zum Beispiel CMP, ausgeführt werden, um die leitfähige Materialschicht zu entfernen, die auf der Oberseite der vierten dielektrischen Schicht 57 abgeschieden wurde. Die erste Maskenstruktur 60 kann ebenfalls während des CMP entfernt werden.
  • Dann wird, wie in 8A gezeigt, eine zweite Maskenstruktur 66 so gebildet, dass der obere Abschnitt des Dummy-Gates DG1 aus der zweiten Maskenstruktur 66 frei liegt. Die zweite Maskenstruktur 66 wird in einigen Ausführungsformen aus einem Fotoresist hergestellt und wird in anderen Ausführungsformen aus Siliziumnitrid, Aluminiumoxid oder Übergangsmetallnitrid hergestellt. Dann wird die zweite Polysiliziumschicht 40 des Dummy-Gates DG1 entfernt, um eine Öffnung 67 zu bilden, wie in 8A gezeigt. Dann wird, ähnlich den Operationen von 7C, die zweite leitfähige Materialschicht 68 in der Öffnung 67 gebildet, um ein Metall Gate LG1 für einen n-Kanal-FET zu bilden, wie in 8B gezeigt.
  • Anschließend wird, wie in 8C gezeigt, eine Zwischenschichtdielektrikum (ILD)-Schicht 70 über der in 8B gezeigten Struktur gebildet, und Kontaktstecker 75 werden gebildet. Die ILD-Schicht 70 enthält eine oder mehrere Schichten aus Isoliermaterial auf Siliziumbasis, wie zum Beispiel SiO2, SiN, SiOC, SiCN, SiOCN oder SiON oder ein sonstiges geeignetes dielektrisches Material, das durch CVD gebildet wird. Die Dicke der ILD-Schicht 70 liegt in einigen Ausführungsformen im Bereich von etwa 100 nm bis etwa 1000 nm. Die Kontaktstecker 75 bestehen aus leitfähigem Material, einschließlich eines oder mehrerer von Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, und jedes andere geeignete leitfähige Material. Obgleich in 8C nicht gezeigt, sind Kontaktstecker 75 auch an den Steuer-Gates angeordnet.
  • 9A-9C und 10A-10B zeigen beispielhafte Querschnittsansichten, die einen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. Die Konfigurationen, Strukturen, Materialien, Prozesse und/oder Operationen, die denen ähneln oder die gleichen sind wie die oben beschriebenen Ausführungsformen, die mit Bezug auf die 1A-8C beschrieben wurden, können in den folgenden Ausführungsformen verwendet werden, und auf ihre detaillierte Erläuterung kann verzichtet werden. In den folgenden Ausführungsformen sind das Lösch-Gate EG und die Auswahl-Gates SG, die durch die Polysiliziumschicht 50 gebildet werden, Dummy-Gates.
  • Nachdem die Struktur von 7A gebildet wurde, wird eine erste Maskenstruktur 60' so gebildet, dass die oberen Abschnitte der Dummy-Steuer-Gates DCG, des Lösch-Gates EG und der Auswahl-Gates SG und der obere Abschnitt des Dummy-Gates DG2 aus der ersten Maskenstruktur 60' frei gelegt werden. Dann werden die dritten Polysiliziumschichten 50 des Lösch-Gates EG und der Auswahl-Gates SG, die zweiten Polysiliziumschichten 40 der Dummy-Steuer-Gates DCG und die zweite Polysiliziumschicht 40 des Dummy-Gates DG2 entfernt, um Öffnungen 62, 61 bzw. 63 zu bilden, wie in 9A gezeigt.
  • Nachdem die Öffnungen 62, 61 und 63 gebildet wurden, werden die Öffnungen mit einer oder mehreren Schichten aus einem ersten leitfähigen Material 65 gefüllt, wie in 9B gezeigt, um ein Metall-Lösch-Gate EG, Metall-Auswahl-Gates SG, Metall-Steuer-Gates CG und ein Metall-Gate LG2 zu bilden. In einigen Ausführungsformen enthält das erste leitfähige Material 65 eine Austrittsarbeitsjustierschicht und eine Körpermetallschicht.
  • Dann wird, ähnlich 8A, eine zweite Maskenstruktur 66 so gebildet, dass der obere Abschnitt des Dummy-Gates DG1 aus der zweiten Maskenstruktur 66 frei liegt, und die zweite Polysiliziumschicht 40 des Dummy-Gates DG1 wird entfernt, um eine Öffnung 67 zu bilden, wie in 9C gezeigt. Dann wird, ähnlich den Operationen der 7C oder 9B, die zweite leitfähige Materialschicht 68 in der Öffnung 67 gebildet, um ein Metall-Gate LG1 für einen n-Kanal-FET zu bilden, wie in 10A gezeigt.
  • Anschließend wird, ähnlich 8C, eine Zwischenschichtdielektrikum (ILD)-Schicht 70 über der in 10A gezeigten Struktur gebildet, und Kontaktstecker 75 werden gebildet, wie in 10B gezeigt.
  • 11A-11C zeigen beispielhafte Querschnittsansichten, die einen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulichen, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. Die Konfigurationen, Strukturen, Materialien, Prozesse und/oder Operationen, die denen ähneln oder die gleichen sind wie die oben beschriebenen Ausführungsformen, die mit Bezug auf die 1A-10B beschrieben wurden, können in den folgenden Ausführungsformen verwendet werden, und auf ihre detaillierte Erläuterung kann verzichtet werden. In den folgenden Ausführungsformen sind die oberen Teile des Lösch-Gates EG und der Auswahl-Gates SG, die durch die Polysiliziumschicht 50 gebildet werden, Dummy-Strukturen, die gegen ein Metallmaterial ausgetauscht werden sollen.
  • Nachdem die Struktur von 7A gebildet wurde, wird eine erste Maskenstruktur 60' so gebildet, dass die oberen Abschnitte der Dummy-Steuer-Gates DCG, des Lösch-Gates EG und der Auswahl-Gates SG und der obere Abschnitt des Dummy-Gates DG2 aus der ersten Maskenstruktur 60' frei gelegt werden. Dann werden die dritten Polysiliziumschichten 50 des Lösch-Gates EG und der Auswahl-Gates SG, die zweiten Polysiliziumschichten 40 der Dummy-Steuer-Gates DCG und die zweite Polysiliziumschicht 40 des Dummy-Gates DG2 entfernt, um Öffnungen 62, 61 bzw. 63 zu bilden, wie in 11A gezeigt.
  • Im Gegensatz zu der oben in 9A gezeigten Ausführungsform werden die dritten Polysiliziumschichten 50 des Lösch-Gates EG und der Auswahl-Gates SG nur teilweise entfernt, und die dritten Polysiliziumschichten 50 verbleiben an den Böden der Öffnungen 62, wie in 11A gezeigt. Da die Dicke der dritten Polysiliziumschicht 50 viel größer ist als die Dicke der zweiten Polysiliziumschicht 40 für die Dummy-Steuer-Gates DCG und die zweite Polysiliziumschicht 40 für das Dummy-Gate DG2, verbleiben die dritten Polysiliziumschichten 50 an den Böden der Öffnungen 62, wenn die zweiten und ersten Polysiliziumschichten vollständig durch Ätzen entfernt wurden.
  • Dann werden durch ähnliche Operationen, wie sie mit Bezug auf die 7C und/oder 9B beschrieben wurden, das Metall-Lösch-Gate EG, die Metall-Auswahl-Gates SG, die Metall-Steuer-Gates CG und das Metall-Gate LG2 für den p-Kanal-FET mit dem ersten leitfähigen Material 65 gebildet, wie in 11B gezeigt. Anschließend wird durch ähnliche Operationen, wie sie mit Bezug auf die 8A-8B und/oder 10A-10B beschrieben wurden, das Metall-Gate LG1 für den n-Kanal-FET mit dem zweiten leitfähigen Material 68 gebildet, und die ILD-Schicht 70 und die Kontaktstecker 75 werden gebildet, wie in 11C gezeigt.
  • 12 zeigt eine beispielhafte Querschnittsansicht, die einen Prozess zur Herstellung einer Halbleitervorrichtung veranschaulicht, die nicht-flüchtige Speicherzellen und periphere Logikschaltkreise enthält, gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. Die Konfigurationen, Strukturen, Materialien, Prozesse und/oder Operationen, die denen ähneln oder die gleichen sind wie die oben beschriebenen Ausführungsformen, die mit Bezug auf die 1A-11C beschrieben wurden, können in den folgenden Ausführungsformen verwendet werden, und auf ihre detaillierte Erläuterung kann verzichtet werden.
  • In dieser Ausführungsform werden die Polysiliziumschichten 40 für die Steuer-Gates und die Polysiliziumschichten 50 für die Lösch-Gates und die Auswahl-Gates nicht durch Metallmaterial ersetzt. Somit ist das Dummy Steuer-Gate ein eigentliches Steuer-Gate. Wie in 12 gezeigt, bestehen die Gates von NVM-Zellen alle aus Polysilizium, das für jedes Gate zweckmäßig dotiert ist, und enthalten kein Metallmaterial, das für FETs in dem Logikschaltungsbereich verwendet.
  • In den obigen Ausführungsformen enthält eine nicht-flüchtige Speicher (Non-Volatile Memory, NVM)-Zelle eine Tunneloxidschicht 21, die auf einem Substrat 10 angeordnet ist, ein Floating-Gate FG, das aus der ersten Polysiliziumschicht 30 besteht und über der ersten dielektrischen Schicht 21 als eine Tunneloxidschicht angeordnet ist, eine zweite dielektrische Schicht 35, die auf dem Floating-Gate FG angeordnet ist, eine dielektrische Schicht mit hohem k-Wert 23, die über der zweiten dielektrischen Schicht 35 ausgebildet ist, und ein Steuer-Gate CG, das aus dem leitfähigen Material 65 (oder der zweiten Polysiliziumschicht 40) besteht. Des Weiteren kann eine Grenzflächen-Siliziumoxidschicht 22 zwischen der zweiten dielektrischen Schicht 35 und der dielektrischen Schicht mit hohem k-Wert 23 gebildet werden.
  • In dem Logikschaltungsbereich LG enthält eine Gate-Struktur für einen FET die Grenzflächen-Schicht 22, die auf dem Substrat 10 ausgebildet ist, die dielektrische Schicht mit hohem k-Wert 23, die auf der Grenzflächen-Schicht 22 ausgebildet, und eine leitfähige Materialschicht 65 oder 67, die über der dielektrischen Schicht mit hohem k-Wert 23 ausgebildet ist.
  • Des Weiteren ist in den obigen Ausführungsformen das Gate LG1 für einen n-Kanal-FET, und das Gate LG2 ist für einen p-Kanal-FET. In bestimmten Ausführungsformen ist das Gate LG1 für einen p-Kanal-FET, und das Gate LG2 ist für einen n-Kanal-FET. In einem solchen Fall wird die gleiche leitfähige Materialstruktur 65 für die Gates der NVM-Zellen und das Gate des n-Kanal-FET verwendet. Oder anders ausgedrückt: Die Metall-Gates für die NVM-Zellen haben die gleiche leitfähige Metallstruktur wie ein p-Kanal-FET oder ein n-Kanal-FET in dem Logikschaltungsbereich LG.
  • Es versteht sich, dass nicht unbedingt alle Vorteile im vorliegenden Text besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und dass andere Ausführungsformen oder Beispiele verschiedene Vorteile bieten können.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann der Widerstand der Steuer-Gates reduziert werden, da die Steuer-Gates der NVM-Zellen aus Metallmaterial bestehen. Da das Lösch-Gate und die Auswahl-Gates der NVM-Zellen aus Metallmaterial bestehen, können des Weiteren gemäß einigen Ausführungsformen der vorliegenden Offenbarung der Widerstand der Gates und der Kontaktwiderstand zwischen den Gates und den Kontaktsteckern reduziert werden. Da des Weiteren der Gate-Ersetzungsprozess für den NVM-Zellenbereich und den Logikschaltungsbereich gleichzeitig ausgeführt wird, ist es möglich, eine Zunahme der Anzahl der Lithografie-Operationen zu minimieren. Außerdem ist es möglich zu vermeiden, dass Dummy-Strukturen am Übergangsbereich angeordnet werden, um einen Höhenunterschied zwischen dem NVM-Zellenbereich und dem Logikschaltungsbereich zu kompensieren.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, die einen nicht-flüchtigen Speicher enthält, wobei das Verfahren Folgendes umfasst: Bilden einer Zellenstruktur, wobei die Zellenstruktur Folgendes enthält: eine gestapelte Struktur, die Folgendes enthält: eine erste Polysiliziumschicht (30), die über einer ersten dielektrischen Schicht (21) angeordnet ist, eine zweite dielektrische Schicht (35), die über der ersten Polysiliziumschicht (30) angeordnet ist, eine dritte dielektrische Schicht (23), die über der zweiten dielektrischen Schicht (35) angeordnet ist, und eine zweite Polysiliziumschicht (40), die über der dritten dielektrischen Schicht (23) angeordnet ist; und dritte Polysiliziumschichten (50), die auf beiden Seiten der gestapelten Struktur und angrenzend an die gestapelte Struktur angeordnet sind; mindestens teilweises Entfernen der zweiten Polysiliziumschicht (40), wodurch ein Steuer-Gate-Raum (61) gebildet wird; und Ausbilden eines leitfähigen Materials (65) in dem Steuer-Gate-Raum (61).
  2. Verfahren nach Anspruch 1, wobei das Bilden der Zellenstruktur Folgendes umfasst: Bilden der ersten dielektrischen Schicht (21) über einem Substrat; Bilden eines ersten Polysiliziumfilms für die erste Polysiliziumschicht (30) über der ersten dielektrischen Schicht (21); Bilden eines zweiten dielektrischen Films für die zweite dielektrische Schicht (35) über dem ersten Polysiliziumfilm; Bilden eines dritten dielektrischen Films für die dritte dielektrische Schicht (23) über dem zweiten dielektrischen Film; Bilden eines zweiten Polysiliziumfilms für die zweite Polysiliziumschicht (40) über dem dritten dielektrischen Film; Strukturieren des zweiten Polysiliziumfilms und des dritten dielektrischen Films, wodurch die zweite Polysiliziumschicht (40) und die dritte dielektrische Schicht (23) gebildet werden; nachdem die zweite Polysiliziumschicht (40) und die dritte dielektrische Schicht (23) gebildet wurden, Strukturieren des zweiten dielektrischen Films und des ersten Polysiliziumfilms, wodurch die gestapelte Struktur gebildet wird; Bilden einer dritten Polysiliziumschicht für die dritten Polysiliziumschichten (50) auf beiden Seiten der gestapelten Struktur; und Ausführen einer Planarisierungsoperation an der gestapelten Struktur und der dritten Polysiliziumschicht (50).
  3. Verfahren nach Anspruch 2, wobei die dritte dielektrische Schicht (23) eine oder mehrere Oxidschichten aus Hf, Y, Ta, Ti, Al und Zr enthält.
  4. Verfahren nach Anspruch 3, wobei die dritte dielektrische Schicht (23) des Weiteren eine Siliziumoxidschicht enthält.
  5. Verfahren nach einem der vorangehenden Ansprüche 2 bis 4, wobei die zweite dielektrische Schicht (35) eine Siliziumoxidschicht, eine Siliziumnitridschicht oder Mehrfachschichten davon ist.
  6. Verfahren nach einem der vorangehenden Ansprüche 2 bis 5, wobei die erste dielektrische Schicht (21) Siliziumoxid ist.
  7. Verfahren nach einem der vorangehenden Ansprüche 2 bis 6, das des Weiteren umfasst, nachdem der zweite Polysiliziumfilm und der dritte dielektrische Film strukturiert wurden und bevor der zweite dielektrische Film und der erste Polysiliziumfilm strukturiert werden, erste Seitenwandabstandshalter auf beiden Seiten des strukturierten zweiten Polysiliziumfilms zu bilden.
  8. Verfahren nach Anspruch 7, das des Weiteren umfasst, nachdem die ersten Seitenwandabstandshalter gebildet wurden und bevor der zweite dielektrische Film und der erste Polysiliziumfilm strukturiert werden, zweite Seitenwandabstandshalter über den ersten Seitenwandabstandshaltern zu bilden.
  9. Verfahren nach Anspruch 8, wobei die dritten Seitenwandabstandshalter eines von einer Siliziumoxidschicht, einer Siliziumnitridschicht und Mehrfachschichten davon enthalten.
  10. Verfahren nach einem der vorangehenden Ansprüche 2 bis 9, wobei: wenn die zweite Polysiliziumschicht (40) mindestens teilweise entfernt wird, die dritten Polysiliziumschichten (50) ebenfalls mindestens teilweise entfernt werden, wodurch Auswahl-Gate-Räume und ein Lösch-Gate-Raum gebildet werden, und das leitfähige Material (65) ebenfalls in den Auswahl-Gate-Räumen und dem Lösch-Gate-Raum ausgebildet wird, wodurch eine Auswahl-Gate und ein Lösch-Gate gebildet werden.
  11. Verfahren zur Herstellung einer Halbleitervorrichtung, die einen nicht-flüchtigen Speicher enthält, der in einem Speicherzellenbereich angeordnet ist, und einen Feldeffekttransistor enthält, der in einem Logikschaltungsbereich angeordnet ist, wobei das Verfahren Folgendes umfasst: Bilden einer Zellenstruktur für den nicht-flüchtigen Speicher in dem Speicherzellenbereich, wobei die Zellenstruktur Folgendes umfasst: eine gestapelte Struktur, die Folgendes enthält: eine erste Polysiliziumschicht (30), die über einer ersten dielektrischen Schicht (21) angeordnet ist, eine zweite dielektrische Schicht (35), die über der ersten Polysiliziumschicht (30) angeordnet ist, eine dritte dielektrische Schicht (23), die über der zweiten dielektrischen Schicht (35) angeordnet ist, und eine zweite Polysiliziumschicht (40), die über der dritten dielektrischen Schicht (23) angeordnet ist; und dritte Polysiliziumschichten (50), die auf beiden Seiten der gestapelten Struktur angeordnet sind; Bilden einer Dummy-Gate-Struktur für den Feldeffekttransistor in dem Logikschaltungsbereich, wobei die Dummy-Gate-Struktur Folgendes umfasst: eine Gate-Dielektrikumschicht (23), die über dem Substrat angeordnet ist; und ein Dummy-Logik-Gate (40), das aus Polysilizium besteht und über der Gate-Dielektrikumschicht (23) angeordnet ist; mindestens teilweises Entfernen der zweiten Polysiliziumschicht (40) in dem Speicherzellenbereich, wodurch ein Steuer-Gate-Raum (61) gebildet wird, und mindestens teilweises Entfernen des Dummy-Logik-Gates (40) der Dummy-Gate-Struktur, wodurch ein erster Logik-Gate-Raum (63) gebildet wird; und Ausbilden eines leitfähigen Materials (65) in dem Steuer-Gate-Raum (61) und dem ersten Logik-Gate-Raum (63), wobei die dritte dielektrische Schicht (23) ein dielektrisches Material enthält, dessen Dielektrizitätskonstante höher ist als die von Siliziumnitrid.
  12. Verfahren nach Anspruch 11, wobei die Zellenstruktur und die Dummy-Logik-Gate-Struktur gebildet werden durch: Bilden der ersten dielektrischen Schicht (21) in dem Speicherzellenbereich; Bilden eines ersten Polysiliziumfilms für die erste Polysiliziumschicht (30) über der ersten Gate-Dielektrikumschicht (21) in dem Speicherzellenbereich; Bilden eines zweiten dielektrischen Films für die zweite dielektrische Schicht (35) über dem ersten Polysiliziumfilm in dem Speicherzellenbereich; nachdem der zweite dielektrische Film gebildet wird, Bilden eines dritten dielektrischen Films für die dritte dielektrische Schicht (23) und die Gate-Dielektrikumschicht (23) in dem Speicherzellenbereich und dem Logikschaltungsbereich; Bilden eines zweiten Polysiliziumfilms für die zweite Polysiliziumschicht (40) und das Dummy-Logik-Gate (40) über dem zweiten dielektrischen Film in dem Speicherzellenbereich und dem Logikschaltungsbereich; Strukturieren des zweiten Polysiliziumfilms und des dritten dielektrischen Films in dem Speicherzellenbereich, wodurch die zweite Polysiliziumschicht (40) gebildet wird, und Strukturieren des zweiten Polysiliziumfilms und des dritten dielektrischen Films in dem Logikschaltungsbereich, wodurch das Dummy-Logik-Gate (40) und die Gate-Dielektrikumschicht (23) gebildet werden; nachdem die zweite Polysiliziumschicht (40) und die dritte dielektrische Schicht (23) strukturiert wurden, Strukturieren des zweiten dielektrischen Films und des ersten Polysiliziumfilms in dem Speicherzellenbereich, wodurch die gestapelte Struktur in dem Speicherzellenbereich gebildet wird; Bilden eines dritten Polysiliziumfilms für die dritten Polysiliziumschichten (50); und Ausführen einer Planarisierungsoperation an der gestapelten Struktur, der dritten Polysiliziumschicht (50) und dem Dummy-Logik-Gate (40).
  13. Verfahren nach Anspruch 12, wobei die dritte dielektrische Schicht (23) eine oder mehrere Oxidschichten aus Hf, Y, Ta, Ti, Al und Zr enthält.
  14. Verfahren nach Anspruch 12 oder 13, wobei: die zweite dielektrische Schicht (35) eines von einer Siliziumoxidschicht, einer Siliziumnitridschicht und Mehrfachschichten davon ist, und das Dummy-Logik-Gate (40) nicht den zweiten dielektrischen Film enthält.
  15. Verfahren nach einem der vorangehenden Ansprüche 12 bis 14, das des Weiteren umfasst, nachdem der zweite Polysiliziumfilm und der dritte dielektrische Film strukturiert wurden und bevor der zweite dielektrische Film und der erste Polysiliziumfilm strukturiert werden, erste Seitenwandabstandshalter auf beiden Seiten der zweiten Polysiliziumschicht (40) und auf beiden Seiten des Dummy-Logik-Gates (40) zu bilden.
  16. Verfahren nach Anspruch 15, das des Weiteren umfasst, nachdem die ersten Seitenwandabstandshalter gebildet wurden und bevor der zweite dielektrische Film und der erste Polysiliziumfilm strukturiert werden, zweite Seitenwandabstandshalter über den ersten Seitenwandabstandshaltern zu bilden.
  17. Verfahren nach Anspruch 16, wobei die dritten Seitenwandabstandshalter eines von einer Siliziumoxidschicht, einer Siliziumnitridschicht und Mehrfachschichten davon enthalten.
  18. Verfahren nach einem der vorangehenden Ansprüche 11 bis 17, wobei: wenn die zweite Polysiliziumschicht (40) mindestens teilweise entfernt wird, die dritten Polysiliziumschichten (50) in dem Speicherzellenbereich ebenfalls mindestens teilweise entfernt werden, wodurch ein Auswahl-Gate-Raum und ein Lösch-Gate-Raum gebildet werden, und das leitfähige Material (65) ebenfalls in dem Auswahl-Gate-Raum und dem Lösch-Gate-Raum ausgebildet wird.
  19. Verfahren nach Anspruch 18, wobei: die zweite Polysiliziumschicht (40) in dem Speicherzellenbereich vollständig entfernt wird, und die dritten Polysiliziumschichten (50) in dem Speicherzellenbereich nicht vollständig entfernt werden, und das leitfähige Material (65) auf den verbleibenden dritten Polysiliziumschichten (50) ausgebildet wird.
  20. Halbleitervorrichtung, die einen nicht-flüchtigen Speicher enthält, wobei der nicht-flüchtige Speicher Folgendes umfasst: eine erste dielektrische Schicht (21), die auf einem Substrat angeordnet ist; ein Floating-Gate (30), das auf der dielektrischen Schicht (21) angeordnet ist; ein Steuer-Gate (65); eine zweite dielektrische Schicht (35), die zwischen dem Floating-Gate (30) und dem Steuer-Gate (65) angeordnet ist und eines von einer Siliziumnitridschicht, einer Siliziumoxidschicht und Mehrfachschichten davon aufweist; und eine dritte dielektrische Schicht (23), die zwischen der zweiten dielektrischen Schicht (23) und dem Steuer-Gate (65) angeordnet ist und ein dielektrisches Material enthält, dessen Dielektrizitätskonstante höher ist als die von Siliziumnitrid.
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