DE102016118062B4 - Verfahren zur Herstellung eines Halbleiterbauelements mit einem nichtflüchtigen Speicher und einer Logikschaltung - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiter-Bauelements mit einem nichtflüchtigen Speicher, der in einem Speicherzellenbereich (CA) hergestellt ist, und einer Logikschaltung, die in einem Peripherie-Bereich (PA) hergestellt wird, mit den folgenden Schritten:
Herstellen einer Maskenschicht über einem Substrat (10) in dem Speicherzellenbereich (CA) und dem Peripherie-Bereich (PA);
Herstellen einer Resist-Maske (40) über dem Peripherie-Bereich (PA);
Strukturieren der Maskenschicht in dem Speicherzellenbereich (CA) unter Verwendung der Resist-Maske (40) als eine Ätzmaske;
Ätzen des Substrats (10) in dem Speicherzellenbereich (CA);
nach dem Ätzen des Substrats (10) Herstellen einer Speicherzellenstruktur (MC) in dem Speicherzellenbereich (CA) und Herstellen einer Gate-Struktur (450) für die Logikschaltung;
Herstellen einer dielektrischen Schicht (600) über der Speicherzellenstruktur (MC) und der Gate-Struktur (450); und
Durchführen eines Planarisierungsprozess an der dielektrischen Schicht (600), wobei während des Planarisierungsprozesses ein oberer Teil der Speicherzellenstruktur (MC) planarisiert wird.

Description

  • Gebiet der Erfindung
  • Die Erfindung betrifft integrierte Halbleiterschaltkreise, insbesondere Halbleiter-Bauelemente mit nichtflüchtigen Speicherzellen und Peripherie-Bauelemente, und deren Herstellungsverfahren.
  • Hintergrund der Erfindung
  • Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, besteht eine Aufgabe darin, im Hinblick auf lithografische Prozesse die Ebenheit einer unteren Schicht zu steuern. Insbesondere spielt der Prozess des chemischmechanischen Polierens (CMP) eine wichtige Rolle für die Planarisierung der unteren Schicht. US 2016/0020219 A1 beschreibt eine integrierte Schaltung, die auf einem Silizium-auf-Isolator (SOI)-Substratbereich angeordnet ist, welcher aus einem Stapel aus einem Handle-Wafer-Bereich, einer Oxidschicht und einer Siliziumschicht besteht. Die Oberfläche im Handle-Wafer-Bereich, auf welcher ein erstes Halbleiterbauelement angeordnet ist, ist vertieft. Ein zweites Halbleiterbauelement ist auf der Siliziumschicht angeordnet. beschreibt eine Halbleiterstruktur mit einem Substrat, das einen Logikteilbereich und einen demgegenüber vertieften Speicherteilbereich aufweist. Die Elektroden der Gates im Speicherteilbereich und im Logikteilbereich sind koplanar ausgebildet. Die Gate-Dielektrika der Gates sind koplanar mit den flachen Isolationsgräben ausgebildet. US 2015/0263010 A1 beschreibt ein Verfahren zum Bereitstellen eines ESF3-Speichers in eine integrierte HKMG-Schaltung. Der ESF3-Speicher ist auf einem vertieften Abschnitt eines Substrates gebildet. Ein asymmetrischer Isolationsbereich wird im Übergangsbereich zwischen einer Speicherzelle und einem Peripherieschaltkreis gebildet.
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A und 1B zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
    • Die 2A bis 2D zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
    • Die 3A bis 3D zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer weiteren Ausführungsform der vorliegenden Erfindung darstellen.
    • Die 4A bis 6C zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Detaillierte Beschreibung
  • Es ist zu beachten, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Ausführungsformen oder Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „weist auf“ oder „besteht aus“ bedeuten.
  • Bei der vorliegenden Ausführungsform weist ein Halbleiter-Bauelement NVM-Zellen (NVM: non-volatile memory; nichtflüchtiger Speicher) und Peripherie-Bauelemente (z. B. Logikschaltungen) auf. Die NVM-Zellen erfordern im Allgemeinen eine Stapelstruktur, bei der mehrere Schichten, wie etwa Polysiliciumschichten, aufeinander gestapelt sind, während die Peripherie-Bauelemente im Allgemeinen Feldeffekttransistoren (FETs) mit nur einer Polysiliciumschicht sind. Wenn wegen der Strukturunterschiede zum Beispiel eine ILD-Schicht (ILD: Zwischenschicht-Dielektrikum) über den NVM-Zellen und den Peripherie-Bauelementen hergestellt wird, besteht in der ILD-Schicht zwischen einem NVM-Zellen-Bereich und einem Peripherie-Bauelemente-Bereich ein Höhenunterschied. Dieser Höhenunterschied kann den Erfolg der CMP an der ILD-Schicht beeinträchtigen.
  • In der vorliegenden Erfindung wird vor der Herstellung der NVM-Zellen und der Peripherie-Bauelemente ein Substrat in dem NVM-Zellen-Bereich so geätzt, dass eine „Stufe“ zwischen dem NVM-Zellen-Bereich und dem Peripherie-Bauelemente-Bereich entsteht. Die Stufenhöhe entspricht dem Höhenunterschied bei der Herstellung der ILD-Schicht, wenn die Stufe nicht auf anderem Wege hergestellt wird. Weiterhin ist zu beachten, dass eine Platzierung von Bauelementen in der Nähe der Stufe vermieden werden sollte.
  • Die 1A und 1B zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. Es dürfte klar sein, dass weitere Schritte vor, während und nach den Prozessen, die in den 1A und 1B gezeigt sind, vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können.
  • Wie in 1A gezeigt ist, wird eine Pad-Oxidschicht 20 auf einem Substrat 10 hergestellt, und weiterhin wird eine Nitridschicht 30 auf der Pad-Oxidschicht 20 hergestellt. Eine Fotoresist-Struktur 40 wird mit einem lithografischen Prozess hergestellt, um einen Peripherie-Bereich PA zu bedecken. Bei einer Ausführungsform ist das Substrat 10 Silicium, die Pad-Oxidschicht 20 ist thermisch aufgewachsenes Siliciumoxid, und die Nitridschicht 30 ist Siliciumnitrid. Das Siliciumoxid und das Siliciumnitrid können unter Verwendung eines Ofens oder durch chemische Dampfabscheidung (CVD) hergestellt werden. Das Substrat 10 kann SiGe, SiC oder ein Halbleiter der Gruppe III-V sein. Bei einigen Ausführungsformen liegt die Dicke der Pad-Oxidschicht 20 in dem Bereich von etwa 5 nm bis etwa 20 nm, und die Dicke der Nitridschicht 30 liegt in dem Bereich von etwa 50 nm bis etwa 100 nm.
  • Unter Verwendung einer Resist-Maske 40 als eine Ätzmaske werden die Pad-Oxidschicht 20 und die Nitridschicht 30 geätzt, und weiterhin wird das Substrat 10 in einem NVM-Zellen-Bereich CA geätzt, wie in 1B gezeigt ist.
  • Bei einigen Ausführungsformen werden die Pad-Oxidschicht 20 und die Nitridschicht 30 unter Verwendung der Resist-Maske 40 als eine Ätzmaske geätzt, die Resist-Maske 40 wird entfernt, und dann wird das Substrat 10 unter Verwendung der strukturierten Pad-Oxidschicht 20 und Nitridschicht 30 geätzt. Bei anderen Ausführungsformen wird das Substrat 10 unter Verwendung der Resist-Maske 40 als eine Ätzmaske zusammen mit der Pad-Oxidschicht 20 und der Nitridschicht 30 geätzt.
  • Die 2A bis 2D zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. Die 2A bis 2D zeigen eine vergrößerte Darstellung eines Grenzbereichs BR um eine Grenzlinie BL des Zellenbereichs CA und des Peripherie-Bereichs PA (siehe 1A und 1B). Es dürfte klar sein, dass weitere Schritte vor, während und nach den Prozessen, die in den 2A bis 2D gezeigt sind, vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können.
  • Wie in 2A gezeigt ist, wird unter Verwendung der strukturierten Pad-Oxidschicht 20 und Nitridschicht 30 als eine Ätzmaske das Substrat 10 zu einer Target-Fläche TSF geätzt, um die Stufe herzustellen. Die Höhe der Stufe, d. h. die Differenz zwischen der ursprünglichen Fläche (der Grenzfläche zwischen der Pad-Oxidschicht 20 und dem Substrat 10) SF und der Target-Fläche TSF, liegt bei einigen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 100 nm und bei anderen Ausführungsformen in dem Bereich von etwa 20 nm bis etwa 50 nm. In dieser Beschreibung kann die Grenzfläche SF als eine Bauelement-bildende Fläche in dem NVM-Zellen-Bereich CA bezeichnet werden, und die Target-Fläche TSF kann als eine Bauelement-bildende Fläche in dem Peripherie-Bereich PA bezeichnet werden. Wie in 2A gezeigt ist, kann durch die Ätzung die geätzte Target-Fläche beschädigt werden, sodass beschädigte Teile 15 in oder auf der geätzten Target-Fläche entstehen.
  • Nachdem das Substrat 10 geätzt worden ist, wird auf der geätzten Fläche eine Siliciumoxidschicht 50 hergestellt, wie in 2B gezeigt ist. Die Siliciumoxidschicht 50 wird durch CVD, wie etwa Tiefdruck-CVD und Plasma-CVD, hergestellt. Die Dicke der Siliciumoxidschicht 50 liegt bei einigen Ausführungsformen in dem Bereich von etwa 0,5 nm bis etwa 5 nm und bei anderen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 3 nm. Die Siliciumoxidschicht 50 kann über der Nitridschicht 30 hergestellt werden.
  • Bei einigen Ausführungsformen kann die Siliciumoxidschicht 50 andere Schichten auf Siliciumoxid-Basis umfassen, wie etwa eine SiON-Schicht, eine SiOC-Schicht oder eine SiOCN-Schicht.
  • Bei einigen Ausführungsformen kann statt der CVD eine schnelle thermische Oxidation zum geringfügigen Oxidieren der geätzten Fläche in dem Zellenbereich CA verwendet werden.
  • Anschließend wird, wie in 2C gezeigt ist, die Siliciumoxidschicht 50 durch Nassätzung entfernt, wodurch auch die beschädigten Teile 15 entfernt werden, und außerdem werden die Pad-Oxidschicht 20 und die Nitridschicht 30 durch Ätzprozesse, wie etwa Trockenätzung oder Nassätzung, entfernt, wie in 2D gezeigt ist.
  • Wie in 2D gezeigt ist, befindet sich die Fläche TSF in dem Zellenbereich CA, auf der die NVM-Zellen hergestellt werden (die Bauelement-bildende Fläche in dem Zellenbereich), auf einem niedrigeren Niveau als die Fläche SF in dem Peripherie-Bereich PA, auf der die Logikschaltungen hergestellt werden (die Bauelement-bildende Fläche des Peripherie-Bereichs). In dieser Beschreibung ist „Niveau“ senkrecht zu dem Substrat definiert, und das Niveau wird mit größerem Abstand von dem Substrat höher. Das Niveau kann von der Rückseite des Substrats gemessen werden.
  • Wie in 2D gezeigt ist, sind der Zellenbereich, der die Fläche TSF hat, und der Peripherie-Bereich PA, der die Fläche SF hat, durch eine Übergangsfläche TR verbunden, in der sich das Niveau einer Oberfläche des Substrats ändert. Die Breite W1 der Übergangsfläche TR liegt bei einigen Ausführungsformen in dem Bereich von etwa 0 nm bis etwa 100 nm und bei anderen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 10 nm.
  • Die 3A bis 3D zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. Die 3A bis 3D zeigen eine vergrößerte Darstellung des Grenzbereichs BR (siehe 1A und 1B). Es dürfte klar sein, dass weitere Schritte vor, während und nach den Prozessen, die in den 3A bis 3D gezeigt sind, vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können.
  • Wie in 3A gezeigt ist, wird unter Verwendung der strukturierten Pad-Oxidschicht 20 und Nitridschicht 30 als eine Ätzmaske das Substrat 10 zu einer Zwischenfläche ISF geätzt, um eine erste Stufe herzustellen. Die Zwischenfläche ISF befindet sich auf einem Niveau zwischen der ursprünglichen Fläche SF und der Target-Fläche TSF. Die Höhe der ersten Stufe, d. h. die Differenz zwischen der ursprünglichen Fläche SF und der Zwischenfläche ISF liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 50 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 30 nm. Wie in 3A gezeigt ist, kann durch die Ätzung die geätzte Target-Fläche beschädigt werden, sodass beschädigte Teile 15 in oder auf der geätzten Target-Fläche entstehen.
  • Nachdem das Substrat 10 geätzt worden ist, wird eine Siliciumoxidschicht 55 durch thermische Oxidation hergestellt, wie in 3B gezeigt ist. Bei einer Ausführungsform ist die thermische Oxidation eine Nassoxidation unter Verwendung von Dampf. Die Dicke der Siliciumoxidschicht 55 wird so eingestellt, dass sich die Unterseite der Siliciumoxidschicht 55 im Wesentlichen auf der Target-Fläche befindet. Bei einigen Ausführungsformen liegt die Dicke der Siliciumoxidschicht 55 in dem Bereich von etwa 5 nm bis etwa 50 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 20 nm.
  • Wie in 3B gezeigt ist, wird unter der Nitridschicht 30 ein Vogelschnabel 56 hergestellt. Die Breite W2 des Vogelschnabels 56 unter der Nitridschicht 30 liegt bei einigen Ausführungsformen in dem Bereich von etwa 50 nm bis etwa 500 nm.
  • Anschließend wird, wie in 3C gezeigt ist, die Siliciumoxidschicht 55 durch Nassätzung entfernt, wodurch auch die beschädigten Teile 15 entfernt werden, und außerdem werden die Pad-Oxidschicht 20, der Vogelschnabel 56 und die Nitridschicht 30 durch geeignete Ätzprozesse entfernt, wie in 3D gezeigt ist.
  • Wie in 3D gezeigt ist, befindet sich die Fläche TSF in dem Zellenbereich CA, auf der die NVM-Zellen hergestellt werden (die Bauelement-bildende Fläche in dem Zellenbereich), auf einem niedrigeren Niveau als die Fläche SF in dem Peripherie-Bereich PA, auf der die Logikschaltungen hergestellt werden (die Bauelement-bildende Fläche des Peripherie-Bereichs).
  • Wie in 3D gezeigt ist, sind der Zellenbereich, der die Fläche TSF hat, und der Peripherie-Bereich PA, der die Fläche SF hat, durch eine Übergangsfläche TR' verbunden, in der sich das Niveau einer Oberfläche des Substrats ändert. Die Breite W3 der Übergangsfläche TR' liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 500 nm und bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 250 nm.
  • Wie in 3D gezeigt ist, kann die Übergangsfläche TR' zwei Flächen umfassen, wobei eine Fläche dem Vogelschnabel entspricht und die andere Fläche der geätzten Fläche bei der in 3A gezeigten Substratätzung entspricht. Bei einigen Ausführungsformen ist die Fläche, die dem Vogelschnabel entspricht, breiter als die Fläche, die der geätzten Fläche entspricht. Bei einer Ausführungsform liegt die Breite der Fläche, die der geätzten Fläche entspricht, in dem Bereich von etwa 1 nm bis etwa 100 nm.
  • Nachdem die Stufe hergestellt worden ist, wie in 2D oder 3D gezeigt ist, werden die NVM-Zellen in dem Zellenbereich CA und die Gate-Strukturen für die Logikschaltungen in dem Peripherie-Bereich PA hergestellt.
  • Die 4A bis 6C zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung eines Halbleiter-Bauelements mit nichtflüchtigen Speicherzellen und Peripherie-Bauelementen gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. Es dürfte klar sein, dass weitere Schritte vor, während und nach den Prozessen, die in den 4A bis 6C gezeigt sind, vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse kann vertauscht werden.
  • Nachdem die Stufe hergestellt worden ist, werden dielektrische Trennschichten 400 hergestellt, die auch als STI-Schichten (STI: flache Grabenisolation) bezeichnet werden. Um die dielektrische Trennschicht 400 herzustellen, wird eine Maskenschicht, die eine Siliciumoxidschicht und eine Siliciumnitridschicht umfasst, auf dem Substrat 10 hergestellt, und die Maskenschicht wird durch lithografische und Ätzprozesse strukturiert. Dann wird unter Verwendung der strukturierten Maskenschicht als eine Ätzmaske das Substrat 10 einer Grabenätzung unterzogen, um Gräben herzustellen. Die Tiefe der Gräben liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 1 µm.
  • Die Gräben werden mit einem Isoliermaterial (dielektrischen Material) gefüllt, und dann wird ein Planarisierungsprozess, wie etwa CMP oder Rückätzung, durchgeführt, um einen oberen Teil der Isoliermaterialschicht zu entfernen, sodass die Trennschichten 400 entstehen. Das Substrat, das nicht geätzt wird und in der Draufsicht von der STI umgeben oder getrennt ist, ist ein aktiver Bereich, über dem Transistoren oder andere Halbleiter-Bauelemente hergestellt werden. Wie in 4A gezeigt ist, können der Zellenbereich CA und der Peripherie-Bereich PA durch die Trennschicht 400 getrennt werden. Natürlich bleibt nach der Herstellung der Trennschichten 400 die Stufe zwischen dem Zellenbereich und dem Peripherie-Bereich bestehen.
  • Nachdem die Trennschichten 400 hergestellt worden sind, werden NVM-Zellenstrukturen MC in dem Zellenbereich CA hergestellt, wie in 4B gezeigt ist.
  • Die 5A bis 5C zeigen beispielhafte Schnittansichten, die einen sequentiellen Prozess zur Herstellung einer NVM-Zellenstruktur MC gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Über dem Substrat wird eine erste Polysiliciumschicht hergestellt und wird mit geeigneten Strukturierungsprozessen strukturiert, sodass Floating-Gate-Strukturen (FG-Strukturen) 102 entstehen. Bei einigen Ausführungsformen liegt die Breite der FG-Struktur 102 in dem Bereich von etwa 80 nm bis etwa 120 nm, und die Dicke der FG-Struktur 102 liegt in dem Bereich von etwa 20 nm bis etwa 70 nm.
  • Nachdem die FG-Struktur 102 hergestellt worden ist, wird eine Stapelschicht aus einem ersten Isolierschichtstapel 104, einer zweiten Polysiliciumschicht 106 und einer zweiten Isolierschicht 108 über der FG-Struktur 102 hergestellt. Der erste Isolierschichtstapel 104 weist eine Siliciumoxid-Siliciumnitrid-Siliciumoxid-Struktur (ONO-Struktur) auf, wobei die einzelnen Schichten bei einigen Ausführungsformen eine Dicke von etwa 30 bis 50 nm, etwa 70 bis 90 nm bzw. etwa 30 bis 50 nm haben. Die Dicke der zweiten Polysiliciumschicht 106 liegt bei einigen Ausführungsformen in dem Bereich von etwa 45 nm bis etwa 70 nm.
  • Die zweite Isolierschicht 108 ist Siliciumnitrid, das bei einigen Ausführungsformen eine Dicke von etwa 50 nm bis etwa 200 nm hat. Bei einigen Ausführungsformen hat die zweite Isolierschicht 108 eine Stapelstruktur aus einer Siliciumnitridschicht mit einer Dicke von etwa 5 nm bis etwa 10 nm, einer Siliciumoxidschicht mit einer Dicke von etwa 50 nm bis etwa 100 nm und einer Siliciumnitridschicht mit einer Dicke von etwa 400 nm bis etwa 1000 nm. Diese Schichten können durch CVD hergestellt werden.
  • Anschließend wird die Stapelschicht bei einigen Ausführungsformen durch lithografische und Ätzprozesse strukturiert, sodass eine Gate-Stapelstruktur mit einer ONO-Schicht 104, einem Steuer-Gate (CG) 106 und einer Nitridkappe 108 entsteht, wie in 5A gezeigt ist.
  • Darüber hinaus werden auf beiden Hauptseitenflächen der Gate-Stapelstruktur erste Seitenwand-Abstandshalter (GC-Abstandshalter) 110 hergestellt, wie in 5A gezeigt ist. Die ersten Seitenwand-Abstandshalter 110 bestehen bei einigen Ausführungsformen zum Beispiel aus einer oder mehreren Schichten aus SiN, SiO2 und SiON und haben eine Dicke in dem Bereich von etwa 10 nm bis etwa 40 nm.
  • Darüber hinaus wird eine Oxidschicht 122 zwischen zwei Gate-Strukturen hergestellt, und es werden zweite Seitenwand-Abstandshalter (FG-Abstandshalter) 124 aus Siliciumoxid hergestellt, wie in 5B gezeigt ist. Die zweiten Seitenwand-Abstandshalter 124 bestehen bei einigen Ausführungsformen zum Beispiel aus einer oder mehreren Schichten aus SiN, SiO2 und SiON, die die Gleichen wie bei den ersten Seitenwand-Abstandshaltern 110 oder von diesen verschieden sein können, und sie haben eine Dicke in dem Bereich von etwa 10 nm bis etwa 40 nm.
  • Anschließend werden Wortleitungen 132 und eine Lösch-Gate-Leitung 134 hergestellt, wie in 5C gezeigt ist. Die Wortleitungen 132 und die Lösch-Gate-Leitung 134 werden aus einem leitenden Material, wie etwa dotiertem Polysilicium, hergestellt. Die Dicke der Wortleitungen 132 und der Lösch-Gate-Leitung 134 liegt bei einigen Ausführungsformen in dem Bereich von etwa 50 nm bis etwa 140 nm. Weiterhin werden dritte Seitenwand-Abstandshalter (WL-Abstandshalter) 136 auf Seitenwänden der Wortleitungen 132 hergestellt, wie in 5C gezeigt ist.
  • Kommen wir zu 4B zurück. Hier werden in dem Peripherie-Bereich PA eine Polysiliciumschicht 410 und eine Siliciumnitridschicht 420 hergestellt. Bei einigen Ausführungsformen wird die Polysiliciumschicht 410 gleichzeitig mit der zweiten Polysiliciumschicht 106 für die CG-Struktur hergestellt, und die Siliciumnitridschicht 420 wird gleichzeitig mit der zweiten Isolierschicht 108 hergestellt. Bei einigen Ausführungsformen werden eine oder mehrere Polysiliciumschichten und/oder dielektrische Schichten (Siliciumoxid oder Siliciumnitrid) in dem Peripherie-Bereich PA hergestellt, wenn die Polysiliciumschichten und/oder dielektrischen Schichten in dem Zellenbereich CA hergestellt werden.
  • Nachdem die NVM-Zellenstruktur MC hergestellt worden ist, wird über der NVM-Zellenstruktur MC in dem Zellenbereich CA und über der Siliciumnitridschicht 420 in dem Peripherie-Bereich PA eine Deckschicht 430 hergestellt, wie in 4B gezeigt ist. Die Deckschicht 430 wird bei einigen Ausführungsformen aus Polysilicium hergestellt. Bevor die Polysilicium-Deckschicht 430 hergestellt wird, wird eine dielektrische Schicht, wie etwa eine Siliciumoxidschicht, über der NVM-Zellenstruktur MC in dem Zellenbereich CA und über der Siliciumnitridschicht 420 in dem Peripherie-Bereich PA durch CVD hergestellt.
  • Nachdem die Deckschicht 430 hergestellt worden ist, wird sie in dem Peripherie-Bereich PA entfernt, und alle anderen Schichten, die in dem Peripherie-Bereich PA hergestellt worden sind, werden ebenfalls entfernt. Dann werden eine Gate-Isolierschicht (nicht dargestellt) für die FETs der Logikschaltungen sowie eine Polysiliciumschicht 440 für die FETs hergestellt. Dann wird eine Strukturierung durchgeführt, um Gate-Strukturen für die FETs herzustellen Natürlich werden während der Herstellung der FETs ein oder mehrere Implantationsprozesse durchgeführt und eine Seitenwand-Abstandshalterschicht wird hergestellt. Bei einigen Ausführungsformen verbleibt ein Teil der Stapelschicht 425, die eine oder mehrere Polysiliciumschichten und/oder eine oder mehrere dielektrische Schichten umfasst, in dem Grenzbereich, wie in 4C gezeigt ist.
  • Nachdem die Gate-Strukturen 450 hergestellt worden sind, wird in 6A die Deckschicht 430 in dem Zellenbereich CA entfernt, und über dem Zellenbereich CA und dem Peripherie-Bereich PA wird eine dielektrische Zwischenschicht (ILD-Schicht) 600 hergestellt. Die ILD-Schicht 600 weist eine oder mehrere Schichten aus einem Isoliermaterial auf Siliciumbasis, wie etwa SiO2, SiN, SiOC, SiCN, SiOCN oder SiON, auf, die durch CVD hergestellt werden. Bei einigen Ausführungsformen liegt die Dicke der ILD-Schicht 600 in dem Bereich von etwa 300 nm bis etwa 1000 nm.
  • Dann wird die ILD-Schicht 600 durch CMP planarisiert, wie in 6B gezeigt ist. Bei der Planarisierung durch CMP werden die oberen Teile der Speicherzellenstrukturen MC, die die Nitridschicht 108, die Seitenwand-Abstandshalter 110 und 124, die Wortleitung 132 und die Löschleitung 134 umfassen, ebenfalls entfernt, wie in 6B gezeigt ist.
  • Da die Stufe hergestellt wird, bevor die Speicherzellenstrukturen in dem Zellenbereich und die Gate-Strukturen in dem Peripherie-Bereich hergestellt werden, wird der Planarisierungsprozess durch CMP einfacher als in dem Fall, dass keine Stufe vorhanden ist.
  • Nach dem Planarisierungsprozess wird eine weitere ILD-Schicht hergestellt, und dann werden Kontaktstrukturen 620 hergestellt, wie in 6C gezeigt ist.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben worden sind, bieten mehrere Vorzüge gegenüber dem Stand der Technik.
  • In einem Vergleichsbeispiel wird das Substrat nicht geätzt, sondern wird durch Nassoxidation direkt oxidiert. Eine Nitridschicht, die über einer Pad-Oxidschicht hergestellt worden ist, wird unter Verwendung einer Resiststruktur strukturiert, und dann wird der Zellenbereich durch Nassoxidation oxidiert, sodass eine Oxidschicht [eine so genannte LOCOS (Lokaloxidation von Silicium)] entsteht. In diesem Fall entsteht auch ein großer Vogelschnabel unter der Nitridschicht. Nach der Nassätzung der Oxidschicht werden die Nitridschicht, die Pad-Oxidschicht und der Vogelschnabel entfernt.
  • Da in diesem Beispiel die „dicke“ Oxidschicht bis hinunter zu der Target-Fläche ausgebildet wird, hat der Vogelschnabel eine große Größe (Breite). Dadurch wird auch die Breite der Übergangsfläche größer und beträgt zum Beispiel mehr als etwa 500 nm.
  • Im Gegensatz dazu ist bei den Ausführungsformen der 2A bis 2D und 3A bis 3D die Breite der Übergangsfläche kleiner als etwa 500 nm. Dadurch ist es möglich, die Fläche des Grenzbereichs zwischen dem Zellenbereich CA und dem Peripherie-Bereich PA, in dem eine Platzierung von Bauelementen vermieden werden sollte, zu verringern, sodass die Fläche der Halbleiter-Bauelemente verringert wird. Bei einigen Ausführungsformen kann die Fläche des Grenzbereichs gemäß den vorstehenden Ausführungsformen der 2A bis 2D und 3A bis 3D um etwa 5 % bis etwa 25 % gegenüber dem Vergleichsbeispiel verringert werden.
  • Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und weitere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements das Halbleiter-Bauelement einen nichtflüchtigen Speicher, der in einem Speicherzellenbereich hergestellt ist, und eine Logikschaltung auf, die in einem Peripherie-Bereich hergestellt ist. Bei dem Verfahren wird eine Maskenschicht über einem Substrat in dem Speicherzellenbereich und dem Peripherie-Bereich hergestellt. Über dem Peripherie-Bereich wird eine Resist-Maske hergestellt. Die Maskenschicht in dem Speicherzellenbereich wird unter Verwendung der Resist-Maske als eine Ätzmaske strukturiert. Das Substrat wird in dem Speicherzellenbereich geätzt. Nach dem Ätzen des Substrats wird eine Speicherzellenstruktur in dem Speicherzellenbereich hergestellt, und eine Gate-Struktur für die Logikschaltung wird hergestellt. Über der Speicherzellenstruktur und der Gate-Struktur wird eine dielektrische Schicht hergestellt. An der dielektrischen Schicht wird ein Planarisierungsprozess durchgeführt. Während des Planarisierungsprozesses wird ein oberer Teil der Speicherzellenstruktur planarisiert.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements das Halbleiter-Bauelement einen nichtflüchtigen Speicher, der in einem Speicherzellenbereich hergestellt ist, und eine Logikschaltung auf, die in einem Peripherie-Bereich hergestellt ist. Bei dem Verfahren wird eine Maskenschicht über einem Substrat in dem Speicherzellenbereich und dem Peripherie-Bereich hergestellt. Über dem Peripherie-Bereich wird eine Resist-Maske hergestellt. Die Maskenschicht in dem Speicherzellenbereich wird unter Verwendung der Resist-Maske als eine Ätzmaske strukturiert. Das Substrat wird in dem Speicherzellenbereich geätzt. Nach dem Ätzen des Substrats in dem Speicherzellenbereich wird eine Oxidschicht durch thermische Oxidation hergestellt. Die Oxidschicht und die Maskenschicht werden entfernt.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement einen nichtflüchtigen Speicher, der in einem Speicherzellenbereich eines Substrats hergestellt ist, und eine Logikschaltung auf, die in einem Peripherie-Bereich des Substrats hergestellt ist. Eine Bauelement-bildende Fläche des Substrats in dem Speicherzellenbereich befindet sich auf einem niedrigeren Niveau als eine Bauelement-bildende Fläche des Substrats in dem Peripherie-Bereich. Die Bauelement-bildende Fläche des Substrats in dem Speicherzellenbereich und die Bauelement-bildende Fläche des Substrats in dem Peripherie-Bereich sind durch eine Übergangsfläche verbunden, in der sich ein Niveau einer Oberfläche des Substrats ändert. Eine Breite der Übergangsfläche liegt in dem Bereich von 1 nm bis 500 nm.

Claims (18)

  1. Verfahren zur Herstellung eines Halbleiter-Bauelements mit einem nichtflüchtigen Speicher, der in einem Speicherzellenbereich (CA) hergestellt ist, und einer Logikschaltung, die in einem Peripherie-Bereich (PA) hergestellt wird, mit den folgenden Schritten: Herstellen einer Maskenschicht über einem Substrat (10) in dem Speicherzellenbereich (CA) und dem Peripherie-Bereich (PA); Herstellen einer Resist-Maske (40) über dem Peripherie-Bereich (PA); Strukturieren der Maskenschicht in dem Speicherzellenbereich (CA) unter Verwendung der Resist-Maske (40) als eine Ätzmaske; Ätzen des Substrats (10) in dem Speicherzellenbereich (CA); nach dem Ätzen des Substrats (10) Herstellen einer Speicherzellenstruktur (MC) in dem Speicherzellenbereich (CA) und Herstellen einer Gate-Struktur (450) für die Logikschaltung; Herstellen einer dielektrischen Schicht (600) über der Speicherzellenstruktur (MC) und der Gate-Struktur (450); und Durchführen eines Planarisierungsprozess an der dielektrischen Schicht (600), wobei während des Planarisierungsprozesses ein oberer Teil der Speicherzellenstruktur (MC) planarisiert wird.
  2. Verfahren nach Anspruch 1, das weiterhin Folgendes umfasst: Herstellen einer Oxidschicht (50) über dem geätzten Substrat (10) in dem Speicherzellenbereich (CA) nach der Ätzung des Substrats (10) und vor der Herstellung der Speicherzellenstruktur (MC) und der Herstellung der Gate-Struktur (450).
  3. Verfahren nach Anspruch 2, das weiterhin das Entfernen der Oxidschicht (50) vor der Herstellung der Speicherzellenstruktur (MC) und der Herstellung der Gate-Struktur (450) umfasst.
  4. Verfahren nach Anspruch 2 oder 3, wobei eine Dicke der Oxidschicht (50) in dem Bereich von 0,5 nm bis 5 nm liegt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Oxidschicht (50) durch chemische Dampfabscheidung hergestellt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich nach der Ätzung des Substrats (10) eine Bauelement-bildende Fläche (TSF) des Substrats in dem Speicherzellenbereich (CA) auf einem niedrigeren Niveau entlang einer senkrechten Richtung des Substrats (10) befindet als eine Bauelement-bildende Fläche (SF) des Substrats (10) in dem Peripherie-Bereich (PA).
  7. Verfahren nach Anspruch 6, wobei eine Differenz zwischen dem Niveau der Bauelement-bildenden Fläche (TSF) des Substrats (10) in dem Speicherzellenbereich (CA) und dem Niveau der Bauelement-bildenden Fläche (SF) des Substrats (10) in dem Peripherie-Bereich (PA) in dem Bereich von 20 nm bis 50 nm liegt.
  8. Verfahren nach Anspruch 6 oder 7, wobei die Bauelement-bildende Fläche (TSF) des Substrats (10) in dem Speicherzellenbereich (CA) und die Bauelement-bildende Fläche (SF) des Substrats (10) in dem Peripherie-Bereich (PA) durch eine Übergangsfläche (TR, TR') verbunden sind, in der sich ein Niveau einer Oberfläche des Substrats (10) ändert.
  9. Verfahren nach Anspruch 8, wobei eine Breite (W1, W3) der Übergangsfläche (TR, TR') in dem Bereich von 1 nm bis 100 nm liegt.
  10. Verfahren zur Herstellung eines Halbleiter-Bauelements mit einem nichtflüchtigen Speicher, der in einem Speicherzellenbereich (CA) hergestellt ist, und einer Logikschaltung, die in einem Peripherie-Bereich (PA) hergestellt ist, mit den folgenden Schritten: Herstellen einer Maskenschicht über einem Substrat (10) in dem Speicherzellenbereich (CA) und dem Peripherie-Bereich (PA); Herstellen einer Resist-Maske (40) über dem Peripherie-Bereich (PA); Strukturieren der Maskenschicht in dem Speicherzellenbereich (CA) unter Verwendung der Resist-Maske (40) als eine Ätzmaske; Ätzen des Substrats (10) in dem Speicherzellenbereich (CA); Herstellen einer Oxidschicht (55) durch thermische Oxidation nach dem Ätzen des Substrats (10) in dem Speicherzellenbereich (CA); und Entfernen der Oxidschicht (55) und der Maskenschicht, wobei das Verfahren nach dem Entfernen der Oxidschicht (55) und der Maskenschicht weiterhin Folgendes umfasst: Herstellen einer Speicherzellenstruktur (MC) in dem Speicherzellenbereich (CA) und Herstellen einer Gate-Struktur (450) für die Logikschaltung; Herstellen einer dielektrischen Schicht (600) über der Speicherzellenstruktur (MC) und der Gate-Struktur (450); und Durchführen eines Planarisierungsprozesses an der dielektrischen Schicht (600), wobei ein oberer Teil der Speicherzellenstruktur (MC) während des Planarisierungsprozesses planarisiert wird.
  11. Verfahren nach Anspruch 10, wobei eine Dicke der Oxidschicht (55) in dem Bereich von 5 nm bis 30 nm liegt.
  12. Verfahren nach einem der Ansprüche 10 bis 11, wobei die thermische Oxidation eine thermische Nassoxidation ist.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei sich nach dem Entfernen der Oxidschicht (55) und der Maskenschicht eine Bauelement-bildende Fläche (TSF) des Substrats (10) in dem Speicherzellenbereich (CA) auf einem niedrigeren Niveau entlang einer senkrechten Richtung des Substrats (10) als eine Bauelement-bildende Fläche (SF) des Substrats (10) in dem Peripherie-Bereich (PA) befindet.
  14. Verfahren nach Anspruch 13, wobei eine Differenz zwischen dem Niveau der Bauelement-bildenden Fläche (TSF) des Substrats (10) in dem Speicherzellenbereich (CA) und dem Niveau der Bauelement-bildenden Fläche (SF) des Substrats (10) in dem Peripherie-Bereich (PA) in dem Bereich von 20 nm bis 50 nm liegt.
  15. Verfahren nach Anspruch 13 oder 14, wobei die Bauelement-bildende Fläche (TSF) des Substrats (10) in dem Speicherzellenbereich (CA) und die Bauelement-bildende Fläche (SF) des Substrats (10) in dem Peripherie-Bereich (PA) durch eine Übergangsfläche (TR, TR') verbunden sind, in der sich ein Niveau einer Oberfläche des Substrats (10) ändert.
  16. Verfahren nach Anspruch 15, wobei eine Breite (W1, W3) der Übergangsfläche (TR, TR') in dem Bereich von 50 nm bis 500 nm liegt.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei sich nach der Ätzung des Substrats (10) in dem Speicherzellenbereich (CA) und vor der Herstellung der Oxidschicht (55) das Niveau der Oberfläche des Substrats (10) in dem Speicherzellenbereich (CA) zwischen dem Niveau der Bauelement-bildenden Fläche (TSF) des Substrats (10) in dem Speicherzellenbereich (CA) und dem Niveau der Bauelement-bildenden Fläche (SF) des Substrats (10) in dem Peripherie-Bereich (PA) nach dem Entfernen der Oxidschicht (55) und der Maskenschicht befindet.
  18. Verfahren nach einem der Ansprüche 10 bis 17, wobei die Oxidschicht (55) seitlich unter der Maskenschicht verläuft.
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