DE102020100001A1 - Floating-gate-prüfstruktur für eingebettete speichervorrichtung - Google Patents

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Abstract

Verschiedene Ausführungsformen der vorliegenden Anmeldung sind auf einen integrierten Schaltkreis (IC), der ein Floating-Gate-Prüf-Bauelement aufweist, sowie auf ein Verfahren zum Herstellen des IC gerichtet. Bei einigen Ausführungsformen weist der IC einen Speicherbereich und einen Logikbereich auf, die in einem Substrat integriert sind. Auf dem Speicherbereich ist eine Speicherzellenstruktur angeordnet, und auf dem Logikbereich ist ein Logikbauelement angeordnet. An einer Peripherie der Speicherzellenstruktur ist eine Speicherprüfstruktur angeordnet. Die Speicherprüfstruktur umfasst ein Paar Dummy-Steuergates, die jeweils durch ein Paar Dummy-Floating-Gates von dem Substrat getrennt sind, und ein Paar Dummy-Auswahlgate-Elektroden, die auf entgegengesetzten Seiten des Paars Dummy-Steuergates angeordnet sind. Die Speicherprüfstruktur umfasst weiterhin ein Paar leitfähige Floating-Gate-Prüfdurchkontakte, die sich jeweils durch das Paar Dummy-Steuergates erstrecken und auf dem Dummy-Floating-Gate aufsetzen.

Description

  • Verweis auf verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht die Priorität der am 31. Mai 2019 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/855.164, die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Die IC-Herstellungsbranche (IC: integrierter Schaltkreis) hat in den letzten Jahrzehnten ein exponentielles Wachstum erfahren. Mit der Entwicklung von ICs hat die Funktionsdichte (d. h., die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) zugenommen, während die Strukturgröße abgenommen hat. Einige Fortschritte bei der Entwicklung von ICs umfassen die Eingebetteter-Speicher-Technologie. Die Eingebetteter-Speicher-Technologie ist die Integration von Speicherbauelementen mit Logikbauelementen auf dem gleichen Halbleiterchip, sodass die Speicherbauelemente den Betrieb der Logikbauelemente unterstützen. Eingebettete Speicher finden unter anderem in Chipkarten und Fahrzeugkomponenten Verwendung.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Schaltkreises (IC), der eine Eingebetteter-Speicher-Grenzstruktur mit einer Floating-Gate-Prüfstruktur aufweist.
    • 2 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines IC, der eine Eingebetteter-Speicher-Grenzstruktur mit einer Floating-Gate-Prüfstruktur aufweist.
    • 3 zeigt einen Grundriss einiger Ausführungsformen des IC von 1 oder 2.
    • 4 zeigt einen Grundriss einiger alternativer Ausführungsformen des IC von 1 oder 2.
    • Die 5 bis 24 zeigen eine Reihe von Schnittansichten einiger Ausführungsformen eines Verfahrens zum Herstellen eines IC, der eine Eingebetteter-Speicher-Grenzstruktur mit einer Floating-Gate-Prüfstruktur aufweist.
    • 25 zeigt ein Ablaufdiagramm einiger Ausführungsformen des Verfahrens der 5 bis 24.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der vorliegenden Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Außerdem sind die Begriffe „erste(r) / erstes“, „zweite(r) / zweites“, „dritte(r) / drittes“, „vierte(r) / viertes“ und dergleichen lediglich allgemeine Bezeichnungen, und sie können daher in verschiedenen Ausführungsformen ausgetauscht werden. Während zum Beispiel ein Element (z. B. eine Öffnung) bei einigen Ausführungsformen als ein „erstes“ Element bezeichnet werden kann, kann das Element bei anderen Ausführungsformen als ein „zweites“ Element bezeichnet werden.
  • Bei einem Verfahren zum Herstellen eines integrierten Schaltkreises (IC) mit der Eingebetteter-Speicher-Technologie wird eine Floating-Gate-Prüfstruktur auf einer Peripherie eines Speicherbereichs des IC hergestellt, um die Qualität des Floating Gates während einer Wafer-Abnahmeprüfung (WAT) zu prüfen. Eine Art der Floating-Gate-Prüfstruktur wird zusammen mit der Speicherzellenstruktur hergestellt und strukturiert und kann eine dielektrische Floating-Gate-Schicht, eine Floating-Gate-Elektrodenschicht, eine Steuergateschicht und eine Hartmaskenschicht, die aufeinandergestapelt sind, aufweisen. Die Floating-Gate-Prüfstruktur wird einem weiteren Strukturierungsprozess unterzogen, um die Hartmaskenschicht und die Steuergateschicht zu entfernen und um eine Öffnung zu erzeugen, die die Floating-Gate-Elektrodenschicht freilegt, sodass ein Floating-Gate-Prüfkontakt (FGTC) entsteht. Die Herstellung des FGTC erfordert einen weiteren fotolithografischen Prozess.
  • In Anbetracht des Vorstehenden stellen verschiedene Ausführungsformen der vorliegenden Anmeldung ein Verfahren zum Herstellen eines IC mit einer Speicherzellenstruktur und einer Floating-Gate-Prüfstruktur ohne Verwendung eines zusätzlichen fotolithografischen Prozesses bereit. Bei einigen Ausführungsformen wird die Floating-Gate-Prüfstruktur gleichzeitig mit der Speicherzellenstruktur durch Herstellen und Strukturieren einer mehrlagigen Schicht auf einem Speicherbereich hergestellt. Die Speicherzellenstruktur weist Folgendes auf: ein Paar Floating Gates jeweils auf einem ersten und einem zweiten Kanalbereich eines Substrats; ein Paar Steuergates jeweils auf den Floating Gates; ein Paar Hartmasken jeweils auf den Steuergates; und ein Paar Auswahlgate-Elektroden jeweils auf dem ersten und dem zweiten Kanalbereich seitlich entlang den Steuergates. Ähnlich wie die Struktur der Speicherzellenstruktur weist die Speicherprüfstruktur mindestens Folgendes auf: ein Dummy-Floating Gate; ein Dummy-Steuergate über dem Dummy-Floating-Gate; eine Dummy-Hartmaske über dem Dummy-Steuergate; und ein Dummy-Auswahlgate über einem Substrat. Das Dummy-Floating Gate und das Dummy-Steuergate sind aufeinandergestapelt und sind durch ein Dummy-Steuergate-Dielektrikum voneinander getrennt. Das Dummy-Auswahlgate wird auf einer Seite des Dummy-Floating-Gates und des Dummy-Steuergates hergestellt. Bei einigen Ausführungsformen wird das Entfernen der Dummy-Hartmaske mit den Fertigungsprozessen zum Rückätzen und Entfernen von Hartmasken für die Logikbauelemente integriert, sodass die Fertigung vereinfacht wird. Dann wird ein leitfähiger Floating-Gate-Prüfdurchkontakt durch das Dummy-Steuergate so hergestellt, dass er auf dem Dummy-Floating-Gate für die Speicherprüfstruktur aufsetzt. Bei einigen Ausführungsformen kann die Speicherprüfstruktur eine Größe haben, die gleich der Größe jeder einzelnen Dummy-Komponente ist und im Wesentlichen gleich der Größe der entsprechenden Komponente der Speicherzelle ist. Bei einigen alternativen Ausführungsformen können die Komponenten der Speicherprüfstruktur größer als die und/oder proportional zu der Größe der entsprechenden Komponenten der Speicherzelle sein. Dadurch, dass die Dummy-Hartmaske zusammen mit der Logikgate-Hartmaske entfernt wird und der Floating-Gate-Prüfdurchkontakt durch das Dummy-Steuergate hergestellt wird, sind keine gesonderten fotolithografischen und Ätzprozesse zum Öffnen der Floating-Gate-Prüfstruktur erforderlich, und somit wird der Fertigungsprozess vereinfacht.
  • 1 zeigt eine Schnittansicht eines IC 100 gemäß einigen Ausführungsformen. Der IC 100 weist ein Substrat 104 mit einem Speicherbereich 104m und einem Logikbereich 104l auf. Auf dem Speicherbereich 104m ist eine Mehrzahl von Speicherzellenstrukturen 108 als eine Matrix angeordnet, und auf dem Logikbereich 104l ist eine Mehrzahl von Logikbauelementen 110 angeordnet. An einer Peripherie des Speicherbereichs ist eine Mehrzahl von Speicherprüfstrukturen 112 so angeordnet, dass sie die Mehrzahl von Speicherzellenstrukturen 108 umschließt. Eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 162 ist zwischen und über der Speicherzellenstruktur 108, der Speicherprüfstruktur 112 und dem Logikbauelement 110 angeordnet. Bei einigen Ausführungsformen weist die Speicherprüfstruktur 112 ähnliche Strukturen wie die Speicherzellenstruktur 108 auf, und sie kann ein Paar Dummy-Steuergates 138', die jeweils durch ein Paar Dummy-Floating-Gates 134' von dem Substrat 104 getrennt sind, und ein Paar Dummy-Auswahlgate-Elektroden 150' umfassen, die auf gegenüberliegenden Seiten des Paars Dummy-Steuergates 138' angeordnet sind. Die Speicherprüfstruktur 112 weist weiterhin ein Paar leitfähige Floating-Gate-Prüfdurchkontakte 168 auf, die sich jeweils durch das Paar Dummy-Steuergates 138' erstrecken und auf dem Dummy-Floating-Gate 134' aufsetzen.
  • Die Speicherzellenstruktur 108 weist ein Paar einzelne Speicher-Source-/Drain-Bereiche 126, einen gemeinsamen Source-/Drain-Bereich 128 und ein Paar selektiv leitfähige Speicherkanäle 130 auf. Die einzelnen Speicher-Source-/Drain-Bereiche 126 und der gemeinsame Source-/Drain-Bereich 128 sind in einem oberen Teil des Substrats 104 angeordnet, und der gemeinsame Source-/Drain-Bereich 128 ist seitlich zwischen den einzelnen Speicher-Source-/Drain-Bereichen 126 beabstandet. Außerdem sind die einzelnen Speicher-Source-/Drain-Bereiche 126 und der gemeinsame Source-/Drain-Bereich 128 dotierte Halbleiterbereiche, die eine erste Dotierungsart (z. B. p oder n) haben. Die selektiv leitfähigen Speicherkanäle 130 sind dotierte Halbleiterbereiche, die eine zweite Dotierungsart (z. B. n oder p) haben, die der ersten Dotierungsart entgegengesetzt ist.
  • Die Speicherzellenstruktur 108 kann zum Beispiel ein SuperFlash(ESF3)-Speicher der dritten Generation, ein SuperFlash(ESF1)-Speicher der ersten Generation, ein SiliziumOxid-Nitrid-Oxid-Silizium(SONOS)-Speicher, ein Metall-Oxid-Nitrid-Oxid-Silizium(MONOS)-Speicher oder ein anderer geeigneter Speichertyp sein oder aufweisen. Auf den selektiv leitfähigen Speicherkanälen 130 sind ein Paar dielektrische Floating-Gate-Schichten 132, ein Paar Floating Gates 134, ein Paar dielektrische Steuergateschichten 136 und ein Paar Steuergates 138 aufeinandergestapelt. Die dielektrischen Floating-Gate-Schichten 132 sind jeweils über den selektiv leitfähigen Speicherkanälen 130 angeordnet und können zum Beispiel Siliziumoxid oder andere geeignete Dielektrika sein oder aufweisen. Die Floating Gates 134 sind jeweils über den dielektrischen Floating-Gate-Schichten 132 angeordnet, die dielektrischen Steuergateschichten 136 sind jeweils über den Floating Gates 134 angeordnet, und die Steuergates 138 sind jeweils über den dielektrischen Steuergateschichten 136 angeordnet. Die Steuergates 138 und die Floating Gates 134 können zum Beispiel dotiertes Polysilizium, Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen. Die dielektrischen Steuergateschichten 136 können zum Beispiel Siliziumnitrid, Siliziumoxid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen. Bei einigen Ausführungsformen sind die dielektrischen Steuergateschichten 136 jeweils ONO-Schichten, sodass die dielektrischen Steuergateschichten 136 jeweils eine untere Oxidschicht, eine obere Oxidschicht und eine mittlere Nitridschicht, die zwischen die untere und die obere Oxidschicht geschichtet ist, aufweisen.
  • Ein Paar Steuergate-Abstandshalter 140 ist über jedem der Floating Gates 134 angeordnet. Die Steuergate-Abstandshalter 140 jedes Floating Gates 134 belegen jeweils gegenüberliegende Seitenwände jedes der entsprechenden Steuergates 138. Die Floating-Gate-Abstandshalter 142 sind durch ein jeweiliges der Floating Gates 134 seitlich von dem gemeinsamen Source-/Drain-Bereich 128 beabstandet. Außerdem belegen die Floating-Gate-Abstandshalter 142 jeweils eine Seitenwand des jeweiligen der Floating Gates 134. Die Steuergate-Abstandshalter 140 und die Floating-Gate-Abstandshalter 142 können zum Beispiel Siliziumnitrid, Siliziumoxid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen. Bei einigen Ausführungsformen sind die Steuergate-Abstandshalter 140 jeweils ONO-Schichten, deren Bestandteile der einfachen Erörterung halber nicht dargestellt sind.
  • Eine Löschgate-Elektrode 144 und eine dielektrische Löschgateschicht 146 sind über dem gemeinsamen Source-/Drain-Bereich 128, seitlich zwischen den Floating Gates 134, angeordnet. Die Löschgate-Elektrode 144 ist über der dielektrischen Löschgateschicht 146 angeordnet und hat bei einigen Ausführungsformen eine Oberseite, die auf gleicher Höhe mit Oberseiten der einzelnen Steuergates 138 ist. Die dielektrische Löschgateschicht 146 umschließt eine Unterseite der Löschgate-Elektrode 144, um die Löschgate-Elektrode 144 vertikal von dem gemeinsamen Source-/Drain-Bereich 128 und seitlich von den Floating Gates 134 und den Steuer-Gate-Abstandshaltern 140 zu beabstanden. Die Löschgate-Elektrode 144 kann zum Beispiel dotiertes Polysilizium, Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen. Die dielektrische Löschgateschicht 146 kann zum Beispiel Siliziumoxid, Siliziumnitrid oder ein oder mehrere andere geeignete Dielektrika sein oder aufweisen.
  • Auf den selektiv leitfähigen Speicherkanälen 130 sind ein Paar dielektrische Auswahlgateschichten 148 und ein Paar Auswahlgate-Elektroden 150 aufeinandergestapelt. Die dielektrischen Auswahlgateschichten 148 sind jeweils über den selektiv leitfähigen Speicherkanälen 130 so angeordnet, dass sie jeweils durch ein jeweiliges der Floating Gates 134 seitlich von dem gemeinsamen Source-/Drain-Bereich 128 beabstandet sind. Die dielektrischen Auswahlgateschichten 148 können zum Beispiel Siliziumoxid, Siliziumnitrid oder ein oder mehrere andere geeignete Dielektrika sein oder aufweisen. Die Auswahlgate-Elektroden 150 können zum Beispiel dotiertes Polysilizium, Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen.
  • Die Speicherprüfstruktur 112 kann Dummy-Komponenten aufweisen, die Komponenten der Speicherzellenstruktur 108 entsprechen. Die Dummy-Komponenten sind mit den gleichen Zahlen wie die entsprechenden Komponenten der Speicherzellenstruktur 108 bezeichnet, an die sich ein Hochstrich (') anschließt. Zum Beispiel kann die Speicherprüfstruktur 112 Folgendes aufweisen: Dummy-Floating-Gates 134', die den Floating Gates 134 der Speicherzellenstruktur 108 ähnlich sind; Dummy-Steuergates 138', die über den Dummy-Floating-Gates 134' angeordnet sind und den Steuergates 138 der Speicherzellenstruktur 108 ähnlich sind; und Dummy-Auswahlgate-Elektroden 150', die entlang gegenüberliegenden Seiten der Dummy-Floating-Gates 134' und der Dummy-Steuergates 138' angeordnet sind und den Auswahlgate-Elektroden 150 der Speicherzellenstruktur 108 ähnlich sind, usw. Die Dummy-Komponenten sind in den Figuren dargestellt und bezeichnet und werden der einfachen Erörterung halber hier nicht nochmals beschrieben. Im Gegensatz zu der Speicherzellenstruktur 108 fehlen bei einigen Ausführungsformen in der Speicherprüfstruktur 112 dotierte Bereiche, die den einzelnen Speicher-Source-/Drain-Bereichen 126 entsprechen, und Silizid-Pads, die Silizid-Pads 312 auf den einzelnen Speicher-Source-/Drain-Bereichen 126 des Speicherzellenstruktur 108 entsprechen. Ein Paar Floating-Gate-Prüfdurchkontakte 168 ist durch die Dummy-Steuergates 138' hindurch so angeordnet, dass es auf den Dummy-Floating-Gates 134' aufsetzt, und es ist so konfiguriert, dass es einen Prüfsondenpunkt für die Floating-Gate-Struktur während der Abnahmeprüfung bereitstellt. Dadurch, dass die Speicherprüfstruktur 112 eine ähnliche Struktur wie die Speicherzellenstruktur 108 hat, werden Herstellungsschritte integriert und vereinfacht, da eine gesonderte Fotolithografie und entsprechende Ätz- und Reinigungsprozesse für die Floating-Gate-Prüfstruktur nicht mehr für die Herstellung benötigt werden.
  • Das Substrat 104 kann zum Beispiel ein massives Siliziumsubstrat, ein III-IV-Substrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder ein anderes geeignetes Halbleitersubstrat sein. Die Logikbauelement 110 kann zum Beispiel ein Feldeffekttransistor mit isolierter Gate-Elektrode (IGFET), ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET), ein DMOS-Bauelement (DMOS: doppeldiffundierter Metalloxidhalbleiter), ein bipolares CMOS-DMOS-Bauelement (BCD-Bauelement) (CMOS: komplementärer Metalloxidhalbleiter), ein anderes geeignetes Transistor-Bauelement oder ein anderes geeignetes Halbleiter-Bauelement sein oder aufweisen. Bei einigen Ausführungsformen weist das Logikbauelement 110 ein Paar Logik-Source-/Drain-Bereiche 152 und einen selektiv leitfähigen Logikkanal 154 auf. Außerdem sind die Logik-Source-/Drain-Bereiche 152 dotierte Halbleiterbereiche, die eine erste Dotierungsart (p oder n) haben. Der selektiv leitfähige Logikkanal 154 ist ein dotierter Halbleiterbereich, der eine zweite Dotierungsart (n oder p) hat, die der ersten Dotierungsart entgegengesetzt ist.
  • Über dem selektiv leitfähigen Logikkanal 154 ist eine dielektrische Logikgateschicht 156 angeordnet, und über der dielektrischen Logikgateschicht 156 ist eine Logikgate-Elektrode 158 angeordnet. Die Logikgate-Elektrode 158 kann ein leitfähiges Material, wie zum Beispiel dotiertes Polysilizium, oder ein oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen. Die dielektrische Logikgateschicht 156 kann zum Beispiel Siliziumnitrid, Siliziumoxid, ein High-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen. Ein High-k-Dielektrikum, das hier verwendet wird, ist ein Dielektrikum mit einer Dielektrizitätskonstante k, die größer als etwa 3,9 ist. Bei einigen Ausführungsformen ist die Logikgate-Elektrode 158 ein Metall, während die Auswahlgate-Elektroden 150, die Löschgate-Elektroden 144, die Steuergates 138 und die Floating Gates 134 dotiertes Polysilizium sind.
  • Bei einigen Ausführungsformen belegt ein Seitenwand-Abstandshalter 160 Seitenwandflächen der Logikgate-Elektrode 158, Seitenwandflächen der Auswahlgate-Elektroden 150 und Seitenwandflächen der Dummy-Auswahlgate-Elektroden 150'. Die Seitenwand-Abstandshalter 160 können zum Beispiel Siliziumnitrid, Siliziumoxid oder ein oder mehrere andere geeignete Dielektrika sein oder aufweisen. Außerdem ist bei einigen Ausführungsformen eine Kontakt-Ätzstoppschicht (CESL) 166 entlang einer Oberseite des Substrats 104 so angeordnet, dass es sich nach oben entlang Seitenwandflächen des Paars Auswahlgate-Elektroden 150 in einem Speicherzellenbereich 104c und entlang Seitenwandflächen des Paars Dummy-Auswahlgate-Elektroden 150' in einem Speicherprüfbereich 104t erstreckt und nach oben entlang einer Seitenwandfläche des Seitenwand-Abstandshalters 160 in dem Logikbereich 104l erstreckt. Eine ILD-Schicht 162 ist auf der CESL 166 angeordnet und bedeckt die Speicherzellenstrukturen 108 und das Logikbauelement 110. Die ILD-Schicht 162 kann zum Beispiel Siliziumoxid, Siliziumnitrid, ein Low-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen. Ein Low-k-Dielektrikum, das hier verwendet wird, ist ein Dielektrikum mit einer Dielektrizitätskonstante k, die kleiner als etwa 3,9 ist. Außerdem erstrecken sich bei einigen Ausführungsformen Durchkontakte 164 durch die ILD-Schicht 162 bis zu den Logik-Source-/Drain-Bereichen 152 und den einzelnen Speicher-Source-/Drain-Bereichen 126. Die Durchkontakte 164 sind leitfähig und können zum Beispiel Wolfram, Aluminium-Kupfer, Kupfer, Aluminium, ein oder mehrere andere geeignete Metalle oder ein oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen.
  • 2 zeigt eine Schnittansicht eines IC, der gemäß einigen weiteren Ausführungsformen eine Eingebetteter-Speicher-Grenzstruktur mit einer Floating-Gate-Prüfstruktur aufweist. Außer den Strukturelementen, die unter Bezugnahme auf 1 beschrieben worden sind, ist bei einigen Ausführungsformen ein Paar Steuergate-Hartmasken 210 jeweils über den Steuergates 138 angeordnet. Die Steuergate-Hartmasken 210 können jeweils zum Beispiel Siliziumnitrid, Siliziumoxid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen. Bei einigen alternativen Ausführungsformen können einige oder alle Steuergate-Hartmasken 210 nicht in der endgültigen Bauelementstruktur vorhanden sein. Bei einigen Ausführungsformen umfasst die dielektrische Steuergateschicht 136 eine untere Oxidschicht, eine obere Oxidschicht über der unteren Oxidschicht und eine mittlere Nitridschicht, die vertikal zwischen die untere und die obere Oxidschicht geschichtet ist. Die Steuergate-Abstandshalter 140 können ebenfalls eine mittlere Nitridschicht, die zwischen zwei Oxidschichten geschichtet ist, aufweisen. Ein Floating-Gate-Abstandshalter 142 ist entlang dem Steuergate-Abstandshalter 140 und den Floating Gates 134 angeordnet. Die leitfähigen Floating-Gate-Prüfdurchkontakte 168 können an den Steuergate-Abstandshalter 140 und den Floating-Gate-Abstandshalter 142 angrenzen. Bei einigen Ausführungsformen sind Silizid-Pads 312 jeweils über den Logik-Source-/Drain-Bereichen 152, den einzelnen Speicher-Source-/Drain-Bereichen 126, der Löschgate-Elektrode 144, den Auswahlgate-Elektroden 150 und/oder der Logikgate-Elektrode 158 angeordnet. Bei einigen Ausführungsformen sind die Dummy-Auswahlgate-Elektroden 150' und das Dummy-Löschgate 144' floatend und sind nicht mit leitfähigen Strukturen, wie etwa Silizid-Pads, Kontakten oder anderen leitfähigen Strukturelementen, verbunden. Die Silizid-Pads 312 können zum Beispiel Nickelsilizid oder ein oder mehrere andere geeignete Silizide sein oder aufweisen.
  • Ein erstes Logikbauelement 110a und ein zweites Logikbauelement 110b sind auf dem Logikbereich 104l des Substrats 104 angeordnet und sind durch eine Isolationsstruktur 310 seitlich zwischen dem ersten und dem zweiten Logikbauelement 110a und 110b physisch und elektrisch getrennt. Die Isolationsstruktur 310 kann zum Beispiel eine STI-Struktur (STI: flache Grabenisolation), eine DTI-Struktur (DTI: tiefe Grabenisolation) oder eine oder mehrere andere geeignete Isolationsstrukturen sein oder aufweisen. Das erste und das zweite Logikbauelement 110a und 110b können jeweils zum Beispiel ein IGFET, ein MOSFET, ein DMOS-Bauelement, ein BCD-Bauelement, ein oder mehrere andere geeignete Transistorbauelemente oder ein oder mehrere andere geeignete Halbleiter-Bauelemente sein oder aufweisen. Bei einigen Ausführungsformen ist das erste Logikbauelement 110a ein IGFET und das zweite Logikbauelement 110b ist ein Leistungs-MOSFET, wobei das erste Logikbauelement 110a so konfiguriert ist, dass es bei höheren Spannungen (z. B. Spannungen, die um eine Größenordnung höher sind) als das zweite Logikbauelement 110b arbeitet. Der Leistungs-MOSFET kann zum Beispiel ein DMOS-Bauelement (DMOS: doppeldiffundierter Metalloxidhalbleiter) oder ein oder mehrere andere geeignete MOSFETs sein oder aufweisen. Das erste und das zweite Logikbauelement 110a und 110b weisen jeweils ein Paar Logik-Source-/Drain-Bereiche 152 und einen selektiv leitfähigen Logikkanal 154 auf. Die Logik-Source-/Drain-Bereiche 152 jedes Paars sind in einem oberen Teil des Substrats 104 angeordnet und seitlich voneinander beabstandet. Außerdem sind die Logik-Source-/Drain-Bereiche 152 jedes Paars dotierte Halbleiterbereiche, die eine erste Dotierungsart (z. B. p oder n) haben. Die selektiv leitfähigen Logikkanäle 154 sind dotierte Halbleiterbereiche, die eine zweite Dotierungsart (z. B. n oder p) haben, die der ersten Dotierungsart des jeweiligen Paars Logik-Source-/Drain-Bereiche 152 entgegengesetzt ist. Das erste und das zweite Logikbauelement 110a und 110b können unterschiedliche Gatedielektrikum-Zusammensetzungen für unterschiedliche Betriebsspannungen haben. Als ein nicht-beschränkendes Beispiel werden eine erste dielektrische Logikgateschicht 156a, eine zweite dielektrische Logikgateschicht 156b und eine Logikgate-Elektrode 158 auf dem selektiv leitfähigen Logikkanal 154 des ersten Logikbauelements 110a aufeinandergestapelt, während die erste dielektrische Logikgateschicht 156a in dem zweiten Logikbauelement 110b fehlt. Die Logikgate-Elektroden 158 können zum Beispiel Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder aufweisen. Die erste und die zweite dielektrische Logikgateschicht 156a und 156b können zum Beispiel Siliziumnitrid, Siliziumoxid, ein High-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen. Bei einigen Ausführungsformen sind die ersten dielektrischen Logikgateschichten 156a Stapel aus Siliziumoxid und einem High-k-Dielektrikum, die zweiten dielektrischen Logikgateschichten 156b sind ein dickerer Stapel aus Siliziumoxid und einem High-k-Dielektrikum, und die Logikgate-Elektroden 158 sind Metall.
  • Eine untere ILD-Schicht 162l und eine obere ILD-Schicht 162u sind auf dem Substrat 104 aufeinandergestapelt und nehmen die Durchkontakte 164 und die Floating-Gate-Prüfdurchkontakte 168 auf. Die untere ILD-Schicht 162l ist auf den Seiten der Speicherzellenstruktur 108 und der Speicherprüfstruktur 112 und auf den Seiten des ersten und des zweiten Logikbauelements 110a und 110b angeordnet. Außerdem kann die untere ILD-Schicht 162l eine Oberseite in dem Speicherprüfbereich 104t haben, die auf gleicher Höhe (d. h., koplanar oder im Wesentlichen koplanar) mit einer Oberseite der Speicherprüfstruktur 112, einer Oberseite des ersten Logikbauelements 110a und einer Oberseite des zweiten Logikbauelements 110b ist. Die obere ILD-Schicht 162u bedeckt die untere ILD-Schicht 162l, die Speicherzellenstruktur 108, die Speicherprüfstruktur 112, das erste Logikbauelement 110a und das zweite Logikbauelement 110b. Die untere und die obere ILD-Schicht 162l und 162u können zum Beispiel Siliziumoxid, Siliziumnitrid, ein Low-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder aufweisen.
  • Bei einigen Ausführungsformen erstrecken sich die Floating-Gate-Prüfdurchkontakte 168 durch die obere ILD-Schicht 162u, das Dummy-Steuergate 138' und ein Dummy-Steuergate-Dielektrikum 136', um das Dummy-Floating-Gate 134' zu erreichen. Die leitfähigen Floating-Gate-Prüfdurchkontakte 168 können in einem mittleren Bereich des Dummy-Steuergates 138' angeordnet sein. Bei einigen alternativen Ausführungsformen können die leitfähigen Floating-Gate-Prüfdurchkontakte 168 in einem Grenzbereich des Dummy-Steuergates 138' angeordnet werden, der an den Steuergate-Abstandshalter 140 und/oder den Floating-Gate-Abstandshalter 142 angrenzt oder diesen überdeckt. Der Steuergate-Abstandshalter 140 und der Floating-Gate-Abstandshalter 142 können aus einer oder mehreren Schichten aus dielektrischen Materialien, wie etwa Siliziumdioxid, Siliziumnitrid oder einer Kombination davon, hergestellt werden.
  • In 3 ist ein Grundriss des Speicherbereichs 104m des IC der 1 und 2 gemäß einigen Ausführungsformen gezeigt. Der Speicherbereich 104m umfasst den Speicherzellenbereich 104c und den Speicherprüfbereich 104t, der an einer Peripherie oder einer Stirnseite des Speicherzellenbereichs 104c angeordnet ist. Auf dem Speicherzellenbereich 104c ist eine Mehrzahl von Speicherzellenstrukturen angeordnet. An einer Peripherie des Speicherbereichs 104m ist eine Mehrzahl von Speicherprüfstrukturen so angeordnet, dass sie die Mehrzahl von Speicherzellenstrukturen umschließt. 1 und 2 können Schnittansichten sein, die entlang der Linie A - A' für eine der Speicherzellen 108 und entlang der Linie B - B' für eine der Speicherprüfstrukturen 112 erstellt sind. Das Paar Durchkontakte 164 ist jeweils in dem Substrat 104 auf gegenüberliegenden Seiten des Paars Auswahlgate-Elektroden 150 angeordnet. Das Paar Floating-Gate-Prüfdurchkontakte 168 erstreckt sich jeweils durch die Dummy-Steuergates 138', um auf den Dummy-Floating-Gates 134' aufzusetzen (siehe auch 1 oder 2). Der Floating-Gate-Prüfdurchkontakt 168 kann die gleichen oder im Wesentlichen die gleichen Querabmessungen wie der Durchkontakt 164 haben. Bei einigen Ausführungsformen ist ein gemeinsamer Source-Strap-Bereich 104cs für einen gemeinsamen Source-Kontakt an einer Außenperipherie des Speicherprüfbereichs 104t angeordnet. Bei einigen Ausführungsformen ist auch ein Steuergate-Strap-Bereich 104cg für einen Steuergatekontakt auf der Außenperipherie des Speicherprüfbereichs 104t angeordnet. Bei einigen alternativen Ausführungsformen können der gemeinsame Source-Strap-Bereich 104cs und/oder der Steuergate-Strap-Bereich 104cg zwischen dem Speicherzellenbereich 104c und dem Speicherprüfbereich 104t angeordnet werden. Aktive Bereiche des Substrats 104 sind durch gestrichelte Blöcke als ein Beispiel dargestellt.
  • In 4 ist ein Grundriss des Speicherbereichs 104m des IC der 1 und 2 dargestellt. Bei einigen Ausführungsformen kann zusätzlich zu den in 3 gezeigten Strukturelementen ein Paar Floating-Gate-Prüfdurchkontakte 168 in einem länglichen Graben durch die Dummy-Steuergates 138' angeordnet werden und kann sich quer über mehr als eine Einheit der Speicherprüfstruktur 112 (z. B. Einheiten 112a und 112b) in dem Speicherprüfbereich 104t erstrecken.
  • In den 5 bis 24 ist eine Reihe von Schnittansichten 500 bis 2400 einiger Ausführungsformen eines Verfahrens zum Herstellen eines IC gezeigt, der einen eingebetteten Speicher ohne einen Seitenwand-Abstandshalter in dem Speicherbereich aufweist.
  • Wie in der Schnittansicht 500 von 5 gezeigt ist, wird ein Substrat 104 mit einem Speicherbereich 104m und einem Logikbereich 104l bereitgestellt. Bei einigen Ausführungsformen werden eine untere Opfer-Padschicht 402' und eine obere Opfer-Padschicht 404' über dem Substrat 104 in dem Logikbereich 104l hergestellt und strukturiert. Die untere Opfer-Padschicht 402' und die obere Opfer-Padschicht 404' werden aus unterschiedlichen Materialien hergestellt und können zum Beispiel durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Sputtern, thermische Oxidation oder mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsprozessen hergestellt werden. Die untere Opfer-Padschicht 402' kann zum Beispiel aus Siliziumoxid oder einem oder mehreren anderen geeigneten Dielektrika hergestellt werden, und/oder die obere Opfer-Padschicht 404' kann zum Beispiel aus Siliziumnitrid oder einem oder mehreren anderen geeigneten Dielektrika hergestellt werden. Bei einigen Ausführungsformen wird das Substrat 104 in dem Speicherbereich 104m durch Herstellen einer dielektrischen Vorläuferschicht 502 von einer Oberseite des Substrats 104 ausgespart, sodass eine Höhe der Oberseite des Substrats 104 in dem Speicherbereich 104m reduziert wird. Bei einigen Ausführungsformen ist die dielektrische Vorläuferschicht 502 eine Oxidschicht, die mit einem thermischen Oxidationsprozess hergestellt wird.
  • Wie in der Schnittansicht 600 von 6 gezeigt ist, können die dielektrische Vorläuferschicht 502, die obere Opfer-Padschicht 404' und die untere Opfer-Padschicht 402' (siehe 5) entfernt werden. Eine dielektrische Speicherschicht 604 und eine Speicher-Padschicht 602 werden über dem Substrat 104 in dem Speicherbereich 104m hergestellt. Eine untere Padschicht 402 und eine obere Padschicht 404 werden über dem Substrat 104 in dem Logikbereich 104l hergestellt. Die Speicher-Padschicht 602 und die untere Padschicht 402 können ein dielektrisches Material sein, das als eine einzige konforme Schicht abgeschieden wird. Dann wird der Teil des konformen dielektrischen Materials in dem Speicherbereich 104m so geätzt und strukturiert, dass er eine Oberseite hat, die zu der des Teils des konformen dielektrischen Materials in dem Logikbereich 104l ausgerichtet ist. Anschließend werden Isolationsstrukturen durch die Speicher-Padschicht 602 und/oder die obere Padschicht 404, die eine Isolationsstruktur 310 in dem Logikbereich 104l aufweist, hergestellt. Die Isolationsstruktur 310 funktioniert nicht nur als eine flache Grabenisolation für verschiedene Speicher- und Logikbauelemente, sondern sie kann auch den Speicherbereich 104m in einen Speicherzellenbereich 104c und einen Speicherprüfbereich 104t an der Stirnseite des Speicherzellenbereichs 104c unterteilen. Die Isolationsstruktur 310 kann außerdem den Logikbereich 104l in einen ersten Logikbereich 104l1 und einen zweiten Logikbereich 104l2 unterteilen. Der erste Logikbereich 104l1 kann zum Beispiel später hergestellte Kern-Logikbauelemente abstützen, während der zweite Logikbereich 104l2 zum Beispiel später hergestellte Hochspannungs-Logikbauelemente abstützen kann. Die Hochspannungs-Logikbauelemente können zum Beispiel Logikbauelemente sein, die so konfiguriert sind, dass sie bei höheren Spannungen (z. B. Spannungen, die um eine Größenordnung höher sind) als die Kern-Logikbauelemente arbeiten. Die Isolationsstruktur 310 kann zum Beispiel ein dielektrisches Material aufweisen, und/oder sie kann zum Beispiel eine STI-Struktur, eine DTI-Struktur oder einen oder mehrere andere geeignete Isolationsbereiche sein oder aufweisen.
  • Bei einigen Ausführungsformen umfasst ein Prozess zum Herstellen der Isolationsstruktur 310 und/oder anderer Isolationsstrukturen ein Strukturieren der unteren und oberen Padschicht 402 und 404 mit Layouts der Isolationsstruktur 310 und/oder anderer Isolationsstrukturen, und in das Substrat 104 wird eine Ätzung durchgeführt, wenn die untere und die obere Padschicht 402 und 404 an der richtigen Stelle sind, um Gräben mit den Layouts zu erzeugen. Eine dielektrische Schicht wird so hergestellt, dass sie die Gräben füllt, und an der oberen Padschicht 404 wird eine Planarisierung durchgeführt, um die Isolationsstrukturen in den Gräben herzustellen. Die dielektrische Schicht kann zum Beispiel aus Siliziumoxid oder einem oder mehreren anderen geeigneten dielektrischen Materialien hergestellt werden, und/oder sie kann zum Beispiel durch CVD, PVD, Sputtern oder mit einem oder mehreren anderen geeigneten Abscheidungsprozessen hergestellt werden. Die Planarisierung kann zum Beispiel mit einer chemisch-mechanische Polierung (CMP) oder einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen. Die Strukturierung kann zum Beispiel mit fotolithografischen und Ätzprozessen durchgeführt werden.
  • Wie in den Schnittansichten 700 bis 1500 der 7 bis 15 gezeigt ist, wird eine Reihe von Herstellungsprozessen zum Herstellen einer Speicherzellenstruktur und einer Speicherprüfstruktur auf dem Speicherbereich 104m aus einem Stapel von mehrlagigen Speicherschichten durchgeführt, wobei ein Rest der mehrlagigen Speicherschichten auf dem Logikbereich 104l zurückbleibt. Nachstehend werden einige der Herstellungsprozesse beispielhaft und nicht beschränkend beschrieben.
  • Wie in der Schnittansicht 700 von 7 gezeigt ist, werden die Speicher-Padschicht 602 und die dielektrische Vorläuferschicht 502 (siehe 6) entfernt, und auf dem Speicherbereich 104m werden eine dielektrische Speicherschicht 706 und eine Floating-Gate-Schicht 702 hergestellt. Bei einigen Ausführungsformen wird eine Verkappungsschicht 704 hergestellt und so strukturiert, dass sie als eine Maskierungsschicht zum Herstellen und Strukturieren der Floating-Gate-Schicht 702 fungiert. Bei einigen Ausführungsformen kann die Verkappungsschicht 704 eine oder mehrere dielektrische Schichten umfassen. Zum Beispiel kann die Verkappungsschicht 704 eine Siliziumnitridschicht und eine Siliziumoxidschicht, die auf der Siliziumnitridschicht hergestellt ist, umfassen. Die Verkappungsschicht 704 wird so hergestellt und strukturiert, dass sie eine Öffnung hat, die dem Speicherbereich 104m entspricht, und dass sie den Logikbereich 104l bedeckt. Die Floating-Gate-Schicht 702 wird zunächst über der dielektrischen Speicherschicht 706 so hergestellt, dass sie den Speicherbereich 104m bedeckt, und wird dann über der Verkappungsschicht 704 so hergestellt, dass sie den Logikbereich 104l bedeckt. Die Floating-Gate-Schicht 702 kann zum Beispiel konform hergestellt werden und/oder kann zum Beispiel aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien hergestellt werden. Bei einigen Ausführungsformen wird die Floating-Gate-Schicht 702 durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsprozessen hergestellt. Dann wird eine Planarisierung in einen oberen Teil der Floating-Gate-Schicht 702 durchgeführt, bis die Verkappungsschicht 704 erreicht ist, wodurch die Floating-Gate-Schicht 702 von der Verkappungsschicht 704 entfernt wird. Bei einigen Ausführungsformen wird durch die Planarisierung eine Oberseite der Floating-Gate-Schicht 702 so ausgespart, dass sie an eine Oberseite der Verkappungsschicht 704 angrenzt. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen.
  • Wie in der Schnittansicht 800 von 8 gezeigt ist, wird die Floating-Gate-Schicht 702 für ein besseres Kopplungsverhältnis weiter reduziert. Die Floating-Gate-Schicht 702 kann mit einem nasschemischen Rückätzprozess reduziert werden. Nach dem Reduzieren der Floating-Gate-Schicht 702 kann die Verkappungsschicht 704 entfernt werden. Zum Beispiel kann zumindest die Siliziumoxidschicht der Verkappungsschicht 704 während oder nach dem Reduzieren der Floating-Gate-Schicht 702 entfernt werden.
  • Wie in der Schnittansicht 900 von 9 gezeigt ist, wird eine mehrlagige Speicherschicht so hergestellt, dass sie die Floating-Gate-Schicht 702 und die obere Padschicht 404 bedeckt. Die mehrlagige Speicherschicht umfasst eine dielektrische Steuergateschicht 902, eine Steuergateschicht 904 und eine Steuergate-Hartmaskenschicht 906. Bei einigen Ausführungsformen weist die dielektrische Steuergateschicht 902 Siliziumoxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon auf. Zum Beispiel kann die dielektrische Steuergateschicht 902 eine ONO-Schicht sein und/oder kann eine untere Oxidschicht 902l, eine mittlere Nitridschicht 902m, die die untere Oxidschicht 902l bedeckt, und eine obere Oxidschicht 902u, die die mittlere Nitridschicht 902m bedeckt, umfassen. Die dielektrische Steuergateschicht 902 kann zum Beispiel durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsprozessen oder einer Kombination davon hergestellt werden. Die Steuergateschicht 904 wird so hergestellt, dass sie die dielektrische Steuergateschicht 902 bedeckt. Die Steuergateschicht 904 kann zum Beispiel konform hergestellt werden und kann zum Beispiel aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien hergestellt werden. Außerdem kann bei einigen Ausführungsformen die Steuergateschicht 904 durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsprozessen hergestellt werden. Die Steuergate-Hartmaskenschicht 906 wird so hergestellt, dass sie die Steuergateschicht 904 bedeckt. Bei einigen Ausführungsformen weist die Steuergate-Hartmaskenschicht 906 Siliziumoxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon auf. Die Steuergate-Hartmaskenschicht 906 kann zum Beispiel eine Nitrid-Oxid-Nitrid-Schicht (NON-Schicht) sein und/oder kann eine untere Nitridschicht 906l, eine mittlere Oxidschicht 906m, die die untere Nitridschicht 906l bedeckt, und eine obere Nitridschicht 906u, die die mittlere Oxidschicht 906m bedeckt, umfassen. Die Steuergate-Hartmaskenschicht 906 kann zum Beispiel durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsprozessen oder einer Kombination davon hergestellt werden.
  • Wie in der Schnittansicht 1000 von 10 gezeigt ist, wird eine Ätzung in die mehrlagige Speicherschicht durchgeführt, um Teile der mehrlagigen Speicherschicht von dem Speicherzellenbereich 104c zu entfernen, wodurch ein Paar dielektrische Steuergateschichten 136, ein Paar Steuergates 138 und ein Paar Steuergate-Hartmasken 210 auf der Floating-Gate-Schicht 702 entstehen. Dementsprechend entstehen auch ein Paar dielektrische Dummy-Steuergateschichten 136', ein Paar Dummy-Steuergates 138' und ein Paar Dummy-Steuergate-Hartmasken 210' auf der Floating-Gate-Schicht 702 in dem Speicherprüfbereich 104t. Bei einigen Ausführungsformen umfasst ein Prozess zum Durchführen der Ätzung ein Herstellen und ein Strukturieren einer Maskierungsschicht (z. B. einer Fotoresistschicht, die in 10 nicht dargestellt ist) auf der mehrlagigen Speicherschicht, um den Logikbereich 104l und teilweise den Speicherbereich 104m mit einem Layout der Steuergates 138 und der Dummy-Steuergates 138' zu bedecken. Wenn die Maskierungsschicht an der richtigen Stelle ist, wird ein Ätzmittel so lange auf die mehrlagige Speicherschicht aufgebracht, bis dieses die Floating-Gate-Schicht 702 erreicht, und anschließend wird die Maskierungsschicht entfernt.
  • Wie in der Schnittansicht 1100 von 11 gezeigt ist, wird eine Steuergate-Abstandshalterschicht 1102 so hergestellt, dass sie die Struktur von 10 bedeckt und belegt. Die Steuergate-Abstandshalterschicht 1102 kann zum Beispiel konform hergestellt werden und kann zum Beispiel aus Siliziumoxid, Siliziumnitrid, einem oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon hergestellt werden. Bei einigen Ausführungsformen ist die Steuergate-Abstandshalterschicht 1102 eine ONO-Schicht und/oder sie umfasst eine untere Oxidschicht 1102l, eine mittlere Nitridschicht 1102m über der unteren Oxidschicht 1102l und eine obere Oxidschicht 1102u über der mittleren Nitridschicht 1102m. Außerdem kann die Steuergate-Abstandshalterschicht 1102 zum Beispiel durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsprozessen hergestellt werden.
  • Wie in der Schnittansicht 1200 von 12 gezeigt ist, wird eine erste Ätzung in die Steuergate-Abstandshalterschicht 1102 (siehe 11) durchgeführt, um einen Steuergate-Abstandshalter 140 entlang Seitenwänden der Steuergates 138 und der Dummy-Steuergates 138' herzustellen. Bei einigen Ausführungsformen umfasst ein Prozess zum Durchführen der Ätzung ein Aufbringen eines oder mehrerer Ätzmittel auf die Steuergate-Abstandshalterschicht 1102, bis horizontale Segmente der Steuergate-Abstandshalterschicht 1102 entfernt sind. Dann wird eine zweite Ätzung in die Floating-Gate-Schicht 702 und die dielektrische Speicherschicht 706 (siehe 11) durchgeführt, wenn die Steuergate-Abstandshalter 140 an der richtigen Stelle sind und als eine Maske dienen, um ein Paar Floating Gates 134, ein Paar dielektrische Floating-Gate-Schichten 132, ein Paar Dummy-Floating-Gates 134' und ein Paar dielektrische Dummy-Floating-Gate-Schichten 132' herzustellen.
  • Wie in der Schnittansicht 1300 von 13 gezeigt ist, wird ein Floating-Gate-Abstandshalter 142 auf Seitenwänden der Floating Gates 134 und der Dummy-Floating-Gates 134' hergestellt. Bei einigen Ausführungsformen weist der Floating-Gate-Abstandshalter 142 Siliziumoxid, ein oder mehrere andere geeignete Oxide oder ein oder mehrere andere geeignete Dielektrika auf. Außerdem umfasst bei einigen Ausführungsformen ein Prozess zum Herstellen des Floating-Gate-Abstandshalters 142 ein Abscheiden einer Floating-Gate-Abstandshalterschicht und ein anschließendes Ätzen, um horizontale Segmente der Floating-Gate-Abstandshalterschicht zu entfernen, ohne vertikale Segmente dieser Schicht zu entfernen. Die Floating-Gate-Abstandshalterschicht kann zum Beispiel konform abgeschieden werden und/oder kann durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsprozessen hergestellt werden.
  • Dann werden ein gemeinsamer Source-/Drain-Bereich 128 und ein gemeinsamer Dummy-Source-/Drain-Bereich 128' in dem Substrat 104, seitlich zwischen den Floating Gates 134 bzw. zwischen den Dummy-Floating-Gates 134', hergestellt. Bei einigen Ausführungsformen umfasst ein Prozess zum Herstellen des gemeinsamen Source-/Drain-Bereichs 128 und des gemeinsamen Dummy-Source-/Drain-Bereichs 128' ein Herstellen und ein anschließendes Strukturieren einer Maskierungsschicht 1302 so, dass sie den Logikbereich 104l und den Speicherbereich 104m außerhalb von gemeinsamen Source-/Drain-Spalten seitlich zwischen den Floating Gates 134 bzw. zwischen den Dummy-Floating-Gates 134' bedeckt. Wenn die Maskierungsschicht 1302 an der richtigen Stelle ist, werden eine Ionenimplantation oder ein oder mehrere andere geeignete Dotierungsprozesse durchgeführt, und anschließend wird die Maskierungsschicht entfernt.
  • Wie in der Schnittansicht 1400 von 14 gezeigt ist, wird eine dielektrische Löschgateschicht 146 so hergestellt, dass sie den gemeinsamen Source-/Drain-Bereich 128 bedeckt und außerdem Seitenwände der Floating Gates 134 und Seitenwände der Steuergate-Abstandshalter 140 in dem gemeinsamen Source-/Drain-Spalt bedeckt. Die dielektrische Löschgateschicht 146 kann zum Beispiel aus Oxid, Nitrid oder einem oder mehreren anderen geeigneten Dielektrika hergestellt werden. Bei einigen Ausführungsformen umfasst ein Prozess zum Herstellen der dielektrischen Löschgateschicht 146 eine Hochtemperatur-Oxidation (HTO), eine ISSG-Oxidation (In-situ-Oxidation durch Dampferzeugung), einen oder mehrere andere geeignete Aufwachs- oder Abscheidungsprozesse oder eine Kombination davon. Außerdem umfasst bei einigen Ausführungsformen der Prozess ein Entfernen von dielektrischem Material, das auf Teilen des Speicherbereichs 104m außerhalb des gemeinsamen Source-/Drain-Spalts entsteht. Gleichzeitig wird eine dielektrische Dummy-Löschgateschicht 146' in der vorstehend beschriebenen Weise hergestellt.
  • Dann wird eine dielektrische Speicherschicht 1402 so hergestellt, dass sie Teile des Speicherbereichs 104m auf gegenüberliegenden Seiten der Floating Gates 134 und der Dummy-Floating-Gates 134' bedeckt. Die dielektrische Speicherschicht 1402 kann zum Beispiel aus Oxid, Nitrid oder einem oder mehreren anderen geeigneten Dielektrika hergestellt werden. Die dielektrische Speicherschicht 1402 kann zum Beispiel durch HTO, ISSG-Oxidation, mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsprozessen oder einer Kombination davon hergestellt werden. Auf der dielektrischen Speicherschicht 1402 werden eine Speicher-Gateschicht 1404 und eine Speicher-Hartmaskenschicht 1406 hergestellt. Die Speicher-Gateschicht 1404 kann zum Beispiel konform hergestellt werden und/oder kann zum Beispiel aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien hergestellt werden. Die Speicher-Gateschicht 1404 kann zum Beispiel durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsprozessen hergestellt werden.
  • Wie in der Schnittansicht 1500 von 15 gezeigt ist, wird die Speicher-Hartmaskenschicht 1406 (siehe 14) strukturiert, um ein Paar Auswahlgate-Hartmasken 208 auf gegenüberliegenden Seiten des gemeinsamen Source-/Drain-Bereichs 128 und eine Löschgate-Hartmaske 212 über dem gemeinsamen Source-/Drain-Bereich 128 herzustellen. Dann wird eine Ätzung in die Speicher-Gateschicht 1404 und die dielektrische Speicherschicht 1402 (siehe 14) durchgeführt, wenn die Auswahlgate-Hartmasken 208 und die Löschgate-Hartmaske 212 an der richtigen Stelle sind, um ein Paar Auswahlgate-Elektroden 150, eine Löschgate-Elektrode 144 und ein Paar dielektrische Auswahlgateschichten 148 herzustellen. Gleichzeitig werden ein Paar Dummy-Auswahlgate-Elektroden 150', eine Dummy-Löschgate-Elektrode 144' und ein Paar dielektrische Dummy-Auswahlgateschichten 148' in der vorstehend beschriebenen Weise hergestellt.
  • Wie in der Schnittansicht 1600 von 16 gezeigt ist, wird ein Logikbauelement in dem Logikbereich 104l hergestellt. Bei einigen Ausführungsformen kann der Speicherbereich 104m während der Herstellung des Logikbauelements mit einer Schutzschicht 172 bedeckt und geschützt werden. Die Schutzschicht 172 kann aus Polysilizium und/oder einem anderen geeigneten Material hergestellt werden, um den Speicherbereich 104m beim Herstellen des Logikbauelements gegen Beschädigung zu schützen. Bei einigen Ausführungsformen werden in dem Logikbereich 104l verschiedene Logikbauelemente mit verschiedenen Gatedielektrikum- und Gate-Elektroden-Zusammensetzungen hergestellt. Als ein Beispiel wird ein erstes Logikbauelement 110a in einem ersten Logikbereich 104l1 hergestellt, und ein zweites Logikbauelement 110b wird in einem zweiten Logikbereich 104l2 hergestellt. Das erste Logikbauelement 110a und das zweite Logikbauelement 110b können durch Herstellen einer ersten dielektrischen Logikgate-Schicht 156a und einer zweiten dielektrischen Logikgate-Schicht 156b in dem ersten Logikbereich 104l1 bzw. dem zweiten Logikbereich 104l2 hergestellt werden. Die zweite dielektrische Logikgate-Schicht 156b kann durch Abscheiden und Strukturieren einer dielektrischen Hochspannungsschicht (HV-Schicht) in dem zweiten Logikbereich 104l2, aber nicht in dem ersten Logikbereich 104l1 , hergestellt werden. Dann wird eine dielektrische Logikschicht auf der dielektrischen HV-Schicht in dem zweiten Logikbereich 104l2 hergestellt und strukturiert, um die erste dielektrische Logikgate-Schicht 156a herzustellen, und die dielektrische Logikschicht wird außerdem direkt auf dem Substrat 104 in dem ersten Logikbereich 104l1 hergestellt, um die zweite dielektrische Logikgate-Schicht 156b gemeinsam mit der dielektrischen HV-Schicht herzustellen. Obwohl es in 16 nicht dargestellt ist, kann die dielektrische Logikschicht eine oder mehrere Oxid- oder andere dielektrische Schichten aufweisen und kann mit verschiedenen Zusammensetzungen und Dicken in unterschiedlichen Logikbereichen des Substrats 104 hergestellt werden. Darüber hinaus wird eine Logikgateschicht auf der ersten dielektrischen Logikgate-Schicht 156a hergestellt und strukturiert, um eine erste Logikgate-Elektrode 158a in dem ersten Logikbereich 104l1 herzustellen, und die Logikgateschicht wird außerdem auf der zweiten dielektrischen Logikgate-Schicht 156b hergestellt, um eine zweite Logikgate-Elektrode 158b in dem zweiten Logikbereich 104l2 herzustellen. Die erste Logikgate-Elektrode 158a und die zweite Logikgate-Elektrode 158b können jeweils entsprechend einer Logikgate-Hartmaske 214 strukturiert werden. Die dielektrische HV-Schicht kann zum Beispiel aus Oxid, einem High-k-Dielektrikum (mit einer Dielektrizitätskonstante von mehr als 3,9), einem oder mehreren anderen Dielektrika oder einer Kombination davon hergestellt werden. Die dielektrische HV-Schicht kann konform und/oder durch CVD, PVD, mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsprozessen oder einer Kombination davon hergestellt werden. Die dielektrische Logikschicht kann zum Beispiel aus Oxid, einem High-k-Dielektrikum, einem oder mehreren anderen Dielektrika oder einer Kombination davon hergestellt werden. Die Logikgateschicht kann zum Beispiel aus dotiertem oder undotiertem Polysilizium, Metall, einem leitfähigen Material oder einem oder mehreren anderen geeigneten Materialien hergestellt werden. Die Logikgate-Hartmaske 214 und eine Speicher-Hartmaske 174 können aus einer Logikgate-Maskierungsschicht hergestellt und strukturiert werden, die aus einem oder mehreren dielektrischen Materialien, wie etwa Siliziumdioxid oder Siliziumnitrid, hergestellt ist. Bei einigen Ausführungsformen werden die Logikgate-Maskierungsschicht, die dielektrische Logikschicht und die Logikgateschicht konform und/oder durch CVD, PVD, stromlose Plattierung, Elektroplattierung, einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsprozessen oder einer Kombination davon hergestellt.
  • Wie in der Schnittansicht 1700 von 17 gezeigt ist, wird ein Seitenwand-Abstandshalter 160 entlang Seitenwänden der Logikgate-Elektroden 158a und 158b und entlang Seitenwänden der Auswahlgate-Elektroden 150 und der Dummy-Auswahlgate-Elektroden 150' hergestellt. Bei einigen Ausführungsformen kann der Seitenwand-Abstandshalter 160 aus Siliziumoxid, Siliziumnitrid, einem oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon hergestellt werden. Außerdem umfasst bei einigen Ausführungsformen ein Prozess zum Herstellen des Seitenwand-Abstandshalters 160 ein Abscheiden einer Abstandshalterschicht so, dass sie die Struktur von 16 bedeckt und belegt. Dann wird eine Rückätzung in die Abstandshalterschicht durchgeführt, um horizontale Segmente der Abstandshalterschicht zu entfernen, ohne deren vertikale Segmente zu entfernen. Die Abstandshalterschicht kann zum Beispiel konform abgeschieden werden und/oder kann durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsprozessen oder einer Kombination davon hergestellt werden.
  • Wie in der Schnittansicht 1800 von 18 gezeigt ist, werden einzelne Speicher-Source-/Drain-Bereiche 126 in dem Speicherzellenbereich 104c so hergestellt, dass sie jeweils an die Auswahlgate-Elektroden 150 angrenzen. Außerdem werden Logik-Source-/Drain-Bereiche 152 paarweise in dem Logikbereich 104l hergestellt, wobei die Source-/Drain-Bereiche jedes Paars jeweils an gegenüberliegende Seitenwände der Logikgate-Elektroden 158a und 158b angrenzen. Bei einigen Ausführungsformen umfasst ein Prozess zum Herstellen der einzelnen Speicher-Source-/Drain-Bereiche 126 und der Logik-Source-/Drain-Bereiche 152 eine Ionenimplantation in das Substrat 104. Bei anderen Ausführungsformen wird ein anderes Verfahren als eine Ionenimplantation zum Herstellen der einzelnen Speicher-Source-/Drain-Bereiche 126 und der Logik-Source-/Drain-Bereiche 152 verwendet. Bei einigen Ausführungsformen werden keine einzelnen Speicher-Source-/Drain-Bereiche in dem Speicherprüfbereich 104t hergestellt. Zum Bedecken des Speicherprüfbereichs 104t kann ein Resist-Schutzoxidbelag (RPO-Belag) 1802 abgeschieden werden.
  • Wie in der Schnittansicht 1800 von 18 gezeigt ist, werden Silizid-Pads 312 auf den einzelnen Speicher-Source-/Drain-Bereichen 126 und den Logik-Source-/Drain-Bereichen 152 hergestellt. Die Silizid-Pads 132 können in dem Speicherprüfbereich 104t fehlen. Die Silizid-Pads 312 können zum Beispiel Nickelsilizid oder ein oder mehrere andere geeignete Silizide sein oder aufweisen und/oder können zum Beispiel mit einem Salizid-Prozess oder einem oder mehreren anderen geeigneten Aufwachsprozessen hergestellt werden. Der RPO-Belag 1802 kann zunächst konform abgeschieden werden und kann dann selektiv von dem Speicherzellenbereich 104c und dem Logikbereich 104l entfernt werden, wenn eine Silizidierung gewünscht wird. Der RPO-Belag 1802 kann den Speicherprüfbereich 104t bedecken und dessen Silizidierung verhindern.
  • Wie in der Schnittansicht 1900 von 19 gezeigt ist, kann dann bei einigen Ausführungsformen eine ARC-Schicht 1902 (ARC: Antireflexbelag) über dem Substrat 104 hergestellt werden. Die ARC-Schicht 1902 kann mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Ein Prozess zum Herstellen der ARC-Schicht 1902 kann ein Aufschleudern eines organischen ARC-Beschichtungsmaterials umfassen.
  • Wie in der Schnittansicht 2000 von 20 gezeigt ist, wird bei einigen Ausführungsformen ein Rückätzprozess durchgeführt, um eine obere Schicht von der in der Schnittansicht 1900 von 19 gezeigten Struktur zu entfernen. Mit dem Rückätzprozess werden die Hartmasken entfernt und verschiedene Abstandshalter 140, 142 und 160 und die ARC-Schicht 1902 werden reduziert. Durch den Rückätzprozess können außerdem die Dummy-Steuergates 138' freigelegt werden. Durch Entfernen der Dummy-Hartmasken 210' zusammen mit der Logikgate-Hartmaske 214 werden keine gesonderten fotolithografischen und Ätzprozesse zum Öffnen der Floating-Gate-Prüfstruktur benötigt, und dadurch wird der Herstellungsprozess vereinfacht. Bei einigen Ausführungsformen wird das Entfernen durch Ätzen mit einem oder mehreren Prozessen realisiert, für die die verschiedenen Materialien, die entfernt werden, ähnliche Anfälligkeiten haben, wodurch die Oberseite im Wesentlichen planar bleibt. Ein geeigneter Ätzprozess kann eine Trockenätzung sein, für die ein Plasma aus Fluorkohlenstoff- und He-Ätzmitteln verwendet wird. Bei einigen alternativen Ausführungsformen kann der Entfernungsprozess ein CMP-Prozess sein. Bei einigen weiteren Ausführungsformen wird ein fotolithografischer Prozess durchgeführt, um den Speicherzellenbereich 104c zu bedecken und zu schützen, bevor der Rückätzprozess durchgeführt wird.
  • Wie in der Schnittansicht 2100 von 21 gezeigt ist, wird bei einigen Ausführungsformen die ARC-Schicht 1902 entfernt, und anschließend werden eine CESL 166 und eine untere ILD-Schicht 162l zum Bedecken der Struktur von 21 hergestellt. Die untere ILD-Schicht 162l kann als eine ILDo-Schicht bezeichnet werden und kann zum Beispiel Oxid, ein Low-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination aufweisen. Die untere ILD-Schicht 162l kann zum Beispiel durch CVD, PVD, Sputtern oder mit einer Kombination davon abgeschieden werden.
  • Wie in der Schnittansicht 2200 von 22 gezeigt ist, wird ein Planarisierungsprozess an der unteren ILD-Schicht 162l und der CESL 166 durchgeführt. Der Planarisierungsprozess kann zum Beispiel durch eine CMP oder mit einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen. Die untere ILD-Schicht 162l wird mit einer Oberseite hergestellt, die koplanar oder im Wesentlichen koplanar mit Oberseiten der übrigen Struktur ist. Der Planarisierungsprozess kann zum Beispiel durch eine CMP oder mit einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen. Mit dem Planarisierungsprozess kann außerdem eine Oberseite der unteren ILD-Schicht 162l so ausgespart werden, dass sie ungefähr auf gleicher Höhe mit Oberseiten der Logikgate-Elektroden 158a und 158b ist, wodurch die Logikgate-Elektroden 158a und 158b, die Löschgate-Elektrode 144 und die Auswahlgate-Elektroden 150 freigelegt werden. Bei einigen Ausführungsformen können nach dem Planarisierungsprozess außerdem Silizid-Pads auf der Löschgate-Elektrode 144 und den Auswahlgate-Elektroden 150 ähnlich wie in 3 hergestellt werden.
  • Wie in der Schnittansicht 2300 von 23 gezeigt ist, wird dann ein Ersatz-Gate-Prozess dadurch durchgeführt, dass eine Ätzung in die Logikgate-Elektroden 158a und 158b durchgeführt wird, um sie zu entfernen. Bei einigen Ausführungsformen wird die Ätzung durchgeführt, wenn eine Maskierungsschicht an der richtigen Stelle ist, um andere Bereiche der Struktur zu schützen, bis die Logikgate-Elektroden 158a und 158b entfernt sind. Dann werden metallische Gate-Elektroden 158a' und 158b' anstelle der Logikgate-Elektroden 158a und 158b hergestellt. Die metallischen Gate-Elektroden 158a' und 158b' können zum Beispiel Metall, ein anderes Material als die Logikgate-Elektroden 158a und 158b oder ein oder mehrere andere geeignete leitfähige Materialien sein. Bei einigen Ausführungsformen umfasst ein Prozess zum Herstellen der metallischen Gate-Elektroden 158a' und 158b' ein Herstellen einer leitfähigen Schicht zum Beispiel durch CVD, PVD, stromlose Plattierung, Elektroplattierung oder mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsprozessen. Dann wird eine Planarisierung in die leitfähige Schicht durchgeführt, bis die untere ILD-Schicht 162l erreicht ist. Die Planarisierung kann zum Beispiel mit einer CMP oder einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen.
  • Wie in der Schnittansicht 2400 von 24 gezeigt ist, wird eine obere ILD-Schicht 162u so hergestellt, dass sie die Struktur von 23 bedeckt und eine Oberseite hat, die planar oder im Wesentlichen planar ist. Die obere ILD-Schicht 162u kann zum Beispiel Oxid, ein Low-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein. Außerdem kann die obere ILD-Schicht 162u zum Beispiel durch Abscheiden und anschließendes Durchführen einer Planarisierung in ihre Oberseite durchgeführt werden. Die Abscheidung kann zum Beispiel durch CVD, PVD, Sputtern oder mit einer Kombination davon durchgeführt werden. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen.
  • Wie außerdem in der Schnittansicht 2400 von 24 gezeigt ist, werden Durchkontakte 164 so hergestellt, dass sie sich durch die obere ILD-Schicht 162u und die untere ILD-Schicht 162l bis zu den einzelnen Speicher-Source-/Drain-Bereichen 126, den Logik-Source-/Drain-Bereichen 152, dem gemeinsamen Source-/Drain-Bereich 128, den Steuergates 138, den Auswahlgate-Elektroden 150, der Löschgate-Elektrode 144, den Logikgate-Elektroden 158a und 158b oder einer Kombination davon erstrecken. Floating-Gate-Prüfdurchkontakte 168 werden so hergestellt, dass sie sich durch die obere ILD-Schicht i62u, die Dummy-Steuergates 138' und das Dummy-Steuergate-Dielektrikum 136' erstrecken, um das Dummy-Floating-Gate 134' zu erreichen. Mit einer Reihe von Ätzprozessen werden Öffnungen für die leitfähigen Floating-Gate-Prüfdurchkontakte 168 erzeugt. Die Ätzprozesse umfassen Ätzschritte mit einer Dielektrikum-Überätzung und einen letzten linearen Entfernungsschritt mit einer hohen Ätzselektivität des dielektrischen Materials (z. B. Siliziumdioxid) in Bezug zu dem Polysilizium-Material. Bei einigen Ausführungsformen werden die Öffnungen für die leitfähigen Floating-Gate-Prüfdurchkontakte 168 so erzeugt, dass sie einen Grenzbereich des Dummy-Floating-Gates 134' erreichen, der an den Steuergate-Abstandshalter 140 und/oder den Floating-Gate-Abstandshalter 142 angrenzt. Der Steuergate-Abstandshalter 140 und der Floating-Gate-Abstandshalter 142 können aus einer oder mehreren Schichten aus dielektrischen Materialien hergestellt werden, wie etwa Siliziumdioxid, Siliziumnitrid oder einer Kombination davon. Das Ätzmittel, das zum Strukturieren der Öffnung verwendet wird, hat eine höhere Ätzselektivität für die Materialien des Steuergate-Abstandshalters und des Floating-Gate-Abstandshalters. Dadurch kann der hergestellte Floating-Gate-Prüfdurchkontakt 168 asymmetrisch sein und ist in Bezug zu einer vertikalen Richtung auf der Seite, die an das Dummy-Steuergate 138' angrenzt, weniger als auf der gegenüberliegenden Seite geneigt, die an den Steuergate-Abstandshalter 140 und/oder den Floating-Gate-Abstandshalter 142 angrenzt.
  • In 25 wird ein Ablaufdiagramm 2500 einiger Ausführungsformen eines Verfahrens zum Herstellen eines IC bereitgestellt, der eine Eingebetteter-Speicher-Grenzstruktur mit einer Floating-Gate-Prüfstruktur aufweist. Der IC kann zum Beispiel dem IC der 5 bis 24 entsprechen.
  • In einem Schritt 2502 wird ein Substrat bereitgestellt. Das Substrat weist einen Speicherbereich und einen Logikbereich auf. Bei einigen Ausführungsformen wird das Substrat in dem Speicherbereich ausgespart. In dem Speicherbereich wird eine dielektrische Speicherschicht hergestellt. Siehe zum Beispiel 5.
  • In einem Schritt 2504 wird eine dielektrische Speicherschicht in dem Speicherbereich hergestellt. Siehe zum Beispiel 6.
  • In einem Schritt 2506 wird eine mehrlagige Speicherschicht so in dem Speicherbereich hergestellt, dass sie das Substrat bedeckt. Siehe zum Beispiel 7 bis 9.
  • In einem Schritt 2508 werden Speicherzellenstrukturen und Speicherprüfstrukturen in dem Speicherbereich aus der mehrlagigen Speicherschicht hergestellt. Siehe zum Beispiel 10 bis 15.
  • In einem Schritt 2510 wird ein Logikbauelement in dem Logikbereich hergestellt und strukturiert. Bei einigen Ausführungsformen wird das Logikbauelement durch Abscheiden eines Stapels von Vorläuferschichten hergestellt, die eine oder mehrere dielektrische Logikschichten, eine oder mehrere Logik-Gateschichten und eine Logikgate-Maskierungsschicht umfassen, und anschließend wird ein Strukturierungsprozess durchgeführt. Der Speicherbereich kann während der Herstellung des Logikbauelements mit einer Schutzschicht und einer Speicher-Hartmaskenschicht bedeckt und geschützt werden. Dann werden ein Seitenwand-Abstandshalter und Source-/Drain-Bereiche in dem Logikbereich und dem Speicherbereich hergestellt. Siehe zum Beispiel 16 und 17.
  • In einem Schritt 2512 wird bei einigen Ausführungsformen ein RPO-Belag so hergestellt, dass er den Speicherprüfbereich bedeckt. Dann werden entlang der Speicherzellenstruktur und dem Logikbauelement Source-/Drain-Bereiche hergestellt, die in dem Speicherprüfbereich fehlen können. Anschließend kann ein Silizidierungsprozess durchgeführt werden, um Silizid-Pads auf den Source-/Drain-Bereichen herzustellen. Siehe zum Beispiel 18.
  • In einem Schritt 2514 wird die Speicherprüfstruktur während des Rückätzens des Logikbauelements rückgeätzt, um die Dummy-Steuergates freizulegen. Siehe zum Beispiel 19 und 20.
  • In einem Schritt 2516 wird eine untere Zwischenschichtdielektrikum-Schicht hergestellt, um Zwischenräume zwischen den Speicher-Bauelementstrukturen in dem Speicherbereich und den Logikbauelementen in dem Logikbereich zu füllen. Ein Seitenverhältnis zwischen den Speicher-Bauelementen wird zum Einfüllen der Zwischenschichtdielektrikum-Schicht verringert, da der Seitenwand-Abstandshalter in dem Speicherbereich fehlt. Siehe zum Beispiel 21.
  • In einem Schritt 2518 wird ein Ersatz-Gate-Prozess durchgeführt, um die Logikgate-Elektroden durch metallische Gate-Elektroden für die Logikbauelemente in dem Logikbereich zu ersetzen. Siehe zum Beispiel 22 und 23.
  • In einem Schritt 2520 wird eine obere Zwischenschichtdielektrikum-Schicht auf der unteren Zwischenschichtdielektrikum-Schicht über den Speicher-Bauelementstrukturen in dem Speicherbereich und den Logikbauelementen in dem Logikbereich hergestellt. Anschließend werden durch die obere Zwischenschichtdielektrikum-Schicht Durchkontakte und Floating-Gate-Prüfdurchkontakte hergestellt, die auf den Source-/Drain-Bereichen bzw. den Dummy-Floating-Gates aufsetzen. Die Floating-Gate-Prüfdurchkontakte können durch die Dummy-Steuergates und/oder die Abstandshalter entlang den Dummy-Steuergates hergestellt werden. Siehe zum Beispiel 24.
  • Das Ablaufdiagramm 2500 wird hier zwar als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als denen ausgeführt werden, die hier dargestellt und/oder beschrieben werden. Darüber hinaus sind möglicherweise nicht alle dargestellten Schritte erforderlich, um hier einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren, und ein oder mehrere der hier beschriebenen Schritte können in nur einem Schritt oder in mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
  • In Anbetracht des Vorstehenden sind einige Ausführungsformen der vorliegenden Anmeldung auf einen integrierten Schaltkreis (IC) gerichtet. Der IC weist einen Speicherbereich und einen Logikbereich auf, die in einem Substrat integriert sind. Auf dem Speicherbereich ist eine Speicherzellenstruktur angeordnet. Die Speicherzellenstruktur umfasst ein Paar Steuergates, die jeweils über dem Substrat angeordnet sind, und ein Paar Auswahlgate-Elektroden, die auf gegenüberliegenden Seiten des Paars Steuergates angeordnet sind. Auf dem Logikbereich ist ein Logikbauelement angeordnet. Das Logikbauelement weist eine Logikgate-Elektrode auf, die durch ein Logikgate-Dielektrikum von dem Substrat getrennt ist. An einer Peripherie der Speicherzellenstruktur ist eine Speicherprüfstruktur angeordnet. Die Speicherprüfstruktur umfasst ein Paar Dummy-Steuergates, die jeweils durch ein Paar Dummy-Floating-Gates von dem Substrat getrennt sind, und ein Paar Dummy-Auswahlgate-Elektroden, die auf gegenüberliegenden Seiten des Paars Dummy-Steuergates angeordnet sind. Die Speicherprüfstruktur umfasst weiterhin ein Paar leitfähige Floating-Gate-Prüfdurchkontakte, die sich jeweils durch das Paar Dummy-Steuergates erstrecken und auf dem Dummy-Floating-Gate aufsetzen.
  • Außerdem sind einige Ausführungsformen der vorliegenden Anmeldung auf ein Verfahren gerichtet, das ein Bereitstellen eines Substrats mit einem Speicherbereich und einem Logikbereich; und ein Herstellen und Strukturieren einer mehrlagigen Schicht zum Herstellen einer Mehrzahl von Speicherzellenstrukturen und einer Mehrzahl von Speicherprüfstrukturen an einer Peripherie der Speicherzellenstrukturen umfasst. Eine Speicherprüfstruktur der Mehrzahl von Speicherprüfstrukturen umfasst ein Paar Dummy-Steuergates, die jeweils durch ein Paar Dummy-Floating-Gates von dem Substrat getrennt sind, und ein Paar Dummy-Auswahlgate-Elektroden, die auf gegenüberliegenden Seiten des Paars Dummy-Steuergates angeordnet sind. Das Verfahren umfasst weiterhin ein Herstellen eines leitfähigen Floating-Gate-Prüfdurchkontakts durch das Dummy-Steuergate so, dass er auf dem Dummy-Floating-Gate aufsetzt.
  • Außerdem sind einige Ausführungsformen der vorliegenden Anmeldung auf eine Speicherprüfstruktur einer eingebetteten Speichervorrichtung gerichtet. Die Speicherprüfstruktur umfasst ein Dummy-Auswahlgate, das über einem Substrat angeordnet ist, und ein Dummy-Floating-Gate, das entlang dem Dummy-Auswahlgate angeordnet ist. Die Speicherprüfstruktur umfasst weiterhin ein Dummy-Steuergate, das über dem Dummy-Floating-Gate angeordnet ist und durch ein Dummy-Steuergate-Dielektrikum von dem Dummy-Floating-Gate getrennt ist; und einen leitfähigen Floating-Gate-Prüfdurchkontakt, der sich durch das Dummy-Steuergate erstreckt und auf dem Dummy-Floating-Gate aufsetzt.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Integrierter Schaltkreis (IC) mit: einem Speicherbereich und einem Logikbereich, die in einem Substrat integriert sind; einer Mehrzahl von Logikvorrichtungen, die in dem Logikbereich angeordnet sind, wobei eine Logikvorrichtung der Mehrzahl von Logikvorrichtungen eine Logikgate-Elektrode aufweist, die durch ein Logikgate-Dielektrikum von dem Substrat getrennt ist; einer Mehrzahl von Speicherzellenstrukturen, die in einem Speicherzellenbereich des Speicherbereichs angeordnet sind, wobei eine Speicherzellenstruktur der Mehrzahl von Speicherzellenstrukturen ein Paar Steuergates, die jeweils durch ein Paar Floating Gates von dem Substrat getrennt sind, und ein Paar Auswahlgate-Elektroden umfasst, die auf entgegengesetzten Seiten des Paars Steuergates angeordnet sind; und einer Mehrzahl von Speicherprüfstrukturen, die in einem Speicherprüfbereich an einer Peripherie des Speicherbereichs so angeordnet sind, dass sie die Mehrzahl von Speicherzellenstrukturen umschließen, wobei eine Speicherprüfstruktur der Mehrzahl von Speicherprüfstrukturen ein Paar Dummy-Steuergates, die jeweils durch ein Paar Dummy-Floating-Gates von dem Substrat getrennt sind, und ein Paar Dummy-Auswahlgate-Elektroden umfasst, die auf entgegengesetzten Seiten des Paars Dummy-Steuergates angeordnet sind, wobei die Speicherprüfstruktur weiterhin ein Paar leitfähige Floating-Gate-Prüfdurchkontakte umfasst, die sich jeweils durch das Paar Dummy-Steuergates erstrecken und auf den Dummy-Floating-Gates aufsetzen.
  2. IC nach Anspruch 1, der weiterhin Folgendes aufweist: einen Steuergate-Abstandshalter, der entlang Seitenwänden der Steuergates und der Dummy-Steuergates angeordnet ist; und einen Floating-Gate-Abstandshalter, der entlang dem Steuergate-Abstandshalter, den Floating Gates und den Dummy-Floating-Gates angeordnet ist, wobei die leitfähigen Floating-Gate-Prüfdurchkontakte an den Steuergate-Abstandshalter und den Floating-Gate-Abstandshalter angrenzen.
  3. IC nach Anspruch 1 oder 2, wobei sich die leitfähigen Floating-Gate-Prüfdurchkontakte jeweils durchgehend über mehr als eine Speicherprüfstruktur erstrecken.
  4. IC nach einem der vorhergehenden Ansprüche, wobei die Speicherzellenstruktur einen ersten und einen zweiten einzelnen Source-/Drain-Bereich in dem Substrat auf entgegengesetzten Seiten des Paars Auswahlgate-Elektroden sowie einen gemeinsamen Source-/Drain-Bereich, der in dem Substrat zwischen dem Paar Steuergates angeordnet ist, umfasst, wobei der gemeinsame Source-/Drain-Bereich durch einen ersten Kanalbereich von dem ersten einzelnen Source-/Drain-Bereich getrennt ist und durch einen zweiten Kanalbereich von dem zweiten einzelnen Source-/Drain-Bereich getrennt ist, und die Speicherprüfstruktur einen gemeinsamen Dummy-Source-/Drain-Bereich, der in dem Substrat zwischen dem Paar Dummy-Steuergates angeordnet ist, umfasst, wobei das Paar leitfähige Floating-Gate-Prüfdurchkontakte auf entgegengesetzten Seiten des Paars Dummy-Floating-Gates von dem gemeinsamen Dummy-Source-/Drain-Bereich entfernt angeordnet ist.
  5. IC nach Anspruch 4, wobei einzelne Source-/Drain-Bereiche in den Speicherprüfstrukturen in dem Speicherprüfbereich weggelassen werden.
  6. IC nach einem der vorhergehenden Ansprüche, der weiterhin Folgendes aufweist: eine untere Zwischenschichtdielektrikum-Schicht, die zwischen den mehreren Speicherzellenstrukturen in dem Speicherbereich und zwischen den mehreren Logikvorrichtungen in dem Logikbereich angeordnet ist, wobei die untere Zwischenschichtdielektrikum-Schicht eine planare Oberseite hat, die auf gleicher Höhe mit Oberseiten des Paars Dummy-Steuergates und der Logikgate-Elektrode ist; und eine obere Zwischenschichtdielektrikum-Schicht über der unteren Zwischenschichtdielektrikum -Schicht, wobei sich die Speicherprüfstruktur durch die obere Zwischenschichtdielektrikum-Schicht erstreckt.
  7. IC nach einem der vorhergehenden Ansprüche, wobei Oberseiten der Dummy-Steuergates koplanar mit einer Oberseite der Logikgate-Elektrode sind.
  8. Speicherprüfstruktur einer eingebetteten Speichervorrichtung, wobei die Speicherprüfstruktur Folgendes umfasst: ein Dummy-Auswahlgate, das über einem Substrat angeordnet ist; ein Dummy-Floating-Gate, das entlang dem Dummy-Auswahlgate angeordnet ist; ein Dummy-Steuergate, das über dem Dummy-Floating-Gate angeordnet ist und durch ein Dummy-Steuergate-Dielektrikum von dem Dummy-Floating-Gate getrennt ist; und einen leitfähigen Floating-Gate-Prüfdurchkontakt, der sich durch das Dummy-Steuergate erstreckt und auf dem Dummy-Floating-Gate aufsetzt.
  9. Speicherprüfstruktur nach Anspruch 8, die weiterhin Folgendes umfasst: einen Steuergate-Abstandshalter, der auf dem Dummy-Steuergate-Dielektrikum und entlang dem Dummy-Steuergate angeordnet ist; und einen Floating-Gate-Abstandshalter, der entlang dem Dummy-Steuergate und dem Dummy-Floating-Gate angeordnet ist, wobei der leitfähige Floating-Gate-Prüfdurchkontakt eine Seite, die an den Steuergate-Abstandshalter oder den Floating-Gate-Abstandshalter angrenzt, und eine entgegengesetzte Seite hat, die an das Dummy-Steuergate angrenzt.
  10. Speicherprüfstruktur nach Anspruch 9, wobei der leitfähige Floating-Gate-Prüfdurchkontakt in Bezug zu einer vertikalen Richtung auf der Seite, die an das Dummy-Steuergate angrenzt, weniger als auf der entgegengesetzte Seite geneigt ist, die an den Steuergate-Abstandshalter oder den Floating-Gate-Abstandshalter angrenzt.
  11. Speicherprüfstruktur nach einem der Ansprüche 8 bis 10, wobei das Dummy-Auswahlgate floatend ist und nicht mit leitfähigen Komponenten verbunden ist.
  12. Verfahren zum Herstellen eines integrierten Schaltkreises (IC) mit den folgenden Schritten: Bereitstellen eines Substrats mit einem Speicherbereich und einem Logikbereich; Herstellen und Strukturieren einer mehrlagigen Schicht auf dem Speicherbereich, um eine Mehrzahl von Speicherzellenstrukturen und eine Mehrzahl von Speicherprüfstrukturen an einer Peripherie der Speicherzellenstrukturen herzustellen, wobei eine Speicherprüfstruktur der Mehrzahl von Speicherprüfstrukturen ein Paar Dummy-Steuergates, die jeweils durch ein Paar Dummy-Floating-Gates von dem Substrat getrennt sind, und ein Paar Dummy-Auswahlgate-Elektroden umfasst, die auf entgegengesetzten Seiten des Paars Dummy-Steuergates angeordnet sind; und Herstellen eines leitfähigen Floating-Gate-Prüfdurchkontakts durch das Dummy-Steuergate so, dass er auf dem Dummy-Floating-Gate aufsetzt.
  13. Verfahren nach Anspruch 12, das weiterhin Folgendes umfasst: Herstellen einer Dummy-Verkappungsschicht über den Speicherzellenstrukturen und den Speicherprüfstrukturen; Herstellen einer Mehrzahl von Logikvorrichtungen auf dem Logikbereich, wobei eine Logikvorrichtung der Mehrzahl von Logikvorrichtungen eine Logikgate-Elektrode, die durch ein Logikgate-Dielektrikum von dem Substrat getrennt ist, und eine Logik-Hartmaske über der Logikgate-Elektrode aufweist; Entfernen der Dummy-Verkappungsschicht von den Speicherprüfstrukturen; und Durchführen eines Rückätzprozesses an der Logikvorrichtung und den Speicherprüfstrukturen.
  14. Verfahren nach Anspruch 13, wobei in dem Rückätzprozess die Logik-Hartmaske entfernt wird, um die Logikgate-Elektrode freizulegen, und eine Dummy-Steuergate-Hartmaske entfernt wird, um die Dummy-Steuergates freizulegen.
  15. Verfahren nach Anspruch 13 oder 14, wobei das Herstellen der Logikvorrichtung Folgendes umfasst: Herstellen einer dielektrischen Logikgateschicht über der Dummy-Verkappungsschicht auf dem Speicherbereich und direkt auf dem Substrat auf dem Logikbereich; Herstellen einer Polysiliziumschicht auf der dielektrischen Logikgateschicht; und Durchführen einer Ätzung in die dielektrische Logikgateschicht und die Polysiliziumschicht, um die Logikgate-Elektrode und die dielektrische Logikgateschicht aufeinandergestapelt auf dem Logikbereich herzustellen.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei ein Resist-Schutzoxidbelag (RPO-Belag) so hergestellt wird, dass er die Speicherprüfstrukturen bedeckt und eine Silizidierung der Speicherprüfstrukturen vor dem Rückätzprozess verhindert.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei das Herstellen der Mehrzahl von Speicherzellenstrukturen Folgendes umfasst: Herstellen eines Paars Floating Gates jeweils auf einem ersten und einem zweiten Kanalbereich des Substrats; Herstellen eines Paars Steuergates jeweils auf den Floating Gates; und Herstellen eines Paars Auswahlgate-Elektroden jeweils auf dem ersten und dem zweiten Kanalbereich und seitlich entlang den Steuergates.
  18. Verfahren nach Anspruch 17, wobei die Auswahlgate-Elektrode und die Dummy-Auswahlgate-Elektrode mit einem konformen Abscheidungsprozess hergestellt werden und anschließend mit einem vertikalen Ätzprozess geätzt werden, sodass vertikale Teile jeweils entlang den Floating Gates und den Dummy-Floating-Gates zurückbleiben.
  19. Verfahren nach Anspruch 17 oder 18, das weiterhin Folgendes umfasst: Herstellen einer Kontakt-Ätzstoppschicht (CESL) entlang einer Peripherie der Mehrzahl von Speicherzellenstrukturen, der Speicherprüfstrukturen und der Logikvorrichtung; Herstellen einer unteren Zwischenschichtdielektrikum-Schicht auf der CESL zwischen der Mehrzahl von Speicherzellenstrukturen, den Speicherprüfstrukturen und der Logikvorrichtung; und Herstellen einer oberen Zwischenschichtdielektrikum-Schicht über der unteren Zwischenschichtdielektrikum -Schicht.
  20. Verfahren nach Anspruch 19, wobei der leitfähige Floating-Gate-Prüfdurchkontakt durch die obere Zwischenschichtdielektrikum-Schicht hergestellt wird.
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