DE102018122614B4 - Integrierter Schaltkreis mit einer Trennstruktur, die in einem Halbleitersubstrat angeordnet ist und einen Logikbereich und einen Speicherbereich des Halbleitersubstrats trennt, und Verfahren zu deren Herstellung - Google Patents

Integrierter Schaltkreis mit einer Trennstruktur, die in einem Halbleitersubstrat angeordnet ist und einen Logikbereich und einen Speicherbereich des Halbleitersubstrats trennt, und Verfahren zu deren Herstellung Download PDF

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Abstract

Verfahren zum Herstellen eines integrierten Schaltkreises, mit den folgenden Schritten:Bereitstellen eines Halbleitersubstrats (104) mit einem Logikbereich (104l) und einem Speicherbereich (104m);Herstellen einer unteren Padschicht (402) und einer oberen Padschicht (404) auf dem Logikbereich;Herstellen einer Dummy-Struktur (112) zwischen dem Logikbereich (104l) und dem Speicherbereich (104m), um eine Dummy-Seitenwand (112s) der Dummy-Struktur (112) zu definieren, die zu dem Logikbereich (104l) zeigt;Herstellen eines Grenzseitenwand-Abstandshalters (114) so, dass er die Dummy-Struktur (112) bedeckt und zumindest teilweise eine Grenzseitenwand (114s) des Grenzseitenwand-Abstandshalters (114) definiert, die zu dem Logikbereich (104l) zeigt;Herstellen einer dielektrischen Schutzschicht (1402) auf einer Oberseite des Grenzseitenwand-Abstandshalters (114);Entfernen der unteren Padschicht (402) und der oberen Padschicht (404) in dem Logikbereich (104l), wobei gleichzeitig die dielektrische Schutzschicht (1402) entfernt wird; undHerstellen einer Logikelementstruktur (110) auf dem Logikbereich (104l); undunter Verwendung der oberen Padschicht (404) als einer Maske Herstellen einer Vorläufer-Oxidschicht (408) von einer Oberseite des Halbleitersubstrats (104) und Reduzieren einer Höhe der Oberseite des Speicherbereichs (104m) des Halbleitersubstrats (104); undEntfernen eines oberen Teils der Vorläufer-Oxidschicht (408), um eine dielektrische Speicherschicht (604) aus der Vorläufer-Oxidschicht herzustellen.

Description

  • Hintergrund
  • Die IC-Branche (IC: integrierter Schaltkreis) hat in den letzten Jahrzehnten ein exponentielles Wachstum erfahren. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die erzeugt werden kann) abgenommen hat. Einige Fortschritte in der IC-Evolution sind bei der Eingebetteter-Speicher-Technologie und der HKMG-Technologie (HKMG: High-k-Metall-Gate) erreicht worden. Die Eingebetteter-Speicher-Technologie umfasst die Integration von Speicherbausteinen mit Logikelementen auf dem gleichen Halbleiterchip, sodass die Speicherbausteine den Betrieb der Logikelemente unterstützen. Die HKMG-Technologie umfasst die Herstellung von Halbleiter-Bauelementen unter Verwendung von Metall-Gate-Elektroden und dielektrischen High-k-Schichten.
  • Die US 2018/0151579 A1 betrifft ein Verfahren zum Bilden einer integrierten Schaltung, wobei das Verfahren ein Ausbilden einer Isolationsstruktur in einem Halbleitersubstrat umfasst, wobei die Isolationsstruktur einen Speicherbereich des Halbleitersubstrats von einem Logikbereich des Halbleitersubstrats trennt.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 und 2 zeigen Schnittansichten einiger Ausführungsformen eines integrierten Schaltkreises (IC) mit einer eingebetteten Speichergrenzstruktur mit einem Grenzseitenwand-Abstandshalter.
    • 3 zeigt eine Schnittansicht einiger weiterer Ausführungsformen des IC von 1.
    • Die 4 bis 22 zeigen eine Reihe von Schnittansichten für ein Verfahren zum Herstellen eines IC, der eine Speichergrenzstruktur mit einem Grenzseitenwand-Abstandshalter aufweist.
    • 23 zeigt ein Ablaufdiagramm einiger Ausführungsformen des Verfahrens der 4 bis 22.
  • Detaillierte Beschreibung
  • Die Erfindung ergibt sich aus den unabhängigen Ansprüchen. Die abhängigen Ansprüche betreffen entsprechende Weitebildungen. Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der vorliegenden Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement oder die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Außerdem sind die Begriffe „erste(r) / erstes“, „zweite(r) / zweites“, „dritte(r) / drittes“, „vierte(r) / viertes“ und dergleichen lediglich allgemeine Bezeichnungen, und sie können daher in verschiedenen Ausführungsformen ausgetauscht werden. Während zum Beispiel ein Element (z. B. eine Öffnung) bei einigen Ausführungsformen als ein „erstes“ Element bezeichnet werden kann, kann das Element bei anderen Ausführungsformen als ein „zweites“ Element bezeichnet werden.
  • Bei einigen Verfahren zum Herstellen eines integrierten Schaltkreises (IC) mit der Eingebetteter-Speicher-Technologie und der HKMG-Technologie (HKMG: High-k-Metall-Gate) wird eine Grenztrennstruktur hergestellt, die einen Speicherbereich eines Halbleitersubstrats von einem Logikbereich des Halbleitersubstrats trennt. Eine Mehrfachschicht wird so hergestellt, dass sie den Speicher- und den Logikbereich und die Grenztrennstruktur bedeckt. Auf dem Speicherbereich werden Speicherbausteine aus der Mehrfachschicht hergestellt, und eine Polysilizium-Dummy-Schicht (DPO-Schicht) wird so hergestellt, dass sie die Speicherbausteine und die übrige Mehrfachschicht bedeckt. An der Mehrfachschicht und der DPO-Schicht wird eine Ätzung durchgeführt, sodass die Mehrfachschicht und die DPO-Schicht von dem Logikbereich entfernt werden, sodass ein Rest der Mehrfachschicht und ein Rest der DPO-Schicht gemeinsam eine Grenzseitenwand definieren, die eben ist und zu dem Logikbereich auf der Grenztrennstruktur zeigt. Unter Verwendung von dielektrischen High-k-Gate-Schichten und Polysilizium-Gate-Elektroden werden Logikelemente auf dem Logikbereich hergestellt. Anschließend wird ein HKMG-Ersetzungsprozess durchgeführt um die Polysilizium-Gate-Elektroden durch Metall-Gate-Elektroden zu ersetzen.
  • Ein Problem bei dem beschriebenen Verfahren besteht darin, dass bei der Herstellung der Logikelemente dielektrisches Material entfernt und neu abgeschieden wird, wodurch die Grenzseitenwand beschädigt werden kann, sodass sie nicht mehr eben ist. Zum Beispiel kann ein Ätzprozess zum Entfernen von früheren dielektrischen Padschichten oder Hartmaskenschichten zu einer seitlichen Unterätzung, Löchern und dergleichen in der Grenzseitenwand führen. Eine Beschädigung der Grenzseitenwand kann zu Füllungsproblemen, Verunreinigung und/oder anderen Zuverlässigkeitsproblemen bei der späteren Bearbeitung führen. Zum Beispiel können bei der Herstellung der Logikelemente eine dielektrische High-k-Schicht und eine Polysiliziumschicht so hergestellt werden, dass sie den Logikbereich und die Grenzseitenwand bedecken. Die dielektrische High-k-Schicht und die Polysiliziumschicht können dann zu den Logikelementen strukturiert werden. Da die Grenzseitenwand bei der dritten Ätzung beschädigt wird, kann nach der Strukturierung der dielektrischen High-k-Schicht ein Rest dieser Schicht auf der Grenzseitenwand zurückbleiben (z. B. in den Löchern oder seitlichen Unterätzungen). Die Verunreinigung durch den High-k-Rest kann dazu führen, dass sich Parameter ändern und Bauelemente auf dem Halbleitersubstrat sogar ausfallen. Außerdem kann der High-k-Rest Prozess-Tools, die bei der späteren Bearbeitung verwendet werden, verunreinigen, sodass andere Halbleitersubstrate, die später mit den verunreinigten Prozess-Tools bearbeitet werden, ebenfalls verunreinigt werden.
  • In Anbetracht des Vorstehenden sind verschiedene Ausführungsformen der vorliegenden Anmeldung auf ein Verfahren zum Herstellen eines IC gerichtet, der eine Eingebetteter-Speicher-Grenzstruktur mit einem Grenzseitenwand-Abstandshalter aufweist. Bei einigen Ausführungsformen wird eine Trennstruktur in einem Halbleitersubstrat hergestellt, um einen Speicherbereich des Halbleitersubstrats von einem Logikbereich des Halbleitersubstrats zu trennen. Eine Mehrfachschicht wird so hergestellt und strukturiert, dass eine Speicherzellenstruktur auf dem Speicherbereich und eine Dummy-Struktur auf dem Trennbereich entstehen. Eine Grenzseitenwand-Abstandshalterschicht wird so hergestellt und strukturiert, dass ein Grenzseitenwand-Abstandshalter entsteht, der die Dummy-Struktur bedeckt. Auf einer Oberseite des Grenzseitenwand-Abstandshalters wird eine dielektrische Schutzschicht hergestellt. Die dielektrische Schutzschicht wird gleichzeitig mit einer unteren und einer oberen Padschicht in dem Logikbereich entfernt. Der Grenzseitenwand-Abstandshalter schützt die Dummy-Struktur vor Beschädigung beim Herstellen der Logikelementstruktur. Die dielektrische Schutzschicht schützt die Grenztrennstruktur beim Entfernen der Padschicht und verhindert die Entstehung einer Unterätzung an einem Verbindungspunkt des Grenzseitenwand-Abstandshalters und der Grenztrennstruktur (was später zum Beispiel unter Bezugnahme auf 15 näher beschrieben wird). Dadurch entstehen keine seitlichen Unterätzungen, Löcher und dergleichen entlang der Dummy-Struktur und/oder dem Grenzseitenwand-Abstandshalter. Außerdem kann der Grenzseitenwand-Abstandshalter eine ebene Grenzseitenwand ermöglichen, die bei der Herstellung der Logikelementstruktur nicht beschädigt wird (z. B. auf Grund des Materials der Grenzseitenwand, wie später zu sehen ist), und somit wird bei der Herstellung der Logikelementstruktur mit der HKMG-Technologie kein High-k-Ätzrückstand eingeschlossen. Dadurch kann wiederum der High-k-Ätzrückstand vollständig entfernt werden, wodurch die Zuverlässigkeit der auf dem Halbleitersubstrat hergestellten Halbleiter-Bauelemente erhöht wird.
  • In 1 ist eine Schnittansicht 100 einiger Ausführungsformen eines IC mit einer Zellengrenzstruktur 102 für einen eingebetteten Speicher gezeigt. Die Zellengrenzstruktur 102 befindet sich auf einem Grenzbereich 104b eines Halbleitersubstrats 104. Der Grenzbereich 104b trennt einen Speicherbereich 104m des Halbleitersubstrats 104 von einem Logikbereich 104l des Halbleitersubstrats 104. Das Halbleitersubstrat 104 kann zum Beispiel ein massives Siliziumsubstrat, ein III-V-Substrat , ein Silizium-auf-Isolator(SOI)-Substrat oder ein oder mehrere andere geeignete Halbleitersubstrate sein und andernfalls aufweisen. Außerdem überdeckt die Zellengrenzstruktur 102 eine Grenztrennstruktur 106 auf dem Grenzbereich 104b. Die Grenztrennstruktur 106 reicht in den Grenzbereich 104b hinein und ermöglicht eine physische und elektrische Trennung zwischen einem eingebetteten Speicher 108 auf dem Speicherbereich 104m und einem Logikelement 110 auf dem Logikbereich 104l. Die Grenztrennstruktur 106 kann zum Beispiel eine STI-Struktur (STI: flache Grabenisolation), eine DTI-Struktur (DTI: tiefe Grabenisolation), eine oder mehrere andere geeignete Grabenisolationsstrukturen oder eine oder mehrere andere geeignete Trennstrukturen sein oder andernfalls aufweisen.
  • Die Zellengrenzstruktur 102 weist eine Dummy-Steuergatestruktur 112 und einen Grenzseitenwand-Abstandshalter 114 auf. Die Dummy-Steuergatestruktur 112 definiert eine Dummy-Seitenwand 112s, die zu dem Logikelement 110 zeigt und mehrere unterschiedliche Materialien aufweist. Die mehreren unterschiedlichen Materialien können zum Beispiel Siliziumnitrid, Siliziumoxid, Polysilizium, andere geeignete Materialien oder eine Kombination davon sein. Weiterhin hat bei einigen Ausführungsformen die Dummy-Seitenwand 112s einen oberen vertikalen Teil und einen unteren vertikalen Teil, die durch einen Querteil verbunden sind. Der obere vertikale Teil ist zu dem Speicherbereich 104m hin gegenüber dem unteren vertikalen Teil vertieft. Der Grenzseitenwand-Abstandshalter 114 befindet sich über der Grenztrennstruktur 106, seitlich zwischen der Dummy-Steuergatestruktur 112 und dem Logikelement 110, und grenzt an die Dummy-Seitenwand 112s an. Bei einigen Ausführungsformen kontaktiert der Grenzseitenwand-Abstandshalter 114 die Dummy-Seitenwand 112s direkt, und/oder er verläuft entlang der Dummy-Seitenwand 112s durchgehend von einem unteren Rand der Dummy-Seitenwand 112s zu ihrem oberen Rand. Der Grenzseitenwand-Abstandshalter 114 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein oder mehrere andere geeignete Dielektrika, Polysilizium, Aluminiumkupfer, Tantal, ein oder mehrere andere geeignete Metalle oder Metalllegierungen, Tantalnitrid, Titannidrid, einige oder mehrere andere geeignete Metallnitride oder ein oder mehrere andere geeignete Materialien sein oder andernfalls aufweisen. Außerdem kann der Grenzseitenwand-Abstandshalter 114 zum Beispiel homogen sein (d. h. nur ein Material aufweisen).
  • Eine Grenzseitenwand 114s, die zu dem Logikelement 110 zeigt, wird zumindest teilweise von dem Grenzseitenwand-Abstandshalter 114 definiert. Bei einigen Ausführungsformen wird die Grenzseitenwand 114s vollständig von dem Grenzseitenwand-Abstandshalter 114 definiert. Bei anderen Ausführungsformen wird die Grenzseitenwand 114s von dem Grenzseitenwand-Abstandshalter 114 und der Grenztrennstruktur 106 gemeinsam definiert. Bei einigen der anderen Ausführungsformen ist ein Teil der Grenzseitenwand 114s, der von der Grenztrennstruktur 106 definiert wird, zusammenhängend mit und/oder bündig mit einem Teil der Grenzseitenwand 114s, der von dem Grenzseitenwand-Abstandshalter 114 definiert wird. Die Grenzseitenwand 114s ist nach unten zu dem Logikelement 110 hin abgeschrägt. Außerdem ist die Grenzseitenwand 114s von oben nach unten eben, und bei einigen Ausführungsformen verläuft sie durchgehend von oben nach unten. Die Grenzseitenwand 114s kann zum Beispiel von ihrem oberen Rand bis zu ihrem unteren Rand eben sein und/oder durchgehend verlaufen. Der obere Rand der Grenzseitenwand 114s kann zum Beispiel auf gleicher Höhe oder im Wesentlichen auf gleicher Höhe mit einem oberen Rand der Dummy-Seitenwand 112s und/oder einer Oberseite des Grenzseitenwand-Abstandshalters 114 sein. Der untere Rand der Grenzseitenwand 114s kann zum Beispiel über einer Unterseite des Grenzseitenwand-Abstandshalters 114 mit einem Abstand angeordnet sein.
  • Bei der Herstellung des IC schützt der Grenzseitenwand-Abstandshalter 114 die Dummy-Steuergatestruktur 112 vor Beschädigung und/oder vor dem Anhaften von Rückständen, während das Logikelement 110 hergestellt wird. Wenn der Grenzseitenwand-Abstandshalter 114 fehlt, können seitliche Unterätzungen, Löcher und dergleichen entlang der Dummy-Seitenwand 112s entstehen, in denen ein High-k-Ätzrückstand eingeschlossen werden kann, der bei der Herstellung des Logikelements 110 mit der HKMG-Technologie entsteht. Außerdem hat der Grenzseitenwand-Abstandshalter 114 eine ebene Grenzseitenwand 114s, die bei der Herstellung des Logikelements 110 nicht beschädigt wird (z. B. wegen des Materials der Grenzseitenwand 114s und wegen der Herstellung der dielektrischen Schutzschicht, die später beschrieben werden), und er schließt daher keinen High-k-Ätzrückstand ein, der bei der Herstellung des Logikelements 110 mit der HKMG-Technologie entsteht. Dadurch kann wiederum der High-k-Ätzrückstand, der bei der Herstellung des Logikelements 110 mit der HKMG-Technologie entsteht, vollständig entfernt werden, sodass die Ausbeute und die Zuverlässigkeit der auf dem Halbleitersubstrat 104 hergestellten Halbleiter-Bauelemente erhöht werden.
  • Bei einigen Ausführungsformen weist die Dummy-Steuergatestruktur 112 eine Dummy-Steuergate-Elektrode 116 und eine dielektrische Dummy-Steuergateschicht 118 auf, die auf der Grenztrennstruktur 106 aneinander gestapelt sind. Die Dummy-Steuergate-Elektrode 116 befindet sich über der dielektrischen Dummy-Steuergateschicht 118, und die Dummy-Steuergate-Elektrode 116 und die dielektrische Dummy-Steuergateschicht 118 definieren gemeinsam die Dummy-Seitenwand 112s. Die Dummy-Steuergate-Elektrode 116 kann zum Beispiel dotiertes Polysilizium, Metall, ein oder mehrere andere geeignete Materialien oder eine Kombination davon sein oder andernfalls aufweisen. Die dielektrische Dummy-Steuergateschicht 118 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen ist die dielektrische Dummy-Steuergateschicht 118 eine ONO-Mehrfachschicht (ONO: Oxid-Nitrid-Oxid), deren Bestandteile zwar dargestellt sind, aber der einfachen Erläuterung halber nicht einzeln bezeichnet sind (siehe zum Beispiel 2 für eine detaillierte Bezeichnung der einzelnen Schichten der ONO-Schicht).
  • Bei einigen Ausführungsformen weist die Zellengrenzstruktur 102 weiterhin eine Dummy-Auswahlgate-Elektrode 120 auf. Die Dummy-Auswahlgate-Elektrode 120 befindet sich auf dem Grenzbereich 104b seitlich zwischen der Grenztrennstruktur 106 und dem eingebetteten Speicher 108. Außerdem hat die Dummy-Auswahlgate-Elektrode 120 eine Unterseite, die unter der dielektrischen Dummy-Steuergateschicht 118 mit einem Abstand angeordnet ist. Die Dummy-Auswahlgate-Elektrode 120 befindet sich über einer dielektrischen Dummy-Auswahlgateschicht 122 und ist durch einen Dummy-Gate-Abstandshalter 124 seitlich von der Dummy-Steuergate-Elektrode 116 beabstandet. Bei einigen Ausführungsformen kann der Dummy-Gate-Abstandshalter 124 einen ersten Dummy-Gate-Abstandshalter 124a und einen zweiten Dummy-Gate-Abstandshalter 124b umfassen. Der Dummy-Gate-Abstandshalter 124 befindet sich über der Grenztrennstruktur 106. Die Dummy-Auswahlgate-Elektrode 120 kann zum Beispiel dotiertes Polysilizium, Metall oder ein oder mehrere andere geeignete Materialien sein oder andernfalls aufweisen. Die dielektrische Dummy-Auswahlgateschicht 122 und der Dummy-Gate-Abstandshalter 124 können zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen.
  • Der eingebettete Speicher 108 befindet sich auf dem Speicherbereich 104m und kann zum Beispiel ein eingebetteter SuperFlash(ESF3)-Speicher der dritten Generation, ein eingebetteter SuperFlash(ESF1)-Speicher der ersten Generation, ein Silizium-Oxid-Nitrid-Oxid-Silizium(SONOS)-Speicher, ein Metall-Oxid-Nitrid-Oxid-Silizium(MONOS)-Speicher oder ein oder mehrere andere geeignete Speichertypen sein oder andernfalls aufweisen. Bei einigen Ausführungsformen weist der eingebettete Speicher 108 ein Paar einzelne Speicher-Source-/Drain-Bereiche 126, einen gemeinsamen Speicher-Source-/Drain-Bereich 128 und ein Paar selektiv leitfähige Speicherkanäle 130 auf. Die einzelnen Speicher-Source-/Drain-Bereiche 126 und der gemeinsame Speicher-Source-/Drain-Bereich 128 befinden sich auf dem Halbleitersubstrat 104, und der gemeinsame Speicher-Source-/Drain-Bereich 128 ist seitlich beabstandet zwischen den einzelnen Speicher-Source-/Drain-Bereichen 126 angeordnet. Außerdem sind die einzelnen Speicher-Source-/Drain-Bereiche 126 und der gemeinsame Speicher-Source-/Drain-Bereich 128 dotierte Halbleiterbereiche mit einer ersten Dotierungsart (z. B. p- oder n-leitfähig). Die selektiv leitfähigen Speicherkanäle 130 sind dotierte Halbleiterbereiche mit einer zweiten Dotierungsart (z. B. n- oder p-leitfähig), die der ersten Dotierungsart entgegengesetzt ist.
  • Auf den selektiv leitfähigen Speicherkanälen 130 sind ein Paar dielektrische Floating-Gate-Schichten 132, ein Paar Floating-Gate-Elektroden 134, ein Paar dielektrische Steuergateschichten 136 und ein Paar Steuergate-Elektroden 138 aufeinander gestapelt. Der einfachen Erläuterung halber ist nur eine der dielektrischen Floating-Gate-Schichten 132 mit 132 bezeichnet, nur eine der Floating-Gate-Elektroden 134 ist mit 134 bezeichnet, nur eine der dielektrischen Steuergateschichten 136 ist mit 136 bezeichnet, und nur eine der Steuergate-Elektroden 138 ist mit 138 bezeichnet. Die dielektrischen Floating-Gate-Schichten 132 befinden sich jeweils über den selektiv leitfähigen Speicherkanälen 130 und können zum Beispiel Siliziumoxid oder ein oder mehrere andere geeignete Dielektrika sein oder andernfalls aufweisen. Die Floating-Gate-Elektroden 134 befinden sich jeweils über den dielektrischen Floating-Gate-Schichten 132. Die dielektrischen Steuergateschichten 136 befinden sich jeweils über den Floating-Gate-Elektroden 134. Die Steuergate-Elektroden 138 befinden sich jeweils über den dielektrischen Steuergateschichten 136. Die Steuer- und Floating-Gate-Elektroden 138 und 134 können zum Beispiel dotiertes Polysilizium, Metall oder ein oder mehrere andere geeignete Materialien sein oder andernfalls aufweisen. Die dielektrischen Steuergateschichten 136 können zum Beispiel Siliziumnitrid, Siliziumoxid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen sind die dielektrischen Steuergateschichten 136 jeweils eine ONO-Schicht, sodass die dielektrischen Steuergateschichten 136 jeweils eine untere Oxidschicht, eine obere Oxidschicht und eine mittlere Nitridschicht aufweisen, die zwischen die untere und die obere Oxidschicht geschichtet ist.
  • Ein Paar Steuergate-Abstandshalter 140 befindet sich über jeder der Floating-Gate-Elektroden 134, und die Steuergate-Abstandshalter 140 jeder Floating-Gate-Elektrode bedecken jeweils gegenüberliegende Seitenwände der Steuergate-Elektrode, die sich über der Floating-Gate-Elektrode befindet. Der einfachen Erläuterung halber sind nur einige Steuergate-Abstandshalter 140 mit 140 bezeichnet. Floating-Gate-Abstandshalter 142 befinden sich jeweils über den selektiv leitfähigen Speicherkanälen 130, die jeweils durch eine der Floating-Gate-Elektroden 134 seitlich von dem gemeinsamen Speicher-Source-/Drain-Bereich 128 beabstandet sind. Außerdem bedecken die Floating-Gate-Abstandshalter 142 jeweils eine Seitenwand einer der Floating-Gate-Elektroden 134. Bei einigen Ausführungsformen hat der erste Dummy-Gate-Abstandshalter 124a die gleiche Breite und Zusammensetzung wie der Steuergate-Abstandshalter 140, und der zweite Dummy-Gate-Abstandshalter 124b hat die gleiche Breite und Zusammensetzung wie der Floating-Gate-Abstandshalter 142. Die Steuergate-Abstandshalter 140 und die Floating-Gate-Abstandshalter 142 können zum Beispiel Siliziumnitrid, Siliziumoxid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen sind die Steuergate-Abstandshalter 140 jeweils eine ONO-Schicht, deren Bestandteile der einfachen Erläuterung halber nicht dargestellt sind.
  • Eine Löschgate-Elektrode 144 und eine dielektrische Löschgate-Schicht 146 befinden sich über dem gemeinsamen Speicher-Source-/Drain-Bereich 128, seitlich zwischen den Floating-Gate-Elektroden 134. Die Löschgate-Elektrode 144 befindet sich über der dielektrischen Löschgate-Schicht 146 und hat bei einigen Ausführungsformen eine Oberseite, die auf gleicher Höhe mit Oberseiten der Steuergate-Elektroden 138 und/oder einer Oberseite der Dummy-Steuergatestruktur 112 ist. Die dielektrische Löschgate-Schicht 146 umschließt eine Unterseite der Löschgate-Elektrode 144, um die Löschgate-Elektrode 144 vertikal von dem gemeinsamen Speicher-Source-/Drain-Bereich 128 zu beabstanden und um die Löschgate-Elektrode 144 seitlich von den Floating-Gate-Elektroden 134 und den Steuergate-Abstandshaltern 140 zu beabstanden. Die Löschgate-Elektrode 144 kann zum Beispiel dotiertes Polysilizium, Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder andernfalls aufweisen. Die dielektrische Löschgate-Schicht 146 kann zum Beispiel Siliziumoxid, Siliziumnitrid oder ein oder mehrere andere geeigneten Dielektrika sein oder andernfalls aufweisen.
  • Ein Paar dielektrische Auswahlgate-Schichten 148 und ein Paar Auswahlgate-Elektroden 150 sind auf die selektiv leitfähigen Speicherkanäle 130 geschichtet. Der einfachen Erläuterung halber ist nur eine der dielektrischen Auswahlgate-Schichten 148 mit 148 bezeichnet, und nur eine der Auswahlgate-Elektroden 150 ist mit 150 bezeichnet. Die dielektrischen Auswahlgate-Schichten 148 befinden sich jeweils über den selektiv leitfähigen Speicherkanälen 130, die jeweils durch eine jeweilige der Floating-Gate-Elektroden 134 von dem gemeinsamen Speicher-Source-/Drain-Bereich 128 beabstandet sind. Die dielektrischen Auswahlgate-Schichten 148 können zum Beispiel Siliziumoxid, Siliziumnitrid oder ein oder mehrere andere Dielektrika sein oder andernfalls aufweisen. Die Auswahlgate-Elektroden 150 können zum Beispiel dotiertes Polysilizium, Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder andernfalls aufweisen.
  • Das Logikelement 110 befindet sich auf dem Logikbereich 104l und kann zum Beispiel ein Feldeffekttransistor mit isolierter Gate-Elektrode (IGFET), ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET), ein DMOS-Bauelement (DMOS: doppeldiffundierter Metall-Oxid-Halbleiter), ein bipolares CMOS-DMOS-Bauelement (BCD-Bauelement) (CMOS: komplementärer Metall-Oxid-Halbleiter), ein oder mehrere andere geeignete Transistor-Bauelemente oder ein oder mehrere andere geeignete Halbleiter-Bauelemente sein oder andernfalls aufweisen. Bei einigen Ausführungsformen weist das Logikelement 110 ein Paar Logik-Source-/Drain-Bereiche 152 und einen selektiv leitfähigen Logikkanal 154 auf. Die Logik-Source-/Drain-Bereiche 152 sind dotierte Halbleiterbereiche mit einer ersten Dotierungsart (z. B. p- oder n-leitfähig), und der selektiv leitfähige Logikkanal 154 ist ein dotierter Halbleiterbereich mit einer zweiten Dotierungsart (z. B. n- oder p-leitfähig), die der ersten Dotierungsart entgegengesetzt ist.
  • Eine dielektrische Logikgateschicht 156 befindet sich über dem selektiv leitfähigen Logikkanal 154, und eine Logikgate-Elektrode 158 befindet sich über der dielektrischen Logikgateschicht 156. Die Logikgate-Elektrode 158 kann zum Beispiel dotiertes Polysilizium, Metall oder ein oder mehrere andere leitfähige Materialien sein oder andernfalls aufweisen. Die dielektrische Logikgateschicht 156 kann zum Beispiel Siliziumnitrid, Siliziumoxid, ein High-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen. Ein hier verwendetes High-k-Dielektrikum hat eine Dielektrizitätskonstante k, die größer als etwa 3,9, 5, 10, 15 oder 20 ist. Bei einigen Ausführungsformen ist die dielektrische Logikgateschicht 156 ein High-k-Dielektrikum, und die Logikgate-Elektrode 158 ist ein Metall. Außerdem können einige Ausführungsformen der Auswahlgate-Elektroden 150, der Löschgate-Elektrode 144, der Steuergate-Elektroden 138 und der Floating-Gate-Elektroden 134 dotiertes Polysilizium sein oder andernfalls aufweisen.
  • Bei einigen Ausführungsformen bedecken Hauptseitenwand-Abstandshalter 160 die Seitenwände der Auswahlgate-Elektroden 150, eine Seitenwand der Dummy-Auswahlgate-Elektrode 120 und die Seitenwände der Logikgate-Elektrode 158. Der einfachen Erläuterung halber sind nur einige der Hauptseitenwand-Abstandshalter 160 bezeichnet. Die Hauptseitenwand-Abstandshalter 160 können zum Beispiel Siliziumnitrid, Siliziumoxid oder ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen. Darüber hinaus bedeckt bei einigen Ausführungsformen eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 162 den eingebetteten Speicher 108, das Logikelement 110 und die Zellengrenzstruktur 102. Die ILD-Schicht 162 kann zum Beispiel Siliziumoxid, Siliziumnitrid, ein Low-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen. Ein hier verwendetes Low-k-Dielektrikum ist ein Dielektrikum mit einer Dielektrizitätskonstante k, die kleiner als etwa 3,9, 3, 2 oder 1 ist. Außerdem verlaufen bei einigen Ausführungsformen Durchkontakte 164 durch die ILD-Schicht 162 zu den Logik-Source-/Drain-Bereichen 152 und den einzelnen Speicher-Source-/Drain-Bereichen 126. Die Durchkontakte 164 sind leitfähig oder können zum Beispiel Wolfram, Aluminiumkupfer, Kupfer, Aluminium, ein oder mehrere andere geeignete Metalle oder ein oder mehrere andere geeignete leitfähige Materialien sein oder andernfalls aufweisen. Bei einigen Ausführungsformen ist eine Silizidschicht 202 auf der Dummy-Steuergate-Elektrode 116, der Dummy-Auswahlgate-Elektrode 120 und dem Grenzseitenwand-Abstandshalter 114 angeordnet. Die Silizidschicht 202 ist zur Kontaktierung auch auf den Auswahlgate-Elektroden 150 und der Löschgate-Elektrode 144 angeordnet. Der Einfachheit halber kann die Silizidschicht 202 nachstehend in anderen Figuren weggelassen sein, aber sie kann in ähnlichen Positionen angeordnet sein, zum Beispiel auf Oberseiten der Dummy-Steuergate-Elektrode, der Dummy-Auswahlgate-Elektrode, des Grenzseitenwand-Abstandshalters, der Auswahlgate-Elektroden 150 oder der Löschgate-Elektrode.
  • In 2 ist eine vergrößerte Schnittansicht 200 einiger Ausführungsformen der Zellengrenzstruktur 102 von 1 gezeigt. Bei einigen Ausführungsformen weist die dielektrische Dummy-Steuergateschicht 118 eine untere Oxidschicht 118l, eine obere Oxidschicht 118u über der unteren Oxidschicht 118l und eine mittlere Nitridschicht 118m auf, die vertikal zwischen die untere Oxidschicht 118l und die obere Oxidschicht 118u geschichtet ist. Außerdem ist bei diesen Ausführungsformen die Dummy-Seitenwand 112s heterogen und weist mindestens drei unterschiedliche Materialien auf (z. B. Siliziumnitrid, Siliziumoxid und Polysilizium).
  • Die Grenzseitenwand 114s ist nach unten, von der Dummy-Seitenwand 112s weg, abgeschrägt und hat einen Neigungswinkel θ in Bezug zu einer Seitenfläche des Grenzseitenwand-Abstandshalters 114. Der Neigungswinkel θ kann zum Beispiel kleiner als etwa 60° sein.
  • Die 1 und 2 zeigen spezielle Konfigurationen der Dummy-Steuergatestruktur 112, des eingebetteten Speichers 108 und des Logikelements 110, aber es ist klar, dass auch andere Konfigurationen der Dummy-Steuergatestruktur 112, des eingebetteten Speichers 108 und des Logikelements 110 oder eine Kombination davon möglich sind. Zum Beispiel kann statt des eingebetteten Speichers 108 (siehe 1) ein anderer eingebetteter Speichertyp verwendet werden.
  • In 3 ist eine Schnittansicht 300 einiger weiterer Ausführungsformen des IC der 1 und 2 gezeigt. Die Schnittansicht 300 von 3 ist eine Schnittansicht einiger detaillierterer Ausführungsformen des integrierten Schaltkreises der 1 und 2. Wie gezeigt ist, befindet sich eine Dummy-Deckschicht 302 unter den Hauptseitenwand-Abstandshaltern 160 auf den Speicher- und Grenzbereichen 104m und 104b, und sie beabstandet die Hauptseitenwand-Abstandshalter 160 weiter von den Auswahlgate-Elektroden 150 und der Dummy-Auswahlgate-Elektrode 120. Wie vorstehend sind nur einige der Hauptseitenwand-Abstandshalter 160 mit 160 bezeichnet, und nur eine der Auswahlgate-Elektroden 150 ist mit 150 bezeichnet. Die Dummy-Deckschicht 302 kann zum Beispiel Siliziumoxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen.
  • Eine logische Grenzstruktur 304 befindet sich über der Grenztrennstruktur 106 auf der Seite der Grenztrennstruktur 106, die der Zellengrenzstruktur 102 gegenüberliegt. Die logische Grenzstruktur 304 weist eine dielektrische Dummy-Logikgateschicht 306 und eine Dummy-Logikgate-Elektrode 308 über der dielektrischen Dummy-Logikgateschicht 306 auf. Die Dummy-Logikgate-Elektrode 308 kann zum Beispiel dotiertes Polysilizium, Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder andernfalls aufweisen. Die dielektrische Dummy-Logikgateschicht 306 kann zum Beispiel Siliziumnitrid, Siliziumoxid, ein High-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen umfassen die Hauptseitenwand-Abstandshalter 160 ein Paar Hauptseitenwand-Abstandshalter, die jeweils gegenüberliegende Seiten der Dummy-Logikgate-Elektrode 308 bedecken und/oder über der dielektrischen Dummy-Logikgateschicht 306 angeordnet sind.
  • Ein erstes Logikelement 110a und ein zweites Logikelement 110b sind auf dem Logikbereich 104l des Halbleitersubstrats 104, physisch und elektrisch durch eine logische Trennstruktur 310 getrennt, seitlich zwischen dem ersten und dem zweiten Logikelement 110a und 110b angeordnet. Die logische Trennstruktur 310 kann zum Beispiel eine STI-Struktur, eine DTI-Struktur oder eine oder mehrere andere geeignete Trennstrukturen sein oder andernfalls aufweisen. Das erste und das zweite Logikelement 110a und 110b können zum Beispiel ein IGFET, ein MOSFET, ein DMOS-Bauelement, ein BCD-Bauelement, ein oder mehrere andere geeignete Transistor-Bauelemente oder ein oder mehrere andere geeignete Halbleiter-Bauelemente sein oder andernfalls aufweisen. Bei einigen Ausführungsformen ist das erste Logikelement 110a ein IGFET, und das zweite Logikelement 110b ist ein Leistungs-MOSFET, der so konfiguriert ist, dass er bei höheren Spannungen als das zweite Logikelement 110b arbeitet (z. B. bei Spannungen, die um eine Größenordnung höher sind). Der Leistungs-MOSFET kann zum Beispiel ein DMOS-Bauelement oder ein oder mehrere andere geeignete MOSFETs sein oder andernfalls aufweisen.
  • Das erste und das zweite Logikelement 110a und 110b weisen jeweils ein Paar Logik-Source-/Drain-Bereiche 152 und einen selektiv leitfähigen Logikkanal 154 auf. Der einfachen Erläuterung halber sind nur einige der Logik-Source-/Drain-Bereiche 152 bezeichnet. Die Logik-Source-/Drain-Bereiche 152 jedes Paars sind auf dem Halbleitersubstrat 104 seitlich beabstandet. Außerdem sind die Logik-Source-/Drain-Bereiche 152 jedes Paars dotierte Halbleiterbereiche mit einer ersten Dotierungsart (z. B. p- oder n-leitfähig). Der selektiv leitfähige Logikkanal 154 ist ein dotierter Halbleiterbereich mit einer zweiten Dotierungsart (z. B. n- oder p-leitfähig), die der ersten Dotierungsart des jeweiligen Paars von Logik-Source-/Drain-Bereichen 152 entgegengesetzt ist.
  • Das erste Logikelement 110a und das zweite Logikelement 110b können unterschiedliche Gatedielektrikum-Zusammensetzungen für unterschiedliche Betriebsspannungen haben. Als ein nicht-beschränkendes Beispiel sind eine erste dielektrische Logikgateschicht 156a, eine zweite dielektrische Logikgateschicht 156b und eine Logikgate-Elektrode 158 auf dem selektiv leitfähigen Logikkanal 154 des ersten Logikelements 110a aufeinander gestapelt, während die erste dielektrische Logikgateschicht 156a in dem zweiten Logikelement 110b fehlt. Die Logikgate-Elektroden 158 können zum Beispiel dotiertes Polysilizium, Metall oder ein oder mehrere andere geeignete leitfähige Materialien sein oder andernfalls aufweisen. Die erste und die zweite dielektrische Logikgateschicht 156a und 156b können zum Beispiel Siliziumnitrid, Siliziumoxid, ein High-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen besteht die erste dielektrische Logikgateschicht 156a aus Siliziumoxid, die zweite dielektrische Logikgateschicht 156b besteht aus einem High-k-Dielektrikum, und die Logikgate-Elektroden 158 bestehen aus Metall. Bei einigen Ausführungsformen umfassen die Hauptseitenwand-Abstandshalter 160 eine Mehrzahl von Hauptseitenwand-Abstandshaltern, die jeweils Seitenwände der Logikgate-Elektroden 158 belegen.
  • Eine untere ILD-Schicht 162l und eine obere ILD-Schicht 162u sind auf dem Halbleitersubstrat 104 aufeinander gestapelt und nehmen die Durchkontakte 164 auf. Der einfachen Erläuterung halber sind nur einige der Durchkontakte 164 bezeichnet. Die untere ILD-Schicht 162l befindet sich seitlich neben dem eingebetteten Speicher 108, seitlich zwischen der Zellengrenzstruktur 102 und der logischen Grenzstruktur 304 und seitlich neben dem ersten und dem zweiten Logikelement 110a und 110b. Außerdem hat die untere ILD-Schicht 162l eine Oberseite, die auf gleicher Höhe (d. h. planar oder im Wesentlichen planar) mit einer Oberseite des eingebetteten Speichers 108, einer Oberseite der Zellengrenzstruktur 102, einer Oberseite der logischen Grenzstruktur 304, einer Oberseite des ersten Logikelements 110a und einer Oberseite des zweiten Logikelements 110b ist. Die obere ILD-Schicht 162u bedeckt die untere ILD-Schicht 162l, den eingebetteten Speicher 108, die Zellengrenzstruktur 102, die logische Grenzstruktur 304, das erste Logikelement 110a und das zweite Logikelement 110b. Die untere und die obere ILD-Schicht 162l und 162u können zum Beispiel Siliziumoxid, Siliziumnitrid, ein Low-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen.
  • Bei einigen Ausführungsformen sind die Dummy-Auswahlgate-Elektrode 120 und die Dummy-Steuergate-Elektrode 116 durch einen ersten Dummy-Gate-Abstandshalter 124a und einen zweiten Dummy-Gate-Abstandshalter 124b seitlich beabstandet. Der erste und der zweite Dummy-Gate-Abstandshalter 124a und 124b befinden sich über der Grenztrennstruktur 106 seitlich zwischen der Dummy-Auswahlgate-Elektrode 120 und der Dummy-Steuergate-Elektrode 116. Bei einigen Ausführungsformen hat der erste Dummy-Gate-Abstandshalter 124a die gleiche Breite wie der Steuergate-Abstandshalter 140, und der zweite Dummy-Gate-Abstandshalter 124b hat die gleiche Breite wie der Floating-Gate-Abstandshalter 142. Der erste und der zweite Dummy-Gate-Abstandshalter 124a und 124b können zum Beispiel Siliziumnitrid, Siliziumoxid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen ist der erste Dummy-Gate-Abstandshalter 124a eine ONO-Schicht, deren Bestandteile zwar dargestellt, aber der einfachen Erläuterung halber nicht bezeichnet sind. Außerdem sind bei einigen Ausführungsformen die Steuergate-Abstandshalter 140, die sich über den Floating-Gate-Elektroden 134 befinden, ONO-Schichten, und/oder Silizidpads 312 befinden sich jeweils über den Logik-Source-/Drain-Bereichen 152 und den einzelnen Speicher-Source-/Drain-Bereichen 126. Der einfachen Erläuterung halber ist nur einer der Steuergate-Abstandshalter 140 mit 140 bezeichnet, und nur einige der Silizidpads 312 sind mit 312 bezeichnet. Die ONO-Schichten können zum Beispiel jeweils eine erste Oxidschicht 1401, eine zweite Oxidschicht 140s und eine mittlere Nitridschicht 140m aufweisen, die seitlich zwischen die erste und die zweite Oxidschicht 140f und 140s geschichtet ist. Die Silizidpads 312 können Nickelsilizid oder ein oder mehrere andere geeignete Silizide sein oder andernfalls aufweisen.
  • In den 4 bis 22 zeigen eine Reihe von Schnittansichten 400 bis 2200 einige Ausführungsformen eines Verfahrens zum Herstellen eines IC, der eine Eingebetteter-Speicher-Grenzstruktur mit einem Grenzseitenwand-Abstandshalter aufweist.
  • Wie in der Schnittansicht 400 von 4 gezeigt ist, wird ein Halbleitersubstrat 104 mit einem Speicherbereich 104m und einem Logikbereich 104l bereitgestellt, die durch einen Grenzbereich 104b getrennt sind. Das Halbleitersubstrat 104 wird in dem Speicherbereich 104m ausgespart, und in dem Speicherbereich 104m wird eine dielektrische Opferschicht 406 hergestellt.
  • Bei einigen Ausführungsformen wird zunächst eine untere Pad-Opferschicht 402' so hergestellt, dass sie das Halbleitersubstrat 104 bedeckt, und eine obere Pad-Opferschicht 404' wird so hergestellt, dass sie die untere Pad-Opferschicht 402'bedeckt. Die untere und die obere Pad-Opferschicht 402'und 404' bestehen aus unterschiedlichen Materialien und können zum Beispiel durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Sputtern, thermische Oxidation oder mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren hergestellt werden. Die untere Pad-Opferschicht 402'kann zum Beispiel aus Siliziumoxid oder einem oder mehreren anderen geeigneten Dielektrika bestehen, und die obere Pad-Opferschicht 402'kann zum Beispiel aus Siliziumnitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen.
  • Dann wird die obere Pad-Opferschicht 404' strukturiert, um eine Öffnung zu erzeugen, die dem Speicherbereich 104m entspricht, und um einen Logikbereich 104l zu bedecken. Eine Vorläuferschicht 408 wird aus einer Oberseite der Halbleitersubstrats 104 hergestellt, und dadurch wird die Höhe der Oberseite des Halbleitersubstrats 104 verringert. Bei einigen Ausführungsformen ist die Vorläuferschicht 408 eine Oxidschicht, und sie wird mit einem Nassprozess hergestellt. Die Vorläuferschicht 408 wird anschließend teilweise entfernt, und ein verbliebener unterer Teil der Vorläuferschicht 408 bildet die dielektrische Opferschicht 406.
  • Wie in der Schnittansicht 500 von 5 gezeigt ist, können die dielektrische Opferschicht 406 und die untere Pad-Opferschicht 402' entfernt werden und durch eine dielektrische Speicherschicht 604 in dem Speicherbereich 104m und eine untere Padschicht 402 in dem Logikbereich 104l ersetzt werden. Die obere Pad-Opferschicht 404' wird entfernt und durch eine Speicher-Padschicht 502, die auf der dielektrischen Speicherschicht 604 in dem Speicherbereich 104m hergestellt wird, und eine obere Padschicht 404 ersetzt, die auf der unteren Padschicht 402 in dem Logikbereich 104l hergestellt wird. Die oberen Padschichten 502 und 404 können ein dielektrisches Material sein, das als eine einzige konforme Schicht abgeschieden wird. Dann wird der Teil des konformen dielektrischen Materials in dem Speicherbereich 104m geätzt und strukturiert, um die Oberseite zu der des Teils des konformen dielektrischen Materials in dem Logikbereich 104l auszurichten. Die Speicher-Padschicht 502 und die obere Padschicht 404 können aus dem gleichen Material oder aus unterschiedlichen Materialien bestehen. In dem Grenzbereich 104b des Halbleitersubstrats 104 wird eine Grenztrennstruktur 106 hergestellt. Die Grenztrennstruktur 106 ermöglicht eine elektrische Trennung zwischen Halbleiter-Bauelementen, die später auf dem Speicherbereich 104m und dem Logikbereich 104l hergestellt werden. Die Grenztrennstruktur 106 kann zum Beispiel eine treppenartige Unterseite haben, die von dem Speicherbereich 104m zu dem Logikbereich 104l ansteigt, und/oder sie kann zum Beispiel ein dielektrisches Material aufweisen. Außerdem kann die Grenztrennstruktur 106 zum Beispiel eine STI-Struktur, eine DTI-Struktur oder eine oder mehrere andere geeignete Trennstrukturen sein oder andernfalls aufweisen. Das Halbleitersubstrat 104 kann zum Beispiel ein massives Siliziumsubstrat, ein SOI-Substrat, ein III-V-Substrat oder ein oder mehrere andere geeignete Halbleitersubstrate sein und andernfalls aufweisen. Wie außerdem in der Schnittansicht 600 von 6 gezeigt ist, kann eine logische Trennstruktur 310 in dem Logikbereich 104l so hergestellt werden, dass sie den Logikbereich 104l in einen ersten Logikbereich 104l1 und einen zweiten Logikbereich 104l2 unterteilt. Der erste Logikbereich 104l1 befindet sich seitlich zwischen der Grenztrennstruktur 106 und dem zweiten Logikbereich 104b. Der erste Logikbereich 104l1 kann zum Beispiel später hergestellte Kern-Logikelemente unterstützen, während der zweite Logikbereich 104l2 zum Beispiel später hergestellte Hochspannungs-Logikelemente unterstützen kann. Die Hochspannungs-Logikelemente können zum Beispiel Logikelemente sein, die so konfiguriert sind, dass sie bei höheren Spannungen (die z. B. um eine Größenordnung höher sind) als die Kern-Logikelemente arbeiten. Die logische Trennstruktur 310 kann zum Beispiel ein dielektrisches Material aufweisen, und/oder sie kann zum Beispiel eine STI-Struktur, eine DTI-Struktur oder einen oder mehrere andere geeignete Trennbereiche sein oder andernfalls aufweisen. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der Grenztrennstruktur 106 und der logischen Trennstruktur 310 die folgenden Schritte: Strukturieren der oberen Padschichten 404 und 502 mit Layouts der Grenz- und logischen Trennstruktur 106 und 310; und Durchführen einer Ätzung in das Halbleitersubstrat 104, wenn die unteren und oberen Padschichten 402, 404 und 502 an der richtigen Stelle sind, um Gräben zu erzeugen. Eine dielektrische Schicht wird so hergestellt, dass sie die oberen Padschichten 404 und 502 bedeckt, sodass die Gräben gefüllt werden, und an den oberen Padschichten 404 und 502 wird eine Planarisierung durchgeführt, um die Grenz- und logischen Trennstrukturen 106 und 310 in den Gräben herzustellen. Die Planarisierung kann zum Beispiel durch eine chemisch-mechanische Polierung (CMP) oder mit einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen. Die Strukturierung kann zum Beispiel durch Fotolithografie und einen Ätzprozess durchgeführt werden. Dann wird eine dielektrische Verkappungsschicht 504 auf den oberen Padschichten 404 und 502 und den Grenz- und logischen Trennstrukturen 106 und 310 hergestellt. Die dielektrische Schicht und die dielektrische Verkappungsschicht 504 können zum Beispiel aus Siliziumoxid, Siliziumnitrid und/oder einem oder mehreren anderen geeigneten dielektrischen Materialien bestehen, und/oder sie können zum Beispiel durch CVD, PVD, Sputtern oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie in der Schnittansicht 600 von 6 gezeigt ist, wird die Verkappungsschicht 504 so hergestellt und strukturiert, dass sie als eine Maskierungsschicht zum Strukturieren einer Floating-Gate-Schicht 602 fungiert. Die Verkappungsschicht 504 wird so hergestellt und strukturiert, dass sie eine Öffnung hat, die dem Speicherbereich 104m entspricht, wobei ein Teil der Trennstruktur 106 dichter an dem Speicherbereich 104m ist, und dass sie einen verbliebenen Teil der Trennstruktur 106 bedeckt, der dichter an dem Logikbereich 104l ist. Die Floating-Gate-Schicht 602 wird auf der dielektrischen Speicherschicht 604 hergestellt und strukturiert. Die Floating-Gate-Schicht 602 wird zunächst über der dielektrischen Speicherschicht 604 und der Verkappungsschicht 504 so hergestellt, dass sie den Speicherbereich 104m, den Grenzbereich 104b und den Logikbereich 104l bedeckt. Die Floating-Gate-Schicht 602 kann zum Beispiel konform hergestellt werden, und/oder sie kann zum Beispiel aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen. Bei einigen Ausführungsformen wird die Floating-Gate-Schicht 602 durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt. Dann wird eine Planarisierung an der Oberseite der Floating-Gate-Schicht 602 durchgeführt, bis die Verkappungsschicht 504 erreicht ist, wodurch die Floating-Gate-Schicht 602 von der Verkappungsschicht 504 entfernt wird. Bei einigen Ausführungsformen wird bei der Planarisierung eine höchste Fläche der Floating-Gate-Schicht 602 so weit ausgespart, dass sie ungefähr auf gleicher Höhe mit einer höchsten Fläche der Verkappungsschicht 504 ist. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen.
  • Wie in der Schnittansicht 700 von 7 gezeigt ist, wird die Floating-Gate-Schicht 602 für ein besseres Ankopplungsverhältnis weiter abgesenkt. Bei einigen Ausführungsformen wird der Teil der Trennstruktur 106, der von der Verkappungsschicht 504 freigelegt wird und dichter an dem Speicherbereich 104m ist, zusammen mit der Floating-Gate-Schicht 602 abgesenkt. Die Floating-Gate-Schicht 602 kann mit einem nasschemischen Rückätzprozess abgesenkt werden. Nach dem Absenken der Floating-Gate-Schicht 602 kann die Verkappungsschicht 504 entfernt werden.
  • Wie in der Schnittansicht 800 von 8 gezeigt ist, wird eine mehrschichtige Speicherschicht 702 so hergestellt, dass sie die Floating-Gate-Schicht 602, die Grenz- und logischen Trennstrukturen 106 und 310 und die obere Padschicht 404 bedeckt. Die mehrschichtige Speicherschicht 702 weist eine dielektrische Steuergateschicht 704, eine Steuergateschicht 706 und eine Steuergate-Hartmaskenschicht 708 auf.
  • Die dielektrische Steuergateschicht 704 wird so hergestellt, dass sie die Floating-Gate-Schicht 602, die Grenz- und logischen Trennstrukturen 106 und 310 und die obere Padschicht 404 bedeckt. Bei einigen Ausführungsformen weist die dielektrische Steuergateschicht 704 Siliziumoxid, Siliziumnitrid, eine oder mehrere andere geeignete Dielektrika oder eine Kombination davon auf. Die dielektrische Steuergateschicht 704 kann zum Beispiel eine ONO-Schicht sein, und/oder sie kann eine untere Oxidschicht 704l, eine mittlere Nitridschicht 704m, die die untere Oxidschicht 704l bedeckt, und eine obere Oxidschicht 704u aufweisen, die die mittlere Nitridschicht 704m bedeckt. Die dielektrische Steuergateschicht 704 kann zum Beispiel durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Die Steuergateschicht 706 wird so hergestellt, dass sie die dielektrische Steuergateschicht 704 bedeckt. Die Steuergateschicht 706 kann zum Beispiel konform hergestellt werden, und/oder sie kann zum Beispiel aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen. Außerdem wird bei einigen Ausführungsformen die Steuergateschicht 706 durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt.
  • Die Steuergate-Hartmaskenschicht 708 wird so hergestellt, dass sie die Steuergateschicht 706 bedeckt. Bei einigen Ausführungsformen weist die Steuergate-Hartmaskenschicht 708 Siliziumoxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon auf. Die Steuergate-Hartmaskenschicht 708 kann zum Beispiel eine Nitrid-Oxid-Nitrid-Schicht (NON-Schicht) sein, und/oder sie kann eine untere Nitridschicht 708l, eine mittlere Oxidschicht 708m, die die untere Nitridschicht 708l bedeckt, und eine obere Nitridschicht 708u aufweisen, die die mittlere Oxidschicht 708m bedeckt. Die Steuergate-Hartmaskenschicht 708 kann zum Beispiel durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Wie in der Schnittansicht 900 von 9 gezeigt ist, wird eine Ätzung in die mehrschichtige Speicherschicht 702 durchgeführt, um Teile der mehrschichtigen Speicherschicht 702 von dem Speicherbereich 104m zu entfernen, sodass ein Paar Steuergate-Elektroden 138 auf der Floating-Gate-Schicht 602 entsteht. Außerdem entstehen durch die Ätzung ein Paar dielektrische Steuergateschichten 136 und ein Paar Steuergate-Hartmasken 210. Die dielektrischen Steuergateschichten 136 befinden sich jeweils unter den Steuergate-Elektroden 138, und die Steuergate-Hartmasken 210 befinden sich jeweils über den Steuergate-Elektroden 138. Bei einigen Ausführungsformen umfasst ein Prozess zum Durchführen der Ätzung das Herstellen und Strukturieren einer Maskierungsschicht (z. B. einer Fotoresistschicht, die in der Figur nicht dargestellt ist) auf der mehrschichtigen Speicherschicht 702, um den Grenzbereich 104b und den Logikbereich 104l zu bedecken und um den Speicherbereich 104m mit einem Layout für die Steuergate-Elektroden 138 teilweise zu bedecken. Wenn die Maskierungsschicht an der richtigen Stelle ist, wird ein Ätzmittel auf die mehrschichtige Speicherschicht 702 aufgebracht, bis das Ätzmittel die Floating-Gate-Schicht 602 erreicht, und anschließend wird die Maskierungsschicht entfernt.
  • Wie in der Schnittansicht 1000 von 10 gezeigt ist, wird eine Reihe von Herstellungsprozessen so durchgeführt, dass eine Speicherzellenstruktur auf dem Speicherbereich 104m aus der mehrschichtigen Speicherschicht 702 entsteht, während ein Rest der mehrschichtigen Speicherschicht 702 auf der Grenztrennstruktur 106 und dem Logikbereich 104l zurückbleibt. Nachstehend werden einige der Herstellungsprozesse beispielhaft und nicht beschränkend beschrieben.
  • Entlang Seitenwänden der Steuergate-Elektroden 138 wird ein Steuergate-Abstandshalter 140 hergestellt, und ein erster Dummy-Gate-Abstandshalter 124a wird über der Grenztrennstruktur 106 entlang einer Seitenwand der mehrschichtigen Speicherschicht 702 so hergestellt, dass er zu dem Speicherbereich 104m zeigt. Bei einigen Ausführungsformen werden der Steuergate-Abstandshalter 140 und der erste Dummy-Gate-Abstandshalter 124a dadurch hergestellt, dass eine Steuergate-Abstandshalterschicht, die die Struktur von 9 bedeckt, abgeschieden wird und anschließend eine Ätzung an der Steuergate-Abstandshalterschicht durchgeführt wird, bis horizontale Segmente der Steuergate-Abstandshalterschicht entfernt sind. Die Steuergate-Abstandshalterschicht kann zum Beispiel konform hergestellt werden, und/oder sie kann zum Beispiel aus Siliziumoxid, Siliziumnitrid, einem oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon bestehen. Bei einigen Ausführungsformen ist die Steuergate-Abstandshalterschicht eine ONO-Schicht, oder sie weist diese auf. Außerdem kann die Steuergate-Abstandshalterschicht zum Beispiel durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wenn die Steuergate-Abstandshalter 140 und der erste Dummy-Gate-Abstandshalter 124a an der richtigen Stelle sind, wird eine Ätzung in die Floating-Gate-Schicht 602 (siehe 9) und die dielektrische Speicherschicht 604 durchgeführt, um ein Paar Floating-Gate-Elektroden 134 und ein Paar dielektrische Floating-Gate-Schichten 132 herzustellen. Die Floating-Gate-Elektroden 134 befinden sich jeweils unter den Steuergate-Elektroden 138 und werden aus der Floating-Gate-Schicht 602 hergestellt. Die dielektrischen Floating-Gate-Schichten 132 befinden sich jeweils unter den Floating-Gate-Elektroden 134 und werden aus der dielektrischen Speicherschicht 604 hergestellt. Während der Ätzung dienen die Steuergate-Abstandshalter 140 und die Steuergate-Hartmasken 210 als eine Maske.
  • Auf Seitenwänden der Floating-Gate-Elektroden 134 und der Steuergate-Abstandshalter 140 wird ein Floating-Gate-Abstandshalter 142 hergestellt. Außerdem wird auf einer Seitenwand des ersten Dummy-Gate-Abstandshalters 124a ein zweiter Dummy-Gate-Abstandshalter 124b hergestellt. Bei einigen Ausführungsformen weisen die Floating-Gate-Abstandshalter 142 und der zweite Dummy-Gate-Abstandshalter 124b Siliziumoxid, ein oder mehrere andere geeignete Oxide oder ein oder mehrere andere geeignete Dielektrika auf. Außerdem umfasst bei einigen Ausführungsformen ein Verfahren zum Herstellen der Floating-Gate-Abstandshalter 142 und des zweiten Dummy-Gate-Abstandshalters 124b das Abscheiden einer Floating-Gate-Abstandshalterschicht und das anschließende Ätzen, um horizontale Segmente der Floating-Gate-Abstandshalterschicht zu entfernen, ohne deren vertikale Segmente zu entfernen. Die Floating-Gate-Abstandshalterschicht kann zum Beispiel konform abgeschieden werden, und/oder sie kann zum Beispiel durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Ein gemeinsamer Speicher-Source-/Drain-Bereich 128 wird in dem Halbleitersubstrat 104 seitlich zwischen den Floating-Gate-Elektroden 134 hergestellt. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen des gemeinsamen Speicher-Source-/Drain-Bereichs 128 das Herstellen und Strukturieren einer Maskierungsschicht, die den Logikbereich 104l und den Grenzbereich 104b bedeckt und außerdem den Speicherbereich 104m außerhalb eines gemeinsamen Source-/Drain-Spalts seitlich zwischen den Floating-Gate-Elektroden 134 bedeckt. Wenn die Maskierungsschicht an der richtigen Stelle ist, werden eine Ionenimplantation oder ein oder mehrere andere geeignete Dotierungsprozesse durchgeführt, und anschließend wird die Maskierungsschicht entfernt.
  • Eine dielektrische Löschgateschicht 146 wird so hergestellt, dass sie den gemeinsamen Speicher-Source-/Drain-Bereich 128 bedeckt und außerdem Seitenwände der Floating-Gate-Elektroden 134 und Seitenwände der Steuergate-Abstandshalter 140 in dem gemeinsamen Source-/Drain-Spalt bedeckt. Die dielektrische Löschgateschicht 146 kann zum Beispiel aus einem Oxid, einem Nitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der dielektrischen Löschgateschicht 146 Hochtemperatur-Oxidation (HTO), In-situ-Oxidation durch Dampferzeugung (ISSG-Oxidation), ein oder mehrere andere geeignete Abscheidungs- oder Aufwachsverfahren oder eine Kombination davon. Weiterhin umfasst das Verfahren bei einigen Ausführungsformen das Entfernen von dielektrischem Material, das sich auf Teilen des Speicherbereichs 104m außerhalb des gemeinsamen Source-/Drain-Spalts bildet.
  • Eine dielektrische Speicherschicht 1502 wird so hergestellt, dass sie Teile des Speicherbereichs 104m auf gegenüberliegenden Seiten der Floating-Gate-Elektroden 134 bedeckt. Die dielektrische Speicherschicht 1502 kann zum Beispiel aus einem Oxid, einem Nitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen. Die dielektrische Speicherschicht 1502 kann zum Beispiel durch HTO, ISSG-Oxidation, mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren oder einer Kombination davon hergestellt werden. Auf der dielektrischen Speicherschicht 1502 werden eine Speichergateschicht und eine Speicher-Hartmaskenschicht hergestellt. Die Speicher-Hartmaskenschicht wird so strukturiert, dass ein Paar Auswahlgate-Hartmasken 208 auf gegenüberliegenden Seiten des gemeinsamen Speicher-Source-/Drain-Bereichs 128, eine Löschgate-Hartmaske 212 über dem gemeinsamen Speicher-Source-/Drain-Bereich 128 und eine Dummy-Auswahlgate-Hartmaske 206 entstehen, die an eine Seitenwand der Grenztrennstruktur 106 angrenzt. Wenn die Auswahlgate-Hartmasken 208, die Löschgate-Hartmaske 212 und die Dummy-Auswahlgate-Hartmaske 206 an der richtigen Stelle sind, wird eine weitere Ätzung in die Speichergateschicht durchgeführt, um ein Paar Auswahlgate-Elektroden 150, eine Löschgate-Elektrode 144 und eine Dummy-Auswahlgate-Elektrode 120 herzustellen. Die Speichergateschicht kann zum Beispiel konform hergestellt werden, und/oder sie kann zum Beispiel aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen. Die Speichergateschicht kann zum Beispiel durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Dann wird ein erster Hartmasken-ARC (ARC: Antireflexbelag) 1002 so hergestellt, dass er die vorstehend beschriebene Struktur bedeckt, und anschließend wird ein Planarisierungsprozess durchgeführt. Dadurch werden eine Oberseite des ersten Hartmasken-ARC 1002, Oberseiten der Hartmasken 210, 212, 208 und 206 und eine Oberseite der Steuergate-Hartmaskenschicht 708 gemeinsam rückgeätzt, nachdem der erste Hartmasken-ARC 1002 so lange geätzt worden ist, bis untere Teile der Hartmasken 210, 212, 208 und 206 und die Steuergate-Hartmaskenschicht 708 freiliegen. Außerdem wird bei einigen Ausführungsformen der erste Hartmasken-ARC 1002 nach der Ätzung zum Beispiel mit einem weiteren Ätzprozess oder einem oder mehreren anderen geeigneten Entfernungsprozessen entfernt. Der erste Hartmasken-ARC 1002 kann mit einem Beschichtungsverfahren hergestellt werden, oder er kann zum Beispiel durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren abgeschieden werden. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen.
  • Wie in der Schnittansicht 1100 von 11 gezeigt ist, wird eine Dummy-Deckschicht 302 so hergestellt, dass sie die Struktur von 10 bedeckt. Die Dummy-Deckschicht 302 kann zum Beispiel konform hergestellt werden. Bei einigen Ausführungsformen besteht die Dummy-Deckschicht aus Siliziumoxid oder einem oder mehreren anderen geeigneten Dielektrika. Eine erste Dummy-Verkappungsschicht 1104 wird so hergestellt, dass sie die Dummy-Deckschicht 302 bedeckt. Bei einigen Ausführungsformen besteht die erste Dummy-Verkappungsschicht 1104 aus Polysilizium oder einem oder mehreren anderen geeigneten Materialien. Außerdem können die Dummy-Deckschicht 302 und/oder die erste Dummy-Verkappungsschicht 1104 zum Beispiel durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren oder einer Kombination davon hergestellt werden, und daran schließt sich ein Planarisierungsprozess an.
  • Wie außerdem in der Schnittansicht 1100 von 11 gezeigt ist, wird eine Ätzung in die erste Dummy-Verkappungsschicht 1104, die Dummy-Deckschicht 302 und die mehrschichtige Speicherschicht 702 (siehe 10) durchgeführt, um eine dielektrische Dummy-Steuergateschicht 118, eine Dummy-Steuergate-Elektrode 116 über der dielektrischen Dummy-Steuergateschicht 118 und eine Dummy-Steuergate-Hartmaske 204 über der Dummy-Steuergate-Elektrode 116 herzustellen. Bei einigen Ausführungsformen wird für die Ätzung eine Fotoresistschicht 1102, die den Speicherbereich 104m und einen Teil der Grenztrennstruktur 106 bedeckt, hergestellt und anschließend strukturiert. Dann wird ein Ätzmittel auf die erste Dummy-Verkappungsschicht 1104, die Dummy-Deckschicht 302, die Steuergate-Hartmaskenschicht 708 (siehe 10) und die Steuergateschicht 706 (siehe 10) entsprechend der strukturierten Fotoresistschicht 1102 aufgebracht, sodass die Ätzung auf der oberen Oxidschicht 704u der dielektrischen Steuergateschicht 704 endet. Dann wird die dielektrische Steuergateschicht 704 geätzt, und gleichzeitig mit der dielektrischen Steuergateschicht 704 (die teilweise durch den mit Strichlinien dargestellten Prozess entfernt wird) wird ein Teil der Dummy-Steuergate-Hartmaske 204 entfernt, der zu dem Logikbereich zeigt. Dadurch hat die Dummy-Steuergate-Hartmaske 204 eine Seitenwand, die in Bezug zu Seitenwänden der dielektrischen Dummy-Steuergateschicht 118 und der Dummy-Steuergate-Elektrode 116 rückausgespart ist. Die dielektrische Dummy-Steuergateschicht 118, die Dummy-Steuergate-Elektrode 116, die Dummy-Steuergate-Hartmaske 204, die Dummy-Deckschicht 302 und die erste Dummy-Verkappungsschicht 1104 definieren gemeinsam eine Dummy-Seitenwand 112s, die sich über der Grenztrennstruktur 106 befindet und zu dem Logikbereich 104l zeigt. Die Dummy-Seitenwand 112s ist heterogen (d. h., sie besteht aus mehreren Materialien) und hat einen oberen vertikalen Teil und einen unteren vertikalen Teil, die durch einen Querteil verbunden sind, wobei der obere vertikale Teil zu dem Speicherbereich 104m hin gegenüber dem unteren vertikalen Teil vertieft ist. Anschließend wird die Fotoresistschicht 1102 abgelöst.
  • Wie in der Schnittansicht 1200 von 12 gezeigt ist, wird eine Grenzseitenwand-Abstandshalterschicht 1202 so hergestellt, dass sie die erste Dummy-Verkappungsschicht 1104, die Grenztrennstruktur 106 und den Logikbereich 104l bedeckt, und sie wird außerdem so hergestellt, dass sie die Dummy-Seitenwand 112s bedeckt. Bei einigen Ausführungsformen besteht die Grenzseitenwand-Abstandshalterschicht 1202 aus Polysilizium, amorphem Silizium, einem Metall, einem Metallnitrid, einem Dielektrikum, dem gleichen Material wie die erste Dummy-Verkappungsschicht 1104, einem anderen Material als die obere Padschicht 404 oder einem oder mehreren anderen geeigneten Materialien. Die Grenzseitenwand-Abstandshalterschicht 1202 kann zum Beispiel aus Wolfram, Aluminiumkupfer, Tantal, Tantalnitrid oder einem oder mehreren anderen geeigneten Metallen oder Metallnitriden bestehen. Als ein weiteres Beispiel kann die Grenzseitenwand-Abstandshalterschicht 1202 aus einem Oxid, Siliziumnitrid, Siliziumoxidnitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen. Die Grenzseitenwand-Abstandshalterschicht 1202 kann zum Beispiel konform hergestellt werden, und/oder sie kann durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Wie in der Schnittansicht 1300 von 13 gezeigt ist, wird eine Ätzung in die Grenzseitenwand-Abstandshalterschicht 1202 (siehe 12) durchgeführt, um horizontale Segmente der Grenzseitenwand-Abstandshalterschicht 1202 zu entfernen, ohne deren vertikale Segmente zu entfernen, sodass auf der Dummy-Seitenwand 112s ein Grenzseitenwand-Abstandshalter 114 entsteht. Der Grenzseitenwand-Abstandshalter 114 und die erste Dummy-Verkappungsschicht 1104 definieren gemeinsam eine Grenzseitenwand 114s, die sich über der Grenztrennstruktur 106 befindet und zu dem Logikbereich 104l zeigt. Bei einigen Ausführungsformen ist ein Teil der Grenzseitenwand 114s, der von der Dummy-Verkappungsschicht 1104 definiert wird, zusammenhängend mit einem Teil der Grenzseitenwand 114s, der von dem Grenzseitenwand-Abstandshalter 114 definiert wird. Außerdem ist die Grenzseitenwand 114s eben oder im Wesentlichen eben und ist nach unten zu dem Logikbereich 104l hin abgeschrägt. Bei einigen Ausführungsformen verläuft die Grenzseitenwand 114s durchgehend von einer Oberseite der ersten Dummy-Verkappungsschicht 1104 zu einer Unterseite des Grenzseitenwand-Abstandshalters 114. Die Ätzung kann zum Beispiel mit einer Trockenätzung oder einem oder mehreren anderen geeigneten Ätzverfahren durchgeführt werden. Für die Trockenätzung können zum Beispiel Halogenchemikalien, Fluorchemikalien oder andere geeignete Chemikalien verwendet werden. Die Halogenchemikalien können zum Beispiel Chlor (Cl2), Bromwasserstoff (HBr), Sauerstoff (z. B. O2), Argon, ein oder mehrere andere geeignete Halogene oder eine Kombination davon sein. Die Fluorchemikalien können zum Beispiel Tetrafluormethan (CF4), Fluoroform (CHF3), Difluormethan (CH2F2), Schwefelhexafluorid (SF6), Hexafluorethan (C2F6), Hexafluorpropylen (C3F6), Octafluorcyclobutan (C4F8), Perfluorcyclopenten (C5F8), eine oder mehrere andere geeignete Fluorspezies oder eine Kombination davon sein.
  • Wie in der Schnittansicht 1400 von 14 gezeigt ist, wird eine dielektrische Schutzschicht 1402 auf einer Oberseite des Grenzseitenwand-Abstandshalters 114 hergestellt. Bei einigen Ausführungsformen ist die dielektrische Schutzschicht 1402 eine Oxidschicht. Die dielektrische Schutzschicht 1402 kann mit einem thermischen Prozess ohne zusätzliche Maske so hergestellt werden, dass der oberste Teil der ersten Dummy-Verkappungsschicht 1104 und der Grenzseitenwand-Abstandshalter 114 oxidiert werden, sodass die dielektrische Schutzschicht 1402 entsteht. Die dielektrische Schutzschicht 1402 wird lediglich auf der ersten Dummy-Verkappungsschicht 1104 und dem Grenzseitenwand-Abstandshalter 114 und nicht auf der Grenztrennstruktur 106 oder anderen dielektrischen Strukturelementen hergestellt. Die dielektrische Schutzschicht 1402 kann eine Dicke von etwa 10 Å bis etwa 1000 Å, vorzugsweise von etwa 100 Å bis etwa 200 Å, haben. Bei einigen Ausführungsformen wird die dielektrische Schutzschicht 1402 so hergestellt, dass sie eine Dicke hat, die mit der Dicke der unteren Padschicht 402 oder einer gemeinsamen Dicke der unteren Padschicht 402 und der oberen Padschicht 404 vergleichbar ist. Die dielektrische Schutzschicht 1402 kann die Grenztrennstruktur 106 während eines Pad-Entfernungsprozesses schützen und verhindert die Entstehung einer Unterätzung an einem Verbindungspunkt des Grenzseitenwand-Abstandshalters 114 und der Grenztrennstruktur 106, der nachstehend in 15 gezeigt ist und unter Bezugnahme darauf beschrieben wird.
  • Wie in der Schnittansicht 1500 von 15 gezeigt ist, wird eine Ätzung in die obere Padschicht 404 und die untere Padschicht 402 (siehe 14) durchgeführt, um diese Schichten von dem Logikbereich 104l zu entfernen. Bei einigen Ausführungsformen führt die Ätzung zu Logik-Aussparungen mit Seitenwänden, die von den Grenz- und logischen Trennstrukturen 106 und 310 definiert werden. Bei einigen Ausführungsformen wird die Ätzung mit einem Ätzmittel durchgeführt, das eine höhere Ätzrate für die obere Padschicht 404 als für den Grenzseitenwand-Abstandshalter 114 und die erste Dummy-Verkappungsschicht 1104 hat, sodass der Grenzseitenwand-Abstandshalter 114 und die erste Dummy-Verkappungsschicht 1104 als eine Maske für die Ätzung dienen.
  • Wenn der Grenzseitenwand-Abstandshalter 114 und die dielektrische Schutzschicht 1402 nicht vorhanden sind, kann die Ätzung in die obere Padschicht 404 und die untere Padschicht 402 zur Entstehung von seitlichen Unterätzungen, Löchern und dergleichen entlang der Dummy-Seitenwand 112s führen. Die Dummy-Seitenwand 112s kann zum Beispiel heterogen sein (d. h. aus mehreren Materialien bestehen) und kann das gleiche Material (z. B. Siliziumnitrid) wie die obere Padschicht 404 aufweisen, sodass das Ätzmittel, das zum Entfernen der oberen Padschicht 404 verwendet wird, auch einen Teil der Dummy-Seitenwand 112s teilweise entfernen kann. Außerdem ermöglicht der Grenzseitenwand-Abstandshalter 114 eine ebene Grenzseitenwand 114s, die auch nach Ätzung eben bleibt. Die Grenzseitenwand 114s kann zum Beispiel aus einem Material bestehen, für das das Ätzmittel, das zum Entfernen der oberen Padschicht 404 verwendet wird, eine niedrige oder vernachlässigbare Ätzrate hat. Als ein weiteres Beispiel kann die Grenzseitenwand 114s homogen sein (d. h., aus nur einem Material bestehen), sodass die Ätzung an der Grenzseitenwand 114s über die Grenzseitenwand 114s hinweg gleichmäßig oder im Wesentlichen gleichmäßig ist. Da die Grenzseitenwand 114s nach der Ätzung eben bleibt, schließt sie keine Ätzrückstände (z. B. High-k-Ätzrückstände) ein, die bei der nachfolgenden Bearbeitung entstehen, und sie erleichtert die vollständige Entfernung des Ätzrückstands.
  • Wie vorstehend dargelegt worden ist, werden die dielektrische Schutzschicht 1402 (siehe 14) und der oberste Teil der Grenztrennstruktur 106 gleichzeitig mit der unteren Padschicht 402 entfernt. Ohne die dielektrische Schutzschicht 1402, die auf dem Grenzseitenwand-Abstandshalter 114 hergestellt wird, bleibt der Grenzseitenwand-Abstandshalter 114 auf Grund der Ätzselektivität unverändert, wenn die Grenztrennstruktur 106 gleichzeitig mit der unteren Padschicht 402 entfernt wird, und dadurch entsteht eine Unterätzung an einem Verbindungspunkt 1502 unter dem Grenzseitenwand-Abstandshalter 114. Wenn die dielektrische Schutzschicht 1402 auf dem Grenzseitenwand-Abstandshalter 114 hergestellt wird, kann sie die Grenztrennstruktur 106 während des Pad-Entfernungsprozesses schützen und die Entstehung einer Unterätzung an dem Verbindungspunkt 1502 des Grenzseitenwand-Abstandshalters 114 und der Grenztrennstruktur 106 verhindern, sodass eine Verunreinigung durch Rückstände bei späteren Prozessen vermieden wird und dadurch die Zuverlässigkeit der Vorrichtung verbessert wird. Die resultierende Grenzseitenwand 114s hat einen oberen Teil, der von dem Grenzseitenwand-Abstandshalter 114 definiert wird, der zusammenhängend und/oder bündig mit einem unteren Teil ist, der von der Grenztrennstruktur 106 definiert wird. Die Grenzseitenwand 114s ist nach unten zu dem Logikelement 110 hin abgeschrägt. Außerdem ist die Grenzseitenwand 114s von oben nach unten eben und verläuft bei einigen Ausführungsformen durchgehend von oben nach unten. Die Grenzseitenwand 114s kann zum Beispiel von ihrem oberen Rand bis zu ihrem unteren Rand eben sein und/oder durchgehend verlaufen. Der obere Rand der Grenzseitenwand 114s kann zum Beispiel auf gleicher Höhe oder im Wesentlichen auf gleicher Höhe mit einem oberen Rand der Dummy-Seitenwand 112s und/oder einer Oberseite des Grenzseitenwand-Abstandshalters 114 sein. Der untere Rand der Grenzseitenwand 114s kann sich zum Beispiel mit einem Abstand über einer Unterseite des Grenzseitenwand-Abstandshalters 114 befinden.
  • Wie in der Schnittansicht 1600 von 16 gezeigt ist, wird eine dielektrische Hochspannungsschicht (HV-Schicht) 1602 hergestellt und so strukturiert, dass sie von dem ersten Logikbereich 104l1 entfernt wird und auf dem zweiten Logikbereich 104l2 entsteht. Die dielektrische HV-Schicht 1602 kann zum Beispiel aus einem Oxid, einem High-k-Dielektrikum, einen oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon bestehen. Die dielektrische HV-Schicht 1602 kann auch auf der ersten Dummy-Verkappungsschicht 1104 und dem Grenzseitenwand-Abstandshalter 114 hergestellt werden. Die dielektrische HV-Schicht 1602 kann konform hergestellt werden, und/oder sie kann durch CVD, PVD, stromlose Plattierung, Elektroplattierung, mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Wie in der Schnittansicht 1700 von 17 gezeigt ist, wird eine dielektrische Logikschicht 1702 so hergestellt, dass sie die Struktur von 16 bedeckt und belegt. Außerdem wird eine Logikgateschicht 1704 so hergestellt, dass sie die dielektrische Logikschicht 1702 bedeckt, und eine Logik-Hartmaskenschicht 1706 wird so hergestellt, dass sie die Logikgateschicht 1704 bedeckt. Die dielektrische Logikschicht 1702 kann zum Beispiel aus einem Oxid, einem High-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon bestehen. Die Logikschicht 1702 kann zum Beispiel aus dotiertem oder undotiertem Polysilizium, einem Metall, einem leitfähigen Material oder einem oder mehreren anderen geeigneten Materialien bestehen. Die Logik-Hartmaskenschicht 1706 kann zum Beispiel aus Siliziumnitrid, Siliziumoxid, einem oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon bestehen. Bei einigen Ausführungsformen werden die dielektrische Logikschicht 1702, die Logikgateschicht 1704 und die Logik-Hartmaskenschicht 1706 konform hergestellt, und/oder sie werden durch CVD, PVD, stromlose Plattierung, Elektroplattierung, mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren oder einer Kombination davon hergestellt.
  • Wie in der Schnittansicht 1800 von 18 gezeigt ist, wird eine Ätzung in die Logik-Hartmaskenschicht 1706, die Logikgateschicht 1704 und die dielektrische Logikschicht 1702 (siehe 17) durchgeführt, um eine dielektrische Dummy-Logikgate-Schicht 306, eine Dummy-Logikgate-Elektrode 308 und eine Dummy-Logikgate-Hartmaske 2702 herzustellen. Die dielektrische Dummy-Logikgate-Schicht 306 und die Dummy-Logikgate-Elektrode 308 befinden sich über der Grenztrennstruktur 106, seitlich zwischen dem Grenzseitenwand-Abstandshalter 114 und dem Logikbereich 104l, und die Dummy-Logikgate-Hartmaske 2702 befindet sich über der Dummy-Logikgate-Elektrode 308. Außerdem werden bei der Ätzung ein Paar zweite dielektrische Logikgate-Schichten 156b, ein Paar Logikgate-Opferelektroden 2704 und ein Paar Logikgate-Hartmasken 2706 hergestellt. Die zweiten dielektrischen Logikgate-Schichten 156b und die Logikgate-Opferelektroden 2704 befinden sich jeweils über dem ersten und dem zweiten Logikbereich 104l1, und 104l2, und die Logikgate-Hartmasken 2706 befinden sich jeweils über den Logikgate-Opferelektroden 2704.
  • Wie in der Schnittansicht 1900 von 19 gezeigt ist, wird eine Ätzung in die dielektrische Logikschicht 1702 und die erste Dummy-Verkappungsschicht 1104 durchgeführt, um die dielektrische Logikschicht 1702 und die erste Dummy-Verkappungsschicht 1104 von dem Speicherbereich 104m zu entfernen. Bei einigen Ausführungsformen wird die Ätzung durch Strukturieren einer Fotoresistschicht 1902 durchgeführt, die den Logikbereich 104l und die Grenztrennstruktur 106, jedoch nicht den Speicherbereich 104m bedeckt. Wenn die Fotoresistschicht 1902 an der richtigen Stelle ist, wird ein Ätzmittel auf die dielektrische Logikschicht 1702 und die erste Dummy-Verkappungsschicht 1104 aufgebracht, bis es die Dummy-Deckschicht 302 erreicht, und anschließend wird die Fotoresistschicht 1902 abgelöst. Die Dummy-Deckschicht 302 kann zum Beispiel als ein Ätzstopp für die Ätzung dienen.
  • Wie in der Schnittansicht 2000 von 20 gezeigt ist, wird ein Hauptseitenwand-Abstandshalter 160 entlang Seitenwänden der Auswahlgate-Elektroden 150, einer Seitenwand der Dummy-Auswahlgate-Elektrode 120, einer Seitenwand der ersten Dummy-Verkappungsschicht 1104, Seitenwänden der Dummy-Logikgate-Elektrode 308 und Seitenwänden der Logikgate-Opferelektroden 2704 hergestellt. Der einfachen Erläuterung halber sind nur einige der Hauptseitenwand-Abstandshalter 160 mit 160 bezeichnet. Bei einigen Ausführungsformen weist der Hauptseitenwand-Abstandshalter 160 Siliziumoxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination davon auf. Außerdem umfasst bei einigen Ausführungsformen ein Verfahren zum Herstellen des Hauptseitenwand-Abstandshalters 160 das Abscheiden einer Hauptgrenzseitenwand-Abstandshalterschicht so, dass sie die Struktur von 19 bedeckt und belegt. Dann wird eine Rückätzung in die Hauptgrenzseitenwand-Abstandshalterschicht durchgeführt, um horizontale Segmente der Hauptgrenzseitenwand-Abstandshalterschicht zu entfernen, ohne deren vertikale Segmente zu entfernen. Die Hauptgrenzseitenwand-Abstandshalterschicht kann zum Beispiel konform abgeschieden werden, und/oder sie kann durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren oder einer Kombination davon hergestellt werden.
  • Wie außerdem in der Schnittansicht 2000 von 20 gezeigt ist, werden einzelne Speicher-Source-/Drain-Bereiche 126 in dem Speicherbereich 104m so hergestellt, dass sie jeweils an die Auswahlgate-Elektroden 150 angrenzen. Weiterhin werden Logik-Source-/Drain-Bereiche 152 paarweise in dem Logikbereich 104l hergestellt, wobei die Source-/Drain-Bereiche jedes Paars jeweils an gegenüberliegende Seitenwände einer Logikgate-Opferelektrode 2704 angrenzen. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der einzelnen Speicher-Source-/Drain-Bereiche 126 und der Logik-Source-/Drain-Bereiche 152 eine Ionenimplantation in das Halbleitersubstrat 104. Dotanden und/oder eine Implantationsenergie können zum Beispiel so gewählt werden, dass die Ionenimplantation durch die Dummy-Deckschicht 302, die dielektrische Speicherschicht 1502, die dielektrische Logikschicht 1702 und die untere Padschicht 402 durchgeführt wird. Bei anderen Ausführungsformen wird ein anderes Verfahren als die Ionenimplantation zum Herstellen der einzelnen Speicher-Source-/Drain-Bereiche 126 und der Logik-Source-/Drain-Bereiche 152 verwendet.
  • Wie außerdem in der Schnittansicht 2000 von 20 gezeigt ist, wird eine Ätzung in die Dummy-Deckschicht 302, die dielektrische Speicherschicht 1502 (siehe 19) und die dielektrische Logikschicht 1702 (siehe 19) durchgeführt, um diese Schichten von den einzelnen Speicher-Source-/Drain-Bereichen 126 und den Logik-Source-/Drain-Bereichen 152 zu entfernen, sodass die einzelnen Speicher-Source-/Drain-Bereiche 126 und die Logik-Source-/Drain-Bereiche 152 freigelegt werden. Außerdem werden durch die Ätzung ein Paar dielektrische Auswahlgateschichten 148, eine dielektrische Dummy-Auswahlgateschicht 122, eine dielektrische Dummy-Logikgateschicht 306 und ein Paar zweite dielektrische Logikgate-Schichten 156b hergestellt.
  • Da die Herstellung des Grenzseitenwand-Abstandshalters 114 und die Herstellung und Entfernung der dielektrischen Schutzschicht 1402 (die vorstehend unter Bezugnahme auf die 12 bis 15 beschrieben worden sind) eine fehlerfreie, ebene Grenzseitenwand 114s ermöglichen, werden bei der Ätzung keine Ätzrückstände (z. B. High-k-Ätzrückstände) in der Grenzseitenwand 114s eingeschlossen. Dadurch wird die vollständige Entfernung der Ätzrückstände erleichtert. Durch Erleichtern der vollständigen Entfernung der Ätzrückstände kann der Grenzseitenwand-Abstandshalter 114 die Ausbeute und Zuverlässigkeit von Halbleiter-Bauelementen (z. B. Logikelementen oder Speicherbausteinen) auf dem Halbleitersubstrat 104 erhöhen.
  • Wie außerdem in der Schnittansicht 2000 von 20 gezeigt ist, werden Silizidpads 312 auf den einzelnen Source-/Drain-Bereichen 131 und den Logik-Source-/Drain-Bereichen 152 hergestellt. Der einfachen Erläuterung halber sind nur einige der Silizidpads 312 mit 312 bezeichnet. Die Silizidpads 312 können zum Beispiel Nickelsilizid oder ein oder mehrere andere geeignete Silizide sein oder andernfalls aufweisen, und/oder sie können zum Beispiel mit einem Silizid-Prozess oder einem oder mehreren anderen geeigneten Aufwachsprozessen hergestellt werden.
  • Wie in der Schnittansicht 2100 von 21 gezeigt ist, wird eine Maskierungsschicht so hergestellt, dass sie die Struktur von 20 bedeckt, und anschließend wird ein Planarisierungsprozess durchgeführt. Durch den Planarisierungsprozess können die Steuergate-Hartmasken 210, die Auswahlgate-Hartmasken 208, die Löschgate-Hartmasken 212 und die Logikgate-Hartmasken 2706; die Dummy-Steuergate-Hartmaske 204, die Dummy-Auswahlgate-Hartmaske 206 und die Logikgate-Hartmaske 2702; sowie die erste Dummy-Verkappungsschicht 1104 (siehe 20) entfernt werden. Der Planarisierungsprozess kann zum Beispiel durch eine CMP oder mit einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen.
  • Wie außerdem in der Schnittansicht 2100 von 21 gezeigt ist, wird eine untere ILD-Schicht 162l mit einer Oberseite hergestellt, die planar oder im Wesentlichen planar mit der planaren Oberfläche der Struktur von 21 ist. Die untere ILD-Schicht 162l kann zum Beispiel aus einem Oxid, einem Low-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon bestehen. Die untere ILD-Schicht 162l kann zum Beispiel durch CVD, PVD, Sputtern oder eine Kombination davon abgeschieden werden und anschließend planarisiert werden. Der Planarisierungsprozess kann zum Beispiel durch eine CMP oder mit einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen. Durch den Planarisierungsprozess wird eine Oberseite der unteren ILD-Schicht 162l so ausgespart, dass sie ungefähr auf gleicher Höhe mit Oberseiten der Logikgate-Opferelektroden 2704 (siehe 20) ist, sodass die Logikgate-Opferelektroden 2704 freigelegt werden. Anschließend wird ein Gate-Ersetzungsprozess durch eine Ätzung in die Logikgate-Opferelektroden 2704 durchgeführt, um sie zu entfernen. Bei einigen Ausführungsformen wird die Ätzung durchgeführt, wenn eine Maskierungsschicht an der richtigen Stelle ist, um andere Bereiche der Struktur zu schützen, bis die Logikgate-Opferelektroden 2704 entfernt sind. Anstelle der Logikgate-Opferelektroden 2704 werden Logikgate-Elektroden 158 hergestellt. Die Logikgate-Elektroden 158 können zum Beispiel aus einem Metall, dotiertem Polysilizium, einem anderen Material als die Logikgate-Opferelektroden 2704 oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der Logikgate-Elektroden 158 das Herstellen einer leitfähigen Schicht zum Beispiel durch CVD, PVD, stromlose Plattierung, Elektroplattierung oder mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren. Anschließend wird die leitfähige Schicht planarisiert, bis die untere ILD-Schicht 162l erreicht ist. Die Planarisierung kann zum Beispiel mit einer CMP oder einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen.
  • Wie in der Schnittansicht 2200 von 22 gezeigt ist, wird eine obere ILD-Schicht 162u so hergestellt, dass sie die Struktur von 21 bedeckt, wobei sie eine Oberseite hat, die planar oder im Wesentlichen planar ist. Bei einigen Ausführungsformen kann die obere ILD-Schicht 162u zum Beispiel aus einem Oxid, einem Low-k-Dielektrikum, einen oder mehreren anderen geeigneten Dielektrika oder einer Kombination davon bestehen. Außerdem kann die obere ILD-Schicht 162u zum Beispiel durch Abscheiden und anschließendes Planarisieren ihrer Oberseite hergestellt werden. Die Abscheidung kann zum Beispiel durch CVD, PVD, Sputtern oder eine Kombination davon durchgeführt werden. Die Planarisierung kann zum Beispiel mit einer CMP oder einem oder mehreren anderen geeigneten Planarisierungsprozessen erfolgen.
  • Wie außerdem in der Schnittansicht 2200 von 22 gezeigt ist, werden Durchkontakte 164 so hergestellt, dass sie durch die obere ILD-Schicht 162u und die untere ILD-Schicht 162l zu den einzelnen Speicher-Source-/Drain-Bereichen 126, den Logik-Source-/Drain-Bereichen 152, dem gemeinsamen Speicher-Source-/Drain-Bereich 128, den Steuergate-Elektroden 138, den Auswahlgate-Elektroden 150, der Löschgate-Elektrode 144, den Logikgate-Elektroden 158 oder einer Kombination davon verlaufen.
  • In 23 ist ein Ablaufdiagramm 2300 einiger Ausführungsformen eines Verfahrens zum Herstellen eines IC dargestellt, der eine Eingebetteter-Speicher-Grenzstruktur mit einem Grenzseitenwand-Abstandshalter aufweist. Der IC kann zum Beispiel dem IC der 4 bis 22 entsprechen.
  • Im Schritt 2302 wird ein Substrat bereitgestellt. Das Substrat weist einen Speicherbereich und einen Logikbereich auf. In dem Speicherbereich wird eine dielektrische Speicherschicht hergestellt. Siehe zum Beispiel 4.
  • Im Schritt 2304 wird eine Grenztrennstruktur hergestellt, die den Speicherbereich von dem Logikbereich trennt. Siehe zum Beispiel 5.
  • Im Schritt 2306 wird eine mehrschichtige Speicherschicht so hergestellt, dass sie das Substrat bedeckt. Siehe zum Beispiel die 6 bis 8.
  • Im Schritt 2308 wird eine Speicherzellenstruktur auf dem Speicherbereich aus der mehrschichtigen Speicherschicht hergestellt, während ein Rest der mehrschichtigen Speicherschicht auf der Grenztrennstruktur und dem Logikbereich verbleibt. Siehe zum Beispiel die 9 und 10.
  • Im Schritt 2310 wird die mehrschichtige Speicherschicht strukturiert, um über der Grenztrennstruktur eine Dummy-Seitenwand herzustellen, die zu dem Logikbereich zeigt. Siehe zum Beispiel 11.
  • Im Schritt 2312 wird eine Grenzseitenwand-Abstandshalterschicht hergestellt und strukturiert, um auf der Dummy-Seitenwand einen Grenzseitenwand-Abstandshalter mit einer ebenen Grenzseitenwand herzustellen. Siehe zum Beispiel die 12 und 13.
  • Im Schritt 2314 wird eine dielektrische Schutzschicht auf einer Oberseite des Grenzseitenwand-Abstandshalters hergestellt. Siehe zum Beispiel 14.
  • Im Schritt 2316 werden eine untere Padschicht und eine obere Padschicht in dem Logikbereich gleichzeitig mit der dielektrischen Schutzschicht entfernt. Die dielektrische Schutzschicht verhindert eine Unterätzung an einem Verbindungspunkt des Grenzseitenwand-Abstandshalters und der Grenztrennstruktur. Siehe zum Beispiel 15.
  • Im Schritt 2318 werden eine dielektrische Logikschicht und eine Logikgateschicht auf dem Logikbereich hergestellt. An dem Verbindungspunkt des Grenzseitenwand-Abstandshalters und der Grenztrennstruktur wird ein dielektrischer Rückstand reduziert oder eliminiert. Siehe zum Beispiel die 16 und 17.
  • Im Schritt 2320 werden Logikelemente in dem Logikbereich hergestellt. Siehe zum Beispiel die 18 bis 22.
  • Das Ablaufdiagramm 2300 von 23 wird hier zwar als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als den hier dargestellten und/oder beschriebenen stattfinden. Darüber hinaus brauchen nicht alle dargestellten Schritte einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren, und ein oder mehrere der hier beschriebenen Schritte können in einem oder mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
  • In Anbetracht des Vorstehenden sind einige Ausführungsformen der vorliegenden Anmeldung auf einen integrierten Schaltkreis (IC) gerichtet. Der IC weist eine Trennstruktur auf, die in einem Halbleitersubstrat angeordnet ist und einen Speicherbereich des Halbleitersubstrats von einem Logikbereich trennt. Die Trennstruktur weist ein dielektrisches Material auf. Der IC weist weiterhin eine Speicherzelle, die in dem Speicherbereich angeordnet ist, und eine Dummy-Steuergate-Struktur auf, die auf der Trennstruktur angeordnet ist. Die Dummy-Steuergate-Struktur definiert eine Dummy-Seitenwand, die zu dem Logikbereich zeigt und mehrere Materialien aufweist. Der IC weist weiterhin einen Grenzseitenwand-Abstandshalter auf, der auf der Trennstruktur entlang der Dummy-Seitenwand der Dummy-Steuergate-Struktur angeordnet ist. Der Grenzseitenwand-Abstandshalter hat eine ebene Grenzseitenwand, die zu dem Logikbereich zeigt. Der IC weist weiterhin ein Logikelement auf, das auf dem Logikbereich angeordnet ist.
  • Einige weitere Ausführungsformen der vorliegenden Anmeldung sind ebenfalls auf einen IC gerichtet. Der IC weist ein Halbleitersubstrat auf, das einen Speicherbereich mit einer darauf angeordneten Speicherzelle und einen Logikbereich mit einem darauf angeordneten Logikelement aufweist. Der IC weist weiterhin eine Trennstruktur auf, die in einem Halbleitersubstrat angeordnet ist und den Logik- und den Speicherbereich trennt. Die Trennstruktur weist ein dielektrisches Material auf. Der IC weist weiterhin eine dielektrische Dummy-Steuergateschicht, die auf der Trennstruktur angeordnet ist, und eine Dummy-Steuergate-Elektrode auf, die auf der dielektrischen Dummy-Steuergateschicht angeordnet ist. Der IC weist weiterhin einen Grenzseitenwand-Abstandshalter auf, der auf der Trennstruktur entlang der Dummy-Steuergate-Elektrode und der dielektrischen Dummy-Steuergateschicht angeordnet ist. Der Grenzseitenwand-Abstandshalter und ein oberster Teil der Trennstruktur definieren gemeinsam eine Grenzseitenwand, die zu dem Logikbereich zeigt. Die Grenzseitenwand ist durchgehend und ist zu dem Logikbereich hin abgeschrägt.
  • Weiterhin sind einige Ausführungsformen der vorliegenden Anmeldung auf ein Verfahren zum Herstellen eines integrierten Schaltkreises (IC) gerichtet. Das Verfahren umfasst das Bereitstellen eines Halbleitersubstrats mit einem Logikbereich und einem Speicherbereich und das Herstellen einer unteren Padschicht und einer oberen Padschicht auf dem Logikbereich. Das Verfahren umfasst weiterhin das Herstellen einer Trennstruktur in dem Halbleitersubstrat, wobei die Trennstruktur den Logikbereich und den Speicherbereich trennt. Das Verfahren umfasst weiterhin das Herstellen und Strukturieren einer Mehrfachschicht, um eine Speicherzellenstruktur auf dem Speicherbereich und eine Dummy-Struktur auf der Trennstruktur herzustellen und um eine Dummy-Seitenwand der Dummy-Struktur zu definieren, die zu dem Logikbereich zeigt. Das Verfahren umfasst weiterhin das Herstellen und Strukturieren einer Grenzseitenwand-Abstandshalterschicht über der Mehrfachschicht, um einen Grenzseitenwand-Abstandshalter herzustellen, der die Dummy-Struktur bedeckt und zumindest teilweise eine Grenzseitenwand des Grenzseitenwand-Abstandshalters definiert, die zu dem Logikbereich zeigt. Das Verfahren umfasst weiterhin das Herstellen einer dielektrischen Schutzschicht auf einer Oberseite des Grenzseitenwand-Abstandshalters. Das Verfahren umfasst weiterhin das Entfernen der unteren Padschicht und der oberen Padschicht in dem Logikbereich. Gleichzeitig wird die dielektrische Schutzschicht entfernt. Das Verfahren umfasst weiterhin das Herstellen einer Logikelementstruktur auf dem Logikbereich.

Claims (19)

  1. Verfahren zum Herstellen eines integrierten Schaltkreises, mit den folgenden Schritten: Bereitstellen eines Halbleitersubstrats (104) mit einem Logikbereich (104l) und einem Speicherbereich (104m); Herstellen einer unteren Padschicht (402) und einer oberen Padschicht (404) auf dem Logikbereich; Herstellen einer Dummy-Struktur (112) zwischen dem Logikbereich (104l) und dem Speicherbereich (104m), um eine Dummy-Seitenwand (112s) der Dummy-Struktur (112) zu definieren, die zu dem Logikbereich (104l) zeigt; Herstellen eines Grenzseitenwand-Abstandshalters (114) so, dass er die Dummy-Struktur (112) bedeckt und zumindest teilweise eine Grenzseitenwand (114s) des Grenzseitenwand-Abstandshalters (114) definiert, die zu dem Logikbereich (104l) zeigt; Herstellen einer dielektrischen Schutzschicht (1402) auf einer Oberseite des Grenzseitenwand-Abstandshalters (114); Entfernen der unteren Padschicht (402) und der oberen Padschicht (404) in dem Logikbereich (104l), wobei gleichzeitig die dielektrische Schutzschicht (1402) entfernt wird; und Herstellen einer Logikelementstruktur (110) auf dem Logikbereich (104l); und unter Verwendung der oberen Padschicht (404) als einer Maske Herstellen einer Vorläufer-Oxidschicht (408) von einer Oberseite des Halbleitersubstrats (104) und Reduzieren einer Höhe der Oberseite des Speicherbereichs (104m) des Halbleitersubstrats (104); und Entfernen eines oberen Teils der Vorläufer-Oxidschicht (408), um eine dielektrische Speicherschicht (604) aus der Vorläufer-Oxidschicht herzustellen.
  2. Verfahren nach Anspruch 1, wobei die dielektrische Schutzschicht (1402) mit einem thermischen Prozess so hergestellt wird, dass ein oberster Teil des Grenzseitenwand-Abstandshalters (114) die dielektrische Schutzschicht bildet.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Dummy-Struktur (112) dadurch hergestellt wird, dass eine Mehrfachschicht (702) hergestellt und strukturiert wird, um eine Speicherzellenstruktur (108) auf dem Speicherbereich (104m) herzustellen und die Dummy-Struktur (112) auf einer Trennstruktur (106) herzustellen.
  4. Verfahren nach Anspruch 3, wobei der Grenzseitenwand-Abstandshalter (114) und ein oberer Teil der Trennstruktur (106) gemeinsam die zu dem Logikbereich (104l) zeigende Grenzseitenwand (114s) definieren, wobei die Grenzseitenwand abgeschrägt ist und ein Teil der Grenzseitenwand, der von dem Grenzseitenwand-Abstandshalter (114) definiert wird, mit einem Teil der von der Trennstruktur (106) definierten Grenzseitenwand (114s) zusammenhängend ist.
  5. Verfahren nach Anspruch 3 oder 4, das weiterhin das Durchführen eines Planarisierungsprozesses zum Erzeugen einer planaren Oberseite der Trennstruktur (106) umfasst.
  6. Verfahren nach einem der Ansprüche 3 bis 5, wobei das Herstellen der Speicherzellenstruktur (108) und des Grenzseitenwand-Abstandshalters (114) Folgendes umfasst: Strukturieren der Mehrfachschicht (702), um die Speicherzellenstruktur (108) auf dem Speicherbereich (104m) herzustellen; Herstellen einer Dummy-Verkappungsschicht (1104) so, dass sie die Speicherzellenstruktur (108) und einen Rest der Mehrfachschicht (704) bedeckt; Durchführen einer ersten Ätzung in die Mehrfachschicht (702) und die Dummy-Verkappungsschicht (1104), um die Mehrfachschicht und die Dummy-Verkappungsschicht von dem Logikbereich (104l) zu entfernen und um die Dummy-Seitenwand (112s) auf der Trennstruktur (106) zu definieren; Herstellen einer Grenzseitenwand-Abstandshalterschicht (1202) so, dass sie die Dummy-Verkappungsschicht (1104), die Trennstruktur (106) und den Logikbereich (104l) bedeckt und außerdem die Dummy-Seitenwand (112s) belegt; und Durchführen einer zweiten Ätzung in die Grenzseitenwand-Abstandshalterschicht (1202), um horizontale Segmente der Grenzseitenwand-Abstandshalterschicht (1202) zu entfernen und um den Grenzseitenwand-Abstandshalter (114) auf der Dummy-Seitenwand (112) herzustellen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der Logikelementstruktur (110) Folgendes umfasst: Herstellen einer konformen dielektrischen High-k-Schicht (1702) über der Dummy-Verkappungsschicht (1104), dem Grenzseitenwand-Abstandshalter (114) und dem Logikbereich (104l); Herstellen einer Polysiliziumschicht (1704) über der konformen dielektrischen High-k-Schicht (1702); und Durchführen einer Ätzung in die konforme dielektrische High-k-Schicht (1702) und die Polysiliziumschicht (1704), um eine Polysilizium-Gate-Elektrode (1704) und eine dielektrische High-k-Schicht (1702) übereinander gestapelt auf dem Logikbereich (104l) herzustellen; und Ersetzen der Polysilizium-Gate-Elektrode (1704) durch eine Metall-Gate-Elektrode (158).
  8. Integrierter Schaltkreis, mit: einer Trennstruktur (106), die in einem Halbleitersubstrat (104) angeordnet ist und einen Logikbereich (104l) und einen Speicherbereich (104m) des Halbleitersubstrats (104) trennt, wobei die Trennstruktur (106) ein dielektrisches Material aufweist; einer Speicherzelle (108), die in dem Speicherbereich (104m) angeordnet ist; einer Dummy-Steuergate-Struktur (112), die auf der Trennstruktur (106) angeordnet ist, wobei die Dummy-Steuergate-Struktur (112) eine Dummy-Seitenwand (112s) definiert, die zu dem Logikbereich (104l) zeigt und mehrere unterschiedliche Materialien aufweist; einem Grenzseitenwand-Abstandshalter (114), der auf der Trennstruktur (106) entlang der Dummy-Seitenwand (112s) der Dummy-Steuergate-Struktur (112) angeordnet ist, wobei der Grenzseitenwand-Abstandshalter (114) und ein oberster Teil der Trennstruktur (106) gemeinsam eine Grenzseitenwand (114s) definieren, die zu dem Logikbereich (104l) zeigt und durchgehend nach unten zu dem Logikbereich (104l) hin abgeschrägt ist; und einem Logikelement (110), das auf dem Logikbereich (104l) angeordnet ist; wobei an einer Oberseite der Dummy-Steuergate-Struktur (112) und/oder des Grenzseitenwand-Abstandshalters (114) eine Silizidschicht (202) angeordnet ist.
  9. Integrierter Schaltkreis, IC, nach Anspruch 8, wobei die Dummy-Seitenwand (112s) einen oberen vertikalen Teil und einen unteren vertikalen Teil aufweist, die durch einen Querteil verbunden sind, wobei der obere vertikale Teil zu dem Speicherbereich (104m) hin gegenüber dem unteren vertikalen Teil vertieft ist.
  10. Integrierter Schaltkreis, IC, nach Anspruch 8 oder 9, wobei die Grenzseitenwand (112s) durchgehend von oben nach unten verläuft.
  11. Integrierter Schaltkreis, IC, nach einem der Ansprüche 8 bis 10, wobei die Grenzseitenwand (112s) einen Winkel (θ) von kleiner als etwa 60° mit einer planaren Seitenfläche des Grenzseitenwand-Abstandshalters (114) bildet.
  12. Integrierter Schaltkreis, IC, nach einem der Ansprüche 8 bis 11, wobei die Dummy-Steuergate-Struktur (112) eine Oxid-Nitrid-Oxid-Schicht und eine Dummy-Gate-Elektrode (116) über der ONO-Schicht aufweist.
  13. Integrierter Schaltkreis, nach einem der Ansprüche 8 bis 12, wobei der Grenzseitenwand-Abstandshalter (114) die Dummy-Seitenwand (112s) direkt kontaktiert.
  14. Verfahren zum Herstellen eines integrierten Schaltkreises, IC, mit den folgenden Schritten: Bereitstellen eines Halbleitersubstrats (104) mit einem Logikbereich (104l) und einem Speicherbereich (104m); Herstellen einer Trennstruktur (106) in dem Halbleitersubstrat (104), wobei die Trennstruktur (106) den Logikbereich (104l) und den Speicherbereich (104m) trennt; Herstellen einer Dummy-Struktur (112) auf der Trennstruktur (106), um eine Dummy-Seitenwand (112s) der Dummy-Struktur zu definieren, die zu dem Logikbereich (104l) zeigt; Herstellen eines Grenzseitenwand-Abstandshalters (114) so, dass er die Dummy-Struktur (112) bedeckt und zumindest teilweise eine Grenzseitenwand (114s) des Grenzseitenwand-Abstandshalters (114) definiert, die zu dem Logikbereich (104l) zeigt; Herstellen einer dielektrischen Schutzschicht (1402) auf einer Oberseite des Grenzseitenwand-Abstandshalters (114); Entfernen der dielektrischen Schutzschicht (1402); und Herstellen einer Logikelementstruktur (110) auf dem Logikbereich (104l); Anordnen einer Silizidschicht (202) auf einer Oberseite der Dummy-Struktur (112) und/oder des Grenzseitenwand-Abstandshalters (114).
  15. Verfahren nach Anspruch 14, wobei die Dummy-Struktur (112) gleichzeitig mit einer Speicherzellenstruktur (108) dadurch hergestellt wird, dass eine Mehrfachschicht (702) auf dem Speicherbereich (104m) hergestellt und strukturiert wird.
  16. Verfahren nach Anspruch 15, wobei das Herstellen des Grenzseitenwand-Abstandshalters (114) Folgendes umfasst: Herstellen einer Dummy-Verkappungsschicht (1104) so, dass sie die Speicherzellenstruktur (110) und einen Rest der Mehrfachschicht (702) bedeckt; Durchführen einer ersten Ätzung in die Mehrfachschicht (702) und die Dummy-Verkappungsschicht (1104), um die Mehrfachschicht und die Dummy-Verkappungsschicht (1104) von dem Logikbereich zu entfernen und um die Dummy-Seitenwand (112s) auf der Trennstruktur (106) zu definieren; Herstellen einer Grenzseitenwand-Abstandshalterschicht (1202) so, dass sie die Dummy-Verkappungsschicht (1104), die Trennstruktur (106) und den Logikbereich (104l) bedeckt und außerdem die Dummy-Seitenwand (112s) belegt; und Durchführen einer zweiten Ätzung in die Grenzseitenwand-Abstandshalterschicht (1202), um horizontale Segmente der Grenzseitenwand-Abstandshalterschicht (1104) zu entfernen und den Grenzseitenwand-Abstandshalter (114) auf der Dummy-Seitenwand (112s) herzustellen.
  17. Verfahren nach einem der Ansprüche 14 bis 16, wobei die dielektrische Schutzschicht (1402) gleichzeitig mit einer unteren Padschicht (402) und einer oberen Padschicht (404) auf dem Logikbereich (104l) entfernt wird.
  18. Verfahren nach Anspruch 17, das vor dem Herstellen der Trennstruktur (106) weiterhin Folgendes umfasst: unter Verwendung der oberen Padschicht (404) als einer Maske Herstellen einer Vorläufer-Oxidschicht (408) von einer Oberseite des Halbleitersubstrats (104) und Reduzieren einer Höhe der Oberseite des Speicherbereichs des Halbleitersubstrats (104); und Entfernen eines oberen Teils der Vorläufer-Oxidschicht (408), um eine dielektrische Speicherschicht (604) aus der Vorläufer-Oxidschicht (408) herzustellen.
  19. Verfahren nach einem der Ansprüche 14 bis 18, wobei die dielektrische Schutzschicht (1402) mit einem thermischen Prozess so hergestellt wird, dass ein oberster Teil des Grenzseitenwand-Abstandshalters (114) die dielektrische Schutzschicht (1402) bildet.
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