CN110838494A - 嵌入式存储器的单元边界结构、集成电路及其形成方法 - Google Patents

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Abstract

本申请的各种实施例涉及具有边界侧壁间隔件的嵌入式存储器边界结构及相关形成方法。在一些实施例中，在半导体衬底中形成隔离结构以将存储区与逻辑区分离。在所述存储区上形成存储单元结构，并在所述隔离结构上形成伪结构。形成覆盖所述伪结构的边界侧壁间隔件。保护介质层形成在所述边界侧壁间隔件的顶面上。所述边界侧壁间隔件和所述保护介质层提供平滑的边界侧壁以在所述逻辑器件结构的形成期间不会经受损坏，因此，在使用HKMG技术形成所述逻辑器件结构期间不会吸收高k蚀刻残余物。本发明的实施例还提供了集成电路及其形成方法。

Description

嵌入式存储器的单元边界结构、集成电路及其形成方法
技术领域
本发明一般地涉及半导体器件，更具体地，涉及集成电路及其操作方法。
背景技术
在过去的几十年中，集成电路(IC)制造业经历了指数式增长。随着IC的发展，功能密度(即，每个芯片面积的互连器件的数量)通常会增加，而几何尺寸(即，可以产生的最小部件(或线))减小。IC发展的一些进步包括嵌入式存储器技术和高k金属栅极(HKMG)技术。嵌入式存储器技术是存储器器件与逻辑器件在同一半导体芯片上的集成，使得存储器器件支持逻辑器件的操作。高k金属栅极(HKMG)技术是使用金属栅电极和高K栅极电介质层制造半导体器件。
发明内容
根据本发明的一方面，提供了一种用于形成集成电路(IC)的方法，所述方法包括：提供包括逻辑区和存储区的半导体衬底；在所述逻辑区上形成下焊盘层和上焊盘层；在所述逻辑区和所述存储区之间形成伪结构，并限定所述伪结构的面向所述逻辑区的伪侧壁；形成边界侧壁间隔件以覆盖所述伪结构，并至少部分地限定所述边界侧壁间隔件的面向所述逻辑区的边界侧壁；在所述边界侧壁间隔件的顶面上形成保护介质层；去除逻辑区中的所述下焊盘层和所述上焊盘层，其中，同时去除所述保护介质层；以及在所述逻辑区上形成逻辑器件结构。
根据本发明的另一方面，提供了一种集成电路(IC)，所述集成电路包括：隔离结构，设置在半导体衬底内并分离所述半导体衬底的逻辑区和存储区，所述隔离结构包括介电材料；存储单元，设置在所述存储区中；伪控制栅极结构，设置在所述隔离结构上，其中，所述伪控制栅极结构限定面向所述逻辑区并包括多种不同材料的伪侧壁；边界侧壁间隔件，沿着所述伪控制栅极结构的所述伪侧壁设置在所述隔离结构上，其中，所述边界侧壁间隔件和所述隔离结构的最上部共同限定边界侧壁，其中，所述边界侧壁面向所述逻辑区并朝向所述逻辑区连续向下倾斜；和逻辑器件，形成在所述逻辑区上。
根据本发明的又一方面，提供了一种用于形成集成电路(IC)的方法，所述方法包括：提供包括逻辑区和存储区的半导体衬底；在所述半导体衬底中形成隔离结构，所述隔离结构分隔所述逻辑区和存储区；在所述隔离结构上形成伪结构，并限定面向所述逻辑区的所述伪结构的伪侧壁；形成覆盖所述伪结构的边界侧壁间隔件，并至少部分地限定面向所述逻辑区的所述边界侧壁间隔件的边界侧壁；在所述边界侧壁间隔件的顶面上形成保护介质层；去除所述保护介质层；以及在所述逻辑区上形成逻辑器件结构。
附图说明
结合附图进行阅读时，可通过以下详细描述更好地理解本发明的各方面。值得注意的是，依照工业中的标准实践，许多部件并非按比例绘制。实际上，为了清楚的讨论，各部件的尺寸可以被任意增加或减少。
图1和图2说明集成电路(IC)的一些实施例的截面图，其中，该集成电路包括具有边界侧壁间隔件的嵌入式存储器边界结构。
图3说明图1的IC的另外一些实施例的截面图。
图4至图22说明用于形成IC的方法的一系列截面图，其中，该IC包括具有边界侧壁间隔件的嵌入式存储器边界结构。
图23说明图4至图22的方法的一些实施例的流程图。
具体实施方式
以下发明提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述部件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各种实例中重复参考数字和/或字母。这种重复是为了简化和清楚，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语来描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件或装置的不同的方位。器件或装置可以以其它方式定位(旋转90度或在其他方位)，而在此使用的空间相对描述符可以同样地作相应的解释。另外，术语“第一”、“第二”、“第三”、“第四”等仅仅是通用标识符，并且因此在各个实施例中可以互换。例如，虽然在一些实施例中元件(例如，开口)可称为“第一”元件，但是在其他实施例中该元件可称为“第二”元件。
根据用于制造具有嵌入式存储器技术和高k金属栅极(HKMG)技术的集成电路(IC)的一些方法，边界隔离结构形成为将半导体衬底的存储区与半导体衬底的逻辑区分开。多层膜形成为覆盖存储器和逻辑区以及边界隔离结构。用多层膜在存储区上形成存储器器件，并且形成伪多晶硅(DPO)层以覆盖存储器器件和剩余多层膜。在多层膜和DPO层上执行蚀刻，从逻辑区上去除多层膜和DPO层，使得多层膜的剩余部分和DPO层的剩余部分共同限定光滑且面向边界隔离结构上的逻辑区的边界侧壁。使用高k栅极电介质层和多晶硅栅电极在逻辑区上形成逻辑器件。随后，执行HKMG置换工艺以用金属栅电极代替多晶硅栅电极。
所述方法的挑战在于逻辑器件的形成涉及介电材料去除和再沉积，这可能损坏边界侧壁，使其不再平滑。例如，去除先前的焊盘介电层或硬掩模的蚀刻工艺可能导致边界侧壁的横向底切、凹坑等。损坏边界侧壁可能导致在后续处理过程期间的填充问题、污染和/或其他可靠性问题。例如，在形成逻辑器件期间，可以形成高k介电层和多晶硅层以加衬里于逻辑区和边界侧壁。然后可将高k介电层和多晶硅层图案化为逻辑器件。由于边界侧壁在第三蚀刻期间受损，所以在图案化高k介电层之后，高k残余物可能会保留在边界侧壁上(例如，在凹坑内或横向底切内)。高k残余物污染可能改变参数甚至使半导体衬底上的器件失效。另外，高k残余物可能污染后续处理中使用的处理工具，从而污染随后由污染处理工具处理的其他半导体衬底。
鉴于前述内容，本申请的各种实施例涉及一种用于形成IC的方法，该IC包括具有边界侧壁间隔件的嵌入式存储器边界结构。在一些实施例中，在半导体衬底中形成隔离结构，以将半导体衬底的存储区与半导体衬底的逻辑区分开。多层膜形成并图案化为在存储区上形成存储单元结构并在隔离结构上形成伪结构。边界侧壁间隔层形成并图案化为以形成覆盖伪结构的边界侧壁间隔件。保护介质层形成在边界侧壁间隔件的顶面上。在去除逻辑区中的下焊盘层和上焊盘层时的同时去除保护介质层。边界侧壁间隔件在形成逻辑器件结构的同时保护伪结构免受损坏。保护介质层在焊盘去除工艺期间保护边界隔离结构，并防止在边界侧壁间隔件和边界隔离结构的连接点处形成底切(稍后将更详细地描述，例如，参见对应于图15的内容)。因此，沿着伪结构和/或边界侧壁间隔件没有形成横向底切、凹坑等。此外，边界侧壁间隔件可提供平滑的边界侧壁，该边界侧壁在逻辑器件结构的形成期间不会受到损坏(例如，如下所示，由于边界侧壁的材料)，因此在使用HKMG技术形成逻辑器件结构期间不会吸收高k蚀刻残余物。这又允许完全去除高k蚀刻残余物，从而提高在半导体衬底上形成的半导体器件的可靠性。
参考图1，提供了包括用于嵌入式存储器的单元边界结构102的IC的一些实施例的截面图100。单元边界结构102位于半导体衬底104的边界区104b上。边界区104b将半导体衬底104的存储区104m与半导体衬底104的逻辑区1041分开。半导体衬底104可以是或者包括例如体硅衬底、III-V族衬底、绝缘体上硅(SOI)衬底或一些其他合适的半导体衬底。如本文所用，具有后缀“(s)”的术语(例如，半导体衬底)可以是例如单数或复数。此外，单元边界结构102与边界区104b上的边界隔离结构106重叠。边界隔离结构106延伸到边界区104b中，并提供存储区104m上的嵌入式存储器108与逻辑区1041上的逻辑器件110之间的物理和电气分离。边界隔离结构106可以是或者包括例如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、一些其他合适的沟槽隔离结构或一些其他合适的隔离结构。
单元边界结构102包括伪控制栅极结构112和边界侧壁间隔件114。伪控制栅极结构112限定面向逻辑器件110并包括多种不同材料的伪侧壁112s。多种不同材料可包括例如氮化硅、氧化硅、多晶硅、一些其他合适的材料或前述的任何组合。此外，在一些实施例中，伪侧壁112s具有通过横向部分连接的上部垂直部分和下部垂直部分。上部垂直部分相对于下部垂直部分朝向存储区104m凹陷。边界侧壁间隔件114在伪控制栅极结构112和逻辑器件110之间横向地覆盖边界隔离结构106，并与伪侧壁112s相邻。在一些实施例中，边界侧壁间隔件114直接接触伪侧壁112s，和/或沿着伪侧壁112s从伪侧壁112s的最底部边缘连续延伸到伪侧壁112s的最顶部边缘。边界侧壁间隔件114可以是或者包括例如氧化硅、氮化硅、氮氧化硅、一些其他合适的电介质、多晶硅、铝铜、钽、一些其他合适的金属或金属合金、氮化钽、氮化钛、一些其它合适的金属氮化物或一些其它合适的材料。此外，边界侧壁间隔件114可以是或者包括例如同类材料(例如，单一材料)。
面向逻辑器件110的边界侧壁114s至少部分地由边界侧壁间隔件114限定。在一些实施例中，边界侧壁114s完全由边界侧壁间隔件114限定。在其他实施例中，边界侧壁114s由边界侧壁间隔件114和边界隔离结构106共同限定。在一些其他实施例中，由边界隔离结构106限定的边界侧壁114s的一部分与由边界侧壁间隔件114限定的边界侧壁114s的一部分是连续和/或齐平。边界侧壁114s朝向逻辑器件110向下倾斜。此外，边界侧壁114s从顶部到底部是平滑的，并且在一些实施例中，从顶部到底部连续地延伸。例如，边界侧壁114s可以是平滑的和/或从边界侧壁114s的顶部边缘连续延伸到边界侧壁114s的底部边缘。例如，边界侧壁114s的顶部边缘可与伪侧壁112s的顶部边缘和/或边界侧壁间隔件114的顶面齐平或大致齐平。边界侧壁114s的底部边缘可例如在边界侧壁间隔件114的底面上方隔开。
在IC的形成期间，边界侧壁间隔件114在形成逻辑器件110时保护伪控制栅极结构112免受损坏和/或保留残余物。在没有边界侧壁间隔件114的情况下，可沿着伪侧壁112s形成横向底切、凹坑等，从而可在利用HKMG技术形成逻辑器件110期间吸收所产生的高k蚀刻残余物。此外，边界侧壁间隔件114具有平滑的边界侧壁114s，该边界侧壁在逻辑器件110的形成期间不会受到损坏(例如，如下所述，由于边界侧壁114s的材料以及由于形成保护介质层)，因此在使用HKMG技术形成逻辑器件110期间不会吸收高k蚀刻残余物。这转而允许完全去除在利用HKMG技术形成逻辑器件110期间产生的高k蚀刻残余物，从而提高在半导体衬底104上形成的半导体器件的产量和可靠性。
在一些实施例中，伪控制栅极结构112包括伪控制栅电极116和堆叠在边界隔离结构106上的伪控制栅极介电层118。伪控制栅电极116覆盖伪控制栅极介电层118，伪控制栅电极116和伪控制栅极介电层118共同限定伪侧壁112s。伪控制栅电极116可以是或者包括例如掺杂多晶硅、金属、一些其他合适的导电材料或者前述材料的任何组合。伪控制栅极介电层118可以是或者包括例如氧化硅、氮化硅、氮氧化硅、一些其他合适的电介质或前述材料的任何组合。在一些实施例中，伪控制栅极介电层118包括多层氧化物-氮化物-氧化物(ONO)膜，为了便于说明，其组成部分被示出但未单独标记。例如，参见图2，详细标记ONO膜的各个层。
在一些实施例中，单元边界结构102还包括伪选择栅电极120。伪选择栅电极120在边界隔离结构106和嵌入式存储器108之间横向地位于边界区104b上。此外，伪选择栅电极120具有在伪控制栅极介电层118下方隔开的底面。伪选择栅电极120覆盖伪选择栅极介电层122，并通过伪栅极间隔件124与伪控制栅电极116横向隔开。在一些实施例中，伪栅极间隔件124可包括第一伪栅极间隔件124a和第二伪栅极间隔件124b。伪栅极间隔件124覆盖边界隔离结构106。伪选择栅电极120可以是或者包括例如掺杂多晶硅、金属或一些其他合适的导电材料。伪选择栅极介电层122和伪栅极间隔件124两者可以是或者包括例如氧化硅、氮化硅、氮氧化硅、一些其他合适的电介质或前述材料的任何组合。
嵌入式存储器108位于存储区104m上，并且可以是或者包括例如第三代嵌入式超闪(ESF3)存储器、第一代嵌入式超闪(ESF1)存储器、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器或一些其他合适类型的存储器。在一些实施例中，嵌入式存储器108包括一对单独的存储器源极/漏极区126、公共存储器源极/漏极区128和一对选择性导电的存储器沟道130。单独的存储器源极/漏极区126和公共存储器源极/漏极区128位于半导体衬底104的顶部，且公共存储器源极/漏极区128在单独的存储器源极/漏极区126之间横向地隔开。此外，单独的存储器源极/漏极区126和公共存储器源极/漏极区128是具有第一掺杂型(例如，p型或n型)的掺杂半导体区。选择性导电的存储器沟道130是具有第二掺杂型(例如，p型或n型)的掺杂半导体区，其中，第二掺杂型与第一掺杂型相反。
一对浮栅介电层132、一对浮栅电极134、一对控制栅极介电层136和一对控制栅电极138堆叠在选择性导电的存储器沟道130上。为了便于说明，仅浮栅介电层132中的一个标记为132，仅浮栅电极134中的一个标记为134，仅控制栅极介电层136中的一个标记为136，且仅控制栅电极138中的一个标记为138。浮栅介电层132分别覆盖选择性导电的存储器沟道130，并且可以是或者包括例如氧化硅或一些其他合适的电介质。浮栅电极134分别覆盖浮栅介电层132。控制栅极介电层136分别覆盖浮栅电极134。控制栅电极138分别覆盖控制栅极介电层136。控制栅电极138和浮栅电极134可以是或者包括例如掺杂多晶硅、金属或一些其他合适的导电材料。控制栅极介电层136可以是或者包括例如氮化硅、氧化硅、一些其他合适的电介质或前述材料的任何组合。在一些实施例中，每个控制栅极介电层136包括ONO膜，使得每个控制栅极介电层136包括下部氧化物层、上部氧化物层和夹在下部氧化物层及上部氧化物层之间的中间氮化物层。
一对控制栅极间隔件140覆盖每个浮栅电极134，并且每个控制栅电极的控制栅极间隔件140分别与控制栅电极的侧壁相对，其中，控制栅电极覆盖浮栅电极。为便于说明，仅一些控制栅极间隔件140标记为140。浮栅间隔件142分别覆盖选择性导电的存储器沟道130，每个都通过浮栅电极134中的一个与公共存储器源极/漏极区128横向隔开。此外，每个浮栅间隔件142加衬里于浮栅电极134中的一个的侧壁。在一些实施例中，第一伪栅极间隔件124a具有与控制栅极间隔件140相同的宽度和组成，第二伪栅极间隔件124b具有与浮栅间隔件142相同的宽度和组成。控制栅极间隔件140和浮栅间隔件142可以是或者包括例如氮化硅、氧化硅、一些其他合适的电介质或前述材料的任何组合。在一些实施例中，控制栅极间隔件140均为ONO膜，为了便于说明，未示出其组成部分。
擦除栅电极144和擦除栅极介电层146在浮栅电极134之间横向地覆盖在公共存储器源极/漏极区128上。擦除栅电极144覆盖在擦除栅极介电层146上，并且在一些实施例中，具有分别与控制栅电极138的顶面和/或伪控制栅极结构112的顶面齐平的顶面。擦除栅极介电层146形成为擦除栅电极144的下侧的杯状物以使擦除栅电极144与公共存储器源极/漏极区128垂直隔开，并使擦除栅电极144与浮栅电极134及控制栅极间隔件140横向隔开。擦除栅电极144可以是或者包括例如掺杂多晶硅、金属或一些其他合适的导电材料。擦除栅极介电层146可以是或者包括例如氧化硅、氮化硅或一些其他合适的电介质。
一对选择栅极介电层148和一对选择栅电极150堆叠在选择性导电的存储器沟道130上。为便于说明，仅选择栅极介电层148中的一个标记148，且仅选择栅电极150中的一个记为150。选择栅极介电层148分别覆盖选择性导电的存储器沟道130，每个通过相应的一个浮栅电极134与公共存储器源极/漏极区128横向隔开。选择栅极介电层148可以是或包括例如氧化硅、氮化硅或一些其他合适的电介质。选择栅电极150可以是或者包括例如掺杂多晶硅、金属或一些其他合适的导电材料。
逻辑器件110位于逻辑区1041上，并且可以是或者包括例如绝缘场效应晶体管(IGFET)、金属氧化物半导体场效应晶体管(MOSFET)、双扩散金属氧化物半导体(DMOS)器件、双极互补金属氧化物半导体(CMOS)DMOS(BCD)器件、一些其他合适的晶体管器件或一些其它合适的半导体器件。在一些实施例中，逻辑器件110包括一对源极/漏极区152和选择性导电的逻辑沟道154。逻辑源极/漏极区152是具有第一掺杂型(例如，p型或n型)的掺杂半导体区，而选择性导电的逻辑沟道154是具有第二相反掺杂型的掺杂半导体区(例如，p型或n型)。
逻辑栅极介电层156覆盖选择性导电的逻辑沟道154，且逻辑栅电极158覆盖逻辑栅极介电层156。逻辑栅电极158可以是或者包括例如掺杂多晶硅、金属或一些其他合适的导电材料。逻辑栅极介电层156可以是或包括例如氮化硅、氧化硅、高k电介质、一些其他合适的电介质或前述材料的任何组合。如本文所用，高k电介质的介电常数k大于约3.9、5、10、15或20。在一些实施例中，逻辑栅极介电层156是高k电介质且逻辑栅电极158是金属。此外，选择栅电极150、擦除栅电极144、控制栅电极138和浮栅电极134的一些实施例可以是或者包括掺杂多晶硅。
在一些实施例中，主侧壁间隔件160加衬里于选择栅电极150的侧壁、伪选择栅电极120的侧壁和逻辑栅电极158的侧壁。为便于说明，仅对一些主侧壁间隔件160进行标记。主侧壁间隔件160可以是或者包括例如氮化硅、氧化硅或一些其他合适的电介质、或者前述材料的任何组合。此外，在一些实施例中，层间介电(ILD)层162覆盖嵌入式存储器108、逻辑器件110和单元边界结构102。ILD层162可以或者包括例如氧化硅、氮化硅、低k电介质、一些其他合适的电介质或前述材料的任何组合。如本文所用，低k电介质是介电常数k小于约3.9、3、2或1的电介质。此外，在一些实施例中，接触通孔164延伸穿过ILD层162到达逻辑源极/漏极区152和各个存储器源极/漏极区126。接触通孔164是导电的并且可以是或者包括例如钨、铝铜、铜、铝、一些其他合适的金属或一些其他合适的导电材料。在一些实施例中，硅化物层202设置在伪控制栅电极116、伪选择栅电极120和边界侧壁间隔件114上。硅化物层202也设置在选择栅电极150和擦除栅电极144上以用于接触。出于简化的原因，可在下面的其他图中省略硅化物层202，但是可以将其设置在类似的位置，例如，在伪控制栅电极、伪选择栅电极、边界侧壁间隔件、选择栅电极150或擦除栅电极上。
参考图2，提供了图1中的单元边界结构102的一些实施例的放大剖视图200。在一些实施例中，伪控制栅极介电层118包括下部氧化物层1181、覆盖下部氧化物层1181的上部氧化物层118u以及垂直夹在下部氧化物层1181和上部氧化物层118u之间的中间氮化物层118m。此外，在这样的实施例中，伪侧壁112s是异质的并且包括至少三种不同的材料(例如，氮化硅、氧化硅和多晶硅)。
边界侧壁114s向下倾斜，远离伪侧壁112s，并且相对于边界侧壁间隔件114的横向表面具有倾斜角θ。倾斜角θ可以是或者包括例如小于约60度。
尽管图1和图2说明伪控制栅极结构112、嵌入式存储器108和逻辑器件110的具体配置，但应理解，伪控制栅极结构112、嵌入式存储器108、逻辑器件110或者前述的任何组合的其他配置都是适合的。例如，可采用不同的嵌入式存储器类型来代替嵌入式存储器108(参见图1)。
参考图3，提供了图1和图2的IC的一些附加实施例的横截面图300。如图3的横截面图300所示，提供了图1和图2的集成电路的一些更详细实施例的横截面图300。如图所示，伪衬垫层302位于存储器区域104m和边界区域104b上的主侧壁间隔件160下方，并且进一步将主侧壁间隔件160与选择栅电极150及伪选择栅电极120隔开。如上所述，仅一些主侧壁间隔件160标记为160，且仅一个选择栅电极150标记为150。伪衬垫层302可以是或者包括例如氧化硅、氮化硅、一些其他合适的电介质或前述材料的任何组合。
逻辑边界结构304在边界隔离结构106的与单元边界结构102相对侧上覆盖边界隔离结构106。逻辑边界结构304包括伪逻辑栅极介电层306和覆盖伪逻辑栅极介电层306的伪逻辑栅电极308。伪逻辑栅电极308可以是或者包括例如掺杂多晶硅、金属或一些其他合适的导电材料。伪逻辑栅极介电层306可以是或包括例如氮化硅、氧化硅、高k电介质、一些其他合适的电介质或前述材料的任何组合。在一些实施例中，主侧壁间隔件160包括分别加衬里于伪逻辑栅电极308的相对侧上和/或覆盖伪逻辑栅极介电层306的一对主侧壁间隔件。
第一逻辑器件110a和第二逻辑器件110b位于半导体衬底104的逻辑区1041上，通过横向地位于第一逻辑器件110a和第二逻辑器件110b之间的逻辑隔离结构310物理和电隔离。逻辑隔离结构310可以是或者包括例如STI结构、DTI结构或一些其他合适的隔离结构。第一和第二逻辑器件110a、110b每个可以是例如IGFET、MOSFET、DMOS器件、BCD器件、一些其他合适的晶体管器件或一些其他合适的半导体器件。在一些实施例中，第一逻辑器件110a是IGFET，并且第二逻辑器件110b是功率MOFSET，被配置为在比第一逻辑器件110a更高的电压(例如，高一个数量级的电压)下操作。功率MOSFET可以是或者包括例如双扩散金属氧化物半导体(DMOS)器件或一些其他合适的功率MOSFET。
第一和第二逻辑器件110a、110b每个包括一对逻辑源极/漏极区152和选择性导电的逻辑沟道154。为便于说明，仅对一些逻辑源极/漏极区152进行标记。每对逻辑源极/漏极区152在半导体衬底104的顶部上横向隔开。此外，每对逻辑源极/漏极区152是具有第一掺杂型(例如，p型或n型)的掺杂半导体区。选择性导电的逻辑沟道154是具有第二掺杂型(例如，p型或n型)的掺杂半导体区，其中，第二掺杂型与相应的一对逻辑源极/漏极区152的第一掺杂型相反。
第一逻辑器件110a和第二逻辑器件110b可针对不同的操作电压具有不同的栅极电介质成分。作为非限制性目的的示例，第一逻辑栅极介电层156a、
第二逻辑栅极介电层156b和逻辑栅电极158堆叠在第二逻辑器件110b的选择性导电的逻辑沟道154上，而第一逻辑栅极介电层156a不存在于第一逻辑器件110a中。逻辑栅电极158可以是或者包括例如掺杂多晶硅、金属或一些其他合适的导电材料。第一和第二逻辑栅极介电层156a、156b可以是或者包括例如氮化硅、氧化硅、高k电介质、一些其他合适的电介质或前述材料的任何组合。在一些实施例中，第一逻辑栅极介电层156a是氧化硅，第二逻辑栅极介电层156b是高k电介质，逻辑栅电极158是金属。在一些实施例中，主侧壁间隔件160包括分别加衬里于逻辑栅电极158的侧壁的多个主侧壁间隔件。
下部ILD层1621和上部ILD层162u堆叠在半导体衬底104上并容纳有接触通孔164。为便于说明，仅一些接触通孔164加以标明。下部ILD层1621位于嵌入式存储器108的侧面，横向地位于单元边界结构102和逻辑边界结构304之间，并且位于第一和第二逻辑器件110a、110b的侧面。此外，下部ILD层1621的顶面与嵌入式存储器108的顶面、单元边界结构102的顶面、逻辑边界结构304的顶面、第一逻辑器件110a的顶面和第二逻辑器件110b的顶面齐平(例如，平面或大致平面)。上部ILD层162u覆盖下部ILD层1621、嵌入式存储器108、单元边界结构102、逻辑边界结构304、第一逻辑器件110a和第二逻辑器件110b。下部ILD层1621和上部ILD层162u可以是或者包括例如氧化硅、氮化硅、低k电介质、一些其他合适的电介质或前述材料的任何组合。
在一些实施例中，伪选择栅电极120和伪控制栅电极116由第一伪栅极间隔件124a和第二伪栅极间隔件124b横向隔开。第一和第二伪栅极间隔件124a和124b覆盖横向地介于伪选择栅电极120和伪控制栅电极116之间的边界隔离结构106。在一些实施例中，第一伪栅极间隔件124a具有与控制栅极间隔件140相同的宽度，第二伪栅极间隔件124b具有与浮栅间隔件142相同的宽度。第一和第二伪栅极间隔件124a、124b可以是或者包括例如氮化硅、氧化硅、一些其他合适的电介质或前述材料的任何组合。在一些实施例中，第一伪栅极间隔件124a是ONO膜，其组成部分被示出但为了便于说明而未标记。此外，在一些实施例中，覆盖浮栅电极134的控制栅极间隔件140是或者包括ONO膜，和/或硅化物焊盘312分别覆盖逻辑源极/漏极区152和单独的存储器源极/漏极区126。为便于说明，仅控制栅极间隔件140中的一个标记为140，且仅硅化物焊盘312中的一个标记为312。例如，ONO膜可均包括第一氧化物层140f、第二氧化物层140s和横向夹在第一和第二氧化物层140f、140s之间的中间氮化物层140m。硅化物焊盘312可以是或者包括例如硅化镍或一些其他合适的硅化物。
参考图4至图22，一系列横截面图400至2200说明用于形成IC的方法的一些实施例，该IC包括具有边界侧壁间隔件的嵌入式存储器边界结构。
如图4的横截面图400所示，制备半导体衬底104，其包括由边界区104b分开的存储区104m和逻辑区1041。半导体衬底104凹入存储区104m中，牺牲介电层406形成在存储区104m中。
在一些实施例中，首先形成覆盖半导体衬底104的牺牲下焊盘层402’，然后形成覆盖牺牲下焊盘层402’的牺牲上焊盘层404’。牺牲下焊盘层402’和牺牲上焊盘层404’由不同的材料形成，并且例如，可通过化学气相沉积(CVD)、物理气相沉积(PVD)、溅射、热氧化或一些其他合适的生长过程或沉积过程形成。如本文所用，具有后缀“(es)”的术语(例如，工艺)可以是例如单数或复数。牺牲下焊盘层402’可例如由氧化硅或一些其他合适的电介质形成，和/或牺牲上焊盘层404’可例如由氮化硅或一些其他合适的电介质形成。
然后，图案化牺牲上焊盘层404’以形成对应于存储区104m的开口并覆盖逻辑区1041。前体层408由半导体衬底104的顶面形成，因此减小了半导体衬底104的顶面的高度。在一些实施例中，前体层408是氧化物层并通过湿式工艺形成。随后部分地去除前体层408，之后前体层408的下部剩余部分形成牺牲介电层406。
如图5的横截面图500所示，牺牲介电层406和牺牲下焊盘层402’可被去除并且用存储区104m中的存储介电层604和逻辑区1041中的下焊盘层402替换。去除牺牲上焊盘层404’并用形成在存储区104m中的存储介电层604上的存储焊盘层502和形成在逻辑区1041中的下焊盘层402上的上焊盘层404替换。上焊盘层502、404可以是沉积为一个共形层的介电材料。然后，蚀刻并图案化存储区104m中的共形介电材料的部分，以使顶面与逻辑区1041中的共形介电材料的部分的顶面对齐。存储焊盘层502和上焊盘层404可由相同或不同的材料制成。边界隔离结构106形成在半导体衬底104的边界区104b中。边界隔离结构106提供在下文中形成在存储区104m上的半导体器件与形成在逻辑区1041上的半导体器件之间的电隔离。边界隔离结构106可以例如具有从存储区104m升高到逻辑区1041的阶梯式底面，和/或可以例如包括介电材料。此外，边界隔离结构106可以是或者包括例如STI结构、DTI结构或一些其他合适的隔离区。半导体衬底104可以是或者包括例如体硅衬底、SOI衬底、III-V族衬底或一些其它合适的半导体衬底。图6的横截面图600还说明，逻辑隔离结构310可形成在逻辑区1041中，以将逻辑区1041划分为第一逻辑区10411和第二逻辑区10412。第一逻辑区10411横向地位于边界隔离结构106和第二逻辑区10412之间。第一逻辑区10411可以例如支持下文中形成的核心逻辑器件，而第二逻辑区10412可以例如支持下文中形成的高压逻辑器件。例如，高压逻辑器件可配置为在比核心逻辑器件更高的电压(例如，高一个数量级)下操作的逻辑器件。逻辑隔离结构310可以例如包括介电材料，和/或可以是或者包括例如STI结构、DTI结构或一些其他合适的隔离区。在一些实施例中，用于形成边界隔离结构106和逻辑隔离结构310的工艺包括利用边界隔离结构106和逻辑隔离结构310的布局来图案化上焊盘层404、502，以及对半导体衬底104以及下焊盘层402和上焊盘层404、502的适当位置执行蚀刻以形成沟槽。形成覆盖上焊盘层404、502的介电层以填充沟槽，并且在上焊盘层404和502上执行平坦化以在沟槽中形成边界隔离结构106和逻辑隔离结构310。例如，可通过化学机械抛光(CMP)或一些其他合适的平坦化工艺来执行平坦化。例如，可以用光刻和蚀刻工艺来执行图案化。然后在上焊盘层404、502以及边界隔离结构106和逻辑隔离结构310上形成介电覆盖层504。介电层和介电覆盖层504可以例如由氧化硅、氮化硅和/或一些其他合适的介电材料形成，和/或可以例如通过CVD、PVD、溅射或一些其他合适的沉积工艺执行。
如图6的横截面图600所示，形成覆盖层504并将其图案化以用作用于图案化浮栅层602的掩模层。形成并图案化覆盖层504以具有对应于存储区104m以及更靠近存储区104m的隔离结构106的一部分的开口，并覆盖更靠近逻辑区1041的隔离结构106的剩余部分和逻辑区1041。在存储介电层604上形成并图案化浮栅层602。首先在存储介电层604和覆盖层504上形成浮栅层602以覆盖存储区104m、边界区104b及逻辑区1041。浮栅层602可以例如共形地形成，和/或可以例如由掺杂多晶硅、金属或一些其他合适的导电材料形成。在一些实施例中，浮栅层602通过CVD、PVD或一些其他合适的沉积工艺形成。然后，在浮栅层602的顶部执行平坦化，直到到达覆盖层504，从而从覆盖层504上去除浮栅层602。在一些实施例中，平坦化使浮栅层602的最顶面凹陷至与覆盖层504的最顶面大约齐平。例如，可通过CMP或一些其他合适的平坦化工艺来执行平坦化。
如图7的横截面图700所示，进一步降低浮栅层602以获得更好的耦合比。在一些实施例中，隔离结构106的由覆盖层504暴露并且更靠近存储区104m的部分与浮栅层602一起被降低。可通过湿法回蚀工艺降低浮栅层602。在降低浮栅层602之后，可随后去除覆盖层504。
如图8的截面图800所示，形成多层存储膜702以覆盖浮栅层602、边界隔离结构106和逻辑隔离结构310以及上焊盘层404。多层存储膜702包括控制栅极介电层704、控制栅极层706和控制栅极硬掩模层708。
形成控制栅极介电层704以覆盖浮栅层602、边界隔离结构106和逻辑隔离结构310以及上焊盘层404。在一些实施例中，控制栅极介电层704包括氧化硅、氮化硅、一些其他合适的电介质或前述材料的任何组合。例如，控制栅极介电层704可以是ONO膜，和/或可包括下氧化物层7041、覆盖下氧化物层7041的中间氮化物层704m以及覆盖中间氮化物层704m的上氧化物层704u。例如，可以通过CVD、PVD、一些其他合适的沉积工艺或前述的任何组合来形成控制栅极介电层704。
形成控制栅极层706以覆盖控制栅极介电层704。控制栅极层706可以例如共形地形成，和/或可以例如由掺杂多晶硅、金属或一些其他合适的导电材料形成。此外，在一些实施例中，通过CVD、PVD或一些其他合适的沉积工艺形成控制栅极层706。
形成控制栅极硬掩模层708以覆盖控制栅极层706。在一些实施例中，控制栅极硬掩模层708包括氧化硅、氮化硅、一些其他合适的电介质或前述材料的任何组合。例如，控制栅极硬掩模层708可以是氮化物-氧化物-氮化物(NON)膜，和/或可以包括下部氮化物层7081、覆盖下部氮化物层7081的中间氧化物层708m以及覆盖中间氧化物层708m的上部氮化物层708u。例如，可以通过CVD、PVD、一些其他合适的沉积工艺或前述的任何组合来形成控制栅极硬掩模层708。
如图9的截面图900所示，对多层存储膜702执行蚀刻以从存储区104m中去除多层存储膜702的部分，从而在浮栅层602上形成一对控制栅电极138。此外，蚀刻形成一对控制栅极介电层136和一对控制栅极硬掩模210。控制栅极介电层136分别位于控制栅电极138下方，控制栅极硬掩模210分别位于控制栅电极138上方。在一些实施例中，用于执行蚀刻的工艺包括在多层存储膜702上形成并图案化掩模层(例如，图中未示出的光刻胶层)以覆盖边界区104b和逻辑区1041，并用控制栅电极138的布局部分地覆盖存储区104m。然后通过掩模层位于适当位置将蚀刻剂施加到多层存储膜702上，直到蚀刻剂到达浮栅层602，然后去除掩模层。
如图10的截面图1000所示，执行一系列制造工艺，从而由多层存储膜702在存储区104m上形成存储单元结构，同时在边界隔离结构106和逻辑区1041上留下多层存储膜702的剩余部分。下面将一些制造过程描述为示例而不是用于限制目的。
沿控制栅电极138的侧壁形成控制栅极间隔件140；沿多层存储膜702的面向存储区104m的侧壁形成第一伪栅极间隔件124a以覆盖边界隔离结构106。在一些实施例中，通过以下步骤形成控制栅极间隔件140和第一伪栅极间隔件124a：沉积加衬里于图9的结构的控制栅极间隔层，随后在控制栅极间隔层上执行蚀刻直到控制栅极间隔层的水平段被去除。控制栅极间隔层可以例如共形地形成，和/或可以例如由氧化硅、氮化硅、一些其他合适的电介质或前述材料的任何组合形成。在一些实施例中，控制栅极间隔层是或者包括ONO膜。此外，例如，可以通过CVD、PVD或一些其他合适的沉积工艺形成控制栅极间隔层。
在控制栅极间隔件140和第一伪栅极间隔件124a位于适当位置的情况下，对浮栅层602(参见图9)和存储介电层604执行蚀刻，以形成一对浮栅电极134和一对浮栅介电层132。浮栅电极134分别位于控制栅电极138之下，并由浮栅层602形成。浮栅介电层132分别位于浮栅电极134之下，并且由存储介电层604形成。在蚀刻期间，控制栅极间隔件140和控制栅极硬掩模210用作掩模。
浮栅间隔件142形成在浮栅电极134和控制栅间隔件140的侧壁上。此外，第二伪栅极间隔件124b形成在第一伪栅极间隔件124a的侧壁上。在一些实施例中，浮栅间隔件142和第二伪栅极间隔件124b包括氧化硅、一些其他合适的氧化物或一些其他合适的电介质。此外，在一些实施例中，用于形成浮栅间隔件142和第二伪栅极间隔件124b的工艺包括沉积浮栅极间隔层，然后进行蚀刻以去除浮栅极间隔层的水平段而不去除浮栅极间隔层的垂直段。浮栅间隔层可以例如共形地沉积，和/或可以例如通过CVD、PVD或一些其他合适的沉积工艺形成。
公共存储器源极/漏极区128在半导体衬底104中横向地形成在浮栅电极134之间。在一些实施例中，用于形成公共存储器源极/漏极区128的工艺包括形成和图案化掩模层以覆盖逻辑区1041和边界区104b，并横向地在浮栅电极134之间进一步覆盖公共区104m外部的存储区104m。在掩模层位于适当位置的情况下执行离子注入或一些其它合适的掺杂工艺，然后去除掩模层。
形成擦除栅极介电层146以覆盖公共存储器源极/漏极区128，并进一步在公共源极/漏极间隙内加衬里于浮栅电极134的侧壁和控制栅极间隔件140的侧壁。擦除栅极介电层146可例如由氧化物、氮化物或一些其他合适的电介质形成。在一些实施例中，用于形成擦除栅极介电层146的工艺包括高温氧化(HTO)、原位水汽生成(ISSG)氧化、一些其他合适的沉积或生长工艺或前述的任何组合。此外，在一些实施例中，该工艺包括去除在存储区104m的位于公共源极/漏极间隙之外的部分上形成的介电材料。
形成存储介电层1502，以覆盖浮栅电极134的相对侧上的存储区104m的部分。存储介电层1502可例如由氧化物、氮化物或一些其他合适的电介质形成。存储介电层1502可例如通过HTO、ISSG氧化、一些其他合适的沉积或生长工艺或前述的任何组合形成。在存储介电层1502上形成存储栅极层和存储硬掩模层。图案化存储硬掩模层以在公共存储器源极/漏极区128的相对侧上形成一对选择栅极硬掩模208、覆盖公共存储器源极/漏极区128的擦除栅极硬掩模212以及与边界隔离结构106的侧壁邻接的伪选择栅极硬掩模206。在选择栅极硬掩模208、擦除栅极硬掩模212和伪选择栅极硬掩模206位于适当位置的情况下对存储栅极层进行附加蚀刻，以形成一对选择栅电极150、擦除栅电极144和伪选择栅电极120。存储栅极层可以例如共形地形成，和/或可以例如由掺杂多晶硅、金属或一些其他合适的导电材料形成。存储栅极层可例如通过CVD、PVD或一些其他合适的沉积工艺形成。
然后，形成第一硬掩模ARC 1002以覆盖上述结构，之后进行平坦化处理。因此，一旦第一硬掩模ARC 1002被充分蚀刻以暴露硬掩模210、212、208、206的下部和控制栅极硬掩模层708，第一硬掩模ARC 1002的顶面、硬掩模210、212、208、206的顶面以及控制栅极硬掩模层708的顶面被一起回蚀。此外，在一些实施例中，在蚀刻之后通过例如另一蚀刻工艺或一些其他合适的去除工艺去除第一硬掩模ARC 1002。第一硬掩模ARC 1002可通过涂覆工艺形成，或者可通过例如CVD、PVD或一些其他合适的沉积工艺沉积。例如，可通过CMP或一些其他合适的平坦化工艺来执行平坦化。
如图11的横截面图1100所示，形成伪衬垫层302以覆盖图10的结构。伪衬垫层302可例如共形地形成。在一些实施例中，伪衬垫层302由氧化硅或一些其他合适的电介质形成。形成第一伪覆盖层1104以覆盖伪衬垫层302。在一些实施例中，第一伪覆盖层1104由多晶硅或一些其他合适的材料形成。此外，伪衬垫层302和/或第一伪覆盖层1104可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述的任何组合形成，然后进行平坦化工艺。
此外，如图11的截面图1100所示，对第一伪覆盖层1104、伪衬垫层302和多层存储膜702(参见图10)执行蚀刻以形成伪控制栅极介电层118、覆盖伪控制栅极介电层118的伪控制栅电极116以及覆盖伪控制栅电极116的伪控制栅极硬掩模204。在一些实施例中，通过形成和图案化覆盖存储区104m和部分边界隔离结构106的光刻胶层1102来执行蚀刻。然后根据的图案化的光刻胶层1102将蚀刻剂施加到第一伪覆盖层1104、伪衬垫层302、控制栅极硬掩模层708(参见图10)和控制栅极层706(参见图10)以停止在控制栅极介电层704的上部氧化物层704u上。然后蚀刻控制栅极介电层704，并且用控制栅极介电层704同时去除伪控制栅极硬掩模204的面对逻辑区的一部分(通过该工艺去除的部分由虚线示出)。这样一来，伪控制栅极硬掩模204具有相对于伪控制栅极介电层118和伪控制栅电极116的侧壁凹陷的侧壁。总的来说，伪控制栅极介电层118、伪控制栅电极116、伪控制栅极硬掩模204、伪衬垫层302和第一伪覆盖层1104限定覆盖边界隔离结构106且面向逻辑区1041的伪侧壁112s。伪侧壁112s是异质的(例如，多种材料)，并且具有通过横向部分连接的上部垂直部分和下部垂直部分，其中，上部垂直部分相对于下部垂直部分朝向存储区104m凹陷。之后剥离光刻胶层1102。
如图12的横截面图1200所示，形成边界侧壁间隔层1202，以覆盖第一伪覆盖层1104、边界隔离结构106和逻辑区1041，并进一步形成为加衬里于伪侧壁112S。在一些实施例中，边界侧壁间隔件1202由以下材料形成：多晶硅、非晶硅、金属、金属氮化物、电介质、与第一伪覆盖层1104相同的材料、与上焊盘层404不同的材料或其他一些合适的材料。例如，边界侧壁间隔层1202可由钨、铝铜、钽、氮化钽或一些其他合适的金属或金属氮化物形成。作为另一示例，边界侧壁间隔层1202可由氧化物、氮化硅、氮氧化硅或一些其他合适的电介质形成。边界侧壁间隔层1202可以例如共形地形成，和/或可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述的任何组合形成。
如图13的横截面图1300所示，在边界侧壁间隔层1202(参见图12)中执行蚀刻以去除边界侧壁间隔层1202的水平段而不去除边界侧壁间隔层1202的垂直段，从而在伪侧壁112s上形成边界侧壁间隔件114。边界侧壁间隔件114和第一伪覆盖层1104共同限定边界侧壁114s，该边界侧壁覆盖边界隔离结构106并面向逻辑区1041。在一些实施例中，由第一伪覆盖层1104限定的边界侧壁114s的一部分与由边界侧壁间隔件114限定的边界侧壁114s的一部分连续。此外，边界侧壁114s是平滑的或大致平滑的，并朝向逻辑区1041向下倾斜。在一些实施例中，边界侧壁114s从第一伪覆盖层1104的顶面连续延伸到边界侧壁间隔件114的底面。例如，可通过干法刻蚀或一些其他合适的蚀刻工艺来执行蚀刻。例如，干法蚀刻可使用卤素化学物质、氟化学物质、一些其他合适的化学物质或一些其他合适的化学物质。卤素化学物质可包括例如氯(例如Cl2)、溴化氢(例如HBr)、氧(例如O2)、氩、一些其他合适的卤素或前述物质的任何组合。氟化学物质可例如包括四氟甲烷(例如，CF4)、氟仿(例如，CHF3)、二氟甲烷(例如，CH2F2)、六氟化硫(例如，SF6)、六氟乙烷(例如，C2F6)、六氟丙烯(例如，C3F6)、八氟环丁烷(例如，C4F8)、全氟环戊烯(C5F8)、一些其他合适的氟或前述材料的任何组合。
如图14的横截面图1400所示，保护介质层1402形成在边界侧壁间隔件114的顶面上。在一些实施例中，保护介质层1402是氧化物层。保护介质层1402可通过热处理形成而没有额外的掩模，使得第一伪覆盖层1104的最上部和边界侧壁间隔件114被氧化以形成保护介质层1402。保护介质层1402完全形成在第一伪覆盖层1104和边界侧壁间隔件114上，而不形成在边界隔离结构106或其他电介质部件上。保护介质层1402的厚度可介于约
Figure BDA0001908942730000191
至约的范围之间，较佳地介于约至约
Figure BDA0001908942730000194
的范围内。在一些实施例中，保护介质层1402形成为具有与下焊盘层402的厚度，或者下焊盘层402和上焊盘层404的总厚度相当的厚度。保护介质层1402可以在焊盘去除工艺期间保护边界隔离结构106并且防止在边界侧壁间隔件114和边界隔离结构106的连接点处形成底切，这会在下文结合图15进行示出和描述。
如图15的横截面图1500所示，在上焊盘层404和下焊盘层402(参见图14)中执行蚀刻以去除逻辑区1041中的上焊盘层404和下焊盘层402。在一些实施例中，蚀刻产生具有由边界隔离结构106和逻辑隔离结构310限定的侧壁的逻辑凹槽。在一些实施例中，利用蚀刻剂执行蚀刻，该蚀刻剂对于上焊盘层404相对于边界侧壁间隔件114和第一伪覆盖层1104具有高蚀刻速率，使得边界侧壁间隔件114和第一伪覆盖层1104用作蚀刻的掩模。
在没有边界侧壁间隔件114和保护介质层1402的情况下，对上焊盘层404和下焊盘层402的蚀刻可导致沿着伪侧壁112s形成横向底切、凹陷等。例如，伪侧壁112s可以是异质的(例如，多种材料)并且包括与上焊盘层404相同的材料(例如，氮化硅)，由此用于去除上焊盘层404的蚀刻剂也可部分地去除伪侧壁112s的一部分。此外，边界侧壁间隔件114提供平滑的边界侧壁114s，其在蚀刻之后保持平滑。例如，边界侧壁114s可以是对于用于去除上焊盘层404的蚀刻剂具有较低或可忽略的蚀刻速率的材料。作为另一示例，边界侧壁114s可以是同质的(例如，单一材料)，使得对边界侧壁114s的蚀刻在整个边界侧壁114s上是均匀的或大致均匀的。由于边界侧壁114s在蚀刻之后保持平滑，因此边界侧壁114s不吸收在后续处理期间产生的蚀刻残余物(例如，高k蚀刻残余物)并且有助于完全去除蚀刻残余物。
如上所述，保护介质层1402(参见图14)和边界隔离结构106的最上部与下焊盘层402一起被同时去除。在没有形成在边界侧壁间隔件114上的保护介质层1402的情况下，当由于蚀刻选择性而与下焊盘层402同时去除边界隔离结构106时，边界侧壁间隔件114保持不变，并且因此在边界侧壁间隔件114下方的连接点1502处形成底切。利用形成在边界侧壁间隔件114上的保护介质层1402，保护介质层1402可以在焊盘去除工艺期间保护边界隔离结构106并且防止在边界侧壁间隔件114和边界隔离结构106之间的连接点1502处形成底切，从而防止后续工艺期间的残余物污染，从而提高器件可靠性。所得到的边界侧壁114s具有由边界侧壁间隔件114限定的上部以及由边界隔离结构106限定的下部，其中，该上部与下部连续和/或齐平。边界侧壁114s朝向逻辑器件110向下倾斜。此外，边界侧壁114s从顶部到底部是平滑的，并且在一些实施例中，从顶部到底部连续地延伸。例如，边界侧壁114s可以是平滑的和/或从边界侧壁114s的顶部边缘连续延伸到边界侧壁114s的底部边缘。边界侧壁114s的顶部边缘可以例如与伪侧壁112s的顶部边缘和/或边界侧壁间隔件114的顶面齐平或大致齐平。例如，边界侧壁114s的底部边缘可以在边界侧壁间隔件114的底面上方隔开。
如图16的横截面图1600所示，HV介电层1602被形成并被图案化以从第一逻辑区10411去除并且形成在第二逻辑区10412上。HV介电层1602可以例如由氧化物、高k电介质、一些其它合适的电介质或前述材料的任何组合形成。HV介电层1602也可形成在第一伪覆盖层1104和边界侧壁间隔件114上。HV介电层1602可共形地形成，和/或通过CVD、PVD、无电镀、电镀、一些其他合适的生长或沉积工艺或前述的任何组合形成。
如图17的横截面图1700所示，形成逻辑介电层1702，以覆盖并加衬里于图16的结构。此外，形成逻辑栅极层1704以覆盖逻辑介电层1702，并且形成逻辑硬掩模层1706以覆盖逻辑栅极层1704。逻辑介电层1702可以例如由氧化物、高k电介质、一些其他合适的电介质或前述材料的任何组合形成。逻辑栅极层1704可以例如由掺杂或未掺杂多晶硅、金属、一些导电材料或一些其他合适的材料形成。逻辑硬掩模层1706可以例如由氮化硅、氧化硅、一些其他合适的电介质或前述材料的任何组合形成。在一些实施例中，逻辑介电层1702、逻辑栅极层1704和逻辑硬掩模层1706共形地形成，和/或通过CVD、PVD、无电镀、电镀、一些其他合适的生长或沉积工艺或前述的任何组合形成。
如图18的横截面图1800所示，对逻辑硬掩模层1706、逻辑栅极层1704和逻辑介电层1702(参见图17)执行蚀刻以形成伪逻辑栅极介电层306、伪逻辑栅电极308和伪逻辑栅极硬掩模2702。伪逻辑栅极介电层306和伪逻辑栅电极308覆盖横向地介于边界侧壁间隔件114和逻辑区1041之间的边界隔离结构106，并且伪逻辑栅极硬掩模2702覆盖伪逻辑栅电极308。另外，蚀刻形成一对第二逻辑栅极介电层156b、一对牺牲逻辑栅电极2704和一对逻辑栅极硬掩模2706。第二逻辑栅极介电层156b和牺牲逻辑栅电极2704分别覆盖第一和第二逻辑区10411、10412，逻辑栅极硬掩模2706则分别覆盖牺牲逻辑栅电极2704。
如图19的横截面图1900所示，对逻辑栅极介电层1702和第一伪覆盖层1104执行蚀刻以从存储区104m去除逻辑栅极介电层1702和第一伪覆盖层1104。在一些实施例中，通过形成和图案化光刻胶层1902来执行蚀刻，该光刻胶层覆盖逻辑区1041和边界隔离结构106但不覆盖存储区104m。然后在光刻胶层1902位于适当位置的情况下，将蚀刻剂施加到逻辑介电层1702和第一伪覆盖层1104，直到蚀刻剂到达伪衬垫层302，然后剥离光刻胶层1902。伪衬垫层302可以例如用作蚀刻的蚀刻停止层。
如图20的截面图2000所示，沿着选择栅电极150的侧壁、伪选择栅电极120的侧壁、第一伪覆盖层1104的侧壁、伪逻辑栅电极308的侧壁和牺牲逻辑栅电极2704的侧壁形成主侧壁间隔件160。为便于说明，仅一些主侧壁间隔件160标记为160。在一些实施例中，主侧壁间隔件160包括氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。此外，在一些实施例中，用于形成主侧壁间隔件160的工艺包括沉积主边界侧壁间隔层覆盖并加衬里于图19的结构。然后，在主边界侧壁间隔层中执行回蚀以去除主边界侧壁间隔层的水平段，而不去除主边界侧壁间隔层的垂直段。主边界侧壁间隔层可以例如共形地沉积，和/或可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述的任何组合形成。
还通过图20的截面图2000所示，单独的存储器源极/漏极区126形成在存储区104m中，分别与选择栅电极150邻接。此外，在逻辑区1041中成对形成逻辑源极/漏极区152，其中每对的源极/漏极区分别与牺牲逻辑栅电极2704的相对侧壁邻接。在一些实施例中，用于形成单个存储器源极/漏极区域126和逻辑源极/漏极区152的工艺包括离子注入到半导体衬底104中。例如，可选择掺杂剂和/或掺杂能量，以便通过伪衬垫层302、存储介电层1502、逻辑介电层1702和下焊盘层402执行离子注入。在其他实施例中，使用除离子注入之外的一些工艺来形成单独的存储器源极/漏极区126和逻辑源极/漏极区152。
还通过图20的截面图2000所示，对伪衬垫层302、存储介电层1502(参见图19)和逻辑介电层1702(参见图19)执行蚀刻，以从单个存储源/漏区126和逻辑源/漏区152去除这些层，从而暴露出单独的存储器源极/漏极区126和逻辑源极/漏极区152。此外，蚀刻形成一对选择栅极介电层148、伪选择栅极介电层122、伪逻辑栅极介电层306和一对第二逻辑栅极介电层156b。
由于边界侧壁间隔件114的形成以及保护介质层1402的形成和去除(如上参见图12至图15所述)提供了没有缺陷的平滑边界侧壁114s，因此在蚀刻期间，边界侧壁114s不会吸收蚀刻残余物(例如，高k蚀刻残余物)。这有助于完全去除蚀刻残余物。通过促进蚀刻残余物的完全去除，边界侧壁间隔件114可增加半导体衬底104上的半导体器件(例如，逻辑或存储器件)的良品率和可靠性。
还通过图20的截面图2000所示，硅化物焊盘312形成在单独的存储器源极/漏极区126和逻辑源极/漏极区152上。为便于说明，仅一些硅化物焊盘312标记为312。硅化焊盘312可以是或者包括例如硅化镍或一些其他合适的硅化物，和/或可以例如通过硅化工艺或一些其他合适的生长工艺形成。
如图21的横截面图2100所示，形成掩模层以覆盖图20的结构，然后进行平坦化处理。平坦化工艺可去除控制栅极硬掩模210、选择栅极硬掩模208、擦除栅极硬掩模212和逻辑栅极硬掩模2706、伪控制栅极硬掩模204、选择栅极硬掩模206和逻辑栅极硬掩模2702及第一伪覆盖层1104(见图20)。平坦化工艺可以是例如CMP或一些其他合适的平坦化工艺。
还通过图21的横截面图2100所示，下部ILD层1621形成有顶面，该顶面以及图21的结构的平坦表面是平坦的或大致平坦的。下部ILD层1621可以例如是氧化物、低k电介质、一些其他合适的电介质或者前述材料的任何组合。下部ILD层1621可以例如通过CVD、PVD、溅射或前述的任何组合来进行沉积，然后进行平坦化处理。平坦化工艺可以是例如CMP或一些其他合适的平坦化工艺。平坦化工艺使下部ILD层1621的顶面凹陷至与牺牲逻辑栅电极2704(参见图20)的顶面大致齐平，从而暴露牺牲逻辑栅电极2704。然后执行替换栅极工艺：对牺牲逻辑栅电极2704执行蚀刻以去除牺牲逻辑栅电极2704。在一些实施例中，在掩模层位于适当位置的情况下执行蚀刻以保护结构的其他区，直到去除牺牲逻辑栅电极2704。形成逻辑栅电极158来代替牺牲逻辑栅电极2704。逻辑栅电极158可以是例如金属、掺杂多晶硅、与牺牲逻辑栅电极2704不同的材料或一些其他合适的导电材料。在一些实施例中，用于形成逻辑栅电极158的工艺包括通过例如CVD、PVD、无电镀、电镀或一些其他合适的生长或沉积工艺来形成导电层。然后，在导电层中进行平坦化，直到到达下部ILD层1621。例如，可通过CMP或一些其他合适的平坦化工艺来执行平坦化。
如图22的横截面图2200所示，形成上部ILD层162u，以覆盖图21的结构并具有平坦或大致平坦的顶面。在一些实施例中，上部ILD层162u可以是例如氧化物、低k电介质、一些其他合适的电介质或前述的任何组合。此外，上部ILD层162u可以例如形成为沉积上ILD层162u，并且随后在上部ILD层162u的顶面中执行平坦化。沉积可以例如通过CVD、PVD、溅射或前述的任何组合来进行。例如，可通过CMP或一些其他合适的平坦化工艺来执行平坦化。
还通过图22的横截面图2200所示，形成接触通孔164，其延伸穿过上部ILD层162u和下部ILD层1621到达单独的存储器源极/漏极区126、逻辑源极/漏极区152、公共存储器源极/漏极区128、控制栅电极138、选择栅电极150、擦除栅电极144、逻辑栅电极158或前述的任何组合。
参考图23，提供了用于形成IC的方法的一些实施例的流程图2300，该IC包括具有边界侧壁间隔件的嵌入式存储器边界结构。例如，IC可对应于图4至图22的IC。
在步骤2302处，提供了衬底。衬底包括存储区和逻辑区。例如，见图4，在存储区中形成存储介电层。
在步骤2304处，例如，见图5，形成边界隔离结构，以将存储区与逻辑区分开。
在步骤2306处，例如，见图6至图8，形成覆盖衬底的多层存储膜。
在步骤2308处，例如，见图9至图10，在存储器区上用多层存储膜形成存储器单元结构，同时在边界隔离结构和逻辑区上留下多层存储膜的剩余部分。
在步骤2310处，例如，见图11，图案化多层存储膜以形成覆盖边界隔离结构并面向逻辑区的伪侧壁。
在步骤2312处，例如，见图12和图13，形成边界侧壁间隔层并将其图案化以在伪侧壁上形成具有平滑边界侧壁的边界侧壁间隔件。
在步骤2314处，例如，见图14，在边界侧壁间隔件的顶面上形成保护介质层。
在步骤2316处，逻辑区中的下焊盘层和上焊盘层与保护介质层同时被去除。例如，见图15，保护介质层防止在边界侧壁间隔件和边界隔离结构的连接点处的底切。
在步骤2318处，在逻辑区上形成逻辑介电层和逻辑栅极层。例如，见图16和图17，在边界侧壁间隔件和边界隔离结构的连接点处减少或消除介电残余物。
在步骤2320处，例如，见图18至图22，在逻辑区中形成逻辑器件。
虽然图23的流程图2300在本文中被示出和描述为一系列动作或事件，但是应当理解的是，这些动作或事件的所示顺序不应被解释为限制性的。例如，一些动作可以不同的顺序发生并且/或者与除了本文中所示和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文中描述的一个或多个方面或实施例，并且本文中描绘的动作中的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
鉴于前述内容，本申请的一些实施例涉及集成电路(IC)。IC包括隔离结构，该隔离结构设置在半导体衬底内并分离半导体衬底的逻辑区和存储区。隔离结构包括介电材料。IC还包括设置在存储区中的存储单元和设置在隔离结构上的伪控制栅极结构。伪控制栅极结构限定面向逻辑区并包括多种材料的伪侧壁。IC还包括沿着伪控制栅极结构的伪侧壁设置在隔离结构上的边界侧壁间隔件。边界侧壁间隔件具有面向逻辑区的平滑边界侧壁。IC还包括设置在逻辑区上的逻辑器件。
根据本发明的一方面，提供了一种用于形成集成电路(IC)的方法，所述方法包括：提供包括逻辑区和存储区的半导体衬底；在所述逻辑区上形成下焊盘层和上焊盘层；在所述逻辑区和所述存储区之间形成伪结构，并限定所述伪结构的面向所述逻辑区的伪侧壁；形成边界侧壁间隔件以覆盖所述伪结构，并至少部分地限定所述边界侧壁间隔件的面向所述逻辑区的边界侧壁；在所述边界侧壁间隔件的顶面上形成保护介质层；去除逻辑区中的所述下焊盘层和所述上焊盘层，其中，同时去除所述保护介质层；以及在所述逻辑区上形成逻辑器件结构。
在实施例中，通过热处理形成所述保护介质层，使得所述边界侧壁间隔件的最上部分形成所述保护介质层。
在实施例中，通过形成和图案化多层膜来形成所述伪结构，以在所述存储区上形成存储单元结构并在隔离结构上形成所述伪结构。
在实施例中，所述边界侧壁间隔件和所述隔离结构的上部共同限定面向所述逻辑区的所述边界侧壁，其中，所述边界侧壁是倾斜的，且其中，由所述边界侧壁间隔件限定的所述边界侧壁的部分与由所述隔离结构限定的所述边界侧壁的部分是连续。
在实施例中，方法进一步包括：执行平坦化工艺以形成所述隔离结构的平坦顶面。
在实施例中，形成所述存储单元结构和所述边界侧壁间隔件包括：图案化多层膜以在所述存储区上形成所述存储单元结构；形成伪覆盖层以覆盖所述存储单元结构和所述多层膜的剩余部分；对所述多层膜和所述伪覆盖层进行第一次蚀刻，以从所述逻辑区中去除所述多层膜和所述伪覆盖层，并在所述隔离结构上限定所述伪侧壁；形成所述边界侧壁间隔层以覆盖所述伪覆盖层、所述隔离结构和所述逻辑区，并进一步加衬里于所述伪侧壁；以及对所述边界侧壁间隔层进行第二次蚀刻以去除所述边界侧壁间隔层的水平段，并在伪侧壁上形成所述边界侧壁间隔件。
在实施例中，方法进一步包括：使用上焊盘层作为掩模，用所述半导体衬底的顶面形成前体氧化物层并降低半导体衬底的所述存储区的所述顶面的高度；以及去除所述前体氧化物层的上部以用所述前体氧化物层形成存储介电层。
在实施例中，形成所述逻辑器件结构包括：在所述伪覆盖层、所述边界侧壁间隔件和所述逻辑区上方形成共形高k介电层；在所述共形高k介电层上形成多晶硅层；以及对所述共形高k介电层和所述多晶硅层进行蚀刻，以形成堆叠在所述逻辑区上的多晶硅栅电极和高k栅极介电层；以及用金属栅极代替所述多晶硅栅电极。此外，本申请的一些实施例涉及IC。该IC包括半导体衬底，该半导体衬底包括其上设置有存储单元的存储区和其上设置有逻辑器件的逻辑区。该IC还包括设置在半导体衬底内并分离逻辑区和存储区的隔离结构。隔离结构包括介电材料。该IC还包括设置在隔离结构上的伪控制栅极介电层和设置在伪控制栅极介电层上的伪控制栅电极。该IC还包括沿着伪控制栅电极和伪控制栅极介电层设置在隔离结构上的边界侧壁间隔件。边界侧壁间隔件和隔离结构的最上部共同限定面向逻辑区的边界侧壁。边界侧壁是连续的并且朝向逻辑区向下倾斜。
在实施例中，所述伪侧壁具有通过横向部分连接的上部垂直部分和下部垂直部分，其中，所述上部垂直部分相对于所述下部垂直部分朝向所述存储区凹陷。
在实施例中，所述边界侧壁从顶部到底部连续延伸。
在实施例中，所述边界侧壁相对于所述边界侧壁间隔件的横向平坦表面的角度小于约60度。
在实施例中，所述伪控制栅极结构包括氧化物-氮化物-氧化物(ONO)膜和覆盖所述氧化物-氮化物-氧化物膜的伪栅电极。
在实施例中，所述边界侧壁间隔件直接接触所述伪侧壁。
此外，本申请的一些实施例涉及一种提供半导体衬底的方法，该半导体衬底包括逻辑区和存储区，并且在逻辑区上形成下焊盘层和上焊盘层。该方法还包括在半导体衬底中形成隔离结构，该隔离结构将逻辑区和存储区分开。该方法还包括形成和图案化多层膜以在存储区上形成存储单元结构，并在隔离结构上形成伪结构，并限定面向逻辑区的伪侧壁的伪结构。该方法还包括形成并图案化覆盖多层膜的边界侧壁间隔层，以形成覆盖伪结构的边界侧壁间隔件，并至少部分地限定边界侧壁间隔件的面向逻辑区的边界侧壁。该方法还包括在边界侧壁间隔件的顶面上形成保护介质层。该方法还包括去除逻辑区中的下焊盘层和上焊盘层。同时去除保护介质层。该方法还包括在逻辑区上形成逻辑器件结构。
在实施例中，通过在所述存储区上形成并图案化多层膜，同时形成所述伪结构与存储单元结构。
在实施例中，形成所述边界侧壁间隔件包括：形成伪覆盖层以覆盖所述存储单元结构和所述多层膜的剩余部分；对所述多层膜和所述伪覆盖层进行第一次蚀刻，以从所述逻辑区中去除所述多层膜和所述伪覆盖层，并在所述隔离结构上限定所述伪侧壁；形成边界侧壁间隔层，以覆盖所述伪覆盖层、所述隔离结构和所述逻辑区并进一步加衬里于所述伪侧壁；以及对所述边界侧壁间隔层进行第二次蚀刻以去除所述边界侧壁间隔层的水平段，并在伪侧壁上形成所述边界侧壁间隔件。
在实施例中，同时去除所述保护介质层与所述逻辑区上的下焊盘层和上焊盘层；
在实施例中，在形成所述隔离结构之前，进一步包括：使用上焊盘层作为掩模，用所述半导体衬底的顶面形成前体氧化物层并降低半导体衬底的所述存储区的所述顶面的高度；以及去除所述前体氧化物层的上部以用所述前体氧化物层形成存储介电层。
在实施例中，通过热处理形成所述保护介质层，使得所述边界侧壁间隔件的最上部分形成所述保护介质层。
上述内容概述了多个实施例的特征，从而使得本领域技术人员可更好地理解本发明的各方面。本领域的技术人员应理解，其可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且其可以进行各种更改、替换和变更而不背离本发明的精神和范围。

Claims (10)

1.一种用于形成集成电路(IC)的方法，所述方法包括：
提供包括逻辑区和存储区的半导体衬底；
在所述逻辑区上形成下焊盘层和上焊盘层；
在所述逻辑区和所述存储区之间形成伪结构，并限定所述伪结构的面向所述逻辑区的伪侧壁；
形成边界侧壁间隔件以覆盖所述伪结构，并至少部分地限定所述边界侧壁间隔件的面向所述逻辑区的边界侧壁；
在所述边界侧壁间隔件的顶面上形成保护介质层；
去除逻辑区中的所述下焊盘层和所述上焊盘层，其中，同时去除所述保护介质层；以及
在所述逻辑区上形成逻辑器件结构。
2.根据权利要求1所述的方法，其中，通过热处理形成所述保护介质层，使得所述边界侧壁间隔件的最上部分形成所述保护介质层。
3.根据权利要求1所述的方法，其中，通过形成和图案化多层膜来形成所述伪结构，以在所述存储区上形成存储单元结构并在隔离结构上形成所述伪结构。
4.根据权利要求3所述的方法，其中，所述边界侧壁间隔件和所述隔离结构的上部共同限定面向所述逻辑区的所述边界侧壁，其中，所述边界侧壁是倾斜的，且其中，由所述边界侧壁间隔件限定的所述边界侧壁的部分与由所述隔离结构限定的所述边界侧壁的部分是连续。
5.根据权利要求3所述的方法，进一步包括：
执行平坦化工艺以形成所述隔离结构的平坦顶面。
6.根据权利要求3所述的方法，其中，形成所述存储单元结构和所述边界侧壁间隔件包括：
图案化多层膜以在所述存储区上形成所述存储单元结构；
形成伪覆盖层以覆盖所述存储单元结构和所述多层膜的剩余部分；
对所述多层膜和所述伪覆盖层进行第一次蚀刻，以从所述逻辑区中去除所述多层膜和所述伪覆盖层，并在所述隔离结构上限定所述伪侧壁；
形成所述边界侧壁间隔层以覆盖所述伪覆盖层、所述隔离结构和所述逻辑区，并进一步加衬里于所述伪侧壁；以及
对所述边界侧壁间隔层进行第二次蚀刻以去除所述边界侧壁间隔层的水平段，并在伪侧壁上形成所述边界侧壁间隔件。
7.根据权利要求1所述的方法，进一步包括：
使用上焊盘层作为掩模，用所述半导体衬底的顶面形成前体氧化物层并降低半导体衬底的所述存储区的所述顶面的高度；以及
去除所述前体氧化物层的上部以用所述前体氧化物层形成存储介电层。
8.根据权利要求1所述的方法，其中，形成所述逻辑器件结构包括：
在所述伪覆盖层、所述边界侧壁间隔件和所述逻辑区上方形成共形高k介电层；
在所述共形高k介电层上形成多晶硅层；以及
对所述共形高k介电层和所述多晶硅层进行蚀刻，以形成堆叠在所述逻辑区上的多晶硅栅电极和高k栅极介电层；以及
用金属栅极代替所述多晶硅栅电极。
9.一种集成电路(IC)，所述集成电路包括：
隔离结构，设置在半导体衬底内并分离所述半导体衬底的逻辑区和存储区，所述隔离结构包括介电材料；
存储单元，设置在所述存储区中；
伪控制栅极结构，设置在所述隔离结构上，其中，所述伪控制栅极结构限定面向所述逻辑区并包括多种不同材料的伪侧壁；
边界侧壁间隔件，沿着所述伪控制栅极结构的所述伪侧壁设置在所述隔离结构上，其中，所述边界侧壁间隔件和所述隔离结构的最上部共同限定边界侧壁，其中，所述边界侧壁面向所述逻辑区并朝向所述逻辑区连续向下倾斜；和
逻辑器件，形成在所述逻辑区上。
10.一种用于形成集成电路(IC)的方法，所述方法包括：
提供包括逻辑区和存储区的半导体衬底；
在所述半导体衬底中形成隔离结构，所述隔离结构分隔所述逻辑区和存储区；
在所述隔离结构上形成伪结构，并限定面向所述逻辑区的所述伪结构的伪侧壁；
形成覆盖所述伪结构的边界侧壁间隔件，并至少部分地限定面向所述逻辑区的所述边界侧壁间隔件的边界侧壁；
在所述边界侧壁间隔件的顶面上形成保护介质层；
去除所述保护介质层；以及
在所述逻辑区上形成逻辑器件结构。
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