TW202010100A - 積體電路與其形成方法 - Google Patents

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Abstract

本申請案的各種實施例是有關於一種具有邊界側壁間隔件的嵌入式記憶體邊界結構以及相關聯的形成方法。在一些實施例中，在半導體基底中形成隔離結構以使記憶體區自邏輯區分離。在所述記憶體區上形成記憶體單元結構並在所述隔離結構上形成虛設結構。形成覆蓋所述虛設結構的邊界側壁間隔件。在所述邊界側壁間隔件的頂表面上形成保護介電層。所述邊界側壁間隔件及所述保護介電層提供平滑的邊界側壁，所述平滑的邊界側壁在形成邏輯裝置結構期間不會受損害且因此在利用高介電常數金屬閘極技術形成邏輯裝置結構期間不會阻陷高介電常數蝕刻殘餘物。

Description

用於嵌入式記憶體的單元邊界結構
積體電路（integrated circuit，IC）製造技術在過去的幾十年中已經歷了指數增長。隨著積體電路的進化，功能密度（即，每晶片面積的內連裝置的數量）已普遍增加，而幾何尺寸（即，可產生的最小組件（或線））縮小。在積體電路的進化中的一些進展包括嵌入式記憶體技術及高介電常數金屬閘極（highk metal gate，HKMG）技術。嵌入式記憶體技術是將記憶體裝置與邏輯裝置整合在同一半導體晶片上，使得記憶體裝置支援邏輯裝置的運作。高介電常數金屬閘極技術是利用金屬閘極電極及高介電常數閘極介電層製造半導體裝置。
以下揭露內容提供用於實作本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本發明。當然，該些僅為實例而非旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有額外特徵以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。此外，本揭露可在各種實例中重覆參考編號及/或字母。此種重覆是出於簡潔及清晰的目的，而非自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置或設備在使用或操作中的不同定向。裝置或設備可具有其他定向（旋轉90度或處於其他定向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。再者，用語「第一（first）」、「第二（second）」、「第三（third）」、「第四（fourth）」等僅為通用辨識符且因此，可在各種實施例中進行互換。舉例而言，儘管在一些實施例中可將一元件（例如，開口）稱作「第一」元件，然而在其他實施例中亦可將所述元件稱作「第二」元件。
根據利用嵌入式記憶體技術及高介電常數金屬閘極技術製造積體電路的一些方法，形成邊界隔離結構將半導體基底的記憶體區自半導體基底的邏輯區分離。形成覆蓋記憶體區及邏輯區以及邊界隔離結構的多層膜。在記憶體區上自多層膜形成記憶體裝置，且形成覆蓋記憶體裝置及剩餘的多層膜的虛設多晶矽（dummy polysilicon，DPO）層。對多層膜及虛設多晶矽層執行蝕刻，從而自邏輯區移除多層膜及虛設多晶矽層，使得多層膜的剩餘部分與虛設多晶矽層的剩餘部分共同地界定平滑且面向邊界隔離結構上的邏輯區的邊界側壁。利用高介電常數閘極介電層及多晶矽閘極電極在邏輯區上形成邏輯裝置。隨後，執行高介電常數金屬閘極替換製程以利用金屬閘極電極替換多晶矽閘極電極。
所述方法的挑戰在於：形成邏輯裝置涉及介電材料移除及重新沈積，可能損壞邊界側壁使邊界側壁不再平滑。舉例而言，用於移除先前焊墊介電層或硬罩幕的蝕刻製程可在邊界側壁中導致側部下方切口(lateral undercutting)、斷片（divot）等。邊界側壁受損可能在後續的處理期間導致填充問題、污染及/或其他可靠性問題。舉例而言，在形成邏輯裝置期間，可形成高介電常數介電層及多晶矽層作為邏輯區及邊界側壁的內襯。然後可將高介電常數介電層及多晶矽層圖案化成邏輯裝置。由於在第三蝕刻期間邊界側壁受損，因此在對高介電常數介電層進行圖案化之後高介電常數殘餘物可能存留於邊界側壁上（例如，位於斷片或側部下方切口中）。高介電常數殘餘物污染可能改變參數且甚至使半導體基底上的裝置失靈。此外，高介電常數殘餘物可能污染在後續處理中使用的處理工具，從而污染後續被所污染的處理工具處理的其他半導體基底。
鑒於上述內容，本申請案的各種實施例是有關於一種形成包括具有邊界側壁間隔件的嵌入式記憶體邊界結構的積體電路的方法。在一些實施例中，在半導體基底中形成隔離結構以將半導體基底的記憶體區自半導體基底的邏輯區分隔開。形成並圖案化多層膜以在記憶體區上形成記憶體單元結構並在隔離結構上形成虛設結構。形成並圖案化邊界側壁間隔件層，以形成覆蓋虛設結構的邊界側壁間隔件。在邊界側壁間隔件的頂表面上形成保護介電層。在移除邏輯區中的下部焊墊層及上部焊墊層時同時移除保護介電層。在形成邏輯裝置結構的同時，邊界側壁間隔件保護虛設結構免受損害。保護介電層在焊墊移除製程期間保護邊界隔離結構，並防止在邊界側壁間隔件與邊界隔離結構的連接點處形成下方切口（稍後更詳細地進行闡述，參見例如對應於圖15的內容）。由此，不會沿虛設結構及/或邊界側壁間隔件形成側部下方切口、斷片等。此外，邊界側壁間隔件可提供平滑的邊界側壁，所述平滑的邊界側壁在形成邏輯裝置結構期間不會損害（例如，由於邊界側壁的材料，如以下可見）且因此在利用高介電常數金屬閘極技術形成邏輯裝置結構期間不會阻陷(trap)高介電常數蝕刻殘餘物。繼而使得能夠完全移除高介電常數蝕刻殘餘物，從而增大在半導體基底上形成的半導體裝置的可靠性。
參照圖1，提供了包括用於嵌入式記憶體的單元邊界結構102的積體電路的一些實施例的剖視圖100。單元邊界結構102位於半導體基底104的邊界區104b上。邊界區104b將半導體基底104的記憶體區104m自半導體基底104的邏輯區104l分離。半導體基底104可為或以其他方式包括例如塊狀矽基底、III-V族基底、絕緣體上矽（silicon-on-insulator，SOI）基底或一些其他適當的半導體基底。本文中使用的用語（例如，半導體基底）可例如為單數或複數。此外，單元邊界結構102與邊界區104b上的邊界隔離結構106交疊。邊界隔離結構106延伸至邊界區104b內並提供記憶體區104m上的嵌入式記憶體108與邏輯區104l上的邏輯裝置110之間的物理及電性分離。邊界隔離結構106可為或以其他方式包括例如淺溝渠隔離（shallow trench isolation，STI）結構、深溝渠隔離（deep trench isolation，DTI）結構、一些其他適當的溝渠隔離結構或一些其他適當的隔離結構。
單元邊界結構102包括虛設控制閘極結構112及邊界側壁間隔件114。虛設控制閘極結構112界定面向邏輯裝置110並包含多種不同材料的虛設側壁112s。所述多種不同材料可包括例如氮化矽、氧化矽、多晶矽、一些其他適當的材料或上述的任意組合。此外，在一些實施例中，虛設側壁112s具有由側部部分連接的上部垂直部分及下部垂直部分。所述上部垂直部分相對於所述下部垂直部分朝記憶體區104m凹陷。邊界側壁間隔件114位於邊界隔離結構106上方，在橫向上位於虛設控制閘極結構112與邏輯裝置110之間，並與虛設側壁112s接界。在一些實施例中，邊界側壁間隔件114直接接觸虛設側壁112s，且/或沿虛設側壁112s自虛設側壁112s的最底部邊緣連續延伸至虛設側壁112s的最頂部邊緣。邊界側壁間隔件114可為或以其他方式包含例如氧化矽、氮化矽、氮氧化矽、一些其他適當的介電質、多晶矽、鋁銅、鉭、一些其他適當的金屬或金屬合金、氮化鉭、氮化鈦、一些其他適當的金屬氮化物或一些其他適當的材料。此外，邊界側壁間隔件114可為或以其他方式包含例如均質材料（例如，單一材料）。
面向邏輯裝置110的邊界側壁114s至少局部地由邊界側壁間隔件114界定。在一些實施例中，邊界側壁114s完全由邊界側壁間隔件114界定。在其他實施例中，邊界側壁114s由邊界側壁間隔件114及邊界隔離結構106共同界定。在所述其他實施例中的一些實施例中，邊界側壁114s的由邊界隔離結構106界定的一部分與邊界側壁114s的由邊界側壁間隔件114界定的一部分是連續的及/或齊平的(flush)。邊界側壁114s朝向邏輯裝置110向下傾斜。此外，邊界側壁114s自頂部至底部是平滑的，且在一些實施例中，自頂部至底部連續地延伸。舉例而言，邊界側壁114s可自邊界側壁114s的頂部邊緣至邊界側壁114s的底部邊緣是平滑的及/或連續地延伸。邊界側壁114s的頂部邊緣可例如與虛設側壁112s的頂部邊緣及/或邊界側壁間隔件114的頂表面是相平的(even)或實質上相平的。邊界側壁114s的底部邊緣可例如在邊界側壁間隔件114的底表面上方間隔開。
在積體電路的形成期間，邊界側壁間隔件114在邏輯裝置110被形成的同時保護虛設控制閘極結構112免受損害及/或殘餘物殘留。若不存在邊界側壁間隔件114，則可能沿虛設側壁112s形成側部下方切口、斷片等，在利用高介電常數金屬閘極技術形成邏輯裝置110期間產生的高介電常數蝕刻殘餘物可能會阻陷。此外，邊界側壁間隔件114具有平滑的邊界側壁114s，平滑的邊界側壁114s在形成邏輯裝置110期間不會損害（例如，由於邊界側壁114s的材料且由於形成了保護介電層，如稍後闡述）且因此不會阻陷在利用高介電常數金屬閘極技術形成邏輯裝置110期間產生的高介電常數蝕刻殘餘物。繼而使得能夠完全移除在利用高介電常數金屬閘極技術形成邏輯裝置110期間產生的高介電常數蝕刻殘餘物，從而增大在半導體基底104上形成的半導體裝置的良率及可靠性。
在一些實施例中，虛設控制閘極結構112包括堆疊在邊界隔離結構106上的虛設控制閘極電極116以及虛設控制閘極介電層118。虛設控制閘極電極116位於虛設控制閘極介電層118上方，且虛設控制閘極電極116及虛設控制閘極介電層118共同地界定虛設側壁112s。虛設控制閘極電極116可為或以其他方式包含例如摻雜的多晶矽、金屬、一些其他適當的導電材料或上述的任意組合。虛設控制閘極介電層118可為或以其他方式包含例如氧化矽、氮化矽、氮氧化矽、一些其他適當的介電質或上述的任意組合。在一些實施例中，虛設控制閘極介電層118包括多層氧化物-氮化物-氧化物（ONO）膜，為便於例示，說明但並未個別地標示所述多層氧化物-氮化物-氧化物膜的構成成分。氧化物-氮化物-氧化物膜的個別層的詳細標示參見例如圖2。
在一些實施例中，單元邊界結構102更包括虛設選擇閘極電極120。虛設選擇閘極電極120位於邊界區104b上，在橫向上位於邊界隔離結構106與嵌入式記憶體108之間。此外，虛設選擇閘極電極120具有在虛設控制閘極介電層118下方間隔開的底表面。虛設選擇閘極電極120位於虛設選擇閘極介電層122上方，且在橫向上藉由虛設閘極間隔件124自虛設控制閘極電極116間隔開。在一些實施例中，虛設閘極間隔件124可包括第一虛設閘極間隔件124a及第二虛設閘極間隔件124b。虛設閘極間隔件124位於邊界隔離結構106上方。虛設選擇閘極電極120可為或以其他方式包含例如摻雜的多晶矽、金屬或一些其他適當的導電材料。虛設選擇閘極介電層122及虛設閘極間隔件124兩者可為或以其他方式包含例如氧化矽、氮化矽、氮氧化矽、一些其他適當的介電質或上述的任意組合。
嵌入式記憶體108位於記憶體區104m上且可為或以其他方式包含例如第三代嵌入式超快閃（third generation embedded superflash，ESF3）記憶體、第一代嵌入式超快閃（first generation embedded superflash，ESF1）記憶體、矽-氧化物-氮化物-氧化物-矽（silicon-oxide-nitride-oxide-silicon，SONOS）記憶體、金屬-氧化物-氮化物-氧化物-矽（metal-oxide-nitride-oxide-silicon，MONOS）記憶體或一些其他適當類型的記憶體。在一些實施例中，嵌入式記憶體108包括一對個別記憶體源極/汲極區126、共用記憶體源極/汲極區128以及一對選擇性導電的記憶體通道130。個別記憶體源極/汲極區126及共用記憶體源極/汲極區128位於半導體基底104的頂部上，且共用記憶體源極/汲極區128在橫向上在個別記憶體源極/汲極區126之間間隔開。此外，個別記憶體源極/汲極區126及共用記憶體源極/汲極區128為具有第一摻雜類型（例如，p型或n型）的摻雜的半導體區。選擇性導電的記憶體通道130為具有與第一摻雜類型相反的第二摻雜類型（例如，p型或n型）的摻雜的半導體區。
在選擇性導電的記憶體通道130上堆疊有一對浮置閘極介電層132、一對浮置閘極電極134、一對控制閘極介電層136以及一對控制閘極電極138。為易於說明，僅將浮置閘極介電層132中的一者標示為132，僅將浮置閘極電極134中的一者標示為134，僅將控制閘極介電層136中的一者標示為136，且僅將控制閘極電極138中的一者標示為138。浮置閘極介電層132分別位於選擇性導電的記憶體通道130上方，且可為或以其他方式包含例如氧化矽或一些其他適當的介電質。浮置閘極電極134分別位於浮置閘極介電層132上方。控制閘極介電層136分別位於浮置閘極電極134上方。控制閘極電極138分別位於控制閘極介電層136上方。控制閘極電極138以及浮置閘極電極134可為或以其他方式包含例如摻雜的多晶矽、金屬或一些其他適當的導電材料。控制閘極介電層136可為或以其他方式包含例如氮化矽、氧化矽、一些其他適當的介電質或上述的任意組合。在一些實施例中，控制閘極介電層136各自包括氧化物-氮化物-氧化物膜，使得控制閘極介電層136各自包括下部氧化物層、上部氧化物層以及夾置在所述下部氧化物層與所述上部氧化物層之間的中間氮化物層。
一對控制閘極間隔件140位於浮置閘極電極134中的每一者上方，且每一浮置閘極電極的控制閘極間隔件140分別作為位於浮置閘極電極上方的控制閘極電極的相對側壁的內襯。為易於說明，僅將控制閘極間隔件140中的一些標示為140。浮置閘極間隔件142分別位於選擇性導電的記憶體通道130上方，且每一浮置閘極間隔件142藉由浮置閘極電極134中的一者而在橫向上自共用記憶體源極/汲極區128間隔開。此外，浮置閘極間隔件142各自作為浮置閘極電極134中的一者的側壁的內襯。在一些實施例中，第一虛設閘極間隔件124a與控制閘極間隔件140具有相同的寬度及組成，且第二虛設閘極間隔件124b與浮置閘極間隔件142具有相同的寬度及組成。控制閘極間隔件140以及浮置閘極間隔件142可為或以其他方式包含例如氮化矽、氧化矽、一些其他適當的介電質或上述的任意組合。在一些實施例中，控制閘極間隔件140各自為氧化物-氮化物-氧化物膜，為易於說明，未示出控制閘極間隔件140的成分。
抹除閘極電極144以及抹除閘極介電層146位於共用記憶體源極/汲極區128上方且在橫向上位於浮置閘極電極134之間。抹除閘極電極144位於抹除閘極介電層146上方，且在一些實施例中，具有與控制閘極電極138各自的頂表面及/或虛設控制閘極結構112的頂表面相平的頂表面。抹除閘極介電層146杯狀包覆抹除閘極電極144的下側以使抹除閘極電極144自共用記憶體源極/汲極區128垂直間隔開，並使抹除閘極電極144在橫向上自浮置閘極電極134及控制閘極間隔件140間隔開。抹除閘極電極144可為或以其他方式包含例如經摻雜的多晶矽、金屬或一些其他適當的導電材料。抹除閘極介電層146可為或以其他方式包含例如氧化矽、氮化矽或一些其他適當的介電質。
在選擇性導電的記憶體通道130上堆疊有一對選擇閘極介電層148以及一對選擇閘極電極150。為易於說明，僅將選擇閘極介電層148中的一者標示為148，且僅將選擇閘極電極150中的一者標記為150。選擇閘極介電層148分別位於選擇性導電的記憶體通道130上方，且每一選擇閘極介電層148藉由浮置閘極電極134中的相應一者而在橫向上自共用記憶體源極/汲極區128間隔開。選擇閘極介電層148可為或以其他方式包含例如氧化矽、氮化矽或一些其他適當的介電質。選擇閘極電極150可為或以其他方式包含例如經摻雜的多晶矽、金屬或一些其他適當的導電材料。
邏輯裝置110位於邏輯區104l上且可為或以其他方式包含例如絕緣場效電晶體（insulated field-effect transistor，IGFET）、金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor，MOSFET）、雙擴散金屬氧化物半導體（double-diffused metal-oxide-semiconductor，DMOS）裝置、雙極互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）雙擴散金屬氧化物半導體（bipolar CMOS DMOS，BCD）裝置、一些其他適當的電晶體裝置或一些其他適當的半導體裝置。在一些實施例中，邏輯裝置110包括一對邏輯源極/汲極區152以及選擇性導電的邏輯通道154。邏輯源極/汲極區152為具有第一摻雜類型（例如，p型或n型）的摻雜的半導體區，而選擇性導電的邏輯通道154是具有第二相反摻雜類型（例如，p型或n型）的摻雜的半導體區。
邏輯閘極介電層156位於選擇性導電的邏輯通道154上方，且邏輯閘極電極158位於邏輯閘極介電層156上方。邏輯閘極電極158可為或以其他方式包含例如經摻雜的多晶矽、金屬或一些其他適當的導電材料。邏輯閘極介電層156可為或以其他方式包含例如氮化矽、氧化矽、高介電常數介電質、一些其他適當的介電質或上述的任意組合。本文中所述的高介電常數介電質具有大於約3.9、5、10、15或20的介電常數k 。在一些實施例中，邏輯閘極介電層156是高介電常數介電質，且邏輯閘極電極158是金屬。此外，選擇閘極電極150、抹除閘極電極144、控制閘極電極138以及浮置閘極電極134的一些實施例可為或以其他方式包含摻雜的多晶矽。
在一些實施例中，主側壁間隔件160作為選擇閘極電極150的側壁、虛設選擇閘極電極120的側壁以及邏輯閘極電極158的側壁的內襯。為易於說明，僅標示出主側壁間隔件160中的一些主側壁間隔件。主側壁間隔件160可為或以其他方式包含例如氮化矽、氧化矽、或一些其他適當的介電質或上述的任意組合。此外，在一些實施例中，層間介電（interlayer dielectric，ILD）層162覆蓋嵌入式記憶體108、邏輯裝置110以及單元邊界結構102。層間介電層162可為或以其他方式包含例如氧化矽、氮化矽、低介電常數介電質、一些其他適當的介電質或上述的任意組合。本文中所述的低介電常數介電質是介電常數k 小於約3.9、3、2或1的介電質。此外，在一些實施例中，接觸通孔164貫穿層間介電層162延伸至邏輯源極/汲極區152以及個別記憶體源極/汲極區126。接觸通孔164是導電的且可為或以其他方式包含例如鎢、鋁銅、銅、鋁、一些其他適當的金屬或一些其他適當的導電材料。在一些實施例中，在虛設控制閘極電極116、虛設選擇閘極電極120以及邊界側壁間隔件114上設置有矽化物層202。矽化物層202亦設置於選擇閘極電極150及抹除閘極電極144上用於接觸。出於簡潔原因可在以下其他圖式中省略矽化物層202，但矽化物層202可設置於類似的位置中，例如位於虛設控制閘極電極、虛設選擇閘極電極、邊界側壁間隔件、選擇閘極電極150或抹除閘極電極的上表面上。
參照圖2，提供圖1中單元邊界結構102的一些實施例的放大剖視圖200。在一些實施例中，虛設控制閘極介電層118包括下部氧化物層118l、位於下部氧化物層118l上方的上部氧化物層118u、以及垂直夾置在下部氧化物層118l與上部氧化物層118u之間的中間氮化物層118m。此外，在此類實施例中，虛設側壁112s是異質的且包含至少三種不同的材料（例如，氮化矽、氧化矽及多晶矽）。
邊界側壁114s向下遠離虛設側壁112s傾斜，且相對於邊界側壁間隔件114的側表面具有傾斜角Θ。傾斜角Θ可為或以其他方式包括例如小於約60度。
儘管圖1及圖2示出虛設控制閘極結構112、嵌入式記憶體108以及邏輯裝置110的具體配置，但應理解，虛設控制閘極結構112、嵌入式記憶體108以及邏輯裝置110的其他配置或上述的任意組合亦適用。舉例而言，可採用不同的嵌入式記憶體類型代替嵌入式記憶體108（參見圖1）。
參照圖3，提供圖1及圖2所示積體電路的一些額外實施例的剖視圖300。如由圖3的剖視圖300所示，提供圖1及圖2所示積體電路的一些更詳細的實施例的剖視圖300。如圖所示，虛設內襯層302位於記憶體區104m及邊界區104b上的主側壁間隔件160下方，並進一步使主側壁間隔件160自選擇閘極電極150及虛設選擇閘極電極120間隔開。如上所述，僅將主側壁間隔件160中的一些主側壁間隔件標示為160，且僅將選擇閘極電極150中的一者標示為150。虛設內襯層302可為或以其他方式包含例如氧化矽、氮化矽、一些其他適當的介電質或上述的任意組合。
邏輯邊界結構304位於邊界隔離結構106上方，且位於邊界隔離結構106的與單元邊界結構102相對的側上。邏輯邊界結構304包括虛設邏輯閘極介電層306及位於虛設邏輯閘極介電層306上方的虛設邏輯閘極電極308。虛設邏輯閘極電極308可為或以其他方式包含例如摻雜的多晶矽、金屬或一些其他適當的導電材料。虛設邏輯閘極介電層306可為或以其他方式包含例如氮化矽、氧化矽、高介電常數介電質、一些其他適當的介電質或上述的任意組合。在一些實施例中，主側壁間隔件160包括一對分別作為虛設邏輯閘極電極308的相對側的內襯及/或位於虛設邏輯閘極介電層306上方的主側壁間隔件。
第一邏輯裝置110a及第二邏輯裝置110b位於半導體基底104的邏輯區104l上，且藉由在橫向上位於第一邏輯裝置110a與第二邏輯裝置110b之間的邏輯隔離結構310而物理地及電性地分離。邏輯隔離結構310可為或以其他方式包括例如淺溝渠隔離結構、深溝渠隔離結構或一些其他適當的隔離結構。第一邏輯裝置110a及第二邏輯裝置110b可各自為例如絕緣場效電晶體、金屬氧化物半導體場效電晶體、雙擴散金屬氧化物半導體裝置、雙極互補金屬氧化物半導體雙擴散金屬氧化物半導體裝置、一些其他適當的電晶體裝置或一些其他適當的半導體裝置。在一些實施例中，第一邏輯裝置110a是絕緣場效電晶體，且第二邏輯裝置110b是電源金屬氧化物半導體場效電晶體，所述電源金屬氧化物半導體場效電晶體被配置成在較第二邏輯裝置110b高的電壓（例如，較第二邏輯裝置110b高一個數量級的電壓）下運作。電源金屬氧化物半導體場效電晶體可為或以其他方式包含例如雙擴散金屬氧化物半導體裝置或一些其他適當的電源金屬氧化物半導體場效電晶體。
第一邏輯裝置110a及第二邏輯裝置110b各自包括一對邏輯源極/汲極區152以及選擇性導電的邏輯通道154。為易於說明，僅將邏輯源極/汲極區152中的一些標示為152。每一對邏輯源極/汲極區152在半導體基底104的頂部上在橫向上間隔開。此外，每一對邏輯源極/汲極區152為具有第一摻雜類型（例如，p型或n型）的摻雜的半導體區。選擇性導電的邏輯通道154是具有與所述相應一對邏輯源極/汲極區152的第一摻雜類型相反的第二摻雜類型（例如，p型或n型）的經摻雜的半導體區。
第一邏輯裝置110a及第二邏輯裝置110b可針對不同操作電壓具有不同閘極介電組成。作為用於非限制性目的的一個實例，第一邏輯閘極介電層156a、第二邏輯閘極介電層156b以及邏輯閘極電極158堆疊在第一邏輯裝置110a的選擇性導電的邏輯通道154上，而第二邏輯裝置110b不具有第一邏輯閘極介電層156a。邏輯閘極電極158可為或以其他方式包含例如摻雜的多晶矽、金屬或一些其他適當的導電材料。第一邏輯閘極介電層156a及第二邏輯閘極介電層156b可為或以其他方式包含例如氮化矽、氧化矽、高介電常數介電質、一些其他適當的介電質或上述的任意組合。在一些實施例中，第一邏輯閘極介電層156a是氧化矽，第二邏輯閘極介電層156b是高介電常數介電質，且邏輯閘極電極158是金屬。在一些實施例中，主側壁間隔件160包括分別作為邏輯閘極電極158的側壁的內襯的多個主側壁間隔件。
下部層間介電層162l及上部層間介電層162u堆疊在半導體基底104上且容置接觸通孔164。為易於說明，僅將接觸通孔164中的一些標示為164。下部層間介電層162l在嵌入式記憶體108的側邊、在橫向上位於單元邊界結構102與邏輯邊界結構304之間、且在第一邏輯裝置110a及第二邏輯裝置110b的側邊。此外，下部層間介電層162l具有與嵌入式記憶體108的頂表面、單元邊界結構102的頂表面、邏輯邊界結構304的頂表面、第一邏輯裝置110a的頂表面以及第二邏輯裝置110b的頂表面相平（例如，處於同一平面或實質上處於同一平面）的頂表面。上部層間介電層162u覆蓋下部層間介電層162l、嵌入式記憶體108、單元邊界結構102、邏輯邊界結構304、第一邏輯裝置110a以及第二邏輯裝置110b。下部層間介電層162l及上部層間介電層162u可為或以其他方式包含例如氧化矽、氮化矽、低介電常數介電質、一些其他適當的介電質或上述的任意組合。
在一些實施例中，虛設選擇閘極電極120及虛設控制閘極電極116在橫向上藉由第一虛設閘極間隔件124a及第二虛設閘極間隔件124b間隔開。第一虛設閘極間隔件124a及第二虛設閘極間隔件124b位於邊界隔離結構106上方，在橫向上位於虛設選擇閘極電極120與虛設控制閘極電極116之間。在一些實施例中，第一虛設閘極間隔件124a具有與控制閘極間隔件140相同的寬度，且第二虛設閘極間隔件124b具有與浮置閘極間隔件142相同的寬度。第一虛設閘極間隔件124a及第二虛設閘極間隔件124b可為或以其他方式包含例如氮化矽、氧化矽、一些其他適當的介電質或上述的任意組合。在一些實施例中，第一虛設閘極間隔件124a是氧化物-氮化物-氧化物膜，為易於說明，說明但未標示所述氧化物-氮化物-氧化物膜的成分。此外，在一些實施例中，位於浮置閘極電極134上方的控制閘極間隔件140是氧化物-氮化物-氧化物膜或以其他方式包括氧化物-氮化物-氧化物膜，且/或矽化物焊墊312分別位於邏輯源極/汲極區152以及個別記憶體源極/汲極區126上方。為易於說明，僅將控制閘極間隔件140中的一者標示為140，且僅將矽化物焊墊312中的一些標示為312。氧化物-氮化物-氧化物膜可例如各自包括第一氧化物層140f、第二氧化物層140s、以及在橫向上夾置在第一氧化物層140f與第二氧化物層140s之間的中間氮化物層140m。矽化物焊墊312可為或以其他方式包含例如矽化鎳或一些其他適當的矽化物。
參照圖4至圖22，一系列剖視圖400至2200示出一種形成包括具有邊界側壁間隔件的嵌入式記憶體邊界結構的積體電路的方法的一些實施例。
由如圖4的剖視圖400所示，製備包括記憶體區104m及邏輯區104l的半導體基底104，記憶體區104m與邏輯區104l藉由邊界區104b分隔開。在記憶體區104m中使半導體基底104凹陷，並在記憶體區104m中形成犧牲介電層406。
在一些實施例中，首先形成覆蓋半導體基底104的犧牲下部焊墊層402’，並形成覆蓋犧牲下部焊墊層402’的犧牲上部焊墊層404’。犧牲下部焊墊層402’及犧牲上部焊墊層404’是由不同材料形成的，且可例如由化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、濺鍍、熱氧化或一些其他適當的生長或沉積製程形成。本文中所使用的用語（例如，製程）可例如為單數或複數。犧牲下部焊墊層402’可例如由氧化矽或一些其他適當的介電質形成，且/或犧牲上部焊墊層404’可例如由氮化矽或一些其他適當的介電質形成。
然後，將犧牲上部焊墊層404’圖案化以形成對應於記憶體區104m的開口並覆蓋邏輯區104l。自半導體基底104的頂表面形成前驅物層408，且因此減小半導體基底104的頂表面的高度。在一些實施例中，前驅物層408是氧化物層且是藉由濕製程形成。隨後局部地移除前驅物層408，且前驅物層408的下部剩餘部分形成犧牲介電層406。
如由圖5的剖視圖500所示，可在記憶體區104m中移除犧牲介電層406並以記憶體介電層604進行替換，且可在邏輯區104l中移除犧牲下部焊墊層402’並以下部焊墊層402進行替換。在記憶體區104m中移除犧牲上部焊墊層404’並以形成於記憶體介電層604上的記憶體焊墊層502進行替換，且在邏輯區104l中移除犧牲上部焊墊層404’並以形成於下部焊墊層402上的上部焊墊層404進行替換。記憶體焊墊層502及上部焊墊層404可為沉積為一種共形（conformal）層的介電材料。然後對共形介電材料的位於記憶體區104m中的一部分進行蝕刻並圖案化，以具有與共形介電材料的位於邏輯區104l中的部分對齊的頂表面。記憶體焊墊層502與上部焊墊層404可由相同或不同的材料形成。在半導體基底104的邊界區104b中形成邊界隔離結構106。邊界隔離結構106提供此後形成於記憶體區104m及邏輯區104l上的半導體裝置之間的電性分離。邊界隔離結構106可例如具有自記憶體區104m逐步升高至邏輯區104l的台階式底表面，且/或可例如包含介電材料。此外，邊界隔離結構106可為或以其他方式包含例如淺溝渠隔離結構、深溝渠隔離結構或一些其他適當的隔離區。半導體基底104可為或以其他方式包含例如塊狀矽基底、絕緣體上矽基底、III-V族基底或一些其他適當的半導體基底。亦如由圖6的剖視圖600所示，可在邏輯區104l內形成邏輯隔離結構310，邏輯隔離結構310將邏輯區104l劃分成第一邏輯區104l1 及第二邏輯區104l2 。第一邏輯區104l1 在橫向上位於邊界隔離結構106與第二邏輯區104l2 之間。第一邏輯區104l1 可例如支援此後形成的核心邏輯裝置，而第二邏輯區104l2 可例如支援此後形成的高電壓邏輯裝置。高電壓邏輯裝置可例如為被配置成在較核心邏輯裝置高（例如，較核心邏輯裝置高一個數量級）的電壓下運作的邏輯裝置。邏輯隔離結構310可例如包含介電材料，及/或可為或以其他方式包括例如淺溝渠隔離結構、深溝渠隔離結構或一些其他適當的隔離區。在一些實施例中，用於形成邊界隔離結構106及邏輯隔離結構310的製程包括以邊界隔離結構106及邏輯隔離結構310的佈局圖案化上部焊墊層404及記憶體焊墊層502，並在下部焊墊層402及上部焊墊層404及記憶體焊墊層502處於恰當位置的情況下向半導體基底104內執行蝕刻以形成溝渠。形成覆蓋上部焊墊層404及記憶體焊墊層502並填充所述溝渠的介電層，並對上部焊墊層404及記憶體焊墊層502執行平坦化以在所述溝渠中形成邊界隔離結構106及邏輯隔離結構310。所述平坦化可例如藉由化學機械研磨（chemical mechanical polish，CMP）或一些其他適當的平坦化製程來執行。所述圖案化可例如利用光微影及蝕刻製程來執行。然後在上部焊墊層404及記憶體焊墊層502以及邊界隔離結構106及邏輯隔離結構310上形成介電頂蓋層504。介電層及介電頂蓋層504可例如由氧化矽、氮化矽及/或一些其他適當的介電材料形成，且/或可例如藉由化學氣相沉積、物理氣相沉積、濺鍍或一些其他適當的沉積製程來執行。
如由圖6的剖視圖600所示，形成並圖案化頂蓋層504以充當用於圖案化浮置閘極層602的罩幕層。頂蓋層504被形成並圖案化為具有與記憶體區104m及隔離結構106的較靠近記憶體區104m的一部分對應的開口，且頂蓋層504覆蓋隔離結構106較靠近邏輯區104l的剩餘部分以及邏輯區104l。在記憶體介電層604上形成並圖案化浮置閘極層602。首先在記憶體介電層604及覆蓋記憶體區104m、邊界區104b及邏輯區104l的頂蓋層504上方形成浮置閘極層602。浮置閘極層602可例如被共形地形成，且/或可例如由摻雜的多晶矽、金屬或一些其他適當的導電材料形成。在一些實施例中，浮置閘極層602是藉由化學氣相沉積、物理氣相沉積或一些其他適當的沉積製程形成。然後，向浮置閘極層602的頂部中執行平坦化直至到達頂蓋層504，藉此自頂蓋層504移除浮置閘極層602。在一些實施例中，所述平坦化使浮置閘極層602的最頂層表面凹陷至大約與頂蓋層504的最頂層表面相平。所述平坦化可例如藉由化學機械研磨或一些其他適當的平坦化製程來執行。
如由圖7的剖視圖700所示，進一步降低浮置閘極層602以達成更佳的耦合比(couple ratio)。在一些實施例中，被頂蓋層504暴露出且較靠近記憶體區104m的部分的隔離結構106與浮置閘極層602一起被降低。可藉由濕回蝕製程降低浮置閘極層602。在降低浮置閘極層602之後，可隨後移除頂蓋層504。
如圖8的剖視圖800所示，形成覆蓋浮置閘極層602、邊界隔離結構106及邏輯隔離結構310以及上部焊墊層404的多層記憶體膜702。多層記憶體膜702包括控制閘極介電層704、控制閘極層706以及控制閘極硬罩幕層708。
形成覆蓋浮置閘極層602、邊界隔離結構106及邏輯隔離結構310以及上部焊墊層404的控制閘極介電層704。在一些實施例中，控制閘極介電層704包括氧化矽、氮化矽、一些其他適當的介電質或上述的任意組合。舉例而言，控制閘極介電層704可為氧化物-氮化物-氧化物膜，且/或可包括下部氧化物層704l、覆蓋下部氧化物層704l的中間氮化物層704m、以及覆蓋中間氮化物層704m的上部氧化物層704u。控制閘極介電層704可例如藉由化學氣相沉積、物理氣相沉積、一些其他適當的沉積製程或上述的任意組合形成。
形成覆蓋控制閘極介電層704的控制閘極層706。控制閘極層706可例如被共形地形成，且/或可例如由摻雜的多晶矽、金屬或一些其他適當的導電材料形成。此外，在一些實施例中，控制閘極層706是藉由化學氣相沉積、物理氣相沉積或一些其他適當的沉積製程形成。
形成覆蓋控制閘極層706的控制閘極硬罩幕層708。在一些實施例中，控制閘極硬罩幕層708包含氧化矽、氮化矽、一些其他適當的介電質或上述的任意組合。舉例而言，控制閘極硬罩幕層708可為氮化物-氧化物-氮化物（NON）膜，且/或可包括下部氮化物層708l、覆蓋下部氮化物層708l的中間氧化物層708m、以及覆蓋中間氧化物層708m的上部氮化物層708u。控制閘極硬罩幕層708可例如藉由化學氣相沉積、物理氣相沉積、一些其他適當的沉積製程或上述的任意組合而形成。
如由圖9的剖視圖900所示，向多層記憶體膜702內執行蝕刻以自記憶體區104m移除多層記憶體膜702的一些部分，藉此在浮置閘極層602上形成一對控制閘極電極138。此外，所述蝕刻形成一對控制閘極介電層136以及一對控制閘極硬罩幕210。控制閘極介電層136分別位於控制閘極電極138下方，且控制閘極硬罩幕210分別位於控制閘極電極138上方。在一些實施例中，用於執行蝕刻的製程包括在多層記憶體膜702上形成並圖案化罩幕層（例如，圖中未示出的光阻層）以覆蓋邊界區104b及邏輯區104l，並以控制閘極電極138的佈局局部地覆蓋記憶體區104m。然後在罩幕層處於恰當位置的情況下對多層記憶體膜702塗敷蝕刻劑直至蝕刻劑到達浮置閘極層602，並在此後移除罩幕層。
如由圖10的剖視圖1000所示，執行一系列製造製程以在記憶體區104m上自多層記憶體膜702形成記憶體單元結構，而在邊界隔離結構106及邏輯區104l上留下多層記憶體膜702的剩餘部分。以下闡述所述製造製程中的一些製造製程作為實例但並非用於限制目的。
沿控制閘極電極138的側壁形成控制閘極間隔件140；並沿多層記憶體膜702的面向記憶體區104m的側壁、在邊界隔離結構106的上方形成第一虛設閘極間隔件124a。在一些實施例中，控制閘極間隔件140及第一虛設閘極間隔件124a是藉由以下方式形成：沉積作為圖9所示結構的內襯的控制閘極間隔件層，然後對所述控制閘極間隔件層執行蝕刻直至所述控制閘極間隔件層的水平區段被移除。所述控制閘極間隔件層可例如被共形地形成，且/或可例如由氧化矽、氮化矽、一些其他適當的介電質或上述的任意組合形成。在一些實施例中，所述控制閘極間隔件層是氧化物-氮化物-氧化物膜或以其他方式包括氧化物-氮化物-氧化物膜。此外，所述控制閘極間隔件層可例如藉由化學氣相沉積、物理氣相沉積或一些其他適當的沉積製程而形成。
在控制閘極間隔件140及第一虛設閘極間隔件124a處於恰當位置的情況下向浮置閘極層602（參見圖9）及記憶體介電層604內執行蝕刻，以形成一對浮置閘極電極134以及一對浮置閘極介電層132。浮置閘極電極134分別位於控制閘極電極138下方且是自浮置閘極層602形成。浮置閘極介電層132分別位於浮置閘極電極134下方且是自記憶體介電層604形成。在蝕刻期間，控制閘極間隔件140以及控制閘極硬罩幕210充當罩幕。
在浮置閘極電極134的側壁以及控制閘極間隔件140的側壁上形成浮置閘極間隔件142。此外，在第一虛設閘極間隔件124a的側壁上形成第二虛設閘極間隔件124b。在一些實施例中，浮置閘極間隔件142及第二虛設閘極間隔件124b包含氧化矽、一些其他適當的氧化物或一些其他適當的介電質。此外，在一些實施例中，用於形成浮置閘極間隔件142及第二虛設閘極間隔件124b的製程包括沉積浮置閘極間隔件層並隨後進行蝕刻，以移除浮置閘極間隔件層的水平區段但不移除浮置閘極間隔件層的垂直區段。浮置閘極間隔件層可例如被共形地形成，且/或可例如藉由化學氣相沉積、物理氣相沉積或一些其他適當的沉積製程而形成。
在半導體基底104中形成在橫向上位於浮置閘極電極134之間的共用記憶體源極/汲極區128。在一些實施例中，用於形成共用記憶體源極/汲極區128的製程包括：在橫向上位於浮置閘極電極134之間的共用源極/汲極間隙外部形成覆蓋邏輯區104l及邊界區104b並進一步覆蓋記憶體區104m的罩幕層並圖案化罩幕層。在所述罩幕層處於恰當位置的情況下執行離子植入或一些其他適當的摻雜製程，且在此後移除所述罩幕層。
形成抹除閘極介電層146，抹除閘極介電層146覆蓋共用記憶體源極/汲極區128，並進一步在共用源極/汲極間隙內作為浮置閘極電極134的側壁以及控制閘極間隔件140的側壁的內襯。抹除閘極介電層146可例如由氧化物、氮化物或一些其他適當的介電質形成。在一些實施例中，用於形成抹除閘極介電層146的製程包括高溫氧化（high temperature oxidation，HTO）、臨場蒸氣產生（in situ steam generation，ISSG）氧化、一些其他適當的沉積或生長製程或上述的任意組合。此外，在一些實施例中，所述製程包括移除在記憶體區104m的位於共用源極/汲極間隙外部的部分上形成的介電材料。
形成覆蓋記憶體區104m的位於浮置閘極電極134的相對側上的部分的記憶體介電層1502。記憶體介電層1502可例如由氧化物、氮化物或一些其他適當的介電質形成。記憶體介電層1502可例如藉由高溫氧化、臨場蒸氣產生氧化、一些其他適當的沉積或生長製程或上述的任意組合而形成。在記憶體介電層1502上形成記憶體閘極層及記憶體硬罩幕層。將記憶體硬罩幕層圖案化以在共用記憶體源極/汲極區128的相對側上形成一對選擇閘極硬罩幕208，在共用記憶體源極/汲極區128上方形成抹除閘極硬罩幕212，並形成與邊界隔離結構106的側壁接界的虛設選擇閘極硬罩幕206。在選擇閘極硬罩幕208、抹除閘極硬罩幕212以及虛設選擇閘極硬罩幕206處於恰當位置的情況下向記憶體閘極層內執行額外的蝕刻，以形成一對選擇閘極電極150、抹除閘極電極144以及虛設選擇閘極電極120。記憶體閘極層可例如被共形地形成，且/或可例如由摻雜的多晶矽、金屬或一些其他適當的導電材料形成。記憶體閘極層可例如藉由化學氣相沉積、物理氣相沉積或一些其他適當的沉積製程形成。
然後，形成覆蓋上述結構的第一硬罩幕ARC 1002，然後執行平坦化製程。因此，一旦第一硬罩幕ARC 1002被充分蝕刻以暴露出硬罩幕210、212、208及206的下部部分以及控制閘極硬罩幕層708的下部部分，便對第一硬罩幕ARC 1002的頂表面、硬罩幕210、212、208及206的頂表面、以及控制閘極硬罩幕層708的頂表面一起進行回蝕。此外，在一些實施例中，在所述蝕刻之後藉由例如另一蝕刻製程或某一（某些）其他適當的移除製程來移除第一硬罩幕ARC 1002。第一硬罩幕ARC 1002可藉由塗佈製程形成，或可藉由例如化學氣相沉積、物理氣相沉積、或一些其他適當的沉積製程而進行沉積。所述平坦化可例如藉由化學機械研磨或一些其他適當的平坦化製程來執行。
如由圖11的剖視圖1100所示，形成覆蓋圖10的結構的虛設內襯層302。虛設內襯層302可例如被共形地形成。在一些實施例中，虛設內襯層302是由氧化矽或一些其他適當的介電質形成。形成覆蓋虛設內襯層302的第一虛設頂蓋層1104。在一些實施例中，第一虛設頂蓋層1104是由多晶矽或一些其他適當的材料形成的。此外，虛設內襯層302及/或第一虛設頂蓋層1104可例如藉由化學氣相沉積、物理氣相沉積、一些其他適當的沉積製程或上述的任意組合、並在此後執行平坦化製程而形成。
亦如由圖11的剖視圖1100所示，向第一虛設頂蓋層1104、虛設內襯層302以及多層記憶體膜702（參見圖10）內執行蝕刻以形成虛設控制閘極介電層118、位於虛設控制閘極介電層118上方的虛設控制閘極電極116、以及位於虛設控制閘極電極116上方的虛設控制閘極硬罩幕204。在一些實施例中，所述蝕刻是藉由形成並圖案化覆蓋記憶體區104m及邊界隔離結構106的一部分的光阻層1102而執行。然後根據經圖案化的光阻層1102向第一虛設頂蓋層1104、虛設內襯層302、控制閘極硬罩幕層708（參見圖10）以及控制閘極層706（參見圖10）塗敷蝕刻劑，終止於控制閘極介電層704的上部氧化物層704u上。然後蝕刻控制閘極介電層704，且與控制閘極介電層704同時地移除虛設控制閘極硬罩幕204的面對邏輯區的一部分（藉由此製程被移除的部分由虛線表示）。使得虛設控制閘極硬罩幕204具有相對於虛設控制閘極介電層118的側壁及虛設控制閘極電極116的側壁凹回的側壁。虛設控制閘極介電層118、虛設控制閘極電極116、虛設控制閘極硬罩幕204、虛設內襯層302以及第一虛設頂蓋層1104共同地界定位於邊界隔離結構106上方且面對邏輯區104l的虛設側壁112s。虛設側壁112s是異質的（例如，多種材料），且具有由側部部分連接的上部垂直部分及下部垂直部分，其中所述上部垂直部分相對於所述下部垂直部分朝記憶體區104m凹陷。此後剝除光阻層1102。
如由圖12的剖視圖1200所示，將邊界側壁間隔件層1202形成為覆蓋第一虛設頂蓋層1104、邊界隔離結構106以及邏輯區104l，並將邊界側壁間隔件層1202進一步形成為作為虛設側壁112s的內襯。在一些實施例中，邊界側壁間隔件層1202是由多晶矽、非晶矽、金屬、金屬氮化物、介電質、與第一虛設頂蓋層1104相同的材料、與上部焊墊層404不同的材料或一些其他適當的材料形成。舉例而言，邊界側壁間隔件層1202可由鎢、鋁銅、鉭、氮化鉭、或一些其他適當的金屬或金屬氮化物形成。作為另一實例，邊界側壁間隔件層1202可由氧化物、氮化矽、氮氧化矽或一些其他適當的介電質形成。邊界側壁間隔件層1202可例如被共形地形成，且/或可例如藉由化學氣相沉積、物理氣相沉積、一些其他適當的沉積製程或上述的任意組合而形成。
如由圖13的剖視圖1300所示，向邊界側壁間隔件層1202（參見圖12）內執行蝕刻，以移除邊界側壁間隔件層1202的水平區段但不移除邊界側壁間隔件層1202的垂直區段，藉此形成位於虛設側壁112s上的邊界側壁間隔件114。邊界側壁間隔件114以及第一虛設頂蓋層1104共同地界定位於邊界隔離結構106上方且面向邏輯區104l的邊界側壁114s。在一些實施例中，邊界側壁114s的由第一虛設頂蓋層1104界定的一部分與邊界側壁114s的由邊界側壁間隔件114界定的一部分是連續的。此外，邊界側壁114s是平滑的或實質上平滑的，且向下朝向邏輯區104l傾斜。在一些實施例中，邊界側壁114s自第一虛設頂蓋層1104的頂表面至邊界側壁間隔件114的底表面連續地延伸。所述蝕刻可例如藉由乾蝕刻或一些其他適當的蝕刻製程執行。所述乾蝕刻可例如使用鹵素化學物質、氟化學物質、某一其他適當的化學物質或某些其他適當的化學物質。所述鹵素化學物質可例如包括氯氣（例如，Cl2 ）、溴化氫（例如，HBr）、氧氣（例如，O2 ）、氬氣、一些其他適當的鹵素、或上述的任意組合。所述氟化學物質可例如包括四氟甲烷（例如，CF4 ）、三氟甲烷（例如，CHF3 ）、二氟甲烷（例如，CH2 F2 ）、六氟化硫（例如，SF6 ）、六氟乙烷（例如，C2 F6 ）、六氟丙烯（例如，C3 F6 ）、八氟環丁烷（例如，C4 F8 ）、全氟環戊烯（C5 F8 ）、一些其他適當的氟、或上述的任意組合。
如由圖14的剖視圖1400所示，在邊界側壁間隔件114的頂表面上形成保護介電層1402。在一些實施例中，保護介電層1402是氧化物層。保護介電層1402可藉由熱製程形成而無需額外的罩幕，使得第一虛設頂蓋層1104及邊界側壁間隔件114的最上部部分被氧化以形成保護介電層1402。保護介電層1402完全形成於第一虛設頂蓋層1104及邊界側壁間隔件114上，而不形成於邊界隔離結構106或其他介電特徵上。保護介電層1402可具有介於約10埃至約1000埃範圍內、較佳地介於約100埃至約200埃範圍內的厚度。在一些實施例中，保護介電層1402被形成為具有與下部焊墊層402的厚度或下部焊墊層402與上部焊墊層404的共同厚度相當的厚度。保護介電層1402可在焊墊移除製程期間保護邊界隔離結構106，並防止在邊界側壁間隔件114與邊界隔離結構106的連接點處形成下方切口，此在以下結合圖15進行示出並闡述。
如由圖15的剖視圖1500所示，向上部焊墊層404及下部焊墊層402（參見圖14）內執行蝕刻，以自邏輯區104l移除上部焊墊層404及下部焊墊層402。在一些實施例中，所述蝕刻導致具有由邊界隔離結構106及邏輯隔離結構310界定的側壁的邏輯凹陷。在一些實施例中，所述蝕刻是利用相對於邊界側壁間隔件114及第一虛設頂蓋層1104而針對上部焊墊層404具有高蝕刻速率的蝕刻劑執行，使得邊界側壁間隔件114及第一虛設頂蓋層1104充當用於蝕刻的罩幕。
在不存在邊界側壁間隔件114及保護介電層1402的情況下，所述向上部焊墊層404及下部焊墊層402內執行的蝕刻可能導致沿虛設側壁112s形成側部下方切口、斷片等。舉例而言，虛設側壁112s可為異質的（例如，多種材料）並包含與上部焊墊層404相同的材料（例如，氮化矽），藉此用以移除上部焊墊層404的蝕刻劑亦可能局部地移除虛設側壁112s的一部分。此外，邊界側壁間隔件114提供在蝕刻之後保持平滑的平滑邊界側壁114s。舉例而言，邊界側壁114s可為用以移除上部焊墊層404的蝕刻劑對其具有低蝕刻速率或可忽略的蝕刻速率的材料。作為另一實例，邊界側壁114s可為同質的（例如，單一材料），使得對邊界側壁114s的蝕刻在整個邊界側壁114s上是均勻的或實質上均勻的。由於邊界側壁114s在蝕刻之後保持平滑，因此邊界側壁114s不會阻陷在後續的處理期間產生的蝕刻殘餘物（例如，高介電常數蝕刻殘餘物）並有利於完全移除蝕刻殘餘物。
如上所述，保護介電層1402（參見圖14）以及邊界隔離結構106的最上部部分與下部焊墊層402一起被同時移除。在不存在形成於邊界側壁間隔件114上的保護介電層1402的情況下，當邊界隔離結構106與下部焊墊層402同時地被移除時，邊界側壁間隔件114由於蝕刻選擇性而保持不變，且因此在邊界側壁間隔件114下方在連接點1502處形成下方切口。在存在形成於邊界側壁間隔件114上的保護介電層1402的情況下，保護介電層1402可在焊墊移除製程期間保護邊界隔離結構106，並防止在邊界側壁間隔件114與邊界隔離結構106的連接點1502處形成下方切口，藉此在後續的製程期間防止殘餘物污染並因此改善裝置可靠性。所得的邊界側壁114s具有與由邊界隔離結構106界定的下部部分連續及/或齊平的由邊界側壁間隔件114界定的上部部分。邊界側壁114s向下朝向邏輯裝置110傾斜。此外，邊界側壁114s自頂部至底部是平滑的，且在一些實施例中，自頂部至底部連續地延伸。舉例而言，邊界側壁114s可為平滑的，且/或自邊界側壁114s的頂部邊緣至邊界側壁114s的底部邊緣連續地延伸。邊界側壁114s的頂部邊緣可例如與虛設側壁112s的頂部邊緣及/或邊界側壁間隔件114的頂部邊緣相平或實質上相平。邊界側壁114s的底部邊緣可例如在邊界側壁間隔件114的底表面上方間隔開。
如由圖16的剖視圖1600所示，形成並圖案化HV介電層1602以自第一邏輯區104l1 移除並在第二邏輯區104l2 上形成。HV介電層1602可例如由氧化物、高介電常數介電質、一些其他適當的介電質或上述的任意組合形成。HV介電層1602亦可形成於第一虛設頂蓋層1104及邊界側壁間隔件114上。HV介電層1602可被共形地形成，且/或藉由化學氣相沉積、物理氣相沉積、無電鍍覆、電鍍、一些其他適當的生長或沉積製程或上述的任意組合形成。
如由圖17的剖視圖1700所示，形成覆蓋圖16的結構並作為圖16的結構的內襯的邏輯介電層1702。此外，形成覆蓋邏輯介電層1702的邏輯閘極層1704，並形成覆蓋邏輯閘極層1704的邏輯硬罩幕層1706。邏輯介電層1702可例如由氧化物、高介電常數介電質、一些其他適當的介電質或上述的任意組合而形成。邏輯閘極層1704可例如由摻雜或未摻雜的多晶矽、金屬、一些導電材料或一些其他適當的材料形成。邏輯硬罩幕層1706可例如由氮化矽、氧化矽、一些其他適當的介電質或上述的任意組合形成。在一些實施例中，邏輯介電層1702、邏輯閘極層1704以及邏輯硬罩幕層1706被共形地形成，且/或藉由化學氣相沉積、物理氣相沉積、無電鍍覆、電鍍、一些其他適當的生長或沉積製程或上述的任意組合而形成。
如由圖18的剖視圖1800所示，向邏輯硬罩幕層1706、邏輯閘極層1704及邏輯介電層1702（參見圖17）內執行蝕刻，以形成虛設邏輯閘極介電層306、虛設邏輯閘極電極308以及虛設邏輯閘極硬罩幕2702。虛設邏輯閘極介電層306及虛設邏輯閘極電極308位於邊界隔離結構106上方並在橫向上位於邊界側壁間隔件114與邏輯區104l之間，且虛設邏輯閘極硬罩幕2702位於虛設邏輯閘極電極308上方。此外，所述蝕刻形成一對第二邏輯閘極介電層156b、一對犧牲邏輯閘極電極2704以及一對邏輯閘極硬罩幕2706。第二邏輯閘極介電層156b及犧牲邏輯閘極電極2704分別位於第一邏輯區104l1 及第二邏輯區104l2 上方，且邏輯閘極硬罩幕2706分別位於犧牲邏輯閘極電極2704上方。
如由圖19的剖視圖1900所示，向HV介電層1602及第一虛設頂蓋層1104內執行蝕刻，以自記憶體區104m移除HV介電層1602及第一虛設頂蓋層1104。在一些實施例中，所述蝕刻是藉由形成並圖案化覆蓋邏輯區104l及邊界隔離結構106但不覆蓋記憶體區104m的光阻層1902而執行。然後在光阻層1902處於恰當位置的情況下向HV介電層1602及第一虛設頂蓋層1104塗敷蝕刻劑，直至蝕刻劑到達虛設內襯層302，並在此後剝除光阻層1902。虛設內襯層302可例如充當用於蝕刻的蝕刻終止元件。
如由圖20的剖視圖2000所示，沿選擇閘極電極150的側壁、虛設選擇閘極電極120的側壁、第一虛設頂蓋層1104的側壁、虛設邏輯閘極電極308的側壁以及犧牲邏輯閘極電極2704的側壁形成主側壁間隔件160。為易於說明，僅將主側壁間隔件160中的一些主側壁間隔件標示為160。在一些實施例中，主側壁間隔件160包含氧化矽、氮化矽、一些其他適當的介電質或上述的任意組合。此外，在一些實施例中，用於形成主側壁間隔件160的製程包括沉積覆蓋圖19的結構並作為圖19的結構的內襯的主邊界側壁間隔件層。然後向主邊界側壁間隔件層內執行回蝕以移除主邊界側壁間隔件層的水平區段而不移除主邊界側壁間隔件層的垂直區段。主邊界側壁間隔件層可例如被共形地沉積，且/或可例如藉由化學氣相沉積、物理氣相沉積、一些其他適當的沉積製程或上述的任意組合而形成。
亦由圖20的剖視圖2000所示，在記憶體區104m內分別與選擇閘極電極150接界形成個別記憶體源極/汲極區126。此外，邏輯源極/汲極區152在邏輯區104l內是成對形成的，其中每一對源極/汲極區分別與犧牲邏輯閘極電極2704的相對側壁接界。在一些實施例中，用於形成個別記憶體源極/汲極區126及邏輯源極/汲極區152的製程包括向半導體基底104內執行的離子植入。摻雜劑及/或植入能量可例如被選擇成貫穿虛設內襯層302、記憶體介電層1502、邏輯介電層1702以及下部焊墊層402執行離子植入。在其他實施例中，使用除離子植入以外的一些製程來形成個別記憶體源極/汲極區126以及邏輯源極/汲極區152。
亦由圖20的剖視圖2000所示，向虛設內襯層302以及記憶體介電層1502（參見圖19）內執行蝕刻，以自個別記憶體源極/汲極區126移除該些層，藉此暴露出個別記憶體源極/汲極區126。此外，所述蝕刻形成一對選擇閘極介電層148以及虛設選擇閘極介電層122。
由於形成邊界側壁間隔件114以及形成並移除保護介電層1402（以上參照圖12至圖15闡述）提供不具有缺陷的平滑的邊界側壁114s，因此在蝕刻期間，邊界側壁114s不會阻陷蝕刻殘餘物（例如，高介電常數蝕刻殘餘物）。此有利於完全移除蝕刻殘餘物。藉由有利於蝕刻殘餘物的完全移除，邊界側壁間隔件114可增大半導體基底104上半導體裝置（例如，邏輯裝置或記憶體裝置）的良率及可靠性。
亦由圖20的剖視圖2000所示，在個別記憶體源極/汲極區126及邏輯源極/汲極區152上形成矽化物焊墊312。為易於說明，僅將矽化物焊墊312中的一些標示為312。矽化物焊墊312可為或以其他方式包含例如矽化鎳或一些其他適當的矽化物，且/或可例如藉由矽化物製程或一些其他適當的生長製程而形成。
如由圖21的剖視圖2100所示，形成覆蓋圖20的結構的罩幕層，隨後執行平坦化製程。所述平坦化製程可移除控制閘極硬罩幕210、選擇閘極硬罩幕208、抹除閘極硬罩幕212及邏輯閘極硬罩幕2706、虛設控制閘極硬罩幕204、虛設選擇閘極硬罩幕206、虛設邏輯閘極硬罩幕2702以及第一虛設頂蓋層1104（參見圖20）。所述平坦化製程可例如為化學機械研磨製程或一些其他適當的平坦化製程。
亦由圖21的剖視圖2100所示，形成下部層間介電層162l，下部層間介電層162l具有與圖21的結構的平坦表面處於同一平面或實質上處於同一平面的頂表面。下部層間介電層162l可例如為氧化物、低介電常數介電質、一些其他適當的介電質或上述的任意組合。下部層間介電層162l可例如藉由化學氣相沉積、物理氣相沉積、濺鍍或上述的任意組合、然後執行平坦化製程而進行沉積。所述平坦化製程可例如為化學機械研磨製程或一些其他適當的平坦化製程。所述平坦化製程使下部層間介電層162l的頂表面凹陷至大約與犧牲邏輯閘極電極2704（參見圖20）的頂表面相平，藉此暴露出犧牲邏輯閘極電極2704。然後執行替換閘極製程：向犧牲邏輯閘極電極2704內執行蝕刻以移除犧牲邏輯閘極電極2704。在一些實施例中，在罩幕層處於恰當位置以保護結構的其他區的情況下執行蝕刻直至犧牲邏輯閘極電極2704被移除。形成邏輯閘極電極158代替犧牲邏輯閘極電極2704。邏輯閘極電極158可例如為金屬、摻雜的多晶矽、與犧牲邏輯閘極電極2704不同的材料、或一些其他適當的導電材料。在一些實施例中，用於形成邏輯閘極電極158的製程包括：藉由例如化學氣相沉積、物理氣相沉積、無電鍍覆、電鍍、或一些其他適當的生長或沉積製程而形成導電層。然後向導電層內執行平坦化，直至到達下部層間介電層162l。所述平坦化可例如藉由化學機械研磨製程或一些其他適當的平坦化製程來執行。
如由圖22所示的剖視圖2200所示，形成覆蓋圖21的結構且具有為平坦的或實質上平坦的頂表面的上部層間介電層162u。在一些實施例中，上部層間介電層162u可例如為氧化物、低介電常數介電質、一些其他適當的介電質或上述的任意組合。此外，上部層間介電層162u可例如藉由沉積上部層間介電層162u並隨後向上部層間介電層162u的頂表面內執行平坦化來形成。所述沉積可例如藉由化學氣相沉積、物理氣相沉積、濺鍍或上述的任意組合來執行。所述平坦化可例如藉由化學機械研磨製程或一些其他適當的平坦化製程來執行。
亦由圖22的剖視圖2200所示，形成接觸通孔164，接觸通孔164延伸貫穿上部層間介電層162u及下部層間介電層162l到達個別記憶體源極/汲極區126、邏輯源極/汲極區152、共用記憶體源極/汲極區128、控制閘極電極138、選擇閘極電極150、抹除閘極電極144、邏輯閘極電極158或上述的任意組合。
參照圖23，提供了一種形成包括具有邊界側壁間隔件的嵌入式記憶體邊界結構的積體電路的方法的一些實施例的流程圖2300。所述積體電路可例如對應於圖4至圖22所示的積體電路。
在2302處，提供基底。所述基底包括記憶體區及邏輯區。在記憶體區中形成記憶體介電層。參見例如圖4。
在2304處，形成使記憶體區自邏輯區分離的邊界隔離結構。參見例如圖5。
在2306處，形成覆蓋基底的多層記憶體膜。參見例如圖6至圖8。
在2308處，在記憶體區上自多層記憶體膜形成記憶體單元結構，而留下所述多層記憶體膜在邊界隔離結構及邏輯區上的剩餘部分。參見例如圖9至圖10。
在2310處，將多層記憶體膜圖案化以形成位於邊界隔離結構上方且面對邏輯區的虛設側壁。參見例如圖11。
在2312處，形成並圖案化邊界側壁間隔件層，以在虛設側壁上形成具有平滑的邊界側壁的邊界側壁間隔件。參見例如圖12及圖13。
在2314處，在邊界側壁間隔件的頂表面上形成保護介電層。參見例如圖14。
在2316處，與保護介電層同時地移除邏輯區中的下部焊墊層及上部焊墊層。保護介電層防止在邊界側壁間隔件與邊界隔離結構的連接點處形成下方切口。參見例如圖15。
在2318處，在邏輯區上形成邏輯介電層及邏輯閘極層。在邊界側壁間隔件與邊界隔離結構的連接點處減少或消除了介電質殘餘物。參見例如圖16及圖17。
在2320處，在邏輯區中形成邏輯裝置。參見例如圖18至圖22。
儘管本文中將圖23所示流程圖2300說明及闡述為一系列動作或事件，然而應知，所說明的此類動作或事件的次序不應被解釋為具有限制意義。舉例而言，一些動作可以不同次序及/或與除本文所說明及/或所述的動作或事件外的其他動作或事件同時發生。此外，可能並非需要所有所說明動作來實作本文中說明的一或多個態樣或實施例，且可以一或多個單獨動作及/或階段實施本文所繪示的動作中的一或多者。
鑒於前述內容，本申請案的一些實施例是有關於一種積體電路。所述積體電路包括隔離結構，所述隔離結構設置於半導體基底內並將所述半導體基底的邏輯區及記憶體區分隔開。所述隔離結構包含介電材料。所述積體電路更包括：記憶體單元，設置於所述記憶體區內；以及虛設控制閘極結構，設置於所述隔離結構上。所述虛設控制閘極結構界定面向所述邏輯區並包含多種材料的虛設側壁。所述積體電路更包括邊界側壁間隔件，所述邊界側壁間隔件沿所述虛設控制閘極結構的所述虛設側壁設置於所述隔離結構上。所述邊界側壁間隔件具有面向所述邏輯區的平滑的邊界側壁。所述積體電路更包括設置於所述邏輯區上的邏輯裝置。
此外，本申請案的一些實施例是有關於一種積體電路。所述積體電路包括半導體基底，所述半導體基底包括上面設置有記憶體單元的記憶體區以及上面設置有邏輯裝置的邏輯區。所述積體電路更包括隔離結構，所述隔離結構設置於半導體基底內並將所述邏輯區及所述記憶體區分隔開。所述隔離結構包含介電材料。所述積體電路更包括：虛設控制閘極介電層，設置於所述隔離結構上；以及虛設控制閘極電極，設置於所述虛設控制閘極介電層上。所述積體電路更包括邊界側壁間隔件，所述邊界側壁間隔件沿所述虛設控制閘極電極及所述虛設控制閘極介電層設置於所述隔離結構上。所述邊界側壁間隔件及所述隔離結構的最上部部分共同界定面向所述邏輯區的邊界側壁。所述邊界側壁是連續的且向下朝向所述邏輯區傾斜。
此外，本申請案的一些實施例是有關於一種提供包括邏輯區及記憶體區的半導體基底、並在所述邏輯區上形成下部焊墊層及上部焊墊層的方法。所述方法更包括在所述半導體基底中形成隔離結構，所述隔離結構將所述邏輯區及所述記憶體區分隔開。所述方法更包括：形成並圖案化多層膜，以在所述記憶體區上形成記憶體單元結構並在隔離結構上形成虛設結構且界定虛設結構的面向邏輯區的虛設側壁。所述方法更包括：形成並圖案化位於所述多層膜上方的邊界側壁間隔件層，以形成覆蓋所述虛設結構的邊界側壁間隔件並至少局部地界定所述邊界側壁間隔件的面向所述邏輯區的邊界側壁。所述方法更包括在所述邊界側壁間隔件的頂表面上形成保護介電層。所述方法更包括移除邏輯區中的下部焊墊層及上部焊墊層。同時移除所述保護介電層。所述方法更包括在所述邏輯區上形成邏輯裝置結構。
本申請案的一些實施例是有關於一種形成積體電路的方法，所述方法包括：提供包括邏輯區及記憶體區的半導體基底；在所述邏輯區上形成下部焊墊層及上部焊墊層；在所述邏輯區與所述記憶體區之間形成虛設結構，並界定所述虛設結構的面向所述邏輯區的虛設側壁；形成覆蓋所述虛設結構的邊界側壁間隔件並至少局部地界定所述邊界側壁間隔件的面向所述邏輯區的邊界側壁；在所述邊界側壁間隔件的頂表面上形成保護介電層；移除所述邏輯區中的所述下部焊墊層及所述上部焊墊層，其中所述保護介電層被同時移除；以及在所述邏輯區上形成邏輯裝置結構。在一些實施例中，其中所述保護介電層是藉由熱製程形成的，以便所述邊界側壁間隔件的最上部部分形成所述保護介電層。在一些實施例中，其中所述虛設結構是藉由形成並圖案化多層膜以在所述記憶體區上形成記憶體單元結構並在隔離結構上形成所述虛設結構而形成。在一些實施例中，其中所述邊界側壁間隔件以及所述隔離結構的上部部分共同地界定面向所述邏輯區的所述邊界側壁，其中所述邊界側壁是傾斜的，且其中由所述邊界側壁間隔件界定的所述邊界側壁的一部分與由所述隔離結構界定的所述邊界側壁的一部分是連續的。在一些實施例中，方法更包括：執行平坦化製程以形成用於所述隔離結構的平坦頂表面。在一些實施例中，其中形成所述記憶體單元結構及所述邊界側壁間隔件包括：對所述多層膜進行圖案化以在所述記憶體區上形成所述記憶體單元結構；形成覆蓋所述記憶體單元結構及所述多層膜的剩餘部分的虛設頂蓋層；向所述多層膜及所述虛設頂蓋層內執行第一蝕刻，以自所述邏輯區移除所述多層膜及所述虛設頂蓋層並在所述隔離結構上界定所述虛設側壁；形成覆蓋所述虛設頂蓋層、所述隔離結構及所述邏輯區並進一步作為所述虛設側壁的內襯的邊界側壁間隔件層；以及向所述邊界側壁間隔件層內執行第二蝕刻，以移除所述邊界側壁間隔件層的水平區段並在所述虛設側壁上形成所述邊界側壁間隔件。在一些實施例中，方法更包括：利用所述上部焊墊層作為罩幕，自所述半導體基底的頂表面形成前驅物氧化物層，並減小所述半導體基底的所述記憶體區的所述頂表面的高度；以及移除所述前驅物氧化物層的上部部分，以自所述前驅物氧化物層形成記憶體介電層。在一些實施例中，其中形成所述邏輯裝置結構包括：在所述虛設頂蓋層、所述邊界側壁間隔件以及所述邏輯區上方形成共形的高介電常數介電層；在所述共形的高介電常數介電層上方形成多晶矽層；向所述共形的高介電常數介電層及所述多晶矽層內執行蝕刻，以形成堆疊在所述邏輯區上的多晶矽閘極電極及高介電常數閘極介電層；以及以金屬閘極電極替換所述多晶矽閘極電極。
本申請案的另一些實施例是有關於一種積體電路，積體電路包括：隔離結構，設置於半導體基底內並將所述半導體基底的邏輯區及記憶體區分隔開，所述隔離結構包含介電材料；記憶體單元，設置於所述記憶體區內；虛設控制閘極結構，設置於所述隔離結構上，其中所述虛設控制閘極結構界定面向所述邏輯區並包含多種不同材料的虛設側壁；邊界側壁間隔件，沿所述虛設控制閘極結構的所述虛設側壁設置於所述隔離結構上，其中所述邊界側壁間隔件及所述隔離結構的最上部部分共同地界定面朝所述邏輯區並向下朝向所述邏輯區連續地傾斜的邊界側壁；以及邏輯裝置，設置於所述邏輯區上。在一些實施例中，其中所述虛設側壁具有由側部部分連接的上部垂直部分及下部垂直部分，其中所述上部垂直部分相對於所述下部垂直部分朝所述記憶體區凹陷。在一些實施例中，其中所述邊界側壁自頂部至底部連續地延伸。在一些實施例中，其中所述邊界側壁相對於所述邊界側壁間隔件的側部平坦表面處於小於約60度的角度下。在一些實施例中，其中所述虛設控制閘極結構包括氧化物-氮化物-氧化物膜及位於所述氧化物-氮化物-氧化物膜上方的虛設閘極電極。在一些實施例中，其中所述邊界側壁間隔件直接接觸所述虛設側壁。
本申請案的又一些實施例是有關於一種形成積體電路的方法，所述方法包括：提供包括邏輯區及記憶體區的半導體基底；在所述半導體基底中形成隔離結構，所述隔離結構將所述邏輯區及所述記憶體區分隔開；在所述隔離結構上形成虛設結構，並界定所述虛設結構的面向所述邏輯區的虛設側壁；形成覆蓋所述虛設結構的邊界側壁間隔件並至少局部地界定所述邊界側壁間隔件的面向所述邏輯區的邊界側壁；在所述邊界側壁間隔件的頂表面上形成保護介電層；移除所述保護介電層；以及在所述邏輯區上形成邏輯裝置。在一些實施例中，其中所述虛設結構是藉由在所述記憶體區上形成並圖案化多層膜而與記憶體單元結構同時地形成。在一些實施例中，其中形成所述邊界側壁間隔件包括：形成覆蓋所述記憶體單元結構及所述多層膜的剩餘部分的虛設頂蓋層；向所述多層膜及所述虛設頂蓋層內執行第一蝕刻，以自所述邏輯區移除所述多層膜及所述虛設頂蓋層並在所述隔離結構上界定所述虛設側壁；形成覆蓋所述虛設頂蓋層、所述隔離結構及所述邏輯區並進一步作為所述虛設側壁的內襯的邊界側壁間隔件層；以及向所述邊界側壁間隔件層內執行第二蝕刻，以移除所述邊界側壁間隔件層的水平區段並在所述虛設側壁上形成所述邊界側壁間隔件。在一些實施例中，其中所述保護介電層與所述邏輯區上的下部焊墊層及上部焊墊層被同時移除。在一些實施例中，在形成所述隔離結構之前，更包括：利用所述上部焊墊層作為罩幕，自所述半導體基底的頂表面形成前驅物氧化物層，並減小所述半導體基底的所述記憶體區的所述頂表面的高度；以及移除所述前驅物氧化物層的上部部分，以自所述前驅物氧化物層形成記憶體介電層。在一些實施例中，其中所述保護介電層是藉由熱製程形成的，以便所述邊界側壁間隔件的最上部部分形成所述保護介電層。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200‧‧‧剖視圖102‧‧‧單元邊界結構104‧‧‧半導體基底104b‧‧‧邊界區104l‧‧‧邏輯區104l1‧‧‧第一邏輯區104l2‧‧‧第二邏輯區104m‧‧‧記憶體區106‧‧‧邊界隔離結構108‧‧‧嵌入式記憶體110‧‧‧邏輯裝置110a‧‧‧第一邏輯裝置110b‧‧‧第二邏輯裝置112‧‧‧虛設控制閘極結構112s‧‧‧虛設側壁114‧‧‧邊界側壁間隔件114s‧‧‧邊界側壁116‧‧‧虛設控制閘極電極118‧‧‧虛設控制閘極介電層118l‧‧‧下部氧化物層118m‧‧‧中間氮化物層118u‧‧‧上部氧化物層120‧‧‧虛設選擇閘極電極122‧‧‧虛設選擇閘極介電層124‧‧‧虛設閘極間隔件124a‧‧‧第一虛設閘極間隔件124b‧‧‧第二虛設閘極間隔件126‧‧‧個別記憶體源極/汲極區128‧‧‧共用記憶體源極/汲極區130‧‧‧選擇性導電的記憶體通道132‧‧‧浮置閘極介電層134‧‧‧浮置閘極電極136‧‧‧控制閘極介電層138‧‧‧控制閘極電極140‧‧‧控制閘極間隔件140f‧‧‧第一氧化物層140m‧‧‧中間氮化物層140s‧‧‧第二氧化物層142‧‧‧浮置閘極間隔件144‧‧‧抹除閘極電極146‧‧‧抹除閘極介電層148‧‧‧選擇閘極介電層150‧‧‧選擇閘極電極152‧‧‧邏輯源極/汲極區154‧‧‧選擇性導電的邏輯通道156‧‧‧邏輯閘極介電層156a‧‧‧第一邏輯閘極介電層156b‧‧‧第二邏輯閘極介電層158‧‧‧邏輯閘極電極160‧‧‧主側壁間隔件162‧‧‧層間介電層162l‧‧‧下部層間介電層162u‧‧‧上部層間介電層164‧‧‧接觸通孔202‧‧‧矽化物層204‧‧‧虛設控制閘極硬罩幕206‧‧‧虛設選擇閘極硬罩幕208‧‧‧選擇閘極硬罩幕210‧‧‧控制閘極硬罩幕212‧‧‧抹除閘極硬罩幕302‧‧‧虛設內襯層304‧‧‧邏輯邊界結構306‧‧‧虛設邏輯閘極介電層308‧‧‧虛設邏輯閘極電極310‧‧‧邏輯隔離結構312‧‧‧矽化物焊墊402‧‧‧下部焊墊層402’‧‧‧犧牲下部焊墊層404‧‧‧上部焊墊層404’‧‧‧犧牲上部焊墊層406‧‧‧犧牲介電層408‧‧‧前驅物層502‧‧‧記憶體焊墊層504‧‧‧介電頂蓋層602‧‧‧浮置閘極層604‧‧‧記憶體介電層702‧‧‧多層記憶體膜704‧‧‧控制閘極介電層704l‧‧‧下部氧化物層704m‧‧‧中間氮化物層704u‧‧‧上部氧化物層706‧‧‧控制閘極層708‧‧‧控制閘極硬罩幕層708l‧‧‧下部氮化物層708m‧‧‧中間氧化物層708u‧‧‧上部氮化物層1002‧‧‧第一硬罩幕ARC1102‧‧‧光阻層1104‧‧‧第一虛設頂蓋層1202‧‧‧邊界側壁間隔件層1402‧‧‧保護介電層1502‧‧‧記憶體介電層/連接點1602‧‧‧HV介電層1702‧‧‧邏輯介電層/邏輯閘極介電層1704‧‧‧邏輯閘極層1706‧‧‧邏輯硬罩幕層1902‧‧‧光阻層2300‧‧‧流程圖2302、2304、2306、2308、2310、2312、2314、2316、2318、2320‧‧‧步驟2702‧‧‧虛設邏輯閘極硬罩幕2704‧‧‧犧牲邏輯閘極電極2706‧‧‧邏輯閘極硬罩幕Θ‧‧‧傾斜角
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1及圖2示出包括具有邊界側壁間隔件的嵌入式記憶體邊界結構的積體電路的一些實施例的剖視圖。
圖3示出圖1所示積體電路的一些額外實施例的剖視圖。
圖4至圖22示出一種形成包括具有邊界側壁間隔件的嵌入式記憶體邊界結構的積體電路的方法的一系列剖視圖。
圖23示出圖4至圖22所示方法的一些實施例的流程圖。
100‧‧‧剖視圖
102‧‧‧單元邊界結構
104‧‧‧半導體基底
104b‧‧‧邊界區
1041‧‧‧邏輯區
104m‧‧‧記憶體區
106‧‧‧邊界隔離結構
108‧‧‧嵌入式記憶體
110‧‧‧邏輯裝置
112‧‧‧虛設控制閘極結構
112s‧‧‧虛設側壁
114‧‧‧邊界側壁間隔件
114s‧‧‧邊界側壁
116‧‧‧虛設控制閘極電極
118‧‧‧虛設控制閘極介電層
120‧‧‧虛設選擇閘極電極
122‧‧‧虛設選擇閘極介電層
124‧‧‧虛設閘極間隔件
124a‧‧‧第一虛設閘極間隔件
124b‧‧‧第二虛設閘極間隔件
126‧‧‧個別記憶體源極/汲極區
128‧‧‧共用記憶體源極/汲極區
130‧‧‧選擇性導電的記憶體通道
132‧‧‧浮置閘極介電層
134‧‧‧浮置閘極電極
136‧‧‧控制閘極介電層
138‧‧‧控制閘極電極
140‧‧‧控制閘極間隔件
142‧‧‧浮置閘極間隔件
144‧‧‧抹除閘極電極
146‧‧‧抹除閘極介電層
148‧‧‧選擇閘極介電層
150‧‧‧選擇閘極電極
152‧‧‧邏輯源極/汲極區
154‧‧‧選擇性導電的邏輯通道
156‧‧‧邏輯閘極介電層
158‧‧‧邏輯閘極電極
160‧‧‧主側壁間隔件
162‧‧‧層間介電層
164‧‧‧接觸通孔
202‧‧‧矽化物層

Claims (20)

  1. 一種形成積體電路的方法，所述方法包括： 提供包括邏輯區及記憶體區的半導體基底； 在所述邏輯區上形成下部焊墊層及上部焊墊層； 在所述邏輯區與所述記憶體區之間形成虛設結構，並界定所述虛設結構的面向所述邏輯區的虛設側壁； 形成覆蓋所述虛設結構的邊界側壁間隔件並至少局部地界定所述邊界側壁間隔件的面向所述邏輯區的邊界側壁； 在所述邊界側壁間隔件的頂表面上形成保護介電層； 移除所述邏輯區中的所述下部焊墊層及所述上部焊墊層，其中所述保護介電層被同時移除；以及 在所述邏輯區上形成邏輯裝置結構。
  2. 如申請專利範圍第1項所述的方法，其中所述保護介電層是藉由熱製程形成的，以便所述邊界側壁間隔件的最上部部分形成所述保護介電層。
  3. 如申請專利範圍第1項所述的方法，其中所述虛設結構是藉由形成並圖案化多層膜以在所述記憶體區上形成記憶體單元結構並在隔離結構上形成所述虛設結構而形成。
  4. 如申請專利範圍第3項所述的方法，其中所述邊界側壁間隔件以及所述隔離結構的上部部分共同地界定面向所述邏輯區的所述邊界側壁，其中所述邊界側壁是傾斜的，且其中由所述邊界側壁間隔件界定的所述邊界側壁的一部分與由所述隔離結構界定的所述邊界側壁的一部分是連續的。
  5. 如申請專利範圍第3項所述的方法，更包括： 執行平坦化製程以形成用於所述隔離結構的平坦頂表面。
  6. 如申請專利範圍第3項所述的方法，其中形成所述記憶體單元結構及所述邊界側壁間隔件包括： 對所述多層膜進行圖案化以在所述記憶體區上形成所述記憶體單元結構； 形成覆蓋所述記憶體單元結構及所述多層膜的剩餘部分的虛設頂蓋層； 向所述多層膜及所述虛設頂蓋層內執行第一蝕刻，以自所述邏輯區移除所述多層膜及所述虛設頂蓋層並在所述隔離結構上界定所述虛設側壁； 形成覆蓋所述虛設頂蓋層、所述隔離結構及所述邏輯區並進一步作為所述虛設側壁的內襯的邊界側壁間隔件層；以及 向所述邊界側壁間隔件層內執行第二蝕刻，以移除所述邊界側壁間隔件層的水平區段並在所述虛設側壁上形成所述邊界側壁間隔件。
  7. 如申請專利範圍第1項所述的方法，更包括： 利用所述上部焊墊層作為罩幕，自所述半導體基底的頂表面形成前驅物氧化物層，並減小所述半導體基底的所述記憶體區的所述頂表面的高度；以及 移除所述前驅物氧化物層的上部部分，以自所述前驅物氧化物層形成記憶體介電層。
  8. 如申請專利範圍第1項所述的方法，其中形成所述邏輯裝置結構包括： 在所述虛設頂蓋層、所述邊界側壁間隔件以及所述邏輯區上方形成共形的高介電常數介電層； 在所述共形的高介電常數介電層上方形成多晶矽層； 向所述共形的高介電常數介電層及所述多晶矽層內執行蝕刻，以形成堆疊在所述邏輯區上的多晶矽閘極電極及高介電常數閘極介電層；以及 以金屬閘極電極替換所述多晶矽閘極電極。
  9. 一種積體電路，包括： 隔離結構，設置於半導體基底內並將所述半導體基底的邏輯區及記憶體區分隔開，所述隔離結構包含介電材料； 記憶體單元，設置於所述記憶體區內； 虛設控制閘極結構，設置於所述隔離結構上，其中所述虛設控制閘極結構界定面向所述邏輯區並包含多種不同材料的虛設側壁； 邊界側壁間隔件，沿所述虛設控制閘極結構的所述虛設側壁設置於所述隔離結構上，其中所述邊界側壁間隔件及所述隔離結構的最上部部分共同地界定面朝所述邏輯區並向下朝向所述邏輯區連續地傾斜的邊界側壁；以及 邏輯裝置，設置於所述邏輯區上。
  10. 如申請專利範圍第9項所述的積體電路，其中所述虛設側壁具有由側部部分連接的上部垂直部分及下部垂直部分，其中所述上部垂直部分相對於所述下部垂直部分朝所述記憶體區凹陷。
  11. 如申請專利範圍第9項所述的積體電路，其中所述邊界側壁自頂部至底部連續地延伸。
  12. 如申請專利範圍第9項所述的積體電路，其中所述邊界側壁相對於所述邊界側壁間隔件的側部平坦表面處於小於約60度的角度下。
  13. 如申請專利範圍第9項所述的積體電路，其中所述虛設控制閘極結構包括氧化物-氮化物-氧化物膜及位於所述氧化物-氮化物-氧化物膜上方的虛設閘極電極。
  14. 如申請專利範圍第9項所述的積體電路，其中所述邊界側壁間隔件直接接觸所述虛設側壁。
  15. 一種形成積體電路的方法，所述方法包括： 提供包括邏輯區及記憶體區的半導體基底； 在所述半導體基底中形成隔離結構，所述隔離結構將所述邏輯區及所述記憶體區分隔開； 在所述隔離結構上形成虛設結構，並界定所述虛設結構的面向所述邏輯區的虛設側壁； 形成覆蓋所述虛設結構的邊界側壁間隔件並至少局部地界定所述邊界側壁間隔件的面向所述邏輯區的邊界側壁； 在所述邊界側壁間隔件的頂表面上形成保護介電層； 移除所述保護介電層；以及 在所述邏輯區上形成邏輯裝置。
  16. 如申請專利範圍第15項所述的方法，其中所述虛設結構是藉由在所述記憶體區上形成並圖案化多層膜而與記憶體單元結構同時地形成。
  17. 如申請專利範圍第16項所述的方法，其中形成所述邊界側壁間隔件包括： 形成覆蓋所述記憶體單元結構及所述多層膜的剩餘部分的虛設頂蓋層； 向所述多層膜及所述虛設頂蓋層內執行第一蝕刻，以自所述邏輯區移除所述多層膜及所述虛設頂蓋層並在所述隔離結構上界定所述虛設側壁； 形成覆蓋所述虛設頂蓋層、所述隔離結構及所述邏輯區並進一步作為所述虛設側壁的內襯的邊界側壁間隔件層；以及 向所述邊界側壁間隔件層內執行第二蝕刻，以移除所述邊界側壁間隔件層的水平區段並在所述虛設側壁上形成所述邊界側壁間隔件。
  18. 如申請專利範圍第15項所述的方法，其中所述保護介電層與所述邏輯區上的下部焊墊層及上部焊墊層被同時移除。
  19. 如申請專利範圍第18項所述的方法，在形成所述隔離結構之前，更包括： 利用所述上部焊墊層作為罩幕，自所述半導體基底的頂表面形成前驅物氧化物層，並減小所述半導體基底的所述記憶體區的所述頂表面的高度；以及 移除所述前驅物氧化物層的上部部分，以自所述前驅物氧化物層形成記憶體介電層。
  20. 如申請專利範圍第15項所述的方法，其中所述保護介電層是藉由熱製程形成的，以便所述邊界側壁間隔件的最上部部分形成所述保護介電層。
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