KR102559812B1 - 전도성 블록에 규화물을 갖는 기판 상의 메모리 셀, 고전압 소자 및 논리 소자의 제조 방법 - Google Patents

전도성 블록에 규화물을 갖는 기판 상의 메모리 셀, 고전압 소자 및 논리 소자의 제조 방법 Download PDF

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Abstract

반도체 소자를 형성하는 방법은 기판의 제3 영역(논리 영역)에 대해 반도체 기판(10)의 제1(MC) 및 제2(HV) 영역의 상면을 리세스하는 단계, 제1 영역에서 한 쌍의 스택 구조물을 형성하되 각각은 플로팅 게이트 위에 제어 게이트를 갖는 단계, 스택 구조물의 쌍 사이의 기판에 제1 소스 영역(42)을 형성하는 단계, 제1 소스 영역 위에 소거 게이트(48)를 형성하는 단계, 제3 영역에 더미 재료(58) 블록을 형성하는 단계, 스택 구조물에 인접한 선택 게이트(48)를 형성하는 단계, 제2 영역에 고전압 게이트(48)를 형성하는 단계, 하나의 고전압 게이트의 적어도 한 부분 위에 제1 차단층(84)를 형성하는 단계, 제1 차단층 아래에 있지 않는 고전압 게이트의 상면 상에 규화물(86)을 형성하는 단계, 및 더미 재료 블록을 금속 재료 블록으로 대체하는 단계를 포함한다.

Description

전도성 블록에 규화물을 갖는 기판 상의 메모리 셀, 고전압 소자 및 논리 소자의 제조 방법
우선권 주장
본 출원은 2020년 8월 17일자로 출원되고 발명의 명칭이 "Method Of Making Memory Cells, High Voltage Devices And Logic Devices On A Substrate With Silicide On Conductive Blocks"인 중국 특허 출원 제202010826250.6호, 및 2021년 2월 25일자로 출원되고 발명의 명칭이 "Method Of Making Memory Cells, High Voltage Devices And Logic Devices On A Substrate With Silicide On Conductive Blocks"인 미국 특허 출원 제17/185,709호의 우선권을 주장한다.
기술분야
본 발명은 비휘발성 메모리 셀이 내장된 반도체 소자에 관한 것이다.
실리콘 반도체 기판 상에 형성되는 비휘발성 메모리 반도체 소자는 잘 알려져 있다. 예를 들어, 미국 특허 제6,747,310호, 제7,868,375호 및 제7,927,994호는 반도체 기판 상에 형성된 4개의 게이트(플로팅 게이트, 제어 게이트, 선택 게이트 및 소거 게이트)를 갖는 메모리 셀을 개시하며, 이는 모든 목적을 위해 본원에 참조로 포함된다. 소스 및 드레인 영역은 기판 내로의 확산 주입 영역으로 형성되어, 기판 내에서 그들 사이에 채널 영역을 정의한다. 플로팅 게이트는 채널 영역의 제1 부분 위에 배치되어 이의 전도성을 제어하고, 선택 게이트는 채널 영역의 제2 부분 위에 배치되어 이의 전도성을 제어하고, 제어 게이트는 플로팅 게이트 위에 배치되고, 소거 게이트는 소스 영역 위에 배치되고 플로팅 게이트에 측방향으로 인접한다.
또한, 비휘발성 메모리 셀과 동일한 기판 상에 저전압 및 고전압 논리 소자를 형성하는 것으로 알려져 있다. 예를 들어, 모든 목적을 위해 본원에 참고로 포함된 미국 특허 제9,276,005호를 참조한다. 높은 K 유전체 및 금속 게이트와 같은 새로운 게이트 재료가 또한 성능을 증가시키기 위해 사용된다. 그러나, 메모리 셀을 형성하는 데 있어서의 공정 단계는 동시에 제조된 논리 소자에 부정적인 영향을 줄 수 있고, 그 반대도 마찬가지이다.
동일한 기판 상에 메모리 셀, 저전압 논리 소자 및 고전압 소자를 포함하는 소자를 제조하는 개선된 방법이 필요하다.
전술된 문제 및 요구는 다음을 포함하는 반도체 소자를 형성하는 방법에 의해 해결된다:
제1 영역, 제2 영역 및 제3 영역을 포함하는 반도체 재료의 기판을 제공하는 단계;
상기 제3 영역에서의 상기 기판의 상면에 대해 상기 제1 영역에서의 상기 기판의 상면 및 상기 제2 영역에서의 상기 기판의 상면을 리세스하는 단계;
상기 제1 영역에 한 쌍의 스택 구조물을 형성하되, 상기 스택 구조물 각각은 상기 제1 영역에서 상기 기판의 상면 위에 배치되고 이로부터 절연되는 전도성 재료의 플로팅 게이트 및 상기 플로팅 게이트 위에 배치되고 이로부터 절연되는 전도성 재료의 제1 비-플로팅 게이트를 포함하는 단계;
상기 제1 영역에서 상기 한 쌍의 스택 구조물 사이의 상기 기판에 제1 소스 영역을 형성하는 단계;
상기 제1 영역에서 상기 제1 소스 영역 위에 배치되고 이로부터 절연되는 제2 비-플로팅 게이트를 형성하는 단계;
상기 제3 영역에서 상기 기판의 상면 위에 배치되고 이로부터 절연되는 더미 재료 블록을 형성하는 단계;
상기 제1 영역에서 상기 기판의 상면 위에 배치되고 이로부터 절연되는 전도성 재료의 제3 비-플로팅 게이트들을 형성하되, 각각은 상기 스택 구조물 중 하나에 측방향으로 인접하고 이로부터 절연되는 단계;
상기 제2 영역에서 상기 기판의 상면 위에 배치되고 이로부터 절연되는 전도성 재료의 제4 비-플로팅 게이트들을 형성하는 단계;
상기 제1 영역에서 상기 기판에 제1 드레인 영역들을 형성하되, 각각은 상기 제3 비-플로팅 게이트 중 하나에 인접하는 단계;
상기 제2 영역에서 상기 기판에 제2 소스 영역들을 형성하되, 각각은 상기 제4 비-플로팅 게이트 중 하나에 인접하는 단계;
상기 제2 영역에서 상기 기판에 제2 드레인 영역들을 형성하되, 각각은 상기 제4 비-플로팅 게이트 중 하나에 인접하는 단계;
상기 제3 영역에서 상기 기판에 제3 소스 영역을, 상기 더미 재료의 블록에 인접하여, 형성하는 단계;
상기 제3 영역에서 상기 기판에 제3 드레인 영역을, 상기 더미 재료의 블록에 인접하여, 형성하는 단계;
상기 제2 영역에서 상기 제4 비-플로팅 게이트 중 하나의 적어도 일부 위에 제1 차단층을 형성하는 단계;
상기 제1, 제2 및 제3 드레인 영역 상에, 상기 제2 및 제3 소스 영역 상에, 및 상기 제1 차단층 아래에 있지 않은 상기 제4 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계; 및
상기 더미 재료의 블록을 금속 재료의 블록으로 대체하는 단계.
본 발명의 다른 목적 및 특징이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 14a는 메모리 셀을 형성하는 단계를 도시하는 메모리 셀 영역의 단면도이다.
도 1b 내지 도 14b는 고전압(HV) 소자를 형성하는 단계를 보여주는 HV 영역의 단면도이다.
도 1c 내지 도 14c는 논리 소자를 형성하는 단계를 보여주는 논리 영역의 단면도이다.
도 15는 완성된 메모리 셀을 보여주는 메모리 셀 영역의 단면도이다.
도 16은 완성된 HV 소자를 보여주는 HV 영역의 단면도이다.
도 17은 완성된 논리 소자를 보여주는 논리 영역의 단면도이다.
도 18a와 도 19a, 도 18b와 도 19b 및 도 18c와 도 19c는, 제1 대안적인 실시예에서, 각각 메모리 셀, HV 소자 및 논리 소자를 형성하는 단계를 도시하는, 각각 메모리 셀 영역, HV 영역, 및 논리 영역의 단면도이다.
도 20a와 도 21a, 도 20b와 도 21b 및 도 20c와 도 20c는, 제2 대안적인 실시예에서, 각각 메모리 셀, HV 소자 및 논리 소자를 형성하는 단계를 도시하는, 각각 메모리 셀 영역, HV 영역, 및 논리 영역의 단면도이다.
도 22a와 도 23a, 도 22b와 도 23b 및 도 22c와 도 23c는, 제3 대안적인 실시예에서, 각각 메모리 셀, HV 소자 및 논리 소자를 형성하는 단계를 도시하는, 각각 메모리 셀 영역, HV 영역, 및 논리 영역의 단면도이다.
도 24a 내지 도 28a, 도 24b 내지 도 28b 및 도 24c 내지 도 28c는, 제4 대안적인 실시예에서, 각각 메모리 셀, HV 소자 및 논리 소자를 형성하는 단계를 도시하는, 각각 메모리 셀 영역, HV 영역, 및 논리 영역의 단면도이다.
도 29a와 도 30a, 도 29b와 도 30b 및 도 29c와 도 30c는, 제5 대안적인 실시예에서, 각각 메모리 셀, HV 소자 및 논리 소자를 형성하는 단계를 도시하는, 각각 메모리 셀 영역, HV 영역, 및 논리 영역의 단면도이다.
도 31a와 도 32a, 도 31b와 도 32b 및 도 31c와 도 32c는, 제6 대안적인 실시예에서, 각각 메모리 셀, HV 소자 및 논리 소자를 형성하는 단계를 도시하는, 각각 메모리 셀 영역, HV 영역, 및 논리 영역의 단면도이다.
도 33a와 도 34a, 도 33b와 도 34b 및 도 33c와 도 34c는, 제7 대안적인 실시예에서, 각각 메모리 셀, HV 소자 및 논리 소자를 형성하는 단계를 도시하는, 각각 메모리 셀 영역, HV 영역, 및 논리 영역의 단면도이다.
도 33a, 도 33b, 도 33c 및 도 35a, 도 35b, 도 35c는, 제8 대안적인 실시예에서, 각각 메모리 셀, HV 소자 및 논리 소자를 형성하는 단계를 도시하는, 각각 메모리 셀 영역, HV 영역, 및 논리 영역의 단면도이다.
도 33a, 도 33b, 도 33c 및 도 36a, 도 36b, 도 36c는, 제9 대안적인 실시예에서, 각각 메모리 셀, HV 소자 및 논리 소자를 형성하는 단계를 도시하는, 각각 메모리 셀 영역, HV 영역, 및 논리 영역의 단면도이다.
본 발명은 동일한 반도체 기판 상에 메모리 셀, 저전압 논리 소자, 및 고전압 논리 소자를 동시에 형성하여 반도체 소자를 형성하는 공정이다. 후술되는 공정은 기판(10)의 하나 이상의 메모리 셀 영역(제1 또는 MC 영역으로도 지칭됨)(2)에 메모리 셀, 기판(10)의 하나 이상의 고전압 논리 소자 영역(제2 또는 HV 영역으로도 지칭됨)(4)에 고전압 논리 소자, 및 기판(10)의 하나 이상의 저전압 논리 소자 영역(제3 또는 논리 영역으로도 지칭됨)(6)의 저전압 논리 소자를 형성하는 단계를 포함한다. 상기 공정은 MC 영역(2)에 한 쌍의 메모리 셀, HV 영역(4)에 고전압 논리 소자, 및 논리 영역(6)에 저전압 논리 소자를, 동시에, 형성하는 단계와 관련하여 설명된다. 그러나, 각각의 영역 내의 다수의 이러한 소자는 동시에 형성된다. 기판(10)은 반도체 재료(예: 실리콘)의 기판이다.
MC 영역(2)에 대한 도 1a 내지 도 14a, HV 영역(4)에 대한 도 1b 내지 도 14b, 및 논리 영역(6)에 대한 도 1c 내지 도14c를 참조하면, 반도체 소자를 만드는 공정의 단계에 대한 단면도가 도시되어 있다. 공정은 MC 영역(2) 및 HV 영역(4)에서 실리콘 기판(10)의 상면(10a)을 논리 영역(6)에 대한 리세스 양(R) 만큼 리세스함으로써 시작된다. 기판 상면(10a)을 리세스하는 것은 바람직하게는 기판 상면(10a) 상에 이산화실리콘(이하 "산화물") 층을 형성하고 산화물층 상의 질화실리콘(이하, "질화물") 층을 형성함으로써 수행된다. 포토리소그래피 마스킹 단계는 포토레지스트로 논리 영역(6)을 덮지만 MC 및 HV 영역(2/4)은 덮지 않도록 수행된다(즉, 모든 3개의 영역에 걸쳐 포토레지스트를 형성하고, 포토레지스트의 부분(들)을 선택적으로 노출시키고, 포토레지스트의 부분(들)을 선택적으로 제거하여, 하부 구조물의 노출된 부분(들)(이 경우 MC 및 HV 영역(2/4)의 질화물 층)을 남기는 반면, 포토레지스트로 덮인 하부 구조물의 다른 부분(들)(이 경우 논리 영역(6)의 질화물 층)을 남김). 질화물 및 산화물 식각을 수행하여 MC 및 HV 영역(2/4)으로부터 실리콘 및 질화물층을 제거하여, 이러한 영역에 상면(10a)을 노출시킨다. 포토레지스트 제거 후, 열 산화를 수행하여 MC 및 HV 영역(2/4) 내의 상면(10a)의 노출된 부분 상에 산화물층을 형성한다. 이러한 열 산화 공정은 기판의 실리콘의 일부를 소모하여 이러한 영역에서 상면(10a)을 효과적으로 낮춘다. 그 다음, 질화물 및 산화물 식각을 사용하여 논리 영역(6)으로부터 모든 산화물 및 질화물층을 제거하여, 도 1a, 도 1b 및 도 1c에 도시된 구조물을 생성한다. MC 및 HV 영역(2/4)의 상면(10a)은 논리 영역(6)의 상면(10a)에 대한 양(R)(예: 200 내지 700 A) 만큼 리세스된다.
다음으로, 산화물층(12)은 상면(10a) 상에(예: 증착에 의해 또는 열 성장에 의해 등) 형성된다. 그 후, 폴리실리콘(이하, "폴리")(14)과 같은 전도층이 산화물층(12) 상에 형성된다. 폴리층(14)은 대신에 인-시투 도핑되거나 도핑되지 않은 비정질 실리콘일 수 있다. 도핑되지 않은 폴리실리콘 또는 비정질 실리콘이 층(14)에 사용되는 경우 주입 및 어닐링을 수행한다. 그 다음, 포토리소그래피 마스킹 단계는 포토레지스트(16)로 MC 및 HV 영역(2/4)을 덮지만, 논리 영역(6)을 노출시키도록(즉, 포토레지스트(16)는 마스킹 단계의 일부로서 논리 영역(6)으로부터 제거됨) 수행된다. 그 다음, 도 2a, 도 2b 및 도 2c에 도시된 바와 같이, 폴리 식각은 논리 영역(6)으로부터 폴리층(14)을 제거하기 위해 사용된다.
포토레지스트(16)가 제거된 후, 선택적인 산화물층(18)은 구조물 위에 형성되고, 이어서 질화물층(20)이 산화물층(18) 상에 형성된다. 포토리소그래피 마스킹 단계는 포토레지스트로 각 영역의 부분을 선택적으로 덮는 데 사용된다. 질화물, 산화물, 폴리 및 실리콘 식각은 질화물(20), 산화물(18), 폴리(14), 산화물(12)을 통해 실리콘 기판(10) 내부로 트렌치를 형성하는 데 사용된다. 바람직하게는 트렌치는 기판(10)의 논리 영역(6)에서 2000A~3500A 깊이이고, 기판(10)의 MC 및 HV 영역(2/4)에서 1600A~3300A 깊이이다. 그 다음, 도 3a, 도 3b 및 도 3c에 도시된 바와 같이, 트렌치는 산화물 증착 및 질화물층(20) 상에서 멈추는 화학적 기계적 연마(CMP)에 의해 산화물(22)로 충전된다. 산화물(22)은 또한, 잘 알려진 격리 기술인 STI(얕은 트렌치 격리) 산화물(22)로 지칭될 수 있다. 산화물(22)은 산화물 증착 전에 열 산화에 의해 형성된 라이너 산화물을 포함할 수 있다.
일련의 주입을 수행하여(각각의 주입 동안 하나 이상의 다른 영역을 보호하는 포토레지스트를 갖는) 영역(2/4/6) 각각에서 기판(10) 내에 원하는 웰(well)을 생성한 다음, 질화물층(20)의 상부 아래로 STI 산화물(22)을 리세스하기 위해 산화물 에치백이 뒤따를 수 있다. 그 다음, 질화물 식각을 이용하여 질화물층(20)을 제거한다. 그 다음, 절연층(24)이 구조물 위에 형성된다. 바람직하게는, 절연층(24)은 (산화물, 질화물, 산화물 증착 및 어닐링에 의해 형성되는) 산화물/질화물/산화물 하위층을 갖는 ONO 복합층이다. 그러나, 절연층(24)은 대신에 다른 유전체층의 복합체, 또는 하위층이 없는 단일 유전체 재료로 형성될 수 있다. 그 다음, 폴리실리콘층(26)과 같은 전도층이 폴리실리콘 증착에 의해 구조물 상에 형성된다. 폴리층(26)은 대신에 인-시투 도핑되거나 도핑되지 않은 비정질 실리콘일 수 있다. 도핑되지 않은 폴리실리콘 또는 비정질 실리콘이 층(14)에 사용되는 경우 폴리 주입 및 어닐링을 수행한다. 그 다음, 하드마스크층(28)이 폴리층(26) 상에 형성된다. 하드마스크층(28)은 질화물, SiCN, 또는 심지어 산화물, 질화물 및/또는 SiCN의 복합체 층일 수 있다. 생성된 구조물이 도 4a, 도 4b 및 도 4c에 도시되어 있다.
포토리소그래피 마스킹 단계는 구조물 상에 포토레지스트(30)를 형성하는데 사용되며, 여기서 포토레지스트는 HV 영역(4)으로부터 제거되고 MC 영역(2)으로부터 선택적으로 제거되어 HV 영역(4) 내의 하드마스크층(28)을 노출시키고 MC 영역(2) 내의 하드마스크층(28)의 일부만을 노출시킨다. 하드마스크층(28), 폴리층(26) 및 절연층(24)의 노출된 부분을 제거하기 위해 일련의 식각을 사용하여, MC 영역(2)에서 하드마스크층(28), 폴리층(26) 및 절연층(24)의 이격된 스택 구조물(S1 및 S2)의 쌍을 남겨 두고, HV 영역(4)으로부터 이들 층을 완전히 제거한다. 생성된 구조물이 도 5a, 도 5b 및 도 5c에 도시되어 있다.
포토레지스트(30)가 제거된 후, 산화물 증착 또는 열 산화 및 식각이 MC 영역(2)에서 스택(S1 및 S2)의 측면을 따라 스페이서(32)를 형성하는 데 사용된다. 질화물 증착 및 식각을 사용하여 산화물 스페이서(32)의 측면을 따라 질화물 스페이서(34)를 형성한다. 산화물 및 질화물 식각이 조합될 수 있다. 폴리 식각은 폴리층(14)의 노출된 부분을 제거하기 위해 수행되며, 그 결과 각각의 이격된 스택 구조물(S1/S2)은 폴리 블록(14)도 포함한다. 폴리층(14)은 HV 영역(4)으로부터 완전히 제거된다. 도 6a, 도 6b 및 도 6c에 도시된 바와 같이, 산화물 스페이서(36)는 산화물 증착 및 산화물 이방성 식각에 의해 폴리층(14) 블록의 노출된 단부를 따라 포함하는 스택 구조물(S1/S2)의 측면 상에 형성된다.
포토리소그래피 마스킹 단계를 사용하여 포토레지스트로 MC 및 논리 영역(2/6)을 덮지만, 노출된 HV 영역(4)을 그대로 남긴다. 산화물 식각을 이용하여 HV 영역(4)으로부터 산화물층(12)을 제거한다. 포토레지스트 제거 후, 절연층(38)은 열 성장 및/또는 증착에 의해 HV 영역(4)의 기판 상면(10a) 상에, 뿐만 아니라 MC 및 논리 영역(2/6)의 구조물 상에 형성된다. 절연층(38)은 산화물 및/또는 산화질화물일 수 있고, HV 소자에 대한 게이트 산화물로서 역할을 할 것이다. 그러나, 산화물(12)을 절연층(38)으로 제거 및 대체하는 것은 선택적이고, 산화물(12)은 대신에 HV 소자에 대한 게이트 산화물의 일부 또는 전체로서 사용될 수 있다는 점에 유의해야 한다. 포토레지스트 제거 후, 포토레지스트(40)는 구조물 상에 형성되고 단지 MC 영역(2)에서 스택(S1 및 S2)(본원에서 내부 스택 영역으로 지칭됨) 사이의 영역으로부터 제거된다. 주입 공정을 수행하여 스택(S1 및 S2) 사이의 기판 내에 소스 영역(42)을 형성한다. 그 다음, 산화물 식각을 사용하여 내부 스택 영역에서 절연층(38), 산화물 스페이서(36) 및 산화물층(12)을 제거한다. 생성된 구조물이 도 7a, 도 7b 및 도 7c에 도시되어 있다.
포토레지스트(40)가 제거된 후, 구조물 상에 터널 산화물(44)이 형성된다. 터널 산화물(44)은 증착 및/또는 열 성장에 의해 형성된 산화물 및/또는 산화질화물일 수 있다. 소스 영역(42)에서 더 높은 도펀트 레벨의 촉매 효과로 인해, 터널 산화물(44)은 소스 영역(42) 상에 더 두꺼운 부분(44a)을 가질 수 있다. 포토리소그래피 마스킹 단계를 사용하여 HV 및 논리 영역(4/6) 및 MC 영역의 내부 스택 영역을 포토레지스트로 덮는다. 스택 구조물(S1 및 S2)의 다른 측면 상의 영역(본원에서 외부 스택 영역으로 지칭됨)은 노출된다. 이 시점에서 외부 스택 영역(즉, 나중에 형성될 선택 게이트 아래에 있을 기판 부분) 내의 실리콘 기판(10)의 부분에 대해 주입이 수행될 수 있다. 산화물 식각을 이용하여 외부 스택 영역 내의 노출된 산화물층(12)을 제거한다. 그 다음, 포토레지스트가 제거된 후, 구조물 상에 산화물층(46)이 형성된다. 산화물층(46)은 증착 및/또는 열 성장에 의해 형성된 산화물 및/또는 산화질화물 또는 임의의 다른 적절한 유전체 재료일 수 있다. 산화물층(46)의 형성은 터널 산화물(44) 및 절연층(38)을 두껍게 하거나 그 일부가 된다. 생성된 구조물이 도 8a, 도 8b 및 도 8c에 도시되어 있다.
폴리실리콘층(48)과 같은 전도층이 구조물 상에 형성된다. 폴리층(48)은 인-시투 도핑되거나 도핑되지 않을 수 있고, 대신 비정질 실리콘일 수 있다. 그 다음, 도핑되지 않은 폴리실리콘 또는 비정질 실리콘이 층(48)에 사용되는 경우 도핑 및 어닐링이 수행될 것이다. 버퍼 산화물층(50)이 폴리층(48) 상에 형성된다. 포토리소그래피 마스킹 단계를 사용하여 HV 영역(4) 내의 버퍼 산화물층(50)을 덮지만, MC 및 논리 영역(2/6) 내의 버퍼 산화물층(50)은 노출시킨다. 그 다음, 버퍼 산화물층(50)의 노출된 부분은 MC 및 논리 영역(2/6)에서 산화물 식각에 의해 제거된다. 포토레지스트 제거 이후, 도 9a, 도 9b 및 도 9c에 도시된 바와 같이, 폴리실리콘층(52)과 같은 전도층이 이어서 구조물(대신에, 폴리층(48)과 동일한 도핑을 갖는 비정질 실리콘일 수 있음) 상에 증착된다. 폴리 화학적 기계적 연마(CMP)를 수행하여 하드마스크층(28) 상에서 멈추는 구조물의 상면을 평탄화한다. 다른 폴리 에치백 공정을 사용하여 스택(S1 및 S2)의 상부 아래에서 폴리층(48) 상면을 리세스한다. 이는 메모리 셀 형성의 대부분을 완성한다. 산화물 식각을 사용하여 HV 영역(4) 내의 버퍼 산화물(50)을 제거한다. 보호 절연층(54)이 구조물 위에 형성된다. 보호 절연층(54)은 산화물, 질화물, SiCN 또는 이들의 조합일 수 있다. 포토리소그래피 마스킹 단계를 사용하여 포토레지스트로 MC 및 HV 영역(2/4)을 덮지만, 논리 영역(6)은 노출시킨다. 식각을 사용하여, 논리 영역(6) 내의 보호 절연층(54)을 제거한다. 도 10a, 도 10b 및 도 10c에 도시된 바와 같이, 포토레지스트 제거 후, 그 다음 일련의 식각을 수행하여 논리 영역(6)의 재료의 모든 층을 제거하여, 기판의 상면(10a)을 노출시킨다. 보호 절연층(54)은 이러한 일련의 식각으로부터 MC 및 HV 영역(2/4)을 보호한다.
이 시점에, 주입을 수행하여 논리 영역(6)에서 기판(10) 내에 도핑된 P 및 N 웰을 형성할 수 있다. 유전체층(56)은 논리 영역(6)의 노출된 기판 상면(10a) 상에 형성된다(논리 소자에 대한 게이트 유전체로서 역할을 할 수 있음). 유전체층(56)은 실리콘 산화물, 실리콘 산화질화물, 높은 K 유전체층, 또는 이들의 복합체일 수 있다. 높은 K 절연 재료는 이산화실리콘 보다 큰 유전 상수 K를 갖는 절연 재료이다. 높은 K 절연 재료의 예는 HfO2, ZrO2, TiO2, Ta2O5 및 이들의 조합을 포함한다. 그 다음, 폴리실리콘과 같은 더미 재료의 더미 전도층(58)이 구조물 위에 형성된다. 그 다음, 하드마스크층(60)이 더미 전도층(58) 상에 형성된다. 포토리소그래피 마스킹 단계를 사용하여 포토레지스트로 논리 영역(6)의 선택 부분을 덮고, 전체 MC 및 HV 영역(2/4) 뿐만 아니라 논리 영역(6)의 일부에서의 하드마스크층(60)을 노출시킨다. 그 다음, 식각을 사용하여 MC, HV 및 논리 영역(2/4/6)에서 하드마스크층(60)의 노출된 영역을 제거한다. 포토레지스트 제거 후, 식각을 사용하여 더미 전도층(58) 및 유전층(56)의 노출된 부분(즉, 논리 영역(6) 내의 하드마스크층(60)의 잔여 부분에 의해 보호되지 않은 모든 부분)을 제거하고, 논리 영역(6) 내에 논리 스택 구조물(LS1 및 LS2)을 남긴다(즉, 유전층(56)에 의해 기판으로부터 절연된 더미 재료 블록(58)을 가짐). 유전체 스페이서(62)는 증착 및 식각에 의해 논리 스택 구조물(LS1/LS2)의 측면 상에 형성된다. 이 시점에서 논리 영역(6)에서 기판(10) 내로의 주입이 수행될 수 있다. 생성된 구조물은 도 11a, 도 11b 및 도 11c에 도시되어 있다.
포토리소그래피 마스킹 단계를 사용하여 논리 영역(6), HV 영역(4)의 부분, 및 MC 영역(2)의 부분을 포토레지스트(64)로 덮는다(즉, 내부 스택 영역, 스택 구조물(S1 및 S2) 및 스택 구조물(S1 및 S2)에 바로 인접한 외부 스택 영역의 이들 부분을 덮음). 도 12a, 도 12b 및 도 12c에 도시된 바와 같이, 식각을 사용하여 보호 절연층(54) 및 폴리층(48)의 노출된 부분을 제거한다. 포토레지스트(64)가 제거된 후, 추가적인 선택적 주입 및 식각이 (즉, 추가적인 포토리소그래피 마스크 단계 및 주입에 의해) 실리콘 기판(10)의 상이한 노출된 부분에서 수행될 수 있다. 예를 들어, HV 및 논리 영역(4/6)은 MC 영역(2)을 노출시킨 포토레지스트에 의해 덮일 수 있고, 산화물층(46)에 의해서만 덮이는 기판(10)의 부분은 주입된다. 예를 들어, MC 및 논리 영역(2/6)은 HV 영역(4)을 노출시킨 포토레지스트에 의해 덮일 수 있고, 산화물층(38)에 의해서만 덮이는 기판(10)의 부분은 주입된다.
스페이서 식각이 뒤따르는 산화물 및 질화물 증착을 사용하여 MC 영역(2) 내의 스택 구조물(S1/S2)의 측면 상에, 논리 영역(6) 내의 스택 구조물(LS1/LS2)의 측면 상에, 및 HV 영역(4) 내의 구조물의 측면 상에 산화물 스페이서(66) 및 질화물 스페이서(68)를 형성한다. 주입을 수행하여 MC 영역(2)에서 질화물 스페이서(68)에 인접한 기판 내의 드레인 영역(74), HV 영역(4)에서 질화물 스페이서(68)에 인접한 소스 및 드레인 영역(76/78), 및 논리 영역(6)에서 질화물 스페이서(68)에 인접한 소스 및 드레인 영역(80/82)을 형성한다. 임의의 주어진 영역에 대한 주입은 주입되지 않는 다른 영역(들)에 대한 주입을 차단하기 위해 포토레지스트를 형성함으로써 수행될 수 있다. 예를 들어, 동일한 도핑 유형의 MC 영역(2) 내의 드레인 영역(74), HV 영역(4) 내의 소스/드레인 영역(76/78), 및 논리 영역(6) 내의 소스/드레인 영역(80/82)은 반대 소스/드레인 도핑 유형의 영역 상에 포토레지스트를 형성한 다음 MC, HV 및 논리 영역(2/4/6)에서 단일 주입을 수행함으로써 동시에 형성될 수 있다. 차단층(84)(제1 차단층)이 구조물 위에 증착된다. 차단층(84)이 포토레지스트로 남아 있는 영역만을 덮기 위해 마스킹 단계가 수행된다. 그 다음, 하나 이상의 식각을 수행하여, MC 및 HV 영역(2/4)으로부터 보호 절연층(54) 제거하고, 차단층(84)의 노출된 부분을 제거하고, MC 영역(2)에서 산화물층(46) 및 HV 영역(4)에서 산화물층(38)의 노출된 부분을 제거한다. 포토레지스트 제거 후에, 그 다음, 금속 증착 및 어닐링을 수행하여, 노출된 폴리 블록(48), 소스 영역(76/80) 및 드레인 영역(74/78/82)의 상면 상에 규화물(86)을 형성한다. 차단층(84)은 이러한 형성이 바람직하지 않는 임의의 부분에 대한 규화물 형성을 방지한다. 선택적으로, 차단층(84)은 소스/드레인 영역(74/76/78/80/82) 및/또는 폴리 게이트 영역(48)의 선택 부분에서 유지되어 이들 선택 영역에서 규화물 형성을 차단한다. 생성된 구조물은 도 13a, 도 13b 및 도 13c에 도시되어 있다.
식각을 사용하여 논리 영역(6)에서 스택 구조물(LS1/LS2) 상의 하드마스크층(60), MC 영역(2)에서 스택 구조물(S1/S2) 상의 하드마스크층(28), 및 3개의 모든 영역에서 임의의 노출된 질화물 스페이서(68)의 잔여 부분을 제거한다. 층(88)(예: 질화물)은 구조물 위에 형성된다. 그 다음, 층간 유전체(ILD) 절연 재료(90)의 상대적으로 두꺼운 층이 층(88) 상에 형성된다. CMP를 수행하여 ILD 절연 재료(90)를 평탄화하고 리세스하여 논리 영역(6)에서 더미 전도층(58)을 노출시킨다. 포토리소그래피 마스킹 단계를 사용하여 포토레지스트로 MC 및 HV 영역(2/4)을 덮지만, 논리 영역(6)을 노출시킨다. 그 다음, 폴리 식각을 사용하여 논리 영역(6)에서 더미 전도층(58) 블록을 제거한다. 선택적으로, 유전체층(56)이 또한 이 단계에서 제거될 수 있다. 포토레지스트 제거 후, 선택적으로, 실리콘 산화물, 산화질화물, 높은 K 유전체층, 또는 이들의 복합체와 같은 유전체층(92)이 구조물 위에 증착될 수 있다. Al, Ti, TiAlN, TaSiN, TaN, TiN, 또는 다른 적절한 금속 재료 등과 같은 금속 게이트 재료(94) 층이 유전체층(92) 위에 형성된다. 그 다음, CMP를 수행하여 유전체층(92) 및 금속 게이트 재료 층(94)을 제거하고, 논리 영역(6)에서 유전체층(92)으로 라이닝된 금속 재료(94) 블록을 남긴다. 최종 구조물이 도 14a, 도 14b 및 도 14c에 도시되어 있다.
도 15은, 그 사이에서 연장되는 실리콘 기판(10)의 채널 영역(96)을 갖는, 2개의 드레인 영역(74)(제1 드레인 영역)으로부터 이격되는 소스 영역(42)(제1 소스 영역)을 각각 공유하는 메모리 셀의 쌍을 포함하는, MC 영역(2)의 최종 메모리 셀 구조를 도시한다. 각각의 메모리 셀은 이의 전도도를 제어하기 위해 채널 영역(96)의 제1 부분 위에 배치되고 이로부터 절연되는 플로팅 게이트(14a)(폴리층(14)의 나머지로부터 형성됨), 플로팅 게이트(14a) 위에 배치되고 이로부터 절연되는 제어 게이트(26a)(폴리층(26)의 나머지로부터 형성되는, 제1 비-플로팅 게이트), (메모리 셀 쌍에 의해 공유되는) 소스 영역(42) 위에 배치되고 이로부터 절연되는 소거 게이트(48b)(폴리층(48)의 제2 부분으로부터 형성되는, 제2 비-플로팅 게이트), 및 이의 전도도를 제어하기 위해 채널 영역(96)의 제2 부분 위에 배치되고 이로부터 절연되는 선택 게이트(48a)(워드 라인 게이트라고도 할 수 있고, 폴리층(48)의 제1 부분으로 형성되는, 제3 비-플로팅 게이트)를 포함한다. 메모리 셀의 쌍은 칼럼(column) 방향(비트 라인 방향)으로 연장되고, 인접한 칼럼 사이의 산화물(22)을 활용하여 메모리 셀의 칼럼이 형성된다. 제어 게이트(26a)의 로우(row)는 메모리 셀의 전체 로우에 대해 제어 게이트(26a)를 서로 연결하는 연속 제어 게이트 라인으로 형성된다. 선택 게이트(48a)의 로우는 메모리 셀의 전체 로우에 대해 선택 게이트(48a)를 서로 연결하는(워드 게이트 라인으로도 알려진) 연속 선택 게이트 라인으로 형성된다. 소거 게이트(48b)의 로우는 메모리 셀의 쌍의 전체 로우에 대해 소거 게이트(48b)를 서로 연결하는 연속 소거 게이트 라인으로 형성된다.
HV 영역(4)의 최종 HV 소자가 도 16에 도시되어 있다. 각각의 HV 소자는 이격된 소스 및 드레인 영역(76 및 78)(제2 소스 및 드레인 영역)을 포함하며, 실리콘 기판(10)의 채널 영역(98)이 그 사이에서 연장된다. 폴리층(48)의 제3 부분으로부터 형성되는 전도성 게이트(48c)(제4 비-플로팅 게이트)는 이의 전도도를 제어하기 위해 채널 영역(98) 위에 배치되고 이로부터 절연된다.
논리 영역(6)의 최종 논리 소자는 도 17에 도시되어 있다. 각각의 논리 소자는 이격된 소스 및 드레인 영역(80 및 82)(제3 소스 및 드레인 영역)을 포함하며, 실리콘 기판(10)의 채널 영역(100)이 그 사이에서 연장된다. 금속 게이트(94)는 채널의 전도성을 제어하기 위해(유전체층(92)에 의해) 채널 영역(100) 위에 배치되고 이로부터 절연된다.
메모리 셀, HV 소자 및 논리 소자를 동일한 기판 상에 형성하는 상술된 방법에는 다수의 이점이 있다. 메모리 셀 및 HV 소자 형성은 선택적 높은 K 유전체 및 금속 게이트가 논리 영역(6) 내에 형성되기 전에 완료되어, 논리 영역(6) 내의 선택적 높은 K 유전체층(92) 및 금속 게이트(94)는 메모리 셀 및 HV 소자의 형성에 의해 부정적 영향을 받지 않을 것이다. MC 및 HV 영역(2/4)에서 게이트의 형성을 위한 공정 단계는 논리 영역(6)에서 게이트의 형성을 위한 공정 단계와는 별개이고 독립적이다(그리고 이에 대해 맞춤화될 수 있다). MC 및 HV 영역(2/4)은 대부분의 메모리 셀 및 HV 소자 형성이 완료된 후 및 논리 영역(6)에서의 처리 전에(즉, 제한 없이, 메모리 셀 및 HV 소자 형성으로부터 남겨진 논리 영역(6)에서 층의 제거 전에, 그리고 더미 전도층(58) 제거를 포함하는 논리 소자를 형성하기 위해 사용되는 층의 증착 및 제거 전에) 보호 절연층(54)에 의해 덮인다. 실리콘 기판(10)의 상면(10a)은 논리 영역(6)에 비해 MC 및 HV 영역(2/4)에서 리세스되어 MC/HV 영역(2/4)에서 더 높은 구조물을 수용한다(즉, 논리 영역(6)에서 더 짧은 논리 소자의 상단이 MC/HV 영역(2/4)에서 더 큰 메모리 셀 및 HV 소자의 상단보다 약간 높도록 하여, 세 영역 모두에 걸친 CMP가 처리에 사용될 수 있도록 함 - 예를 들어, 선택 게이트(48a) 및 HV 게이트(48c)의 상단은 논리 게이트 형성 CMP 단계 동안 손상되지 않음). 층(88)은 금속 논리 게이트(94)를 형성하는 데 사용되는 CMP로부터 규화물화된 폴리 블록(48)을 보호하고, 제어 게이트 폴리(26)는 이 CMP를 위한 정지층으로서 보조한다. 규화물(86)은 드레인 영역(74), 및 소스/드레인 영역(76/78), 소스/드레인 영역(80/82), 선택 게이트(48a), 소거 게이트(48b) 및 HV 게이트(48c)의 전도성을 향상시킨다. 메모리 셀 선택 게이트(48a), 메모리 셀 소거 게이트(48b) 및 HV 소자 게이트(48c)는 단일 전도성 재료 증착을 사용하여 형성될 수 있다(즉, 단일 폴리실리콘 증착에 의해 형성된 단일 폴리실리콘층은 3가지 모든 유형의 게이트를 형성하는 데 사용될 수 있음). 또한, 동일한 폴리 식각을 사용하여, 각각의 선택 게이트(48a)의 에지 중 하나 및 각각의 HV 게이트(48c)의 양쪽 에지를 정의할 수 있다. 다양한 게이트 아래의 다양한 층(46, 12, 38 및 56)의 두께는 서로 독립적이며, 각각의 게이트 동작에 대해 각각 최적화된다. 예를 들어, 선택 게이트(48a) 아래의 산화물층(46)은 바람직하게는 플로팅 게이트(14a) 아래의 산화물층(12) 보다 더 얇다. 마지막으로, 동일한 식각 또는 식각 세트를 사용하여, 공정의 동일한 지점에서, MC 및 HV 영역(2/4) 및 차단층(84)의 노출된 부분으로부터 보호 절연층(54)을 제거하며, 이는 이 부분의 형성 공정의 신뢰성을 단순화하고 향상시킨다.
도 18a 내지 도 18c 및 도 19a 내지 도 19c는 MC 영역(2)에 대한 도 1a 내지 도 12a, HV 영역(4)에 대한 도 1b 내지 도 12b, 및 도 1c 내지 도 12c와 관련하여 전술한 동일한 처리 단계로 시작하는 제1 대안적인 실시예를 예시한다. 도 12a, 도 12b 및 도 12c에 도시된 구조물로 시작하여, 포토레지스트(64)를 제거한 후, 산화물 스페이서(66) 및 질화물 스페이서(68)가 전술한 바와 같이 형성된다. 그 다음, 도 18a, 도 18b 및 도 18c에 도시된 바와 같이, 마스킹 단계를 수행하여 포토레지스트(102)로 논리 영역(6)을 덮지만, 메모리 및 HV 영역(2/4)을 노출시킨다. 그 다음, 하나 이상의 식각을 사용하여 MC 및 HV 영역(2/4)으로부터 보호층(54)을 제거하며, 이는 또한 MC 영역(2)에서 노출된 산화물층(46)을 제거하고, HV 영역(4)에서 절연층(38)의 노출된 부분을 부분적으로 제거(즉, 얇게)한다. 포토레지스트(102)를 제거한 후, 소스 영역(76/80) 및 드레인 영역(74/78/82)은 전술한 바와 같이 주입에 의해 형성된다. 구조물 위에 차단층(84)을 증착한다. 차단층(84)이 포토레지스트로 남아 있는 영역만을 덮기 위해 마스킹 단계가 수행된다. 식각을 수행하여, 차단층(84)의 노출된 부분을 제거한다. 포토레지스트 제거 후에, 그 다음, 금속 증착 및 어닐링을 수행하여, 노출된 폴리 블록(48), 소스 영역(76/80) 및 드레인 영역(74/78/82)의 상면 상에 규화물(86)을 형성한다. 생성된 구조는 도 19a, 도 19b 및 도 19c에 도시되어 있으며, 이는 이전에 박화된 층(38)의 일부에 차단층(84)을 형성된 것을 제외하고는, 도 13a, 도 13b 및 도 13c의 구조와 본질적으로 동일하다. 그 다음, 도 14a 내지 도 14c와 관련하여 전술한 단계를 수행하여 공정을 완료한다.
이러한 제1 대안적인 실시예의 추가적인 이점은, 포토레지스트(102)를 갖는 마스킹 단계가 차단층(84)의 후속 식각 전에 MC 영역(2) 및 HV 영역(4)에서 층(38, 46 및 54)을 제거하거나 얇게 하고, 규화물층(86)의 형성이 차단층(84) 대한 식각 레시피를 변경하지 않고 수행될 수 있어서, 결과적인 논리 소자의 성능에 악영향을 미치지 않는다.
이러한 제1 대안적인 실시예의 추가적인 이점은, 포토레지스트(102)를 갖는 마스킹 단계의 결과로서, 하나 이상의 식각이 차단층(84)의 후속 증착 및 식각 전에 MC 영역(2) 및 HV 영역(4)에서 층(38, 46 및 54)을 제거하거나 얇게 할 수 있고, 규화물층(86)의 형성이 차단층(84)에 대한 식각 레시피를 변경하지 않고 수행될 수 있어서, 결과적인 논리 소자의 성능에 악영향이 없다.
도 20a 내지 도 20c 및 도 21a 내지 도 21c는 MC 영역(2)에 대한 도 1a 내지 도 12a, HV 영역(4)에 대한 도 1b 내지 도 12b, 및 도 1c 내지 도 12c와 관련하여 전술한 동일한 처리 단계로 시작하는 제2 대안적인 실시예를 예시한다. 도 12a, 도 12b 및 도 12c에 도시된 구조물로 시작하여, 포토레지스트(64)를 제거한 후, 산화물 스페이서(66) 및 질화물 스페이서(68)가 전술한 바와 같이 형성된다. 그 다음, 도 20a, 도 20b 및 도 20c에 도시된 바와 같이, 마스킹 단계는 논리 영역(6)을 포토레지스트(104)로 덮고, 스페이서(66/68) 및 MC 영역(2)에서 산화물층(46)의 노출된 부분을 포토레지스트(104)로 덮지만, MC 영역(2)의 나머지 부분 및 전체 HV 영역(4)을 노출시킨다. 그 다음, 하나 이상의 식각을 사용하여 MC 및 HV 영역(2/4)으로부터 보호 절연층(54)을 제거하며, 이는 또한 HV 영역(4)에서 절연층(38)의 노출된 부분을 부분적으로 제거(즉, 얇게) 한다. 포토레지스트(104)를 제거한 후, 소스 영역(76/80) 및 드레인 영역(74/78/82)은 전술한 바와 같이 주입에 의해 형성된다. 그 다음, 차단층(84)을 구조물 위에 증착한다. 차단층(84)이 포토레지스트로 남아 있는 영역만을 덮기 위해 마스킹 단계가 수행된다. 그 다음, 식각을 수행하여 차단층(84)의 노출된 부분을 제거하며, 이는 또한 MC 영역(2)에서 산화물층(46)의 노출된 부분을 제거한다. 포토레지스트 제거 후에, 그 다음, 금속 증착 및 어닐링을 수행하여, 노출된 폴리 블록(48), 소스 영역(76/80) 및 드레인 영역(74/78/82)의 상면 상에 규화물(86)을 형성한다. 생성된 구조물은 도 21a, 도 21b 및 도 21c에 도시되어 있으며, 이는 이전에 박화된 층(38)의 일부에 차단층(84)을 형성된 것을 제외하고는, 도 13a, 도 13b 및 도 13c의 구조와 본질적으로 동일하다. 그 다음, 도 14a 내지 도 14c와 관련하여 전술한 단계를 수행하여 공정을 완료한다.
이러한 제2 대안적인 실시예의 추가적인 이점은, 규화물의 형성에 의한 기준선 논리 공정에 영향을 미치지 않는 것, 및 MC 영역(2)에서 드레인 영역(74)을 덮는 포토레지스트(104)는 더 양호한 메모리 셀 성능 제어를 위해 STI 산화물(22)의 높이를 보호할 수 있다는 것을 포함한다.
도 22a 내지 도 22c 및 도 23a 내지 도 23c는 MC 영역(2)에 대한 도 1a 내지 도 12a, HV 영역(4)에 대한 도 1b 내지 도 12b, 및 도 1c 내지 도 12c와 관련하여 전술한 동일한 처리 단계로 시작하는 제3 대안적인 실시예를 예시한다. 도 12a, 도 12b 및 도 12c에 도시된 구조물로 시작하여, 포토레지스트(64)를 제거한 후, 산화물 스페이서(66) 및 질화물 스페이서(68)가 전술한 바와 같이 형성된다. 그 다음, 도 22a, 도 22b 및 도 22c에 도시된 바와 같이, 마스킹 단계를 수행하여 논리 영역(6)을 포토레지스트(106)로 덮고, 스페이서(66/68) 및 MC 영역(2)에서 산화물층(46)의 노출된 부분을 포토레지스트(106)로 덮고, MC 영역(2)에서 소스 영역(42) 위에 수직인 보호 절연층(54)의 일부를 덮지만, MC 영역(2)의 나머지 부분 및 전체 HV 영역(4)을 노출시킨다. 그 다음, 하나 이상의 식각을 사용하여 MC 영역(2)으로부터 보호 절연층(54) 노출된 부분을 제거하고, HV 영역(4)으로부터 보호 절연층(54)을 제거하며, 이는 또한 HV 영역(4)에서 절연층(38)의 노출된 부분을 부분적으로 제거(즉, 얇게)한다. 포토레지스트(106)를 제거한 후, 소스 영역(76/80) 및 드레인 영역(74/78/82)은 전술한 바와 같이 주입에 의해 형성된다. 구조물 위에 차단층(84)을 증착한다. 차단층(84)이 포토레지스트로 남아 있는 영역만을 덮기 위해 마스킹 단계가 수행된다. 그 다음, 식각을 수행하여 차단층(84)의 노출된 부분을 제거하며, 이는 또한 MC 영역(2)에서 산화물층(46)의 노출된 부분을 제거한다. 포토레지스트 제거 후에, 그 다음, 금속 증착 및 어닐링을 수행하여, 노출된 폴리층(48) 블록, 소스 영역(76/80) 및 드레인 영역(74/78/82)의 상면 상에 규화물(86)을 형성한다. 결과적인 구조물이 도 23a, 도 23b 및 도 23c에 도시되어 있으며, 이는 차단층(84)은 이전에 박화된 절연층(38)의 일부 상에 형성되고, 규화물은 MC 영역(2)에서 소스 영역(42) 위에 수직으로 배치된 폴리 블록(48)(결과적으로 소거 게이트(48b)) 상에 형성되지 않는다는 것을 제외하고는, 도 13a, 도 13b 및 도 13c의 구조물과 본질적으로 동일하다. 그 다음, 도 14a 내지 도 14c와 관련하여 전술한 단계를 수행하여 공정을 완료한다.
이러한 제3 대안적인 실시예의 추가적인 이점은 규화물(86) 형성에 의한 기준선 논리 공정에 대한 영향을 미치지 않는 것, MC 영역(2)에서 드레인 영역(74)을 덮는 포토레지스트(106)는 더 양호한 메모리 셀 성능 제어를 위해 STI 산화물(22)의 높이를 보호할 수 있는 것, 및 MC 영역(2)에서 소거 게이트(48b)를 덮는 포토레지스트(106)는 식각으로부터 층(54)을 보호하는 것을 포함한다.
도 24a 내지 도 28a, 도 24b 내지 도 28b 및 도 24c 내지 도 28c는, MC 영역(2)에 대한 도 1a 내지 도 12a, HV 영역(4)에 대한 도 1b 내지 도 12b, 및 도 1c 내지 도 12c와 관련하여 전술한 동일한 처리 단계로 시작하는, 제4 대안적인 실시예를 예시한다. 도 12a, 도 12b 및 도 12c에 도시된 구조물로 시작하여, 포토레지스트(64)를 제거한 후, 마스킹 단계를 수행하여 MC 및 논리 영역(2/6)을 포토레지스트(108)로 덮어 HV 영역(4)을 노출시킨다. 주입은 실리콘 기판(10)의 HV 영역(4) 부분 내로 수행될 수 있다. 그 다음, 도 24a, 도 24b 및 도 24c에 도시된 바와 같이, 산화물 식각을 사용하여 보호 절연층(54) 및 HV 영역(4)에서 절연층(38)의 노출된 부분을 얇게 한다. 포토레지스트(108)를 제거한 후, 산화물 스페이서(66) 및 질화물 스페이서(68)를 전술한 바와 같이 형성한다. 그 다음, 소스 영역(76/80) 및 드레인 영역(74/78/82)은 전술한 바와 같이 주입에 의해 형성된다. 구조물 위에 차단층(84)을 증착한다. 차단층(84)이 포토레지스트로 남아 있는 영역만을 덮기 위해 마스킹 단계가 수행된다. 그 다음, 식각을 수행하여 차단층(84)의 노출된 부분을 제거하며, 이는 또한 MC 영역(2)에서 산화물층(46)의 노출된 부분 및 HV 영역(4)에서 박화된 보호 절연층(54)의 노출된 부분을 제거한다. 포토레지스트 제거 후, 그 다음, 금속 증착 및 어닐링을 수행하여, HV 영역(4)에서 노출된 폴리층(48)의 노출된 블록, 소스 영역(76/80) 및 드레인 영역(74/78/82)의 상면 상에 규화물(86)을 형성한다. 결과적인 구조물은 도 25a, 도 25b 및 도 25c에 도시되어 있으며, 이는 차단층(84)은 이전에 박화된 절연층(38)의 일부 상에 형성되고, 규화물은 MC 영역(2)에서 폴리층(48)의 블록 상에 형성되지 않는 것을 제외하고는, 도 13a, 도 13b 및 도 13c의 구조물과 본질적으로 동일하다.
위에 유사하게 개시된 바와 같이, 식각을 사용하여 논리 영역(6)에서 스택 구조물(LS1/LS2) 상의 하드마스크층(60), MC 영역(2)에서 스택 구조물(S1/S2) 상의 하드마스크층(28), 및 3개의 모든 영역에서 임의의 노출된 질화물 스페이서(68)의 잔여 부분을 제거한다. 층(88)(예: 질화물)은 구조물 위에 형성된다. 그 다음, 층간 유전체(ILD) 절연 재료(90)의 상대적으로 두꺼운 층이 층(88) 상에 형성된다. CMP를 수행하여 ILD 절연 재료(90)를 평탄화하여 MC 영역(2)에서 폴리층(26) 및 폴리층(48)의 블록 및 논리 영역(6)에서 더미 전도층(58)을 노출시킨다. 생성된 구조물이 도 26a, 도 26b 및 도 26c에 도시되어 있다.
차단층(110)(제2 차단층)을 구조물 위에 형성하고 마스킹 단계를 사용하여 패턴화하여 MC 영역(2)의 일부를 노출시키는(즉, 폴리 블록(48) 및 폴리 블록(26)을 노출시킴) 한편, HV 및 논리 영역(4/6)을 제2 차단층(110)으로 덮는다. 그 다음, 도 27a, 도 27b 및 도 27c에 도시된 바와 같이, 금속 증착 및 어닐링을 수행하여 MC 영역(2)에서 폴리층(48) 및 폴리층(26)의 노출된 블록의 상면 상에 규화물(86)을 형성한다. 마스킹 단계를 사용하여 논리 영역(6)을 제외하고 포토레지스트로 구조물을 덮는다. 그 다음, 폴리층(110)은 논리 영역(6)으로부터 제거된다. 그 다음, 전술한 바와 유사하게, 폴리 식각을 사용하여 논리 영역(6)에서 더미 전도층(58)의 블록을 제거한다. 선택적으로, 유전체층(56)이 또한 이 단계에서 제거될 수 있다. 포토레지스트 제거 후, 선택적으로, 실리콘 산화물, 산화질화물, 높은 K 유전체층, 또는 이들의 복합체와 같은 유전체층(92)이 구조물 위에 증착될 수 있다. Al, Ti, TiAlN, TaSiN, TaN, TiN, 또는 다른 적절한 금속 재료 등과 같은 금속 게이트 재료(94)의 층이 유전체층(92) 위에 형성된다. 그 다음, CMP를 수행하여 유전체층(92) 및 금속 게이트 재료 층(94)을 제거하고, 논리 영역(6)에서 유전체층(92)으로 라이닝된 금속 게이트 재료(94)의 블록을 남긴다. 최종 구조물이 도 28a, 도 28b 및 도 28c에 도시되어 있다.
제4 대안적인 실시예에 대한 이점은, 포토레지스트(108)를 형성하기 위한 마스킹 단계의 결과로서, 산화물 식각이 논리 공정 차단층(84) 식각 레시피를 변경하지 않고 차단층(84)의 후속 식각 전에 HV 영역(4)에서 층(38 및 54)을 제거하거나 얇게 할 수 있는 것, 및 규화물층(86)이 논리 소자 성능에 악영향을 미치지 않고 형성될 수 있는 것, 및 메모리 셀 성능이 차단층(110)에 의해 보호되는 임의의 다른 영역에 영향을 주지 않고 MC 영역(2)에서 규화물 형성을 위한 폴리 블록(48 및 26)을 노출시킴으로써 형성될 수 있는 것을 포함한다.
도 29a와 도 30a, 도 29b와 도 30b 및 도 29c와 도 30c는, 제4 대안적인 실시예와 관련하여 전술한 도 26a, 도 26b 및 도 26c의 구조물로 시작하는 제5 대안적인 실시예를 도시한다. 제2 차단층(110)을 구조체 위에 전술된 바와 같이 형성하지만, 마스킹 단계를 사용하여 패턴화하여 MC 영역(2)의 일부를 노출시키는(즉, 폴리 블록(48)을 노출시키지만 폴리 블록(26)을 덮인 채로 남김) 반면, 제2 차단층(110)에 의해 덮인 HV 및 논리 영역(4/6)을 덮인 채로 남긴다. 그 다음, 도 29a, 도 29b 및 도 29c에 도시된 바와 같이, 금속 증착 및 어닐링을 수행하여 MC 영역(2)에서 폴리(48)의 노출된 블록의 상면 상에 규화물(86)을 형성한다. 도 30a, 도 30b 및 도 30c에 도시된 바와 같이, 도 28a 내지 도 28c와 관련하여 전술한 단계를 수행하여 공정을 완료한다.
이러한 제5 대안적인 실시예의 추가적인 이점은, 차단층(110)이 폴리 블록(26)을 덮어 폴리 블록(48) 상에 형성된 규화물(86)에 연결될 수 있는 폴리 블록(26) 상에 규화물 형성을 방지하는 것을 포함한다.
도 31a와 도 32a, 도 31b와 도 32b 및 도 31c와 도 32c는, 제4 대안적인 실시예와 관련하여 전술한 도 26a, 도 26b 및 도 26c의 구조물로 시작하는, 제6 대안적인 실시예를 예시한다. 제2 차단층(110)을 구조물 위에 전술된 바와 같이 형성하지만, 마스킹 단계를 사용하여 패턴화하여 MC 영역(2)의 일부를 노출시키는(즉, 폴리 블록(48)의 일부를 노출시키지만 소스 영역(42) 위에 폴리 블록(26) 및 폴리 블록(48)을 덮인 채로 남김) 반면, 제2 차단층(110)에 의해 HV 및 논리 영역(4/6)을 덮인 채로 남긴다. 그 다음, 도 31a, 도 31b 및 도 31c에 도시된 바와 같이, 금속 증착 및 어닐링을 수행하여 MC 영역(2)에서 노출된 폴리 블록(48)의 상면 상에 규화물(86)을 형성한다. 도 32a, 도 32b 및 도 32c에 도시된 바와 같이, 도 28a 내지 도 28c와 관련하여 전술한 단계를 수행하여 공정을 완료한다.
이러한 제6 대안적인 실시예의 추가적인 이점은, 차단층(110)이 폴리 블록(26 및 48b)을 덮어 폴리 블록(26 및 48) 상의 2개의 밀접하게 이격된 규화물층이 서로 연결되는 것을 피하고, 또한 제2 차단층(110)이 식각되는 동안 산화물층(44)이 손상되는 것을 피하는 것을 포함한다.
도 33a와 도 34a, 도 33b와 도 34b 및 도 33c와 도 34c는, 제4 대안적인 실시예와 관련하여 전술한 도 26a, 도 26b 및 도 26c의 구조물로 시작하는, 제7 대안적인 실시예를 예시한다. 도 33a, 도 33b, 도 33c에 도시된 바와 같이, 이러한 제7 대안적인 실시예는, 금속 논리 게이트 재료(94)를 (도 14a, 도 14b, 도 14c와 관련하여 전술된 공정을 사용하여) 메모리 셀 게이트 규화물 형성 전에 형성하는 것을 제외하고는, 제4 대안적인 실시예와 유사하다. 그 다음, 제2 차단층(110)을 구조물 위해 형성하고 마스킹 단계를 사용하여 패턴화하여 MC 영역(2)의 일부를 노출시키는(즉, 폴리 블록(48) 및 폴리 블록(26)을 노출시킴) 반면, 제2 차단층(110)에 의해 HV 및 논리 영역(4/6)을 덮인 채로 남긴다. 그 다음, 도 34a, 도 34b 및 도 34c에 도시된 바와 같이, 금속 증착 및 어닐링을 수행하여 MC 영역(2)에서 폴리(48) 및 폴리(26)의 노출된 블록의 상면 상에 규화물(86)을 형성한다.
이러한 제7 대안적인 실시예의 추가적인 이점은, 더 나은 메모리 셀 성능, 폴리 블록(48 및 26)을 노출시키고 그 위에 블록층(110)을 갖는 임의의 다른 영역에 악영향을 주지 않으면서 규화물을 형성하는 것, 및 논리 영역에서 금속 게이트 형성 후 폴리 블록(48 및 26) 상에 규화물을 형성하여 메모리 셀의 높이가 금속 게이트(94)의 상면보다 높은 경우 규화물(86)의 임의의 금속 CMP 연마를 피하는 것을 포함한다.
도 33a, 33b, 33c 및 도 35a, 35b, 35c는, 제4 대안적인 실시예와 관련하여 전술한 도 26a, 도 26b 및 도 26c의 구조물로 시작하는, 제8 대안적인 실시예를 도시한다. 도 33a, 도 33b, 도 33c에 도시된 바와 같이, 이러한 제8 대안적인 실시예는, (도 14a, 도 14b, 도 14c를 참조하여 전술된 공정을 사용하여) 메모리 셀 게이트 규화물 형성 전에 메모리 셀 게이트 재료(94)를 형성하는 것을 제외하고, 제5 대안적인 실시예와 유사하다. 그 다음, 제2 차단층(110)을 구조물 위해 형성하고 마스킹 단계를 사용하여 패턴화하여 MC 영역(2)의 일부를 노출시키는(즉, 폴리 블록(48)을 노출시키지만 폴리 블록(26)을 덮인 채로 남김) 한편, 제2 차단층(110)에 의해 HV 및 논리 영역(4/6)을 덮인 채로 남긴다. 그 다음, 도 35a, 도 35b 및 도 35c에 도시된 바와 같이, 금속 증착 및 어닐링을 수행하여 MC 영역(2)에서 폴리층(48)의 노출된 블록의 상면 상에 규화물(86)을 형성한다.
이러한 제8 대안적인 실시예의 추가적인 이점은, 논리 영역에서 금속 게이트 형성 후에 폴리 블록(48 및 26) 상에 규화물(86)을 형성하여 메모리 셀의 높이가 금속 게이트(94)의 상면보다 더 높은 경우 규화물(86)의 임의의 금속 CMP 연마를 피하는 것, 및 차단층(110)이 폴리 블록(26)을 덮어 폴리 블록(48) 상에 형성된 규화물(86)에 연결될 수 있는 폴리 블록(26) 상에 규화물 형성을 방지하는 것을 포함한다.
도 33a, 33b, 33c 및 도 36a, 도 36b, 도 36c는, 제4 대안적인 실시예와 관련하여 전술한 도 26A, 도 26B 및 도 26c의 구조물로 시작하는, 제9 대안적인 실시예를 도시한다. 도 33a, 도 33b, 도 33c에 도시된 바와 같이, 이러한 제9 대안적인 실시예는, (도 14a, 도 14b, 도 14c를 참조하여 전술된 공정을 사용하여) 메모리 셀 게이트 규화물 형성 전에 메모리 셀 게이트 물질(94)을 형성하는 것을 제외하고, 제6 대안적인 실시예와 유사하다. 그 다음, 제2 차단층(110)을 구조물 위해 형성하고 마스킹 단계를 사용하여 패턴화하여 MC 영역(2)의 일부를 노출시키는(즉, 폴리 블록(48)의 일부를 노출시키지만 소스 영역(42) 위에 폴리 블록(26) 및 폴리 블록(48)을 덮인 채로 남김) 한편, 제2 차단층(110)에 의해 HV 및 논리 영역(4/6)을 덮인 채로 남긴다. 그 다음, 도 36a, 도 36b 및 도 36c에 도시된 바와 같이, 금속 증착 및 어닐링을 수행하여 MC 영역(2)에서 노출된 폴리 블록(48)의 상면 상에 규화물(86)을 형성한다.
이러한 제9 대안적인 실시예의 추가적인 이점은, 논리 영역에서 금속 게이트 형성 후에 폴리 블록(48) 상에 규화물(86)을 형성하여 메모리 셀의 높이가 금속 게이트(94)의 상면보다 높은 경우 규화물의 금속 CMP 연마를 피하는 것, 및 차단층(110)이 폴리 블록(26 및 48b)을 덮어 폴리 블록(26 및 48) 상의 2개의 밀접하게 이격된 규화물층이 서로 연결되는 것을 피하고, 또한 제2 차단층(110)을 식각하는 동안 산화물층(44)이 손상되는 것을 피하는 것을 포함한다.
본 발명은 위에서 설명되고 본원에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형을 포괄한다는 것이 이해될 것이다. 예를 들어, 본원에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 단지 하나 이상의 청구항에 의해 포함될 수 있는 하나 이상의 특징을 언급한다. 위에서 설명한 물질, 공정, 및 수치 예는 단지 예시적인 것일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계는 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, 청구범위에서 달리 명시되지 않는 한, 본 발명의 메모리 셀 영역 및 논리 영역의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 마지막으로, 재료의 단일 층이 그러한 또는 유사한 재료의 다수의 층으로 형성될 수 있고, 그 반대의 경우일 수도 있다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료, 요소 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 재료, 요소 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료/요소도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료/요소를 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (17)

  1. 반도체 소자를 형성하는 방법으로서,
    제1 영역, 제2 영역 및 제3 영역을 포함하는 반도체 재료의 기판을 제공하는 단계;
    상기 제3 영역에서의 상기 기판의 상면에 대해 상기 제1 영역에서의 상기 기판의 상면 및 상기 제2 영역에서의 상기 기판의 상면을 리세스하는 단계;
    상기 제1 영역에 한 쌍의 스택 구조물을 형성하되, 상기 스택 구조물 각각은 상기 제1 영역에서 상기 기판의 상면 위에 배치되고 이로부터 절연되는 전도성 재료의 플로팅 게이트 및 상기 플로팅 게이트 위에 배치되고 이로부터 절연되는 전도성 재료의 제1 비-플로팅 게이트를 포함하는 단계;
    상기 제1 영역에서 상기 한 쌍의 스택 구조물 사이의 상기 기판에 제1 소스 영역을 형성하는 단계;
    상기 제1 영역에서 상기 제1 소스 영역 위에 배치되고 이로부터 절연되는 제2 비-플로팅 게이트를 형성하는 단계;
    상기 제3 영역에서 상기 기판의 상면 위에 배치되고 이로부터 절연되는 더미 재료 블록을 형성하는 단계;
    상기 제1 영역에서 상기 기판의 상면 위에 배치되고 이로부터 절연되는 전도성 재료의 제3 비-플로팅 게이트들을 형성하되, 각각은 상기 스택 구조물 중 하나에 측방향으로 인접하고 이로부터 절연되는 단계;
    상기 제2 영역에서 상기 기판의 상면 위에 배치되고 이로부터 절연되는 전도성 재료의 제4 비-플로팅 게이트들을 형성하는 단계;
    상기 제1 영역에서 상기 기판에 제1 드레인 영역들을 형성하되, 각각은 상기 제3 비-플로팅 게이트 중 하나에 인접하는 단계;
    상기 제2 영역에서 상기 기판에 제2 소스 영역들을 형성하되, 각각은 상기 제4 비-플로팅 게이트 중 하나에 인접하는 단계;
    상기 제2 영역에서 상기 기판에 제2 드레인 영역들을 형성하되, 각각은 상기 제4 비-플로팅 게이트 중 하나에 인접하는 단계;
    상기 제3 영역에서 상기 기판에 제3 소스 영역을, 상기 더미 재료의 블록에 인접하여, 형성하는 단계;
    상기 제3 영역에서 상기 기판에 제3 드레인 영역을, 상기 더미 재료의 블록에 인접하여, 형성하는 단계;
    상기 제2 영역에서 상기 제4 비-플로팅 게이트 중 하나의 적어도 일부 위에 제1 차단층을 형성하는 단계;
    상기 제1, 제2 및 제3 드레인 영역 상에, 상기 제2 및 제3 소스 영역 상에, 및 상기 제1 차단층 아래에 있지 않은 상기 제4 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계 - 상기 제1 차단층은 상기 제1 차단층 아래에 있지 않는 제4 비-플로팅 게이트의 상면의 부분 상의 규화물 형성을 허용하면서, 상기 제1 차단층 아래에 있는 제4 비-플로팅 게이트 중 하나의 상면의 적어도 일부 상의 규화물 형성을 막음 - ; 및
    상기 더미 재료의 블록을 금속 재료의 블록으로 대체하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제2, 제3 및 제4 비-플로팅 게이트의 형성은:
    상기 제1 및 제2 영역에서 상기 상면 위에 배치되고 이로부터 절연되는 전도층을 형성하는 단계;
    상기 제1 및 제2 영역에서 상기 전도층 위에 보호 절연층을 형성하는 단계;
    상기 제1 및 제2 영역에서 상기 보호 절연층의 부분 및 상기 전도층의 부분을 식각하여 상기 전도층의 제1 부분으로부터 제3 비-플로팅 게이트를 형성하고 상기 전도층의 제3 부분으로부터 제4 비-플로팅 게이트를 형성하되, 상기 스택 구조물 쌍 사이의 상기 전도층의 제2 부분은 제2 비-플로팅 게이트를 구성하는 단계를 포함하는, 방법.
  3. 제2항에 있어서,
    하나 이상의 식각을 수행하여 상기 제3 및 제4 비-플로팅 게이트 위의 상기 보호 절연층의 부분을 제거하고 상기 제2 영역에서 상기 제1 차단층의 적어도 한 부분을 제거하는 단계를 더 포함하는, 방법.
  4. 제3항에 있어서, 상기 규화물의 형성은 상기 제2 및 제3 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계를 더 포함하는, 방법.
  5. 제2항에 있어서,
    상기 제1, 제2 및 제3 영역 위에 포토레지스트를 형성하는 단계;
    상기 제1 및 제2 영역으로부터 상기 포토레지스트를 제거하는 단계;
    상기 포토레지스트의 제거 후 그리고 상기 규화물의 형성 전에, 상기 제2, 제3 및 제4 비-플로팅 게이트 위에 상기 보호 절연층의 부분을 제거하는 단계를 더 포함하는, 방법.
  6. 제5항에 있어서, 상기 규화물의 형성은 상기 제2 및 제3 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계를 더 포함하는, 방법.
  7. 제2항에 있어서,
    상기 제1, 제2 및 제3 영역 위에 포토레지스트를 형성하는 단계;
    상기 제2 영역으로부터의 상기 포토레지스트 및 상기 제1, 제2 및 제3 비-플로팅 게이트 위의 상기 포토레지스트의 한 부분을 제거하는 단계;
    상기 포토레지스트의 제거 후 그리고 상기 규화물의 형성 전에, 상기 제2, 제3 및 제4 비-플로팅 게이트 위에 상기 보호 절연층의 부분을 제거하는 단계를 더 포함하는, 방법.
  8. 제7항에 있어서, 상기 규화물의 형성은 상기 제2 및 제3 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계를 더 포함하는, 방법.
  9. 제2항에 있어서,
    상기 제1, 제2 및 제3 영역 위에 포토레지스트를 형성하는 단계;
    상기 제2 영역으로부터의 상기 포토레지스트 및 상기 제3 비-플로팅 게이트 위의 상기 포토레지스트의 부분을 제거하는 단계;
    상기 포토레지스트의 제거 후 그리고 상기 규화물의 형성 전에, 상기 제3 및 제4 비-플로팅 게이트 위에 상기 보호 절연층의 부분을 제거하는 단계를 더 포함하는, 방법.
  10. 제9항에 있어서, 상기 규화물의 형성은 상기 제3 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계를 더 포함하는, 방법.
  11. 제2항에 있어서,
    보호 절연층의 형성 후 그리고 제1 차단층을 형성하기 전에 상기 제1, 제2 및 제3 영역 위에 포토레지스트를 형성하는 단계;
    상기 제2 영역으로부터 상기 포토레지스트를 제거하는 단계; 및
    상기 제4 비-플로팅 게이트 상의 상기 보호 절연층의 한 부분을 얇게 하는 단계를 더 포함하는, 방법.
  12. 제11항에 있어서, 상기 규화물의 형성 후에,
    상기 제1, 제2 및 제3 영역 위에 제2 차단층을 형성하는 단계;
    상기 제1, 제2 및 제3 비-플로팅 게이트 위에 상기 제2 차단층의 부분을 제거하는 단계;
    상기 제1, 제2 및 제3 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계를 더 포함하는, 방법.
  13. 제11항에 있어서, 상기 규화물의 형성 후에,
    상기 제1, 제2 및 제3 영역 위에 제2 차단층을 형성하는 단계;
    상기 제2 및 제3 비-플로팅 게이트 위에 상기 제2 차단층의 부분을 제거하는 단계;
    상기 제2 및 제3 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계를 더 포함하는, 방법.
  14. 제11항에 있어서, 상기 규화물의 형성 후에,
    상기 제1, 제2 및 제3 영역 위에 제2 차단층을 형성하는 단계;
    상기 제3 비-플로팅 게이트 위에 상기 제2 차단층의 부분을 제거하는 단계;
    상기 제3 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계를 더 포함하는, 방법.
  15. 제11항에 있어서, 상기 규화물의 형성 후 그리고 상기 더미 재료 블록을 상기 금속 재료 블록으로 대체한 후에,
    상기 제1, 제2 및 제3 영역 위에 제2 차단층을 형성하는 단계;
    상기 제1, 제2 및 제3 비-플로팅 게이트 위에 상기 제2 차단층의 부분을 제거하는 단계;
    상기 제1, 제2 및 제3 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계를 더 포함하는, 방법.
  16. 제11항에 있어서, 상기 규화물의 형성 후 그리고 상기 더미 재료 블록을 상기 금속 재료 블록으로 대체한 후에,
    상기 제1, 제2 및 제3 영역 위에 제2 차단층을 형성하는 단계;
    상기 제2 및 제3 비-플로팅 게이트 위에 상기 제2 차단층의 부분을 제거하는 단계;
    상기 제2 및 제3 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계를 더 포함하는, 방법.
  17. 제11항에 있어서, 상기 규화물의 형성 후 그리고 상기 더미 재료 블록을 상기 금속 재료 블록으로 대체한 후에,
    상기 제1, 제2 및 제3 영역 위에 제2 차단층을 형성하는 단계;
    상기 제3 비-플로팅 게이트 위에 상기 제2 차단층의 부분을 제거하는 단계;
    상기 제3 비-플로팅 게이트의 상면 상에 규화물을 형성하는 단계를 더 포함하는, 방법.
KR1020237003337A 2020-08-17 2021-03-04 전도성 블록에 규화물을 갖는 기판 상의 메모리 셀, 고전압 소자 및 논리 소자의 제조 방법 KR102559812B1 (ko)

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