TWI794807B - 在基板上製造記憶體單元、高電壓裝置和邏輯裝置的方法 - Google Patents
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Abstract
本發明涉及一種形成半導體裝置的方法，該方法通過以下步驟進行：使第一區域和第二區域而不是第三區域中的半導體基板的上表面凹入；在該第一區域和該第二區域中形成第一導電層；在所有三個區域中形成第二導電層；從該第二區域中去除該第一導電層和該第二導電層並且從該第一區域中去除一部分的該第一導電層和一部分的該第二導電層，從而形成堆疊結構對，每個堆疊結構對在浮閘上方具有控制閘；在該第一區域和該第二區域中形成第三導電層；在該第一區域和該第二區域中形成保護層；以及然後從該第三區域中去除該第二導電層；然後在該第三區域中形成導電材料塊；然後在該第一區域和該第二區域中進行蝕刻以形成選擇閘和HV閘；以及用金屬材料塊替換這些導電材料塊。
Description
本申請主張2020年6月23日申請之中國專利申請案第202010581174.7號名稱為「在襯底上製造存儲器單元、高電壓設備和邏輯設備的方法」，以及2020年12月21日申請之美國專利申請案第17/129,865號名稱為「Method Of Making Memory Cells, High Voltage Devices And Logic Devices On A Substrate」的優先權。
本發明涉及具有嵌入式非揮發性記憶體單元的半導體裝置。
形成在矽半導體基板上的非揮發性記憶體半導體裝置已為人們所熟知。例如，美國專利6,747,310、7,868,375和7,927,994揭示了形成在半導體基板上的具有四個閘極(浮閘、控制閘、選擇閘和抹除閘)的記憶體單元，這些專利出於所有目的以引用方式併入本文。源極區和汲極區形成為進入到基板中的擴散植入區，從而將溝道區在基板中限定在源極區和汲極區間。浮閘設置在溝道區的第一部分上方並且控制該第一部分的導電性，選擇閘設置在溝道區的第二部分上方並且控制該第二部分的導電性，控制閘設置在浮閘上方，並且抹除閘設置在源極區上方並且與浮閘橫向相鄰。
還已知在與非揮發性記憶體單元相同的基板上形成低電壓邏輯裝置和高電壓邏輯裝置。參見例如美國專利9,276,005，其出於所有目的以引用方式併入本文。新閘極材料(諸如高K介電閘和金屬閘)也用於提高性能。然而，形成記憶體單元的加工步驟可能會對目前製造的邏輯裝置造成不利影響，反之亦然。
需要一種在同一基板上製造包括記憶體單元、低電壓邏輯裝置和高電壓裝置的裝置之改進方法。
前述問題和需求通過一種形成半導體裝置的方法來解決，該方法包括：
提供半導體材料的基板，所述半導體材料的基板包括第一區域、第二區域和第三區域；
使所述第一區域中的所述基板的上表面和所述第二區域中的所述基板的上表面相對於所述第三區域中的所述基板的上表面凹入；
形成第一導電層，所述第一導電層設置在所述第一區域和所述第二區域中的所述上表面上方並且與所述上表面絕緣；
形成第二導電層，所述第二導電層設置在所述第一區域和所述第二區域中的所述第一導電層上方並且與所述第一導電層絕緣，並且設置在所述第三區域中的所述上表面上方並且與所述上表面絕緣；
執行一種或多種蝕刻以選擇性地去除所述第一區域中一部分的所述第一導電層和一部分的所述第二導電層，以從所述第二區域中完全去除所述第一導電層和所述第二導電層，同時保持所述第三區域中的所述第二導電層，其中所述一種或多種蝕刻導致在所述第一區域中形成堆疊結構對，其中所述堆疊結構中的每個堆疊結構包括所述第二導電層的控制閘，所述第二導電層的控制閘設置在所述第一導電層的浮閘上方並且與所述第一導電層的浮閘絕緣；
在所述基板中形成第一源極區，每個第一源極區設置在所述堆疊結構對中的一個堆疊結構對之間；
形成第三導電層，所述第三導電層設置在所述第一區域和所述第二區域中的所述基板的所述上表面上方並且與所述基板的所述上表面絕緣；
在所述第一區域和所述第二區域中的所述第三導電層上方形成保護層；
在形成所述保護層之後，從所述第三區域中去除所述第二導電層；
在從所述第三區域中去除所述第二導電層之後，形成導電材料塊，所述導電材料塊設置在所述第三區域中的所述上表面上方並且與所述上表面絕緣；
在於所述第三區域中形成所述導電材料塊之後，蝕刻所述第一區域和所述第二區域中一部分的所述保護層和一部分的所述第三導電層以形成所述第三導電層的多個選擇閘，每個選擇閘與所述堆疊結構中的一個堆疊結構相鄰設置，並且形成所述第三導電層的多個HV閘，每個HV閘設置在所述第二區域中的所述上表面上方並且與所述上表面絕緣；
在所述基板中形成第一汲極區，每個第一汲極區與所述選擇閘中的一個選擇閘相鄰；
在所述基板中形成第二源極區，每個第二源極區與所述HV閘中的一個HV閘相鄰；
在所述基板中形成第二汲極區，每個第二汲極區與所述HV閘中的一個HV閘相鄰；
在所述基板中形成第三源極區，每個第三源極區與所述導電材料塊中的一個導電材料塊相鄰；
在所述基板中形成第三汲極區，每個第三汲極區與所述導電材料塊中的一個導電材料塊相鄰；以及
用金屬材料塊替換所述導電材料塊中的每個導電材料塊。
經檢視說明書、申請專利範圍和圖式，本發明的其他目的和特徵將變得顯而易見。
本發明是一種通過在同一半導體基板上同時形成記憶體單元、低電壓邏輯裝置和高電壓邏輯裝置來形成半導體裝置的製程。下述製程涉及在基板10的一個或多個記憶體單元區域(也稱為第一或MC區域)2中形成記憶體單元、在基板10的一個或多個高電壓邏輯裝置區域(也稱為第二或HV區域)4中形成高電壓邏輯裝置以及在基板10的一個或多個低電壓邏輯裝置區域(也稱為第三或邏輯區域)6中形成低電壓邏輯裝置。描述了關於同時在MC區域2中形成一對記憶體單元、在HV區域4中形成高電壓邏輯裝置以及在邏輯區域6中形成較低電壓邏輯裝置的製程。然而，多個此類裝置在每個區域中同時形成。基板10是半導體材料(例如，矽)的基板。
MC區域2參見圖1A至圖16A，HV區域4參見圖1B至圖16B，並且邏輯區域6參見圖1C至圖16C，示出了製造半導體裝置的製程步驟的剖視圖。該製程一開始使MC區域2和HV區域4中的矽基板10的上表面10a相對於邏輯區域6凹入凹入量R。基板上表面10a的凹入較佳地通過在基板上表面10a上形成二氧化矽(以下稱為「氧化物」)層以及在氧化物層上形成氮化矽(以下稱為「氮化物」)層來執行。執行光刻遮罩步驟以用光阻覆蓋邏輯區域6而不覆蓋MC區域2和HV區域4(即在所有三個區域上形成光阻、選擇性地暴露光阻的部分並且選擇性地去除光阻的部分，從而使底層結構的部分暴露(在這種情況下，MC區域2和HV區域4中的氮化物層)，同時使底層結構的其他部分被光阻覆蓋(在這種情況下，邏輯區域6中的氮化物層)。執行氮化物蝕刻和氧化物蝕刻以從MC區域2和HV區域4去除這些層，從而使這些區域中的上表面10a暴露。在去除光阻之後，然後執行熱氧化以在MC區域2和HV區域4中的上表面10a的暴露部分上形成氧化物層。該熱氧化製程消耗了基板的一些矽，從而使這些區域中的上表面10a有效地降低。然後，使用氮化物蝕刻和氧化物蝕刻以去除所有的氧化物層和氮化物層，從而得到圖1A、圖1B和圖1C所示的結構。MC區域2和HV區域4中的上表面10a相對於邏輯區域6中的上表面10a凹入量R(例如，200 A-700 A)。
接下來，在上表面10a上形成氧化物層12(例如，通過沉積或通過熱生長等)。此後，在氧化物層12上形成諸如多晶矽(polysilicon)(以下稱為「多晶矽(poly)」)14的導電層。多晶矽層14可以替代地是原位摻雜或未摻雜的非晶矽。如果層14使用了未摻雜的多晶矽或非晶矽，則執行植入和退火。然後，執行光刻遮罩步驟以用光阻16覆蓋MC區域2和HV區域4，但使邏輯區域6暴露(即，作為遮罩步驟的一部分，從邏輯區域6去除光阻16)。然後，使用多晶矽蝕刻以從邏輯區域6中去除多晶矽層14，如圖2A、圖2B和圖2C所示。
在去除光阻16之後，在該結構上方形成任選的氧化物層18，接著在氧化物層18上形成氮化物層20。使用光刻遮罩步驟以用光阻選擇性地覆蓋每個區域的部分。使用氮化物蝕刻、氧化物蝕刻、多晶矽蝕刻和矽蝕刻以形成穿過氮化物20、氧化物18、多晶矽14、氧化物12並進入矽基板10的溝槽。較佳地，這些溝槽在基板10的邏輯區域6中為2000A-3500A深，並且在基板10的MC區域2和HV區域4中為1600A-3300A深。然後，通過氮化物層20上的氧化物沉積和化學機械拋光(CMP)終止，用氧化物22填充這些溝槽，如圖3A、圖3B和圖3C所示。氧化物22也可稱為STI(淺溝槽隔離)，這是眾所周知的隔離技術。氧化物22可包括在氧化物沉積之前通過熱氧化形成的內襯氧化物。
可執行一系列植入以在區域2/4/6中的每一個區域中在基板10中形成期望的井(其中光阻在每次植入期間保護其他區域中的一個或多個區域)，接著執行氧化物回蝕以使STI氧化物22凹入在氮化物層20的頂部下方。然後，使用氮化物蝕刻以去除氮化物層20。然後，在該結構上方形成絕緣層24。較佳地，絕緣層24是具有氧化物/氮化物/氧化物子層(由氧化物、氮化物、氧化物沉積和退火形成)的ONO複合層。然而，絕緣層24可替代地由其他介電層的複合物或無子層的單一介電材料形成。然後，通過多晶矽沉積在該結構上形成諸如多晶矽層26的導電層。多晶矽層26可以替代地是原位摻雜或未摻雜的非晶矽。如果層14使用了未摻雜的多晶矽或非晶矽，則執行多晶矽植入和退火。然後，在多晶矽層26上形成硬遮罩層28。硬遮罩層28可以是氮化物、SiCN，或者甚至是氧化物、氮化物和/或SiCN層的複合物。所得的結構在圖4A、圖4B和圖4C中示出。
使用光刻遮罩步驟以在該結構上形成光阻30，其中從HV區域4中去除光阻並且從MC區域2中選擇性地去除光阻，以使HV區域4中的層28暴露並且使MC區域2中的層28的僅部分暴露。使用一系列蝕刻以去除硬遮罩層28、多晶矽層26和ONO層24的暴露部分，從而在MC區域2中留下硬遮罩層28、多晶矽層26和ONO層24的間隔開的堆疊結構S1和S2對，並且從HV區域4中完全去除這些層。所得的結構在圖5A、圖5B和圖5C中示出。
在去除光阻30之後，使用氧化物沉積或熱氧化和蝕刻以在MC區域2中沿著堆疊S1和S2的側面形成間隔物32。使用氮化物沉積和蝕刻以沿著氧化物間隔物32的側面形成氮化物間隔物34。氧化物蝕刻和氮化物蝕刻可組合起來。執行多晶矽蝕刻以去除多晶矽層14的暴露部分，導致每個間隔開的堆疊結構S1/S2也包括多晶矽塊14。多晶矽層14被從HV區域4中完全去除。通過氧化物沉積和氧化物各向異性蝕刻，在堆疊結構S1/S2的側面上(包括沿著多晶矽層塊14的暴露端部)形成氧化物間隔物36，如圖6A、圖6B和圖6C所示。
使用光刻遮罩步驟以用光阻覆蓋MC區域2和邏輯區域6，但使HV區域4暴露。使用氧化物蝕刻以從HV區域4中去除氧化物層12。在去除光阻之後，然後通過熱生長和/或沉積在HV區域4中在基板上表面10a上以及在MC區域2和邏輯區域6中在這些結構上形成絕緣層38。絕緣層38可以是氧化物和/或氧氮化物，並且將用作HV裝置的閘極氧化物。然而，應當指出的是，用絕緣層38去除和替換氧化物12是任選的，並且氧化物12可替代地用作HV裝置的閘極氧化物的一部分或全部。在去除光阻之後，在該結構上形成光阻40，並且僅從MC區域2中的堆疊S1和S2之間的區域(在本文稱為內部堆疊區域)中去除該光阻。執行植入製程以在基板中在堆疊S1和S2之間形成源極區42。然後，使用氧化物蝕刻以去除內部堆疊區域中的氧化物層38、氧化物間隔物36和氧化物層12。所得的結構在圖7A、圖7B和圖7C中示出。
在去除光阻40之後，在該結構上形成隧道氧化物44。隧道氧化物44可以是通過沉積和/或熱生長形成的氧化物和/或氮氧化物。由於源極區42中的較高摻雜劑含量的催化作用，隧道氧化物44可在源極區42上具有較厚部分44a。使用光刻遮罩步驟以用光阻覆蓋HV區域4和邏輯區域6，以及MC區域中的內部堆疊區域。堆疊結構S1和S2的另一側上的區域(在本文稱為外部堆疊區域)保持暴露。此時，可對基板10的在外部堆疊區域中的部分(即，將在稍後形成的選擇閘下方的那些基板部分)執行植入。使用氧化物蝕刻以去除外部堆疊區域中的暴露的氧化物層12。在去除光阻之後，然後在該結構上形成氧化物層46。氧化物層46可以是通過沉積和/或熱生長形成的氧化物和/或氮氧化物或任何其他適當的介電材料。氧化物層46的形成使隧道氧化物44和絕緣層38變厚或成為其一部分。所得的結構在圖8A、圖8B和圖8C中示出。
在該結構上形成諸如多晶矽層48的導電層。多晶矽層48可以是原位摻雜或不摻雜的，並且可以替代地是非晶矽。如果層48使用了未摻雜的多晶矽或非晶矽，則將執行摻雜和退火。在多晶矽層48上形成緩衝氧化物層50。使用光刻遮罩步驟以在HV區域4中覆蓋緩衝氧化物層50，但在MC區域2和邏輯區域6中使緩衝氧化物層50暴露。然後，通過MC區域2和邏輯區域6中的氧化物蝕刻來去除緩衝氧化物層50的暴露部分。在去除光阻之後，然後在該結構上沉積諸如多晶矽層52的導電層(其可以替代地是與多晶矽層48具有相同摻雜的非晶矽)，如圖9A、圖9B和圖9C所示。執行多晶矽化學機械拋光(CMP)以使該結構的頂表面平坦化，在硬遮罩層28上終止。使用進一步的多晶矽回蝕製程以使多晶矽層48上表面凹入在堆疊S1和S2的頂部下方。這樣就完成了大多數記憶體單元的形成。使用氧化物蝕刻以在HV區域4中去除緩衝氧化物50。在該結構上方形成保護絕緣層54。層54可以是氧化物、氮化物、SiCN或它們的組合。使用光刻遮罩步驟以用光阻覆蓋MC區域2和HV區域4，同時使邏輯區域6暴露。使用蝕刻以在邏輯區域6中去除保護層54。在去除光阻之後，然後執行一系列蝕刻以去除邏輯區域6中的所有材料層，從而使基板的上表面10a暴露，如圖10A、圖10B和圖10C所示。保護層54保護MC區域2和HV區域4免受該系列蝕刻。
此時，可執行植入以在邏輯區域6中在基板10中形成摻雜的P井和N井。在邏輯區域6中在暴露的基板上表面10a上形成介電層56(該介電層可用作邏輯裝置的閘極電介質)。介電層56可以是氧化矽、氮氧化矽、高K介電層或它們的複合物。高K絕緣材料是介電常數K大於二氧化矽的介電常數的絕緣材料。高K絕緣材料的示例包括HfO2、ZrO2、TiO2、Ta2O5以及它們的組合。然後，在該結構上方形成諸如多晶矽層58的偽導電層。然後，在偽多晶矽層58上形成硬遮罩層60。使用光刻遮罩步驟以用光阻覆蓋邏輯區域6的選定部分，從而使硬遮罩層60在整個MC區域2和HV區域4中以及在邏輯區域6的一部分中暴露。然後，使用蝕刻以在MC區域2、HV區域4和邏輯區域6中去除硬遮罩層60的暴露區域。在去除光阻之後，使用蝕刻以去除偽多晶矽層58和介電層56的暴露部分(即，邏輯區域6中不受硬遮罩層60的剩餘部分保護的所有部分)，從而在邏輯區域6中留下邏輯堆疊結構LS1和LS2。通過沉積和蝕刻，在邏輯堆疊結構LS1/LS2的側面上形成介電間隔物62。此時，可在邏輯區域6中進行向基板10的植入。所得的結構在圖11A、圖11B和圖11C中示出。
使用光刻遮罩步驟來用光阻64覆蓋邏輯區域6、HV區域4的一部分和MC區域2的一部分(即，覆蓋內部堆疊區域、堆疊結構S1和S2以及外部堆疊區域的緊鄰堆疊結構S1和S2的那些部分)。使用蝕刻以去除保護層54和多晶矽層48的暴露部分，如圖12A、圖12B和圖12C所示。在去除光阻64之後，可在基板10的不同的暴露部分中執行附加的選擇性植入和蝕刻(即，通過附加的光刻遮罩步驟和植入)。例如，可通過光阻覆蓋HV區域4和邏輯區域6而使MC區域2暴露，並且對基板10的僅被氧化物層46覆蓋的部分進行植入。可通過光阻覆蓋MC區域2和邏輯區域6而使HV區域4暴露，並且對僅基板10的被氧化物層38覆蓋的部分進行植入。此外，可使用氧化物蝕刻來減薄氧化物層38(這也減薄了HV區域4中的保護層54)。所得的結構在圖13A、圖13B和圖13C中示出。
使用氧化物沉積和氮化物沉積，接著進行間隔物蝕刻以在MC區域2中在堆疊結構S1/S2的側面上、在邏輯區域6中在堆疊結構LS1/LS2的側面上以及在HV區域4中在這些結構的側面上形成氧化物間隔物66和氮化物間隔物68。在該結構上形成半非保形層70。該層具有底層形貌的某些保形性，但與垂直表面和水平表面相交的位置相比，底層形貌的頂部更薄。為了實現這種變化的厚度，較佳使用能夠流動的材料來形成層70。用於半非保形層70的一種非限制性示例性材料是BARC材料(底部抗反射塗層)，其通常用於在光刻法期間減小抗蝕劑界面處的反射率。BARC材料是能夠流動和能夠潤濕的，並且由於其相對於氧化物的高選擇性而易於蝕刻和去除，且製程損傷最小。其他能夠用於半非保形層70的材料包括光阻或旋塗玻璃(SOG)。使用光刻遮罩步驟以用光阻覆蓋HV區域4和邏輯區域6，同時使MC區域2暴露。使用蝕刻(例如，各向異性)以從堆疊結構S1/S2和多晶矽塊48上的保護層54中去除半非保形層70並且使該保護層暴露，同時使半非保形層70保持覆蓋氧化物層46(即，半非保形層70的該部分用作下一蝕刻步驟的硬遮罩)。使用蝕刻以減薄或去除堆疊結構S1/S2上的保護層54並且減薄與堆疊結構S1/S2相鄰的多晶矽塊48上的保護層。所得的結構在圖14A、圖14B和圖14C中示出(在去除光阻之後)。
在去除半非保形層70之後，執行植入以在MC區域2中在基板中與間隔物68相鄰處形成汲極區74、在HV區域4中在與間隔物68相鄰處形成源極區76和汲極區78以及在邏輯區域6中在與間隔物68相鄰處形成源極區80和汲極區82。可通過以下操作來執行對任何給定區域的植入，即形成光阻以阻止對其他將要植入的區域的植入。例如，可通過以下操作來同時形成MC區域2中的汲極區74、HV區域4中的源極區76/汲極區78以及邏輯區域6中的相同摻雜類型的源極區80/汲極區82：在相反的源極/汲極摻雜類型的區域上形成光阻，然後在MC區域2、HV區域4和邏輯區域6中執行單植入。此時，可通過沉積、遮罩步驟和蝕刻來形成阻擋層84，以阻擋下一步驟中的任何矽化。在上述蝕刻期間，也去除了MC區域2和HV區域4中未受阻擋層84保護的保護層54的任何剩餘部分，從而使閘極多晶矽48暴露於隨後的矽化中。然後，執行金屬沉積和退火以在多晶矽48、源極區76/80和汲極區74/78/82的暴露塊的頂表面上形成矽化物。阻擋層84防止不需要形成矽化物的任何部分形成矽化物。任選地，可在源極/汲極區域74/76/78/80/82和/或多晶矽閘極區域48的選定部分中保持阻擋層84，以在這些選定區域中阻擋矽化物的形成。所得的結構在圖15A、圖15B和圖15C中示出。
使用蝕刻以去除邏輯區域6中的堆疊結構LS1/LS2上的硬遮罩層60的剩餘部分、MC區域2中的堆疊結構S1/S2上的氮化物層28以及所有三個區域中的任何暴露的氮化物間隔物68。在該結構上方形成層88(例如，氮化物)。然後，在層88上形成厚層間介電(ILD)絕緣材料層90。執行CMP以使ILD絕緣材料90平坦化並且凹入，從而使邏輯區域6中的偽多晶矽58暴露。使用光刻遮罩步驟以用光阻覆蓋MC區域2和HV區域4，同時使邏輯區域6暴露。然後，使用多晶矽蝕刻以去除邏輯區域6中的多晶矽層58塊。任選地，在該步驟中還可去除介電層56。在去除光阻之後，任選地，可在該結構上方沉積介電層92諸如氧化矽、氮氧化物、高K介電層或它們的複合物。在介電層92上方形成金屬閘材料層94諸如Al、Ti、TiAlN、TaSiN、TaN、TiN或其他合適的金屬材料等或它們的複合物。然後，執行CMP來去除介電層92和金屬層94，在邏輯區域6中留下用介電層92作內襯的金屬塊94。最終的結構在圖16A、圖16B和圖16C中示出。
圖17示出了MC區域2中的最終記憶體單元結構，該最終記憶體單元結構包括記憶體單元對，每對記憶體單元共享與兩個汲極區74間隔開的源極區42，其中矽10中的溝道區96在它們之間延伸。每個記憶體單元包括：浮閘14a，該浮閘設置在溝道區96的第一部分上方並且與該溝道區的第一部分絕緣以用於控制該第一部分的導電性；選擇閘48a(其也可稱為字線閘)，該選擇閘設置在溝道區96的第二部分上方並且與該溝道區的第二部分絕緣以用於控制該第二部分的導電性；控制閘26a，該控制閘設置在浮閘14a上方並且與該浮閘絕緣；以及抹除閘48b(由記憶體單元對共享)，該抹除閘設置在源極區42上方並且與該源極區絕緣。記憶體單元對沿列方向(BL方向)延伸，並且形成記憶體單元的列，其中在相鄰列之間具有絕緣物22。一行控制閘形成為連續控制閘線，該連續控制閘線將整行記憶體單元的控制閘連接在一起。一行選擇閘形成為連續選擇閘線(也稱為字閘線)，該連續選擇閘線將整行記憶體單元的選擇閘連接在一起。一行抹除閘形成為連續抹除閘線，該連續抹除閘線將整行記憶體單元對的抹除閘連接在一起。
最終的HV裝置在圖18中示出。每個HV裝置包括間隔開的源極區76和汲極區78，其中矽基板10的溝道區98在它們之間延伸。導電閘48c設置在溝道區98上方並且與該溝道區絕緣，以用於控制該溝道區的導電性。
最終的邏輯裝置在圖19中示出。每個邏輯裝置包括間隔開的源極區80和汲極區82，其中矽基板10的溝道區100在它們之間延伸。金屬閘94設置在溝道區100上方並且與該溝道區絕緣(通過介電層92)，以用於控制該溝道區的導電性。圖20示出在保持介電層56並且省略了介電層92的形成的情況下的最終邏輯裝置。圖21示出在保持介電層56並且形成了介電層92的情況下的最終邏輯裝置。
上面描述的在同一基板上形成記憶體單元、HV裝置和邏輯裝置的方法具有許多優點。在邏輯區域6中形成任選的高K介電閘和金屬閘之前完成了記憶體單元和HV裝置的形成，使得邏輯區域6中的任選的高K介電層92和金屬閘94不會由於記憶體單元和HV裝置的形成而受到不利影響。用於在MC區域2和HV區域4中形成閘極的製程步驟與用於在邏輯區域6中形成閘極的製程步驟是單獨且獨立的(並且可相對於用於在邏輯區域中形成閘極的製程步驟進行定制)。在大部分記憶體單元和HV裝置的形成完成之後以及在邏輯區域6中的處理之前(即，在去除記憶體單元和HV裝置的形成在邏輯區域6中所留下的層之前以及在沉積和去除用於形成邏輯裝置的層(包括偽多晶矽去除)之前等)，由保護層54覆蓋MC區域2和HV區域4。基板10的上表面10a在MC區域2和HV區域4中相對於在邏輯區域6中的基板的上表面凹入，以在MC區域2/HV區域4中容納較高結構(即，使得邏輯區域6中的較短邏輯裝置的頂部略高於MC區域2/HV區域4中的較高記憶體單元和HV裝置的頂部，並且使得可使用跨所有三個區域的CMP進行處理，例如，在邏輯門形成的CMP步驟期間，選擇閘48a和HV閘48c的頂部完好無損)。保護層88保護矽化物多晶矽塊48免受用於形成金屬邏輯閘94的CMP的影響，並且控制閘多晶矽26作為此CMP的終止層進行協助。矽化物86提高了汲極區74以及源極區76/汲極區78、源極區80/汲極區82、選擇閘48a、抹除閘48b和HV閘48c的導電性。在保護層54減薄時，半非保形層70保護MC區域2的源極區/汲極區中的氧化物和矽。記憶體單元選擇閘48a、記憶體單元抹除閘48b和HV裝置閘48c可使用單個導電材料沉積來形成(即，由單個多晶矽沉積形成的單個多晶矽層可用於形成所有三種類型的閘極)。此外，可使用相同的多晶矽蝕刻來限定每個選擇閘48a的邊緣中的一個邊緣和每個HV閘48c的兩個邊緣。各種閘極氧化物46、12、38和56的厚度彼此獨立，每種閘極氧化物針對其相應的閘極操作進行了優化。例如，選擇閘48a下方的層46較佳地比浮閘下方的層12更薄。
應當理解，本發明不限於上述的和在本文中示出的具體例，而是涵蓋落在所附權利要求書的範圍內的任何和所有變型形式。舉例來說，本文中對本發明的提及並不意在限制任何申請專利範圍或請求項術語的範圍，而是僅參考可由這些請求項中的一項或多項涵蓋的一個或多個特徵。上文所述的材料、製程和數值的示例僅為示例性的，而不應視為限制申請專利範圍。另外，根據申請專利範圍和說明書顯而易見的是，並非所有方法步驟都需要以所示出或所主張的精確順序執行，而是需要以允許適當形成本發明的記憶體單元區域和邏輯區域的任意順序來執行，除非另有規定。最後，單個材料層可被形成為多個此類或類似材料層，反之亦然。
應當指出，如本文所用，術語「在…上方」和「在…上」兩者包容地包含「直接在…上」(之間未設置中間材料、元件或空間)和「間接在…上」(之間設置有中間材料、元件或空間)。同樣，術語「相鄰」包含「直接相鄰」(兩者間未設置中間材料、元件或空間)和「間接相鄰」(兩者間設置有中間材料、元件或空間)。例如，「在基板上方」形成元件可包括在之間沒有中間材料/元件的情況下在基板上直接形成元件，以及在之間有一個或多個中間材料/元件的情況下在基板上間接形成元件。
2:記憶體單元區域
4:高電壓邏輯裝置區域
6:低電壓邏輯裝置區域
10:基板
10a:上表面
12:氧化物層
14:多晶矽層
14a:浮閘
16:光阻
18:氧化物層
20:氮化物層
22:氧化物
24:絕緣層
26:多晶矽層
26a:控制閘
28:硬遮罩層
30:光阻
32:間隔物
34:氮化物間隔物
36:氧化物間隔物
38:絕緣層
40:光阻
42:源極區
44:隧道氧化物
44a:較厚部分
46:氧化物層
48:多晶矽層
48a:選擇閘
48b:抹除閘
48c: 導電閘
50:緩衝氧化物層
52:多晶矽層
54:保護層
56:介電層
58:偽多晶矽層
60:硬遮罩層
62:介電間隔物
64:光阻
66:氧化物間隔物
68:氮化物間隔物
70:半非保形層
74:汲極區
76:源極區
78:汲極區
80:源極區
82:汲極區
84:阻擋層
86:矽化物
88:保護層
90:絕緣材料層
92:介電層
94:金屬閘
96:溝道區
98:溝道區
100:溝道區
LS1:邏輯堆疊結構
LS2:邏輯堆疊結構
R:凹入量
S1:堆疊結構
S2:堆疊結構
圖1A至圖16A是記憶體單元區域的剖視圖，示出了形成記憶體單元的步驟。
圖1B至圖16B是HV區域的剖視圖，示出了形成HV裝置的步驟。
圖1C至圖16C是邏輯區域的剖視圖，示出了形成邏輯裝置的步驟。
圖17是記憶體單元區域的剖視圖，示出了成品記憶體單元。
圖18是HV區域的剖視圖，示出了成品HV裝置。
圖19是邏輯區域的剖視圖，示出了成品邏輯裝置。
圖20是邏輯區域的剖視圖，示出了替代的具體例中的成品邏輯裝置。
圖21是邏輯區域的剖視圖，示出了替代的具體例中的成品邏輯裝置。
6:低電壓邏輯裝置區域
10:基板
56:介電層
80:源極區
82:汲極區
88:保護層
90:絕緣材料層
92:介電層
94:金屬閘
100:溝道區
Claims (13)
- 一種形成半導體裝置的方法，包括：提供半導體材料的基板，所述半導體材料的基板包括第一區域、第二區域和第三區域；使所述第一區域中的所述基板的上表面和所述第二區域中的所述基板的上表面相對於所述第三區域中的所述基板的上表面凹入；形成第一導電層，所述第一導電層設置在所述第一區域和所述第二區域中的所述上表面上方並且與所述上表面絕緣；形成第二導電層，所述第二導電層設置在所述第一區域和所述第二區域中的所述第一導電層上方並且與所述第一導電層絕緣，並且設置在所述第三區域中的所述上表面上方並且與所述上表面絕緣；執行一種或多種蝕刻以選擇性地去除所述第一區域中一部分的所述第一導電層和一部分的所述第二導電層，以從所述第二區域中完全去除所述第一導電層和所述第二導電層，同時保持所述第三區域中的所述第二導電層，其中所述一種或多種蝕刻導致在所述第一區域中形成堆疊結構對，其中所述堆疊結構中的每個堆疊結構包括所述第二導電層的控制閘，所述第二導電層的控制閘設置在所述第一導電層的浮閘上方並且與所述第一導電層的浮閘絕緣；在所述基板中形成第一源極區，每個第一源極區設置在所述堆疊結構對中的一個堆疊結構對之間；形成第三導電層，所述第三導電層設置在所述第一區域和所述第二區域中的所述基板的所述上表面上方並且與所述基板的所述上表面絕緣； 在所述第一區域和所述第二區域中的所述第三導電層上方形成保護層；在形成所述保護層之後，從所述第三區域中去除所述第二導電層；在從所述第三區域中去除所述第二導電層之後，形成導電材料塊，所述導電材料塊設置在所述第三區域中的所述上表面上方並且與所述上表面絕緣；在於所述第三區域中形成所述導電材料塊之後，蝕刻所述第一區域和所述第二區域中一部分的所述保護層和一部分的所述第三導電層以形成所述第三導電層的多個選擇閘，每個選擇閘與所述堆疊結構中的一個堆疊結構相鄰設置，並且形成所述第三導電層的多個HV閘，每個HV閘設置在所述第二區域中的所述上表面上方並且與所述上表面絕緣；在所述基板中形成第一汲極區，每個第一汲極區與所述選擇閘中的一個選擇閘相鄰；在所述基板中形成第二源極區，每個第二源極區與所述HV閘中的一個HV閘相鄰；在所述基板中形成第二汲極區，每個第二汲極區與所述HV閘中的一個HV閘相鄰；在所述基板中形成第三源極區，每個第三源極區與所述導電材料塊中的一個導電材料塊相鄰；在所述基板中形成第三汲極區，每個第三汲極區與所述導電材料塊中的一個導電材料塊相鄰；以及用金屬材料塊替換所述導電材料塊中的每個導電材料塊。
- 如請求項1之方法，其中，所述金屬材料塊中的每個金屬材料塊通過高K絕緣材料層與所述第三區域中的所述上表面絕緣。
- 如請求項1之方法，其中，在所述替換之前，所述導電材料塊中的每個導電材料塊通過高K絕緣材料層與所述第三區域中的所述上表面絕緣，並且其中所述替換還包括在所述高K絕緣材料層上形成所述金屬材料塊中的每個金屬材料塊。
- 如請求項1之方法，其中，對於所述堆疊結構對中的每個堆疊結構對，所述第三導電層的抹除閘設置在所述堆疊結構對之間，並且設置在所述源極區的一個源極區上方並且與所述源極區的所述一個源極區絕緣。
- 如請求項1之方法，其中，所述第一導電層、所述第二導電層和所述第三導電層中的每一者由多晶矽或非晶矽形成。
- 如請求項1之方法，其中，形成所述第一導電層還包括在所述第三區域中形成所述第一導電層，並且其中所述方法還包括從所述第三區域中去除所述第一導電層。
- 如請求項1之方法，其中，形成所述第三導電層還包括在所述第三區域中形成所述第三導電層，並且其中所述方法還包括從所述第三區域中去除所述第三導電層。
- 如請求項1之方法，還包括：在所述第一汲極區、所述第二汲極區和所述第三汲極區上以及在所述第二源極區和所述第三源極區上形成矽化物。
- 如請求項4之方法，還包括： 在所述選擇閘、所述抹除閘和所述HV閘上形成矽化物。
- 如請求項9之方法，其中，在形成所述矽化物之後以及在用所述金屬材料塊替換所述導電材料塊中的每個導電材料塊之前，所述方法還包括：在所述第一區域和所述第二區域中的所述矽化物上形成保護材料層。
- 如請求項1之方法，其中，對於所述堆疊結構中的每個堆疊結構，所述控制閘通過ONO絕緣層與所述浮閘絕緣。
- 如請求項1之方法，其中，在形成所述第三導電層之後，所述方法還包括：在所述第二區域中的所述第三導電層上形成絕緣材料層；在所述第一區域和所述第三區域中的所述第三導電層上以及在所述第二區域中的所述絕緣材料層上形成偽導電材料層；執行化學機械拋光以去除所述第一區域、所述第二區域和所述第三區域中的所述偽導電材料層；以及然後從所述第二區域中去除所述絕緣材料層。
- 如請求項1之方法，其中，在形成所述選擇閘和所述HV閘之後，所述方法還包括：在所述第一區域、所述第二區域和所述第三區域中形成能夠流動的材料層；從所述第一區域中的所述保護層中去除一部分的所述能夠流動的材料層；減薄所述第一區域中的所述保護層；以及 去除所述能夠流動的材料層。
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