KR20200019820A - 임베디드 메모리를 위한 셀 경계 구조물 - Google Patents

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Abstract

본 출원의 다양한 실시예들은 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물 및 연관된 형성 방법들에 관한 것이다. 몇몇 실시예들에서, 메모리 영역을 로직 영역으로부터 분리시키기 위해 반도체 기판에 격리 구조물이 형성된다. 메모리 셀 구조물은 메모리 영역 상에 형성되고, 더미 구조물은 격리 구조물 상에 형성된다. 더미 구조물을 커버하도록 경계 측벽 스페이서가 형성된다. 보호 유전체 층이 경계 측벽 스페이서의 상부면 상에 형성된다. 경계 측벽 스페이서 및 부후 유전체 층은 로직 디바이스 구조물의 형성 동안 손상되지 않는 매끄러운 경계 측벽을 제공할 수 있으며, 따라서 HKMG 기술을 이용한 로직 디바이스 구조물의 형성 동안 하이 κ 에칭 잔류물을 트래핑할 수 없다.

Description

임베디드 메모리를 위한 셀 경계 구조물{CELL BOUNDARY STRUCTURE FOR EMBEDDED MEMORY}
집적 회로(IC, integrated circuit) 제조 산업은 지난 수십 년 동안 기하급수적으로 성장해왔다. IC들이 진화함에 따라, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가한 반면, 기하학적 사이즈(즉, 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해 왔다. IC 진화에 있어서의 일부 발전으로는 임베디드 메모리 기술 및 하이 κ 금속 게이트(HKMG, high κ metal gate) 기술이 있다. 임베디드 메모리 기술은 메모리 디바이스들이 로직 디바이스들의 동작을 지원하도록 하는 동일한 반도체 칩 상의 로직 디바이스들과 메모리 디바이스들의 집적이다. 하이 κ 금속 게이트(HKMG) 기술은 금속 게이트 전극들 및 하이 κ 게이트 유전체 층들을 사용하는 반도체 디바이스의 제조이다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 및 도 2는 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물을 포함하는 집적 회로(IC)의 몇몇 실시예들의 단면도들을 예시한다.
도 3은 도 1의 IC의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 4 내지 도 22는 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물을 포함하는 IC를 형성하는 방법을 위한 일련의 단면도들을 예시한다.
도 23은 도 4 내지 도 22의 방법의 몇몇 실시예들의 흐름도를 예시한다.
본 개시내용은 이 개시물의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제 2 피처 상의 또는 제 2 피처 위의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스 또는 장치의 상이한 배향들을 포함하도록 의도된다. 디바이스 또는 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다. 또한, 용어 "제1", "제2", "제3", "제4" 등은 단지 일반적인 식별자들일 뿐이며, 이로써 다양한 실시예들에서 상호교환될 수 있다. 예를 들어, 몇몇 실시예들에서 엘리먼트(예를 들어, 개구)는 "제1" 엘리먼트로 지칭될 수 있지만, 그 엘리먼트는 다른 실시예들에서는 "제2" 엘리먼트로 지칭될 수도 있다.
임베디드 메모리 기술 및 하이 κ 금속 게이트(HKMG) 기술로 집적 회로(IC)를 제조하기 위한 몇몇 방법들에 따르면, 반도체 기판의 메모리 영역을 반도체 기판의 로직 영역으로부터 분리하는 경계 격리 구조물이 형성된다. 다층 막은 메모리 영역 및 로직 영역과 경계 격리 구조물을 커버하도록 형성된다. 메모리 디바이스들은 다층 막으로부터 메모리 영역 상에 형성되고, 메모리 디바이스들 및 나머지 다층 막을 커버하는 더미 폴리실리콘(DPO) 층이 형성된다. 다층 막 및 DPO 층에 에칭이 수행되어, 다층 막의 나머지 및 DPO 층의 나머지가 매끄럽고 경계 격리 구조물 상의 로직 영역을 마주보는 경계 측벽을 공동으로 정의하도록, 다층 막 및 DPO 층을 로직 영역으로부터 제거한다. 로직 디바이스들은 하이 k 게이트 유전체 층들 및 폴리실리콘 게이트 전극들을 사용하여 로직 영역 상에 형성된다. 후속하여, 폴리실리콘 게이트 전극들을 금속 게이트 전극들로 교체하기 위해 HKMG 교체 프로세스가 수행된다.
설명된 방법의 도전과제는 로직 디바이스들의 형성이 유전체 재료 제거 및 재성막을 수반한다는 것이며, 이는 경계 측벽을 손상시켜 이것이 더 이상 매끄럽지 않게 될 수 있다. 예를 들어, 이전의 패드 유전체 층들 또는 하드 마스크들을 제거하기 위한 에칭 프로세스는 경계 측벽에서 측방 언더커팅, 디봇(divot)들 등을 초래할 수 있다. 경계 측벽의 손상은 후속 프로세싱 동안 채움 문제, 오염, 및/또는 다른 신뢰성 문제들을 초래할 수 있다. 예를 들어, 로직 디바이스들의 형성 동안, 로직 영역 및 경계 측벽 라이닝하도록 하이 κ 유전체 층 및 폴리실리콘 층이 형성될 수 있다. 하이 κ 유전체 층 및 폴리실리콘 층은 그 후 로직 디바이스들로 패터닝될 수 있다. 경계 측벽이 제3 에칭 동안 손상되기 때문에, 하이 κ 유전체 층을 패터닝한 후에 하이 κ 잔류물이 경계 측벽 상에(예를 들어, 디봇(divot)들 또는 측방 언더컷들 내에) 남을 수 있다. 하이 κ 잔류물 오염은 파라미터들을를 변화시키고, 심지어 반도체 기판 상의 디바이스들을 손상시킬 수 있다. 또한, 하이 κ 잔류물은 후속 프로세싱에서 사용되는 프로세스 툴들을 오염시켜, 오염된 프로세스 툴들에 의해 후속하여 프로세싱되는 다른 반도체 기판들을 오염시킬 수 있다.
전술한 견지에서, 본 출원의 다양한 실시예들은 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물을 포함하는 IC를 형성하기 위한 방법에 관한 것이다. 몇몇 실시예들에서, 반도체 기판의 메모리 영역을 반도체 기판의 로직 영역으로부터 분리시키기 위해 반도체 기판에 격리 구조물이 형성된다. 메모리 영역 상에 메모리 셀 구조물을 그리고 격리 구조물 상에 더미 구조물을 형성하도록 다층 막이 형성되고 패터닝된다. 더미 구조물을 커버하는 경계 측벽 스페이서를 형성하기 위하여 경계 측벽 스페이서 층이 형성되고 패터닝된다. 보호 유전체 층이 경계 측벽 스페이서의 상부면 상에 형성된다. 방법은 로직 영역에서 하부 패드 층 및 상부 패드 층을 제거할 때, 보호 유전체 층은 동시에 제거된다. 경계 측벽 스페이서는 로직 디바이스 구조물이 형성되는 동안 손상으로부터 더미 구조물을 보호한다. 보호 유전체 층은 패드 제거 프로세스 동안 경계 격리 구조물을 보호하고, 경계 측벽 스페이서와 경계 격리 구조물의 연결 지점에서 언더컷(undercut)의 형성을 방지한다(보다 상세하게 후술됨, 예를 들어 도 15에 대응하는 내용 참조). 이에 의해, 더미 구조물 및/또는 경계 측벽 스페이서를 따라 측면 언더컷팅, 디봇(divot)들 등이 형성되지 않는다. 또한, 경계 측벽 스페이서는 (예를 들어, 아래에서 볼 수 있는 바와 같이, 경계 측벽의 재료 때문에) 로직 디바이스 구조물의 형성 동안 손상되지 않는 매끄러운 경계 측벽을 제공할 수 있으며, 따라서 HKMG 기술을 이용한 로직 디바이스 구조물의 형성 동안 하이 κ 에칭 잔류물을 트래핑할 수 없다. 이것은 결국 하이 κ 에칭 잔류물의 완전한 제거를 허용하여, 반도체 기판 상에 형성된 반도체 디바이스들의 신뢰성을 증가시킨다.
도 1을 참조하면, 임베디드 메모리를 위한 셀 경계 구조물(102)을 포함하는 IC의 몇몇 실시예들의 단면도(100)가 제공된다. 셀 경계 구조물(102)은 반도체 기판(104)의 경계 영역(104b) 상에 있다. 경계 영역(104b)은 반도체 기판(104)의 로직 영역(104l)으로부터 반도체 기판(104)의 메모리 영역(104m)을 분리시킨다. 반도체 기판(104)은 예를 들어, 벌크 실리콘 기판, III-V족 기판, SOI(silicon-on-insulator) 기판, 또는 다른 적합한 반도체 기판(들)이거나, 그렇지 않으면 이들을 포함할 수 있다. 본 명세서에서 사용된 바와 같이, "(들)"의 접미사를 갖는 용어(예를 들어, 반도체 기판)는 예를 들어, 단수 또는 복수일 수 있다. 또한, 셀 경계 구조물(102)은 경계 영역(104b) 상의 경계 격리 구조물(106)과 중첩한다. 경계 격리 구조물(106)은 경계 영역(104b) 내로 연장되고, 메모리 영역(104m) 상의 임베디드 메모리(108)와 로직 영역(104l) 상의 로직 디바이스(110) 사이에 물리적 및 전기적 분리를 제공한다. 경계 격리 구조물(106)은 예를 들어, 얕은 트렌치 격리(STI, shallow trench isolation) 구조물, 깊은 트렌치 격리(DTI, deep trench isolation) 구조물, 몇몇 다른 적합한 트렌치 격리 구조물(들), 또는 몇몇 다른 적합한 격리 구조물(들)이거나, 그렇지 않으면 이들을 포함할 수 있다.
셀 경계 구조물(102)은 더미 제어 게이트 구조물(112) 및 경계 측벽 스페이서(114)를 포함한다. 더미 제어 게이트 구조물(112)은 로직 디바이스(110)와 마주보고 다수의 상이한 재료들을 포함하는 더미 측벽(112s)을 정의한다. 다수의 상이한 재료들은 예를 들어, 실리콘 질화물, 실리콘 산화물, 폴리실리콘, 몇몇 다른 적합한 재료(들), 또는 이들의 임의의 조합을 포함할 수 있다. 또한, 몇몇 실시예들에서, 더미 측벽(112s)은 측방 부분에 의해 연결된 상부 수직 부분 및 하부 수직 부분을 갖는다. 상부 수직 부분은 하부 수직 부분에 관하여 메모리 영역(104m)을 향해 리세스된다. 경계 측벽 스페이서(114)는 더미 제어 게이트 구조물(112)과 로직 디바이스(110) 사이에 측방으로 경계 격리 구조물(106) 위에 놓이고, 더미 측벽(112s)에 접한다. 몇몇 실시예들에서, 경계 측벽 스페이서(114)는 더미 측벽(112s)과 직접 접촉하고, 그리고/또는 더미 측벽(112s)의 최하단 에지로부터 더미 측벽(112s)의 최상단 에지까지 더미 측벽(112s)을 따라 연속적으로 연장된다. 경계 측벽 스페이서(114)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 몇몇 다른 적합한 유전체(들), 폴리실리콘, 알루미늄 구리, 탄탈룸, 몇몇 다른 적합한 금속(들) 또는 금속 합금(들), 탄탈룸 질화물, 티타늄 질화물, 몇몇 다른 적합한 금속 질화물(들), 또는 몇몇 다른 적절한 재료(들)이거나, 그렇지 않으면 이들을 포함할 수 있다. 또한, 경계 측벽 스페이서(114)는 예를 들어, 균질(예를 들어, 단일 재료)일 수 있거나, 그렇지 않으면 이를 포함할 수 있다.
로직 디바이스(110)를 마주보는 경계 측벽(114s)은 경계 측벽 스페이서(114)에 의해 적어도 부분적으로 정의된다. 몇몇 실시예들에서, 경계 측벽(114s)은 경계 측벽 스페이서(114)에 의해 완전히 정의된다. 다른 실시예들에서, 경계 측벽(114s)은 공동으로 경계 측벽 스페이서(114) 및 경계 격리 구조물(106)에 의해 정의된다. 다른 실시예들 중 일부에서, 경계 격리 구조물(106)에 의해 정의된 경계 측벽(114s)의 부분은 경계 측벽 스페이서(114)에 의해 정의된 경계 측벽(114s)의 부분과 연속적이고 그리고/또는 같은 높이이다. 경계 측벽(114s)은 로직 디바이스(110)를 향해 아래로 경사진다. 또한, 경계 측벽(114s)은 상부에서 하부까지 매끄럽고, 몇몇 실시예들에서 상부에서 하부까지 연속적으로 연장된다. 예를 들어, 경계 측벽(114s)은 경계 측벽(114s)의 상단 에지로부터 경계 측벽(114s)의 하단 에지까지 매끄럽고 그리고/또는 연속적으로 연장될 수 있다. 경계 측벽(114s)의 상단 에지는 예를 들어, 더미 측벽(112s)의 상단 에지 및/또는 경계 측벽 스페이서(114)의 상부면과 평행하거나 실질적으로 평행할 수 있다. 경계 측벽(114s)의 하단 에지는 예를 들어, 경계 측벽 스페이서(114)의 하부면 위에 이격될 수 있다.
IC의 형성 동안, 경계 측벽 스페이서(114)는 로직 디바이스(110)가 형성되는 동안 더미 제어 게이트 구조물(112)을 손상 및/또는 보유 잔류물들로부터 보호한다. 경계 측벽 스페이서(114)가 없으면, HKMG 기술로 로직 디바이스(110)를 형성하는 동안 발생된 하이 κ 에칭 잔류물을 트랩핑할 수 있는 더미 측벽(112s)을 따라 측방 언더컷팅, 디봇들 등이 형성될 수 있다. 또한, 경계 측벽 스페이서는 (예를 들어, 아래에 설명되는 바와 같이, 경계 측벽(114s)의 재료로 인해 그리고 보호 유전체 층의 형성으로 인해) 로직 디바이스(110)의 형성 동안 손상되지 않는 매끄러운 경계 측벽(114s)을 제공할 수 있으며, 따라서 HKMG 기술을 이용한 로직 디바이스(110) 구조물의 형성 동안 하이 κ 에칭 잔류물을 트래핑할 수 없다. 이것은 결국 HKMG 기술로 로직 디바이스(110)를 형성하는 동안 발생하는 하이 κ 에칭 잔류물의 완전한 제거를 허용하여, 반도체 기판(104) 상에 형성된 반도체 디바이스들의 수율 및 신뢰성을 증가시킨다.
몇몇 실시예들에서, 더미 제어 게이트 구조물(112)은 경계 격리 구조물(106) 상에 적층된 더미 제어 게이트 전극(116) 및 더미 제어 게이트 유전체 층(118)을 포함한다. 더미 제어 게이트 전극(116)은 더미 제어 게이트 유전체 층(118) 위에 놓이고, 더미 제어 게이트 전극(116) 및 더미 제어 게이트 유전체 층(118)은 공동으로 더미 측벽(112s)을 정의한다. 더미 제어 게이트 전극(116)은 예를 들어, 도핑된 폴리실리콘, 금속, 몇몇 다른 적합한 도전성 재료(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이들을 포함할 수 있다. 더미 제어 게이트 유전체 층(118)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이들을 포함할 수 있다. 몇몇 실시예들에서, 더미 제어 게이트 유전체 층(118)은 다층 산화물-질화물-산화물(ONO) 막을 포함하며, 예시를 용이하게 하기 위해 그 구성요소들은 예시되어 있지만 개별적으로 라벨링되지 않는다. 예를 들어, ONO 막의 개별 층들에 대한 자세한 라벨링은 도 2를 참조한다.
몇몇 실시예들에서, 셀 경계 구조물(102)은 더미 선택 게이트 전극(120)을 더 포함한다. 더미 선택 게이트 전극(120)은 경계 격리 구조물(106)과 임베디드 메모리(108) 사이에 측방으로 경계 영역(104b) 상에 있다. 또한, 더미 선택 게이트 전극(120)은 더미 제어 게이트 유전체 층(118) 아래에 이격된 하부면을 갖는다. 더미 선택 게이트 전극(120)은 더미 선택 게이트 유전체 층(122) 위에 놓이고, 더미 게이트 스페이서(124)에 의해 더미 제어 게이트 전극(116)으로부터 측방으로 이격된다. 몇몇 실시예들에서, 더미 게이트 스페이서(124)는 제1 더미 게이트 스페이서(124a) 및 제2 더미 게이트 스페이서(124b)를 포함할 수 있다. 더미 게이트 스페이서(124)는 경계 격리 구조물(106) 위에 놓인다. 더미 선택 게이트 전극(120)은 예를 들어, 도핑된 폴리실리콘, 금속, 몇몇 다른 적합한 도전성 재료(들)이거나, 그렇지 않으면 이들을 포함할 수 있다. 더미 선택 게이트 유전체 층(122) 및 더미 게이트 스페이서(124)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이들을 포함할 수 있다.
임베디드 메모리(108)는 메모리 영역(104m) 상에 있고, 예를 들어, 제3 세대 임베디드 수퍼플래시(ESF3) 메모리, 제1 세대 임베디드 수퍼플래시(ESF1) 메모리, 실리콘-산화물-질화물-산화물-실리콘(SONOS, silicon-oxide-nitride-oxide-silicon) 메모리, 금속-산화물-질화물-산화물-실리콘(MONOS, metal-oxide-nitride-oxide-silicon) 메모리, 또는 몇몇 다른 적합한 타입(들)의 메모리이거나, 그렇지 않으면 이들을 포함할 수 있다. 몇몇 실시예들에서, 임베디드 메모리(108)는 한 쌍의 개별 메모리 소스/드레인 영역들(126), 공통 메모리 소스/드레인 영역(128), 및 한 쌍의 선택적 도전성 메모리 채널들(130)을 포함한다. 개별 메모리 소스/드레인 영역들(126) 및 공통 메모리 소스/드레인 영역(128)은 반도체 기판(104)의 상단 상에 있고, 공통 메모리 소스/드레인 영역(128)은 개개의 메모리 소스/드레인 영역들(126) 사이에서 측방으로 이격된다. 또한, 개별 메모리 소스/드레인 영역들(126) 및 공통 메모리 소스/드레인 영역(128)은 제1 도핑 타입(예를 들어, p-타입 또는 n-타입)을 갖는 도핑된 반도체 영역들이다. 선택적 도전성 메모리 채널들(130)은 제1 도핑 타입에 반대되는 제2 도핑 타입(예를 들어, p-타입 또는 n-타입)을 갖는 도핑된 반도체 영역들이다.
선택적 도전성 메모리 채널들(130)상에는 한 쌍의 플로팅 게이트 유전체 층들(132), 한 쌍의 플로팅 게이트 전극들(134), 한 쌍의 제어 게이트 유전체 층들(136), 및 한 쌍의 제어 게이트 전극들(138)이 적층된다. 예시의 용이함을 위해, 플로팅 게이트 유전체 층들(132) 중 하나만이 132으로 라벨링되고, 플로팅 게이트 전극들(134) 중 하나만이 134로 라벨링되고, 제어 게이트 유전체 층들(136) 중 하나만이 136로 라벨링되며, 제어 게이트 전극들(138) 중 하나만이 138로 라벨링된다. 플로팅 게이트 유전체 층(132)은 각각 선택적 도전성 메모리 채널들(130) 위에 놓이며, 예를 들어, 실리콘 산화물 또는 몇몇 다른 적합한 유전체(들)이거나, 그렇지 않으면 이들을 포함할 수 있다. 플로팅 게이트 전극들(134)은 각각 플로팅 게이트 유전체 층들(132) 위에 놓인다. 제어 게이트 유전체 층들(136)은 각각 플로팅 게이트 전극들(134) 위에 놓인다. 제어 게이트 전극들(138)은 각각 제어 게이트 유전체 층들(136) 위에 놓인다. 제어 및 플로팅 게이트 전극들(138, 134)은 예를 들어, 도핑된 폴리실리콘, 금속, 또는 몇몇 다른 적합한 도전성 재료(들)이거나, 그렇지 않으면 이들을 포함할 수 있다. 제어 게이트 유전체 층들(136)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이들을 포함할 수 있다. 몇몇 실시예들에서, 제어 게이트 유전체 층들(136)이 하부 산화물 층, 상부 산화물 층, 및 상부 산화물 층과 하부 산화물 층 사이에 샌드위치된 중간 질화물 층들을 각각 포함하도록, 제어 게이트 유전체 층들(136)은 각각 ONO 막들을 포함한다.
한 쌍의 제어 게이트 스페이서들(140)은 플로팅 게이트 전극들(134) 각각 위에 놓이고, 각각의 플로팅 게이트 전극의 제어 게이트 스페이서들(140)은 플로팅 게이트 전극 위에 놓이는 제어 게이트 전극의 양 측벽들을 각각 라이닝한다. 예시의 용이함을 위해, 제어 게이트 스페이서들(140) 중 일부만이 140으로 라벨링된다. 플로팅 게이트 스페이서들(142)은 플로팅 게이트 전극들(134) 중 하나에 의해 공통 메모리 소스/드레인 영역(128)으로부터 측방으로 각각 이격된 선택적 도전성 메모리 채널들(130) 위에 각각 놓인다. 또한, 플로팅 게이트 스페이서들(142)은 각각 플로팅 게이트 전극들(134) 중 하나 플로팅 게이트 전극의 측벽을 라이닝한다. 몇몇 실시예들에서, 제1 더미 게이트 스페이서(124a)는 제어 게이트 스페이서(140)와 동일한 폭 및 조성을 가지며, 제2 더미 게이트 스페이서(124b)는 플로팅 게이트 스페이서(142)와 동일한 폭 및 조성을 갖는다. 제어 게이트 스페이서들(140) 및 플로팅 게이트 스페이서들(142)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이들을 포함할 수 있다. 몇몇 실시예들에서, 제어 게이트 스페이서들(140)은 각각 ONO 막 들이며, 그 구성요소들은 도시의 용이함을 위해 도시되지 않았다.
소거 게이트 전극(144) 및 소거 게이트 유전체 층(146)은 플로팅 게이트 전극들(134) 사이에 측방으로 공통 메모리 소스/드레인 영역(128) 위에 놓인다. 소거 게이트 전극(144)은 소거 게이트 유전체 층(146) 위에 놓이고, 몇몇 실시예들에서 각각 제어 게이트 전극들(138)의 상부면 및/또는 더미 제어 게이트 구조물(112)의 상부면과 평행한 상부면을 갖는다. 소거 게이트 유전체 층(146)은 소거 게이트 전극(144)의 아래쪽을 컵핑하여(cup) 소거 게이트 전극(144)을 공통 메모리 소스/드레인 영역(128)으로부터 수직으로 이격시키고, 소거 게이트 전극(144)을 플로팅 게이트 전극들(134) 및 제어 게이트 스페이서들(140)로부터 측방으로 이격시킨다. 소거 게이트 전극(144)은 예를 들어, 도핑된 폴리실리콘, 금속, 몇몇 다른 적합한 도전성 재료(들)이거나, 그렇지 않으면 이들을 포함할 수 있다. 소거 게이트 유전체 층(146)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 몇몇 다른 적합한 유전체(들)이거나, 그렇지 않으면 이들을 포함할 수 있다.
한 쌍의 선택 게이트 유전체 층들(148) 및 한 쌍의 선택 게이트 전극들(150)은 선택 도전성 메모리 채널들(130) 상에 적층된다. 예시의 용이함을 위해, 선택 게이트 유전체 층들(148) 중 하나만이 148으로 라벨링되고, 선택 게이트 전극들(150) 중 하나만이 150으로 라벨링된다. 선택 게이트 유전체 층들(148)은 플로팅 게이트 전극들(134)의 각각의 플로팅 게이트 전극에 의해 공통 메모리 소스/드레인 영역(128)으로부터 측방으로 각각 이격된 선택적 도전성 메모리 채널들(130) 위에 각각 놓인다. 선택 게이트 유전체 층들(148)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 몇몇 다른 적합한 유전체(들)이거나, 그렇지 않으면 이들을 포함할 수 있다. 선택 게이트 전극들(150)은 예를 들어, 도핑된 폴리실리콘, 금속, 몇몇 다른 적합한 도전성 재료(들)이거나, 그렇지 않으면 이들을 포함할 수 있다.
로직 디바이스(110)는 로직 영역(104l) 상에 있고, 예를 들어, 절연 전계 효과 트랜지스터(IGFET, insulated field-effect transistor), 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET, metal-oxide-semiconductor field-effect transistor), 이중 확산 금속-산화물-반도체(DMOS, double-diffused metal-oxide-semiconductor) 디바이스, 바이폴라 상보형 금속-산화물-반도체(CMOS, complementary metal-oxide-semiconductor) DMOS(BCD) 디바이스, 몇몇 다른 적합한 트랜지스터 디바이스(들), 또는 몇몇 다른 적합한 반도체 디바이스(들)이거나, 그렇지 않으면 이들을 포함할 수 있다. 몇몇 실시예들에서, 로직 디바이스(110)는 한 쌍의 로직 소스/드레인 영역들(152) 및 선택적 도전성 로직 채널(154)을 포함한다. 로직 소스/드레인 영역들(152)은 제1 도핑 타입(예를 들어, p-타입 또는 n-타입)을 갖는 도핑된 반도체 영역들인 반면, 선택적 도전성 로직 채널(154)은 제2의 반대 도핑 타입(p-타입 또는 n-타입)을 갖는 도핑된 반도체 영역이다.
로직 게이트 유전체 층(156)은 선택적 도전성 로직 채널(154) 위에 놓이고, 로직 게이트 전극(158)은 로직 게이트 유전체 층(156) 위에 놓인다. 로직 게이트 전극(158)은 예를 들어, 도핑된 폴리실리콘, 금속, 몇몇 다른 적합한 도전성 재료(들)이거나, 그렇지 않으면 이들을 포함할 수 있다. 로직 게이트 유전체 층(156)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 하이 κ 유전체, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 하이 κ 유전체는 약 3.9, 5, 10, 15 또는 20보다 큰 유전상수 κ를 갖는다. 몇몇 실시예들에서, 로직 게이트 유전체 층(156)은 하이 κ 유전체이고, 로직 게이트 전극(158)은 금속이다. 또한, 선택 게이트 전극들(150), 소거 게이트 전극(144), 제어 게이트 전극들(138), 및 플로팅 게이트 전극(134)의 몇몇 실시예들은 도핑된 폴리실리콘이거나, 그렇지 않으면 이를 포함할 수 있다.
몇몇 실시예들에서, 메인 측벽 스페이서들(160)은 선택 게이트 전극들(150)의 측벽들, 더미 선택 게이트 전극들(120)의 측벽들, 및 로직 게이트 전극(158)의 측벽들을 라이닝한다. 예시의 용이함을 위해, 메인 측벽 스페이서들(160) 중 일부만이 160으로 라벨링된다. 메인 측벽 스페이서들(160)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이들을 포함할 수 있다. 또한, 몇몇 실시예들에서, 층간 유전체(ILD) 층(162)은 임베디드 메모리(108), 로직 디바이스(110), 및 셀 경계 구조물(102)을 커버한다. ILD 층(162)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 로우 k 유전체, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 로우 k 유전체는 약 3.9, 3, 2 또는 1보다 작은 유전상수 k를 갖는 유전체이다. 또한, 몇몇 실시예들에서, 콘택 비아들(164)은 ILD 층(162)을 통해 로직 소스/드레인 영역들(152) 및 개별적인 메모리 소스/드레인 영역들(126)까지 연장된다. 콘택 비아들(164)은 예를 들어, 텅스텐, 알루미늄 구리, 구리, 알루미늄, 몇몇 다른 적합한 금속(들), 또는 몇몇 다른 적합한 도전성 재료(들)이거나, 그렇지 않으면 이를 포함할 수 있다. 몇몇 실시예들에서, 실리사이드 층(202)은 더미 제어 게이트 전극(116), 더미 선택 게이트 전극(120), 및 경계 측벽 스페이서(114) 상에 배치된다. 실리사이드 층(202)은 또한 접촉을 위해 선택 게이트 전극들(150), 및 소거 게이트 전극(144) 상에 배치된다. 실리사이드 층(202)은 간략화를 이유로 아래의 다른 도면들에서는 생략될 수 있지만, 유사한 위치들에, 예를 들어, 더미 제어 게이트 전극, 더미 선택 게이트 전극, 경계 측벽 스페이서, 선택 게이트 전극들(150), 또는 소거 게이트 전극의 상부면들 상에 배열될 수 있다.
도 2를 참조하면, 도 1의 셀 경계 구조물(102)의 몇몇 실시예들의 확대된 단면도(200)가 제공된다. 몇몇 실시예들에서, 더미 제어 게이트 유전체 층(118)은 하부 산화물 층(118l), 하부 산화물 층(118l) 위에 놓이는 상부 산화물 층(118u), 및 하부 산화물 층(118l)과 상부 산화물 층(118u) 사이에 수직으로 샌드위치된 중간 질화물 층(118m)을 포함한다. 또한, 그러한 실시예들에서, 더미 측벽(112s)은 이종(heterogeneous)이며, 적어도 3개의 상이한 재료들(예를 들어, 실리콘 질화물, 실리콘 산화물, 및 폴리실리콘)을 포함한다.
경계 측벽(114s)은 더미 측벽(112s)으로부터 멀어지는 방향으로 아래쪽으로 경사지고, 경계 측벽 스페이서(114)의 측면에 대하여 경사각(θ)을 갖는다. 경사각(θ)은 예를 들어 약 60도 미만이거나 그렇지 않으면 이를 포함할 수 있다.
도 1 및 도 2는 더미 제어 게이트 구조물(112), 임베디드 메모리(108), 및 로직 디바이스(110)의 특정 구성들을 예시하지만, 더미 제어 게이트 구조물(112), 임베디드 메모리(108), 로직 디바이스(110), 또는 이들의 임의의 조합이 가능하다는 것이 이해될 것이다. 예를 들어, 상이한 임베디드 메모리 타입이 임베디드 메모리(108)(도 1 참조) 대신 이용될 수 있다.
도 3을 참조하면, 도 1 및 도 2의 IC의 몇몇 부가의 실시예들의 단면도(300)가 제공된다. 도 3의 단면도(300)에 의해 예시된 바와 같이, 도 1 및 도 2의 집적 회로의 몇몇 더욱 상세한 실시예들의 단면도(300)가 제공된다. 예시된 바와 같이, 더미 라이너 층(302)은 메모리 및 경계 영역들(104m, 104b) 상의 메인 측벽 스페이서들(160) 아래 놓이고, 메인 측벽 스페이서들(160)을 선택 게이트 전극들(150) 및 더미 선택 게이트 전극(120)으로부터 더욱 이격시킨다. 위와 같이, 메인 측벽 스페이서들(160) 중 일부만이 160으로 라벨링되고, 선택 게이트 전극들(150) 중 하나만이 150으로 라벨링된다. 더미 라이너 층(302)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이를 포함할 수 있다.
로직 경계 구조물(304)은 셀 경계 구조물(102)과 같은 경계 격리 구조물(106)의 반대측 상에 경계 격리 구조물(106) 위에 놓인다. 로직 경계 구조물(304)은 더미 로직 게이트 유전체 층(306) 및 더미 논리 게이트 유전체 층(306) 위에 놓이는 더미 로직 게이트 전극(308)을 포함한다. 더미 로직 게이트 전극(308)은 예를 들어, 도핑된 폴리실리콘, 금속, 몇몇 다른 적합한 도전성 재료(들)이거나, 그렇지 않으면 이들을 포함할 수 있다. 더미 로직 게이트 유전체 층(306)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 하이 κ 유전체, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이들을 포함할 수 있다. 몇몇 실시예들에서, 메인 측벽 스페이서들(160)은 각각 더미 로직 게이트 전극(308)의 양측을 라이닝하는 한 쌍의 메인 측벽 스페이서를 포함하고 그리고/또는 더미 로직 게이트 유전체 층(306) 위에 놓인다.
제1 로직 디바이스(110a) 및 제2 로직 디바이스(110b)는 반도체 기판(104)의 로직 영역(104l) 상에서, 제1 로직 디바이스(110a)와 제2 로직 디바이스(110b) 사이에 측방으로 로직 격리 구조물(310)에 의해 물리적 및 전기적으로 분리된다. 로직 격리 구조물(310)은 예를 들어, STI 구조물, DTI 구조물, 몇몇 다른 적합한 격리 구조물(들)이거나, 그렇지 않으면 이를 포함할 수 있다. 제1 및 제2 로직 디바이스들(110a, 110b)은 각각 예를 들어, IGFET, MOSFET, DMOS 디바이스, BCD 디바이스, 몇몇 다른 적합한 트랜지스터 디바이스(들), 또는 몇몇 다른 적합한 반도체 디바이스(들)일 수 있다. 몇몇 실시예들에서, 제1 로직 디바이스(110a)는 IGFET이고, 제2 로직 디바이스(110b)는 제2 로직 디바이스(110b)보다 높은 전압들(예를 들어, 더 큰 자릿수의 전압들)에서 동작하도록 구성된 전력 MOFSET이다. 전력 MOSFET은 예를 들어, 이중-확산 금속-산화물-반도체(DMOS, double-diffused metal-oxide-semiconductor) 디바이스 또는 몇몇 다른 적합한 전력 MOSFET(들)이거나, 그렇지 않으면 이를 포함할 수 있다.
제1 및 제2 로직 디바이스들(110a, 110b)은 각각 한 쌍의 로직 소스/드레인 영역들(152) 및 선택적 도전성 로직 채널(154)을 포함한다. 예시의 용이함을 위해, 로직 소스/드레인 영역들(152) 중 일부만이 라벨링된다. 각각의 쌍의 로직 소스/드레인 영역들(152)은 반도체 기판(104)의 상단 상에 측방으로 이격된다. 또한, 각각의 쌍의 로직 소스/드레인 영역들(152)은 제1 도핑 타입(예를 들어, p-타입 또는 n-타입)을 갖는 도핑된 반도체 영역들이다. 선택적 도전성 로직 채널(154)은 각각의 쌍의 로직 소스/드레인 영역들(152)의 제1 도핑 타입에 반대되는 제2 도핑 타입(예를 들어, p-타입 또는 n-타입)을 갖는 도핑된 반도체 영역이다.
제1 로직 디바이스(110a) 및 제2 로직 디바이스(110b)는 상이한 동작 전압들에 대해 상이한 게이트 유전체 조성들을 가질 수 있다. 비 제한적 목적의 예로서, 제1 로직 게이트 유전체 층(156a), 제2 로직 게이트 유전체 층(156b), 및 로직 게이트 전극(158)은 제1 로직 디바이스(110a)의 선택적 도전성 로직 채널(154) 상에 적층되는 한편, 제1 로직 게이트 유전체 층(156a)은 제2 로직 디바이스(110b)에 없다. 로직 게이트 전극들(158)은 예를 들어, 도핑된 폴리실리콘, 금속, 몇몇 다른 적합한 도전성 재료(들)이거나, 그렇지 않으면 이들을 포함할 수 있다. 제1 및 제2 로직 게이트 유전체 층(156a, 156b)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 하이 κ 유전체, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이들을 포함할 수 있다. 몇몇 실시예들에서, 제1 로직 게이트 유전체 층들(156a)은 실리콘 산화물이고, 제2 로직 게이트 유전체 층들(156b)은 하이 κ 유전체이고, 로직 게이트 전극들(158)은 금속이다. 몇몇 실시예들에서, 메인 측벽 스페이서들(160)은 로직 게이트 전극들(158)의 측벽들을 각각 라이닝하는 복수의 메인 측벽 스페이서들을 포함한다.
하부 ILD 층(162l) 및 상부 ILD 층(162u)은 반도체 기판(104) 상에 적층되고 콘택 비아들(164)을 수용한다. 예시의 용이함을 위해, 콘택 비아들(164) 중 일부만이 164로 라벨링된다. 하부 ILD 층(162l)은 셀 경계 구조물(102)과 로직 경계 구조물(304) 사이에서 측방으로 임베디드 메모리(108)의 측면들에, 그리고 제1 및 제2 로직 디바이스들(110a, 110b)의 측면들에 있다. 또한, 하부 ILD 층(162l)은 (예를 들어, 평면 또는 실질적으로 평탄한) 임베디드 메모리(108)의 상부면, 셀 경계 구조물(102)의 상부면, 로직 경계 구조물(304)의 상부면, 제1 로직 디바이스(110a)의 상부면, 및 제2 로직 디바이스(110b)의 상부면과 동일한 높이인 상부면을 갖는다. 상부 ILD 층(162u)은 하부 ILD 층(162l), 임베디드 메모리(108), 셀 경계 구조물(102), 로직 경계 구조물(304), 제1 로직 디바이스(110a), 및 제2 로직 디바이스(110b)를 커버한다. 상부 및 하부 ILD 층들(162l, 162u)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 로우 k 유전체, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이를 포함할 수 있다.
몇몇 실시예들에서, 더미 선택 게이트 전극(120) 및 더미 제어 게이트 전극(116)은 제1 더미 게이트 스페이서(124a) 및 제2 더미 게이트 스페이서(124b)에 의해 측방으로 이격된다. 제1 및 제2 더미 게이트 스페이서들(124a, 124b)은 더미 선택 게이트 전극(120)과 더미 제어 게이트 전극(116) 사이에서 측방으로 경계 격리 구조물(106) 위에 놓인다. 몇몇 실시예들에서, 제1 더미 게이트 스페이서(124a)는 제어 게이트 스페이서(140)와 동일한 폭을 가지며, 제2 더미 게이트 스페이서(124b)는 플로팅 게이트 스페이서(142)와 동일한 폭을 갖는다. 제1 및 제2 더미 게이트 스페이서들(124a, 124b)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합이거나, 그렇지 않으면 이를 포함할 수 있다. 몇몇 실시예들에서, 제1 더미 게이트 스페이서(124a)는 ONO 막이며, 그 구성요소들은 예시의 용이함을 위해 라벨링되지 않았다. 또한, 몇몇 실시예들에서, 플로팅 게이트 전극들(134) 위에 놓이는 제어 게이트 스페이서들(140)은 ONO 막들이거나, 그렇지 않으면 ONO 막들을 포함하고, 그리고/또는 실리사이드 패드들(312)은 각각 로직 소스/드레인 영역들(152) 및 개별적인 메모리 소스/드레인 영역들(126) 위에 놓인다. 예시의 용이함을 위해, 제어 게이트 스페이서들(140) 중 하나만이 140으로 라벨링되고, 실리사이드 패드들(312) 중 일부만이 312으로 라벨링된다. ONO 막들은 예를 들어, 제1 산화물 층(140f), 제2 산화물 층(140s), 및 제1 산화물 층(140f)과 제2 산화물 층(140s) 사이에 측방으로 샌드위치된 중간 질화물 층(140m)을 각각 포함할 수 있다. 실리사이드 패드들(312)은 예를 들어, 니켈 실리사이드 또는 몇몇 다른 적합한 실리사이드(들)이거나, 그렇지 않으면 이를 포함할 수 있다.
도 4 내지 도 22를 참조하면, 일련의 단면도들(400-2200)은 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물을 포함하는 IC를 형성하기 위한 방법의 몇몇 실시예들을 예시한다.
도 4의 단면도(400)에 의해 예시된 바와 같이, 경계 영역(104b)에 의해 분리된 메모리 영역(104m) 및 로직 영역(104l)을 포함하는 반도체 기판(104)이 준비된다. 반도체 기판(104)은 메모리 영역(104m)에서 리세스되고, 희생 유전체 층(406)은 메모리 영역(104m) 내에 형성된다.
몇몇 실시예들에서, 먼저 반도체 기판(104)을 커버하는 희생 하부 패드 층(402')이 형성되고, 희생 하부 패드 층(402')을 커버하는 희생 상부 패드 층(404')이 형성된다. 희생 하부 및 상부 패드 층들(402', 404')은 상이한 재료들로 형성되고, 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 스퍼터링, 열 산화, 또는 몇몇 다른 적합한 성장 또는 성막 프로세스(들)에 의해 형성될 수 있다. 본 명세서에서 사용된 바와 같이, "(들)"의 접미사를 갖는 용어(예를 들어, 프로세스)는 예를 들어 단수 또는 복수일 수 있다. 희생 하부 패드 층(402')은 예를 들어, 실리콘 산화물 또는 몇몇 다른 적합한 유전체(들)로 형성될 수 있으며, 그리고/또는 희생 상부 패드 층(404')은 예를 들어, 실리콘 질화물 또는 다른 적합한 유전체(들)로 형성될 수 있다.
그 후, 희생 상부 패드 층(404')은 패터닝되어 메모리 영역(104m)에 대응하는 개구를 형성하고 로직 영역(104l)을 커버한다. 프리커서 층(408)은 반도체 기판(104)의 상부면으로부터 형성되고, 따라서 반도체 기판(104)의 상부면의 높이를 감소시킨다. 몇몇 실시예들에서, 프리커서 층(408)은 산화물 층이고, 습식 프로세스에 의해 형성된다. 프리커서 층(408)은 후속하여 부분적으로 제거되고, 프리커서 층(408)의 하부 나머지 부분은 희생 유전체 층(406)을 형성한다.
도 5의 단면도(500)에 의해 예시된 바와 같이, 희생 유전체 층(406) 및 희생 하부 패드 층(402')은 제거되고, 메모리 영역(104m)의 메모리 유전체 층(604) 및 로직 영역(104l)의 하부 패드 층(402)으로 교체될 수 있다. 희생 상부 패드 층(404')은 제거되어, 메모리 영역(104m)의 메모리 유전체 층(604) 상에 형성된 메모리 패드 층(502) 및 로직 영역(104l)의 하부 패드 층(402) 상에 형성된 상부 패드 층(404)으로 교체된다. 상부 패드 층(502, 404)은 하나의 컨포멀한 층으로서 성막된 유전체 재료일 수 있다. 그 후, 메모리 영역(104m) 내의 컨포멀한 유전체 재료의 일부분은 에칭되고, 로직 영역(104l) 내의 컨포멀한 유전체 재료의 일부분의 상부면과 정렬된 상부면을 갖도록 패터닝된다. 메모리 패드 층(502) 및 상부 패드 층(404)은 동일하거나 상이한 재료로 제조될 수 있다. 경계 격리 구조물(106)은 반도체 기판(104)의 경계 영역(104b)에 형성된다. 경계 격리 구조물(106)은 이후 메모리 영역(104m) 및 로직 영역(104l) 상에 형성된 반도체 디바이스들 사이의 전기적 분리를 제공한다. 경계 격리 구조물(106)은 예를 들어, 메모리 영역(104m)으로부터 로직 영역(104l)까지 스텝 업된(stepping up) 계단형(stepped) 하부면을 가질 수 있고, 그리고/또는 예를 들어, 유전체 재료를 포함할 수 있다. 또한, 경계 격리 구조물(106)은 예를 들어, STI 구조물, DTI 구조물, 몇몇 다른 적합한 격리 영역(들)이거나, 그렇지 않으면 이를 포함할 수 있다. 반도체 기판(104)은 예를 들어, 벌크 실리콘 기판, SOI 기판, III-V족 기판, 또는 몇몇 다른 적합한 반도체 기판(들)이거나, 그렇지 않으면 이를 포함할 수 있다. 도 6의 단면도(600)에 의해 또한 예시된 바와 같이, 로직 영역(104l)을 제1 로직 영역(104l1)과 제2 로직 영역(104l2)으로 분할하는 로직 격리 구조물(310)이 로직 영역(104l)에 형성될 수 있다. 제1 로직 영역(104l1)은 경계 분리 구조물(106)과 제2 로직 영역(104l2) 사이에 측방으로 있다. 제1 로직 영역(104l1)은 예를 들어, 이후 형성되는 코어 로직 디바이스들을 지원할 수 있는 반면, 제2 로직 영역(104l2)은 예를 들어, 이후 형성되는 고전압 로직 디바이스들을 지원할 수 있다. 고전압 로직 디바이스들은 예를 들어, 코어 로직 디바이스들보다 높은 전압들(예를 들어, 더 큰 자릿수)에서 동작하도록 구성된 로직 디바이스들일 수 있다. 로직 격리 구조물(310)은 예를 들어, 유전체 재료를 포함할 수 있고, 그리고/또는 STI 구조물, DTI 구조물, 몇몇 다른 적합한 격리 영역(들)이거나, 그렇지 않으면 이를 포함할 수 있다. 몇몇 실시예들에서, 경계 분리 구조물(106) 및 로직 격리 구조물(310)을 형성하기 위한 프로세스는 경계 및 로직 격리 구조물들(106, 310)의 레이아웃들로 상부 패드 층들(404, 502)을 패터닝하는 단계, 및 트렌치들을 형성하기 위해 제 위치에 하부 및 상부 패드 층들(402, 404, 502)을 가지고 반도체 기판(104)에 에칭을 수행하는 단계를 포함한다. 트렌치들을 채우는 상부 패드 층들(404, 502)을 커버하도록 유전체 층이 형성되고, 평탄화가 상부 패드 층들(404 및 502)에 대해 수행되어 트렌치들 내에 경계 및 로직 격리 구조물들(106, 310)을 형성한다. 평탄화는 예를 들어, 화학 기계적 연마(CMP) 또는 몇몇 다른 적절한 평탄화 프로세스(들)에 의해 수행될 수 있다. 패터닝은 예를 들어, 포토리소그래피 및 에칭 프로세스를 사용하여 수행될 수 있다. 유전체 캐핑 층(504)이 그 후 상부 패드 층들(404, 502)과 경계 및 로직 격리 구조물들(106 및 310) 상에 형성된다. 유전체 층 및 유전체 캐핑 층(504)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 몇몇 다른 적합한 유전체 재료(들)로 형성될 수 있고, 그리고/또는 CVD, PVD, 스퍼터링, 또는 몇몇 다른 적합한 성막 프로세스(들)에 의해 수행될 수 있다.
도 6의 단면도(600)에 의해 예시된 바와 같이, 캡핑 층(504)이 형성되고 플로팅 게이트 층(602)을 패터닝하기 위한 마스킹 층으로서의 역할을 하도록 패터닝된다. 캐핑 층(504)이 형성되어, 메모리 영역(104m)에 대응하는 개구 및 메모리 영역(104m)에 더 가까운 격리 구조물(106)의 일부분을 갖도록 그리고 로직 영역(104l) 및 로직 영역(104l)에 더 가까운 격리 구조물(106)의 나머지 부분을 커버하도록 패터닝된다. 플로팅 게이트 층(602)이 메모리 유전체 층(604) 상에 형성되고 패터닝된다. 플로팅 게이트 층(602)은 먼저 메모리 영역(104m), 경계 영역(104b), 및 로직 영역(104l)을 커버하는 메모리 유전체 층(604) 및 캐핑 층(504) 위에 형성된다. 플로팅 게이트 층(602)은 예를 들어, 컨포멀하게 형성될 수 있고, 그리고/또는 예를 들어, 도핑된 폴리실리콘, 금속, 몇몇 다른 적합한 도전성 재료(들)로 형성될 수 있다. 몇몇 실시예들에서, 플로팅 게이트 층(602)은 CVD, PVD, 몇몇 다른 적절한 성막 프로세스(들)에 의해 형성된다. 그 후, 평탄화는 캐핑 층(504)에 도달될 때까지 플로팅 게이트 층(602)의 상단에 수행되어, 캐핑 층(504)으로부터 플로팅 게이트 층(602)을 제거한다. 몇몇 실시예들에서, 평탄화는 플로팅 게이트 층(602)의 최상부면을 캐핑 층(504)의 최상부면과 거의 동일한 높이로 리세스한다. 평탄화는 예를 들어, CMP 또는 몇몇 다른 적절한 평탄화 프로세스(들)에 의해 수행될 수 있다.
도 7의 단면도(700)에 의해 예시된 바와 같이, 플로팅 게이트 층(602)은 더 나은 커플링 비(couple ratio)를 위해 추가로 낮춰진다. 몇몇 실시예들에서, 캐핑 층(504)에 의해 노출되고 메모리 영역(104m)에 더 가까운 격리 구조물(106) 일부분은 플로팅 게이트 층(602)과 함께 낮아진다. 플로팅 게이트 층(602)은 습식 에칭 백 프로세스에 의해 낮아질 수 있다. 플로팅 게이트 층(602)을 낮춘 후에, 캐핑 층(504)은 후속하여 제거될 수 있다.
도 8의 단면도(800)에 의해 예시된 바와 같이, 플로팅 게이트 층(602), 경계 및 로직 격리 구조물들(106, 310), 및 상부 패드 층(404)을 커버하도록 다층 메모리 막(702)이 형성된다. 다층 메모리 막(702)은 제어 게이트 유전체 층(704), 제어 게이트 층(706), 및 제어 게이트 하드 마스크 층(708)을 포함한다.
플로팅 게이트 층(602), 경계 및 로직 격리 구조물들(106, 310), 및 상부 패드 층(404)을 커버하도록 제어 게이트 유전체 층(704)이 형성된다. 몇몇 실시예들에서, 제어 게이트 유전체 층(704)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합을 포함한다. 예를 들어, 제어 게이트 유전체 층(704)은 ONO 막일 수 있고, 그리고/또는 하부 산화물 층(704l), 하부 산화물 층(704l)을 커버하는 중간 질화물 층(704m), 및 중간 질화물 층(704m)을 커버하는 상부 산화물 층(704u)을 포함할 수 있다. 제어 게이트 유전체 층(704)은 예를 들어, CVD, PVD, 몇몇 다른 적절한 성막 프로세스(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
제어 게이트 층(706)은 제어 게이트 유전체 층(704)을 커버하도록 형성된다. 제어 게이트 층(706)은 예를 들어, 컨포멀하게 형성될 수 있고, 그리고/또는 예를 들어, 도핑된 폴리실리콘, 금속, 몇몇 다른 적합한 도전성 재료(들)로 형성될 수 있다. 또한, 몇몇 실시예들에서, 제어 게이트 층(706)은 CVD, PVD, 몇몇 다른 적절한 성막 프로세스(들)에 의해 형성된다.
제어 게이트 하드 마스크 층(708)은 제어 게이트 층(706)을 커버하도록 형성된다. 몇몇 실시예들에서, 제어 게이트 하드 마스크 층(708)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합을 포함한다. 예를 들어, 제어 게이트 하드 마스크 층(708)은 질화물-산화물-질화물(NON) 막일 수 있으며, 그리고/또는 하부 질화물 층(708l), 하부 질화물 층(708l)을 커버하는 중간 산화물 층(708m), 및 중간 산화물 층(708m)을 커버하는 상부 질화물(708u)을 포함할 수 있다. 제어 게이트 하드 마스크 층(708)은 예를 들어, CVD, PVD, 몇몇 다른 적절한 성막 프로세스(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 9의 단면도(900)에 의해 예시된 바와 같이, 메모리 영역(104m)으로부터 다층 메모리 막(702)의 부분들을 제거하기 위해 다층 메모리 막(702)에 에칭이 수행되어, 플로팅 게이트 층(602) 상에 한 쌍의 제어 게이트 전극들(138)을 형성한다. 또한, 에칭은 한 쌍의 제어 게이트 유전체 층들(136) 및 한 쌍의 제어 게이트 하드 마스크들(210)을 형성한다. 제어 게이트 유전체 층들(136)은 각각 제어 게이트 전극들(138) 아래에 놓이고, 제어 게이트 하드 마스크들(210)은 각각 제어 게이트 전극들(138) 위에 놓인다. 몇몇 실시예들에서, 에칭을 수행하기 위한 프로세스는 경계 영역(104b) 및 로직 영역(104l)을 커버하고 제어 게이트 전극들(138)을 위한 레이아웃으로 메모리 영역(104m)을 부분적으로 커버하도록 다층 메모리 막(702) 상에 마스킹 층(예를 들어, 도면에 도시되지 않은 포토레지스트 층)을 형성하고 패터닝하는 단계를 포함한다. 그 후 에천트는 에천트가 플로팅 게이트 층(602)에 도달할 때까지 제 위치에 마스킹 층을 가진 상태에서 다층 메모리 막(702)에 도포되고, 그 후 마스킹 층은 제거된다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 일련의 제조 프로세스들이 수행되어, 메모리 셀 구조물이 다층 메모리 막(702)으로부터 메모리 영역(104m) 상에 형성되는 한편, 다층 메모리 막(702)의 나머지는 경계 격리 구조물(106) 및 로직 영역(104l) 상에 남게 된다. 제조 프로세스들 중 일부가 제한의 목적이 아닌 일예로서 아래에서 설명된다.
제어 게이트 전극들(138)의 측벽들을 따라 제어 게이트 스페이서(140)가 형성되고; 제1 더미 게이트 스페이서(124a)는 다층 메모리 막(702)의 메모리 영역(104m)과 마주보는 측벽을 따라 경계 격리 구조물(106) 위에 놓이도록 형성된다. 몇몇 실시예들에서, 도 9의 구조물을 라이닝하는 제어 게이트 스페이서 층을 성막한 후, 제어 게이트 스페이서 층의 수평 세그먼트들이 제거될 때까지 제어 게이트 스페이서 층에 에칭을 수행함으로써, 제어 게이트 스페이서(140) 및 제1 더미 게이트 스페이서(124a)가 형성된다. 제어 게이트 스페이서 층(302)은 예를 들어, 컨포멀하게 형성될 수 있고, 그리고/또는 예를 들어, 실리콘 산화물, 실리콘 질화물, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합으로 형성될 수 있다. 몇몇 실시예들에서, 제어 게이트 스페이서 층은 ONO 층이거나, 그렇지 않으면 이를 포함한다. 또한, 제어 게이트 스페이서 층은 예를 들어, CVD, PVD, 또는 몇몇 다른 적합한 성막 프로세스(들)에 의해 형성될 수 있다.
제어 게이트 스페이서(140) 및 제1 더미 게이트 스페이서(124a)를 제 위치에 두고 플로팅 게이트 층(602)(도 9 참조) 및 메모리 유전체 층(604)에 에칭이 수행되어, 한 쌍의 플로팅 게이트 전극들(134) 및 한 쌍의 플로팅 게이트 유전체 층들(132)을 형성한다. 플로팅 게이트 전극들(134)은 각각 제어 게이트 전극들(138)의 아래 놓이며, 플로팅 게이트 층(602)으로 형성된다. 플로팅 게이트 유전체 층들(132)은 각각 플로팅 게이트 전극들(134)의 아래에 놓이고, 메모리 유전체 층(604)으로 형성된다. 에칭 동안, 제어 게이트 스페이서들(140) 및 제어 게이트 하드 마스크들(210)은 마스크로서의 역할을 한다.
플로팅 게이트 전극들(134) 및 제어 게이트 스페이서들(140)의 측벽들 상에 플로팅 게이트 스페이서(142)가 형성된다. 또한, 제1 더미 게이트 스페이서(124a)의 측벽 상에 제2 더미 게이트 스페이서(124b)가 형성된다. 몇몇 실시예들에서, 플로팅 게이트 스페이서들(142) 및 제2 더미 게이트 스페이서(124b)는 실리콘 산화물, 몇몇 다른 적합한 산화물(들), 또는 몇몇 다른 적합한 유전체(들)를 포함한다. 또한, 몇몇 실시예들에서, 플로팅 게이트 스페이서(142) 및 제2 더미 게이트 스페이서(124b)를 형성하기 위한 프로세스는 플로팅 게이트 스페이서 층을 성막한 후, 플로팅 게이트 스페이서 층의 수직 세그먼트들을 제거하지 않고 플로팅 게이트 스페이서 층의 수평 세그먼트들을 제거하기 위해 에칭하는 단계를 포함한다. 플로팅 게이트 스페이서 층(602)은 예를 들어, 컨포멀하게 성막될 수 있고, 그리고/또는 예를 들어, CVD, PVD, 또는 몇몇 다른 적합한 성막 프로세스(들)에 의해 형성될 수 있다.
공통 메모리 소스/드레인 영역(128)은 플로팅 게이트 전극들(134) 사이에 측방으로 반도체 기판(104)에 형성된다. 몇몇 실시예들에서, 공통 메모리 소스/드레인 영역(128)을 형성하기 위한 프로세스는 로직 및 경계 영역들(104l, 104b)을 커버하는 마스킹 층을 형성하여 패터닝하는 단계, 및 플로팅 게이트 전극들(134) 사이에 측방으로 공통 소스/드레인 갭 외부에 메모리 영역(104m)을 커버하는 단계를 포함한다. 이온 주입 또는 몇몇 다른 적합한 도핑 프로세스(들)이 마스킹 층을 제 위치에 두고 수행되고, 그 후 마스킹 층은 제거된다.
공통 메모리 소스/드레인 영역(128)을 커버하고 공통 소스/드레인 갭 내의 제어 게이트 스페이서들(140)의 측벽들 및 플로팅 게이트 전극들(134)의 측벽들을 또한 라이닝하는 소거 게이트 유전체 층(146)이 형성된다. 소거 게이트 유전체 층(146)은 예를 들어, 산화물, 질화물, 또는 몇몇 다른 적합한 유전체(들)로 형성될 수 있다. 몇몇 실시예들에서, 소거 게이트 유전체 층(146)을 형성하기 위한 프로세스는 고온 산화(HTO, high temperature oxidation), 인 시튜 스팀 발생(ISSG, in situ steam generation) 산화, 몇몇 다른 적합한 성막 또는 성장 프로세스(들), 또는 이들의 임의의 조합을 포함한다. 또한, 몇몇 실시예들에서, 프로세스는 공통 소스/드레인 갭 외부의 메모리 영역(104m) 부분들 상에 형성되는 유전체 재료를 제거하는 단계를 포함한다.
메모리 유전체 층(1502)은 플로팅 게이트 전극들(134)의 양측 상의 메모리 영역(104m)의 부분들을 커버하도록 형성된다. 메모리 유전체 층(1502)은 예를 들어, 산화물, 질화물, 또는 몇몇 다른 적합한 유전체(들)로 형성될 수 있다. 메모리 유전체 층(1502)은 예를 들어, HTO, ISSG 산화, 몇몇 다른 적절한 성막 또는 성장 프로세스(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다. 메모리 게이트 층 및 메모리 하드 마스크 층은 메모리 유전체 층(1502) 상에 형성된다. 메모리 하드 마스크 층은 공통 메모리 소스/드레인 영역(128)의 양측 상의 한 쌍의 선택 게이트 하드 마스크들(208), 공통 메모리 소스/드레인 영역(128)을 커버하는 소거 게이트 하드 마스크(212), 및 경계 격리 구조물(106)의 측벽을 접하는 더미 선택 게이트 하드 마스크(206)를 형성하도록 패터닝된다. 선택 게이트 하드 마스크들(208), 소거 게이트 하드 마스크(212), 및 더미 선택 게이트 하드 마스크(206)를 제 위치에 두고 메모리 게이트 층에 부가적인 에칭이 수행되어, 한 쌍의 선택 게이트 전극들(150), 소거 게이트 전극(144) , 및 더미 선택 게이트 전극(120)을 형성한다. 메모리 게이트 층은 예를 들어, 컨포멀하게 형성될 수 있고, 그리고/또는 예를 들어, 도핑된 폴리실리콘, 금속, 몇몇 다른 적합한 도전성 재료(들)로 형성될 수 있다. 메모리 게이트 층은 예를 들어, CVD, PVD, 또는 몇몇 다른 적합한 성막 프로세스(들)에 의해 형성될 수 있다.
그 후, 제1 하드 마스크 ARC(1002)는 위에서 설명된 구조물을 커버하도록 형성되고 평탄화 프로세스가 이어진다. 이로써, 제1 하드 마스크 ARC(1002)가 제어 게이트 하드 마스크 층(708) 및 하드 마스크들(210, 212, 208, 206)의 하부 부분들을 노출시키기에 충분히 에칭되면, 제1 하드 마스크 ARC(1002)의 상부면, 하드 마스크들(210, 212, 208, 206)의 상부면, 및 제어 게이트 하드 마스크 층(708)의 상부면은 함께 에칭 백된다. 또한, 몇몇 실시예들에서, 제1 하드 마스크 ARC(1002)는 예를 들어, 또 다른 에칭 프로세스 또는 몇몇 다른 적합한 제거 프로세스(들)에 의한 에칭 후에 제거된다. 제1 하드 마스크 ARC(1002)는 코팅 프로세스에 의해 형성될 수 있거나, 또는 예를 들어, CVD, PVD, 또는 몇몇 다른 적합한 성막 프로세스(들)에 의해 성막될 수 있다. 평탄화는 예를 들어, CMP 또는 몇몇 다른 적절한 평탄화 프로세스(들)에 의해 수행될 수 있다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 더미 라이너 층(302)은 도 10의 구조물을 커버하도록 형성된다. 더미 라이너 층(302)은 예를 들어, 컨포멀하게 형성될 수 있다. 몇몇 실시예들에서, 더미 라이너 층(302)은 실리콘 산화물 또는 몇몇 다른 적합한 유전체(들)로 형성된다. 제1 더미 캐핑 층(1104)은 더미 라이너 층(302)을 커버하도록 형성된다. 몇몇 실시예들에서, 제1 더미 캐핑 층(1104)은 폴리실리콘 또는 몇몇 다른 적합한 재료(들)로 형성된다. 또한, 더미 라이너 층(302) 및/또는 제1 더미 캐핑 층(1104)은 예를 들어, CVD, PVD, 몇몇 다른 적합한 성막 프로세스(들), 또는 이들의 임의의 조합에 후속하는 평탄화 프로세스에 의해 형성될 수 있다.
도 11의 단면도(1100)에 의해 또한 예시된 바와 같이, 더미 제어 게이트 유전체 층(118), 더미 제어 게이트 유전체 층(118) 위에 놓이는 더미 제어 게이트 전극(116), 및 더미 제어 게이트 전극(116) 위에 놓이는 더미 제어 게이트 하드 마스크(204)를 형성하도록, 제1 더미 캐핑 층(1104), 더미 라이너 층(302), 및 다층 메모리 막(702)(도 10 참조)에 에칭이 수행된다. 몇몇 실시예들에서, 에칭은 메모리 영역(104m) 및 경계 격리 구조물(106)의 일부분을 커버하는 포토 레지스트 층(1102)을 형성하고 패터닝함으로써 수행된다. 에천트는 그 후 패터닝된 포토레지스트 층(1102)에 따라 제1 더미 캐핑 층(1104), 더미 라이너 층(302), 제어 게이트 하드 마스크 층(708)(도 10 참조), 및 제어 게이트 층(706)(도 10 참조)에 도포되고, 제어 게이트 유전체 층(704)의 상부 산화물 층(704u)에서 멈춘다. 제어 게이트 유전체 층(704)이 그 후 에칭되고, 로직 제어 영역을 마주보는 더미 제어 게이트 하드 마스크(204)의 일부분은 제어 게이트 유전체 층(704)과 동시에 제거된다(프로세스에 의해 제거된 부분은 점선으로 도시됨). 더미 제어 게이트 하드 마스크(204)는 더미 제어 게이트 유전체 층(118) 및 더미 제어 게이트 전극(116)의 측벽들에 대해 리세스된 측벽을 갖는다. 집합적으로, 더미 제어 게이트 유전체 층(118), 더미 제어 게이트 전극(116), 더미 제어 게이트 하드 마스크(204), 더미 라이너 층(302), 및 제1 더미 캐핑 층(1104)은 경계 격리 구조물(106) 위에 놓이고 로직 영역(104l)을 마주보는 더미 측벽을 정의한다. 더미 측벽(112s)은 이종(예를 들어, 복수의 재료들)이고, 상부 수직 부분 및 하부 수직 부분은 측방 부분에 의해 연결되며, 상부 수직 부분은 하부 수직 부분에 대해 메모리 영역(104m)을 향해 리세스된다. 포토레지스트 층(1102)은 그 후 스트리핑된다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 경계 측벽 스페이서 층(1202)이 제1 더미 캐핑 층(1104), 경계 격리 구조물(106), 및 로직 영역(104l)을 커버하도록 형성되고, 추가로 더미 측벽(112s)을 라이닝하도록 형성된다. 몇몇 실시예들에서, 경계 측벽 스페이서 층(1202)은 폴리실리콘, 비정질 실리콘, 금속, 금속 질화물, 유전체, 제1 더미 캐핑 층(1104)과 동일한 재료, 또는 상부 패드 층(404)과 상이한 재료, 또는 몇몇 다른 적합한 재료(들)로 형성된다. 예를 들어, 경계 측벽 스페이서 층(1202)은 텅스텐, 알루미늄 구리, 탄탈, 탄탈륨 질화물, 또는 몇몇 다른 적절한 금속(들) 또는 금속 질화물(들)로 형성될 수 있다. 또 다른 예로서, 경계 측벽 스페이서 층(1202)은 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 몇몇 다른 적합한 유전체(들)로 형성될 수 있다. 경계 측벽 스페이서 층(1202)은 예를 들어, 컨포멀하게 형성될 수 있고, 그리고/또는 예를 들어, CVD, PVD, 몇몇 다른 적합한 성막 프로세스(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 경계 측벽 스페이서 층(1202)의 수직 세그먼트들을 제거하지 않고 경계 측벽 스페이서 층(1202)의 수평 세그먼트들을 제거하기 위해 경계 측벽 스페이서 층(1202)(도 12 참조)에 에칭이 수행되어, 더미 측벽(112s) 상에 경계 측벽 스페이서(114)를 형성한다. 경계 측벽 스페이서(114) 및 제1 더미 캐핑 층(1104)은 경계 격리 구조물(106) 위에 놓이고 로직 영역(104l)과 마주보는 경계 측벽(114s)을 공동으로 정의한다. 몇몇 실시예들에서, 제1 더미 캐핑 층(1104)에 의해 정의된 경계 측벽(114s)의 부분은 경계 측벽 스페이서(114)에 의해 정의된 경계 측벽(114s)의 부분과 연속적이다. 또한, 경계 측벽(114s)은 매끄럽거나 실질적으로 매끄럽고, 로직 영역(104l)을 향해 아래로 경사진다. 몇몇 실시예들에서, 경계 측벽(114s)은 제1 더미 캐핑 층(1104)의 상부면으로부터 경계 측벽 스페이서(114)의 하부면까지 연속적으로 연장된다. 에칭은 예를 들어, 건식 에칭 또는 몇몇 다른 적합한 에칭 프로세스(들)에 의해 수행될 수 있다. 건식 에칭은 예를 들어, 할로겐 화학물, 불소 화학물, 몇몇 다른 적합한 화학물, 또는 몇몇 다른 적합한 화학물들을 사용할 수 있다. 할로겐 화학물은 예를 들어, 염소(예를 들어, Cl2), 할로겐 브롬화물(예를 들어, HBr), 산소(예를 들어, O2), 아르곤, 몇몇 다른 적합한 할로겐(들), 또는 이들의 임의의 조합을 포함할 수 있다. 불소 화학물은 예를 들어, 테트라플루오로메탄(예를 들어, CF4), 플루오로폼(예를 들어, CHF3), 디플루오로메탄(예를 들어, CH2F2), 황 헥사플루오라이드(예를 들어, SF6), 헥사플루오로에탄(예를 들어, C2F6), 헥사플루오로프로필렌(예를 들어, C3F6), 옥타플루오로시클로부탄(예를 들어, C4F8), 퍼플루오로사이클로펜텐(C5F8), 몇몇 다른 적합한 불소(들), 또는 이들의 임의의 조합을 포함할 수 있다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 보호 유전체 층(1402)은 경계 측벽 스페이서(114)의 상부면 상에 형성된다. 몇몇 실시예들에서, 보호 유전체 층(1402)은 산화물 층이다. 보호 유전체 층(1402)은 별도의 마스크가 없는 열 프로세스에 의해 형성될 수 있어, 제1 더미 캐핑 층(1104) 및 경계 측벽 스페이서(114)의 최상부 부분 보호 유전체 층(1402)을 형성하기 위해 산화된다. 보호 유전체 층(1402)은 경계 격리 구조물(106) 또는 다른 유전체 피처들 상이 아니라, 전체적으로 제1 더미 캐핑 층(1104) 및 경계 측벽 스페이서(114) 상에 형성된다. 보호 유전체 층(1402)은 약 10Å 내지 약 1000Å, 바람직하게 약 100Å 내지 약 200Å 범위의 두께를 가질 수 있다. 몇몇 실시예들에서, 보호 유전체 층(1402)은 하부 패드 층(402)의 두께 또는 하부 패드 층(402) 및 상부 패드 층(404)의 집합적인 두께에 필적하는 두께를 갖도록 형성된다. 보호 유전체 층(1402)은 패드 제거 프로세스 동안 경계 격리 구조물(106)을 보호할 수 있고, 경계 측벽 스페이서(114)와 경계 격리 구조물(106)의 연결 지점에서 언더컷의 형성을 방지하며, 이는 도 15와 연관하여 아래에 도시되고 설명된다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 상부 패드 층(404) 및 하부 패드 층(402)을 로직 영역(104l)으로부터 제거하기 위해 상부 패드 층(404) 및 하부 패드 층(402)(도 14 참조)에 에칭이 수행된다. 몇몇 실시예들에서, 에칭은 경계 및 로직 격리 구조물들(106, 310)에 의해 정의된 측벽들을 갖는 로직 리세스들을 초래한다. 몇몇 실시예들에서, 경계 측벽 스페이서(114) 및 제1 더미 캐핑 층(1104)에 관하여 상부 패드 층(404)에 대해 높은 에칭 레이트를 갖는 에천트로 에칭이 수행되어, 경계 측벽 스페이서(114) 및 제1 더미 캐핑 층(1104)은 에칭을 위한 마스크로서의 역할을 한다.
경계 측벽 스페이서(114) 및 보호 유전체 층(1402)이 없는 경우, 상부 패드 층(404) 및 하부 패드 층(402)에 대한 에칭은 측방 언더커팅, 디봇들 등이 더미 측벽(112s)을 따라 형성되게 할 수 있다. 예를 들어, 더미 측벽(112s)은 이종(예를 들어, 다수의 재료들)이고, 상부 패드 층(404)과 동일한 재료(예를 들어, 다결정 재료)를 포함할 수 있어, 상부 패드 층(404)을 제거하기 위해 사용된 에천트는 또한 더미 측벽(112s)의 일부분을 부분적으로 제거할 수 있다. 또한, 경계 측벽 스페이서(114)는 에칭 후에 매끄러운 채로 남아있는 매끄러운 경계 측벽(114s)을 제공한다. 예를 들어, 경계 측벽(114s)은 상부 패드 층(404)을 제거하기 위해 사용된 에천트가 낮거나 무시할 수 있는 정도의 에칭 레이트를 갖는 재료일 수 있다. 다른 예로서, 경계 측벽(114s)에 대한 에칭이 경계 측벽(114s)에 걸쳐 균일하거나 실질적으로 균일하도록, 경계 측벽(114s)은 균질(예를 들어, 단일 재료)일 수 있다. 경계 측벽(114s)이 에칭 후에 매끄럽게 유지되기 때문에, 경계 측벽(114s)은 후속 프로세싱 동안 생성된 에칭 잔류물(예를 들어, 하이 κ 에칭 잔류물)을 트래핑하지 않고 에칭 잔류물의 완전한 제거를 용이하게한다.
상기 설명된 바와 같이, 보호 유전체 층(1402)(도 14 참조) 및 경계 격리 구조물(106)의 최상부 부분은 하부 패드 층(402)과 함께 동시에 제거된다. 경계 측벽 스페이서(114) 상에 형성된 보호 유전체 층(1402)이 존재하지 않으면, 경계 격리 구조물(106)이 에칭 선택도로 인해 하부 패드 층(402)과 동시에 제거될 때 변경되지 않고 남아있으며, 그 결과 언더컷이 경계 측벽 스페이서(114) 아래의 연결 지점(1502)에서 형성된다. 경계 측벽 스페이서(114) 상에 형성된 보호 유전체 층(1402)에 의해, 보호 유전체 층(1402)은 패드 제거 프로세스 동안 경계 격리 구조물(106)을 보호할 수 있고, 경계 측벽 스페이서(114)와 경계 격리 구조물(106)의 연결 지점(1502)에서 언더컷의 형성을 방지할 수 있어, 후속 프로세스들 동안 잔류물 오염을 방지하고 따라서 디바이스 신뢰성을 향상시킨다. 결과적인 경계 측벽(114s)은 경계 격리 구조물(106)에 의해 정의된 하부 부분과 연속하고 그리고/또는 하부 부분과 같은 높이인 경계 측벽 스페이서(114)에 의해 형성된 상부 부분을 갖는다. 경계 측벽(114s)은 로직 디바이스(110)를 향해 아래로 경사진다. 또한, 경계 측벽(114s)은 상부에서 하부까지 매끄럽고, 몇몇 실시예들에서 상부에서 하부까지 연속적으로 연장된다. 예를 들어, 경계 측벽(114s)은 경계 측벽(114s)의 상단 에지로부터 경계 측벽(114s)의 하단 에지까지 매끄럽고 그리고/또는 연속적으로 연장될 수 있다. 경계 측벽(114s)의 상단 에지는 예를 들어, 더미 측벽(112s)의 상단 에지 및/또는 경계 측벽 스페이서(114)의 상부면과 평행하거나 실질적으로 평행할 수 있다. 경계 측벽(114s)의 하단 에지는 예를 들어, 경계 측벽 스페이서(114)의 하부면 위에 이격될 수 있다.
도 16의 단면도(1600)에 의해 예시되는 바와 같이, 제1 로직 영역(104l1)으로부터 제거하고 제2 로직 영역(104l2) 상에 형성하도록 HV 유전체 층(1602)이 형성되고 패터닝된다. HV 유전체 층(1602)은 예를 들어, 산화물, 하이 κ 유전체, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합으로 형성될 수 있다. HV 유전체 층(1602)은 또한 제1 더미 캐핑 층(1104) 및 경계 측벽 스페이서(114) 상에 형성될 수 있다. HV 유전체 층(1602)은 컨포멀하게 형성될 수 있고, 그리고/또는 CVD, PVD, 무전해 도금, 전기 도금, 몇몇 다른 적절한 성장 또는 성막 프로세스(들), 또는 이들의 임의의 조합에 의해 형성된다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 로직 유전체 층(1702)은 도 16의 구조물을 커버하고 라이닝하도록 형성된다. 또한, 로직 게이트 층(1704)은 로직 유전체 층(1702)을 커버하도록 형성되고, 로직 하드 마스크 층(1706)은 로직 게이트 층(1704)을 커버하도록 형성된다. 로직 유전체 층(1702)은 예를 들어, 산화물, 하이 κ 유전체, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합으로 형성될 수 있다. 로직 게이트 층(1704)은 예를 들어, 도핑된 또는 비-도핑된 폴리실리콘, 금속, 몇몇 도전성 재료, 또는 몇몇 다른 적합한 재료(들)로 형성될 수 있다. 로직 하드 마스크 층(1706)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합으로 형성될 수 있다. 몇몇 실시예들에서, 로직 유전체 층(1704), 로직 게이트 층(1704), 및 로직 하드 마스크 층(1706)은 컨포멀하게 형성될 수 있고, 그리고/또는 CVD, PVD, 무전해 도금, 전기 도금, 몇몇 다른 적절한 성장 또는 성막 프로세스(들), 또는 이들의 임의의 조합에 의해 형성된다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 더미 로직 게이트 유전체 층(306), 더미 로직 게이트 유전체 층(308), 및 더미 로직 게이트 하드 마스크(2702)을 형성하도록, 로직 하드 마스크 층(1706), 로직 게이트 층(1704), 및 로직 유전체 층(1702)(도 17 참조)에 에칭이 수행된다. 더미 로직 게이트 유전체 층(306) 및 더미 로직 게이트 전극(308)은 경계 측벽 스페이서(114)와 로직 영역(104l) 사이에 측방으로 경계 격리 구조물(106) 위에 놓이고, 더미 로직 게이트 하드 마스크(2702)는 더미 로직 게이트 전극(308) 위에 놓인다. 또한, 에칭은 한 쌍의 제2 로직 게이트 유전체 층들(156b), 한 쌍의 희생 로직 게이트 전극들(2704), 및 한 쌍의 제어 게이트 하드 마스크들(2706)을 형성한다. 제2 로직 게이트 유전체 층들(156b) 및 희생 로직 게이트 전극들(2704)은 각각 제1 및 제2 로직 영역들(104l1, 104l2) 위에 놓이고, 로직 게이트 하드 마스크들(2706)은 각각 희생 로직 게이트 전극들(2704) 위에 놓인다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, 로직 게이트 유전체 층(1702) 및 제1 더미 캐핑 층(1104)을 메모리 영역(104m)으로부터 제거하기 위해 로직 게이트 유전체 층(1702) 및 제1 더미 캐핑 층(1104)에 에칭이 수행된다. 몇몇 실시예들에서, 에칭은 메모리 영역(104m)이 아니라 로직 영역(104l) 및 경계 격리 구조물(106)을 커버하는 포토레지스트 층(1902)을 형성하고 패터닝함으로써 수행된다. 그 후 에천트가 더미 라이너 층(302)에 도달할 때까지, 포토레지스트 층(1902)을 제 위치에 두고 로직 유전체 층(1704) 및 제1 더미 캐핑 층(1104)에 에천트가 도포되고, 포토레지스트 층(1902)은 그 후 스트리핑된다. 더미 라이너 층(302)은 예를 들어, 에칭을위한 에칭 스탑으로서의 역할을 할 수 있다.
도 20의 단면도(2000)에 의해 예시된 바와 같이, 선택 게이트 전극(150)의 측벽들, 더미 셀렉트 게이트 전극(120)의 측벽, 제1 더미 캐핑 층(1104)의 측벽, 더미 로직 게이트 전극(308)의 측벽들, 및 희생 로직 게이트 전극들(2704)의 측벽들을 따라 메인 측벽 스페이서(160)가 형성된다. 예시의 용이함을 위해, 메인 측벽 스페이서들(160) 중 일부만이 160으로 라벨링된다. 몇몇 실시예들에서, 메인 측벽 스페이서(160)는 실리콘 산화물, 실리콘 질화물, 몇몇 다른 적합한 유전체(들), 또는 이들의 임의의 조합을 포함한다. 또한, 몇몇 실시예들에서, 메인 측벽 스페이서(160)를 형성하기 위한 프로세스는 도 19의 구조물을 커버하고 라이닝하는 메인 경계 측벽 스페이서 층을 스페이서 층을 성막하는 단계를 포함한다. 그 후 메인 경계 측벽 스페이서 층의 수직 세그먼트들을 제거하지 않고 메인 경계 측벽 스페이서 층의 수평 세그먼트들을 제거하기 위해 메인 경계 측벽 스페이서 층에 에치 백이 수행된다. 메인 경계 측벽 스페이서 층은 예를 들어, 컨포멀하게 성막될 수 있고, 그리고/또는 예를 들어, CVD, PVD, 몇몇 다른 적합한 성막 프로세스(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 20의 단면도(2000)에 의해 또한 예시된 바와 같이, 개별 메모리 소스/드레인 영역들(126)은 메모리 영역(104m)에 형성되며, 각각 선택 게이트 전극들(150)에 접한다. 또한, 로직 소스/드레인 영역들(152)은 로직 영역(104l)에서 쌍으로 형성되고, 각각의 쌍의 소스/드레인 영역들은 희생 로직 게이트 전극(2704)의 대향 측벽들과 각각 접한다. 몇몇 실시예들에서, 개별 메모리 소스/드레인 영역들(126) 및 로직 소스/드레인 영역들(152)을 형성하기 위한 프로세스는 반도체 기판(104)으로의 이온 주입을 포함한다. 도펀트들 및/또는 주입 에너지는 예를 들어, 더미 라이너 층(302), 메모리 유전체 층(1502), 로직 유전체 층(1702), 및 하부 패드 층(402)을 통해 이온 주입을 수행하도록 선택될 수 있다. 다른 실시예들에서, 이온 주입 이외의 몇몇 프로세스가 개별 메모리 소스/드레인 영역들(126) 및 로직 소스/드레인 영역들(152)을 형성하는데 사용된다.
도 20의 단면도(2000)에 의해 예시된 바와 같이, 더미 라이너 층(302), 메모리 유전체 층(1502)(도 19 참조), 및 로직 유전체 층(1702)(도 19 참조)에 에칭이 수행되어, 개별 메모리 소스/드레인 영역들(126) 및 로직 소스/드레인 영역들(152)로부터 이들 층들을 제거하고, 그에 의해 개별 메모리 소스/드레인 영역들(126) 및 로직 소스/드레인 영역들(152)을 노출시킨다. 또한, 에칭은 한 쌍의 선택 게이트 유전체 층들(148), 더미 선택 게이트 유전체 층(122), 더미 논리 게이트 유전체 층(306), 및 한 쌍의 제2 논리 게이트 유전체 층(156b)을 형성한다.
경계 측벽 스페이서(114)의 형성 및 보호 유전체 층(1402)의 형성 및 제거(도 12 내지 도 15과 함께 위에 설명됨)는 에칭 동안 결함이 없는 매끄러운 경계 측벽(114s)을 제공하기 때문에, 경계 측벽(114s)은 에칭 잔류물(예를 들어, 하이 κ 에칭 잔류물)을 트래핑하지 않는다. 이것은 에칭 잔류물의 완전한 제거를 용이하게 한다. 에칭 잔류물의 완전한 제거를 용이하게 함으로써, 경계 측벽 스페이서(114)는 반도체 기판(104) 상의 반도체 디바이스들(예를 들어, 로직 또는 메모리 디바이스들)의 수율 및 신뢰성을 증가시킬 수 있다.
도 20의 단면도(2000)에 의해 또한 예시된 바와 같이, 개별 메모리 소스/드레인 영역들(126) 및 로직 소스/드레인 영역들(152) 상에 실리사이드 패드들(312)이 형성된다. 예시의 용이함을 위해, 실리사이드 패드들(312) 중 일부만이 312으로 라벨링된다. 실리사이드 패드들(312)은 예를 들어, 니켈 실리사이드 또는 몇몇 다른 적합한 실리사이드(들)이거나 그렇지 않으면 이를 포함할 수 있고, 그리고/또는 예를 들어, 실리사이드 프로세스 또는 몇몇 다른 적합한 성장 프로세스(들)에 의해 형성될 수 있다.
도 21의 단면도(2100)에 의해 예시된 바와 같이, 마스킹 층이 도 20의 구조물을 커버하도록 형성되고 평탄화 프로세스가 이어진다. 평탄화 프로세스는 제어, 선택, 소거, 및 로직 게이트 하드 마스크들(210, 208, 212, 2706), 더미 제어, 선택, 및 로직 게이트 하드 마스크들(204, 206, 2702), 및 제1 더미 캐핑 층(1104)(도 20 참조)을 제거할 수 있다. 평탄화 프로세스는 예를 들어, CMP 또는 몇몇 다른 적절한 평탄화 프로세스(들)일 수 있다.
도 21의 단면도(2100)에 의해 또한 예시되는 바와 같이, 하부 ILD 층(162l)은 도 21의 구조물의 평면 표면과 동일 평면이거나 또는 실질적으로 동일 평면인 상부면으로 형성된다. 하부 ILD 층(162l)은 예를 들어, 산화물, 로우 k 유전체, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있다. 하부 ILD 층(162l)은 예를 들어, CVD, PVD, 스퍼터링, 또는 전술 한 것의 임의의 조합에 의해 성막될 수 있고, 평탄화 프로세스가 이어진다. 평탄화 프로세스는 예를 들어, CMP 또는 몇몇 다른 적절한 평탄화 프로세스(들)일 수 있다. 평탄화 프로세스는 하부 ILD 층(162l)의 상부면을 희생 로직 게이트 전극들(2704)(도 20 참조)의 상부면과 거의 평행하게 리세스하여, 희생 로직 게이트 전극들(2704)을 노출시킨다. 그 후, 대체 게이트 프로세스가 수행된다: 희생 로직 게이트 전극(2704)을 제거하기 위해 희생 로직 게이트 전극들(2704)에 에칭이 수행된다. 몇몇 실시예들에서, 희생 로직 게이트 전극들(2704)이 제거될 때까지 구조물의 다른 영역들을 보호하기 위해 제 위치에 마스킹 층을 두고 에칭이 수행된다. 희생 로직 게이트 전극들(2704) 대신에 로직 게이트 전극들(158)이 형성된다. 로직 게이트 전극들(158)은 예를 들어, 금속, 도핑된 폴리실리콘, 희생 로직 게이트 전극들(2704)과 상이한 재료, 또는 몇몇 다른 적합한 도전성 재료(들)일 수 있다. 몇몇 실시예들에서, 로직 게이트 전극들(158)을 형성하기 위한 프로세스는 예를 들어, CVD, PVD, 무전해 도금, 전기 도금, 또는 몇몇 다른 적합한 성장 또는 성막 프로세스(들)에 의해 도전성 층을 형성하는 단계를 포함한다. 그 후, 하부 ILD 층(162l)에 도달될 때까지 도전성 층에 평탄화가 수행된다. 평탄화는 예를 들어, CMP 또는 몇몇 다른 적절한 평탄화 프로세스(들)에 의해 수행될 수 있다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 상부 ILD 층(162u)은 도 21의 구조물을 커버하고 평면 또는 실질적으로 평면인 상부면을 갖도록 형성된다. 몇몇 실시예들에서, 상부 ILD 층(162u)은 예를 들어, 산화물, 로우 k 유전체, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있다. 또한, 상부 ILD 층(162u)은 예를 들어, 상부 ILD 층(162u)을 성막하고, 후속하여 상부 ILD 층(162u)의 상부면에 평탄화를 수행하여 형성될 수 있다. 성막은 예를 들어, CVD, PVD, 스퍼터링, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 평탄화는 예를 들어, CMP 또는 몇몇 다른 적절한 평탄화 프로세스(들)에 의해 수행될 수 있다.
도 22의 단면도(2200)에 의해 또한 예시된 바와 같이, 상부 ILD 층(162u) 및 하부 ILD 층(162l)을 통해 개별 메모리 소스/드레인 영역들(126), 로직 소스/드레인 영역들(152), 공통 메모리 소스/드레인 영역(128), 제어 게이트 전극들(138), 선택 게이트 전극들(150), 소거 게이트 전극(144), 로직 게이트 전극들(158), 또는 이들의 임의의 조합까지 연장되도록 콘택 비아들(164)이 형성된다.
도 23을 참조하면, 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물을 포함하는 IC를 형성하기 위한 방법의 몇몇 실시예들의 흐름도(2300)가 제공된다. IC는 예를 들어, 도 4 내지 도 22의 IC에 대응할 수 있다.
2302에서, 기판이 제공된다. 기판은 메모리 영역 및 로직 영역을 포함한다. 메모리 유전체 층이 메모리 영역에 형성된다. 예컨대, 도 4을 참조하라.
2304에서, 로직 영역으로부터 메모리 영역을 분리시키는 경계 격리 구조물이 형성된다. 예컨대, 도 5을 참조하라.
2306에서, 기판을 커버하도록 다층 메모리 막이 형성된다. 예컨대, 도 6 내지 도 8을 참조하라.
2308에서, 경계 격리 구조물 및 로직 영역 상에 다층 메모리 막의 나머지를 남기면서, 다층 메모리 막으로부터 메모리 영역 상에 메모리 셀 구조물이 형성된다. 예컨대, 도 9 내지 도 10를 참조하라.
2310에서, 다층 메모리 막은 경계 격리 구조물 위에 놓이고 로직 영역을 마주보는 더미 측벽을 형성하도록 패터닝된다. 예컨대, 도 11을 참조하라.
2312에서, 매끄러운 경계 측벽을 갖는 더미 측벽 상의 경계 측벽 스페이서를 형성하기 위하여 경계 측벽 스페이서 층이 형성되고 패터닝된다. 예컨대, 도 12 및 도 13을 참조하라.
2314에서, 보호 유전체 층이 경계 측벽 스페이서의 상부면 상에 형성된다. 예컨대, 도 14을 참조하라.
2316에서, 로직 영역 내에 하부 패드 층 및 상부 패드 층이 보호 유전체 층과 동시에 제거된다. 보호 유전체 층은 경계 측벽 스 페이서와 경계 격리 구조물의 연결 지점에서 언더컷을 방지한다. 예컨대, 도 15을 참조하라.
2318에서, 로직 유전체 층 및 로직 게이트 층이 로직 영역 상에 형성된다. 유전체 잔류물은 경계 측벽 스 페이서와 경계 격리 구조물의 연결 지점에서 감소되거나 제거된다. 예컨대, 도 16 및 도 17을 참조하라.
2320에서, 로직 디바이스들이 로직 영역에 형성된다. 예컨대, 도 18 내지 도 22를 참조하라.
본 명세서에서 도 23의 흐름도(2300)는 일련의 동작들 또는 이벤트들로서 도시되고 설명되지만, 이러한 동작들 또는 이벤트들의 나타난 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 도시되고 및/또는 설명된 것 이외에도 이와 다른 순서로 발생할 수 있고 및/또는 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 예시된 모든 동작들이 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하도록 요구될 수 있는 것은 아니며, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 양상에서 실행될 수 있다.
전술한 관점에서, 본원 출원의 몇몇 실시예들은 집적 회로(IC)에 관한 것이다. IC는, 반도체 기판 내에 배치되고 반도체 기판의 로직 영역과 메모리 영역을 분리시키는 격리 구조물을 포함한다. 격리 구조물은 유전체 재료를 포함한다. IC는 메모리 영역에 배치된 메모리 셀 및 격리 구조물 상에 배치된 더미 제어 게이트 구조물을 더 포함한다. 더미 제어 게이트 구조물은 로직 영역을 마주보고 다수의 재료들을 포함하는 더미 측벽을 정의한다. IC는 더미 제어 게이트 구조물의 더미 측벽을 따라 격리 구조물 상에 배치된 경계 측벽 스페이서를 더 포함한다. 경계 측벽 스페이서는 로직 영역을 마주보는 매끄러운 경계 측벽을 갖는다. IC는 로직 영역 상에 배치된 로직 디바이스를 더 포함한다.
또한, 본 출원의 몇몇 실시예들은 IC에 관하 것이다. IC는 상부에 메모리 셀이 배치된 메모리 영역 및 상부에 로직 디바이스가 배치된 로직 영역을 포함하는 반도체 기판을 포함한다. IC는, 반도체 기판 내에 배치되고 로직 영역과 메모리 영역을 분리시키는 격리 구조물을 더 포함한다. 격리 구조물은 유전체 재료를 포함한다. IC는 격리 구조물 상에 배치된 더미 제어 게이트 유전체 층 및 더미 제어 게이트 유전체 층 상에 배치된 더미 제어 게이트 전극을 더 포함한다. IC는 더미 제어 게이트 전극 및 더미 제어 게이트 유전체 층을 따라 격리 구조물 상에 배치된 경계 측벽 스페이서를 더 포함한다. 경계 측벽 스페이서 및 격리 구조물의 최상부 부분은 공동으로 로직 영역을 마주보는 경계 측벽을 정의한다. 경계 측벽은 연속적이며 로직 영역을 향해 아래로 경사진다.
또한, 본 출원의 몇몇 실시예들은 로직 영역 및 메모리 영역을 포함하는 반도체 기판을 제공하고 로직 영역 상에 하부 패드 층 및 상부 패드 층을 형성하는 방법에 관한 것이다. 방법은 반도체 기판에 격리 구조물을 형성하는 단계를 더 포함하며, 격리 구조물은 로직 영역과 메모리 영역을 분리시킨다. 방법은 메모리 영역 상에 메모리 셀 구조물을 형성하고 격리 구조물 상에 더미 구조물을 형성하도록 다층 막을 형성하여 패터닝하는 단계를 더 포함하며, 더미 구조물은 로직 영역을 마주보는 더미 구조물의 더미 측벽을 정의한다. 방법은 더미 구조물을 커버하는 경계 측벽 스페이서를 형성하도록 다층 막 위에 놓이는 경계 측벽 스페이서 층을 형성하여 패터닝하는 단계를 더 포함하며, 경계 측벽 스페이서는 로직 영역을 마주보는 경계 측벽 스페이서의 경계 측벽을 적어도 부분적으로 정의한다. 방법은 경계 측벽 스페이서의 상부면 상에 보호 유전체 층을 형성하는 단계를 더 포함한다. 방법은 로직 영역에서 하부 패드 층 및 상부 패드 층을 제거하는 단계를 더 포함한다. 보호 유전체 층은 동시에 제거된다. 방법은 로직 영역 상에 로직 디바이스 구조물을 형성하는 단계를 더 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 집적 회로(IC, integrated circuit)를 형성하기 위한 방법에 있어서,
로직 영역 및 메모리 영역을 포함하는 반도체 기판을 제공하는 단계;
상기 로직 영역 상에 하부 패드 층 및 상부 패드 층을 형성하는 단계;
상기 로직 영역과 상기 메모리 영역 사이에 있는 더미 구조물을 형성하는 단계 ― 상기 더미 구조물은 상기 로직 영역을 마주보는 상기 더미 구조물의 더미 측벽을 정의함 ― ;
상기 더미 구조물을 커버하는 경계 측벽 스페이서를 형성하는 단계 ― 상기 경계 측벽 스페이서는 상기 로직 영역을 마주보는 상기 경계 측벽 스페이서의 경계 측벽을 적어도 부분적으로 정의함 ― ;
상기 경계 측벽 스페이서의 상부면 상에 보호 유전체 층을 형성하는 단계;
로직 영역에서 상기 하부 패드 층 및 상기 상부 패드 층을 제거하는 단계 ― 상기 보호 유전체 층은 동시에 제거됨 ― ; 및
상기 로직 영역 상에 로직 디바이스 구조물을 형성하는 단계
를 포함하는, 집적 회로(IC)를 형성하기 위한 방법.
실시예 2. 실시예 1에 있어서,
상기 보호 유전체 층은 상기 경계 측벽 스페이서의 최상부 부분이 상기 보호 유전체 층을 형성하도록 열 프로세스에 의해 형성되는 것인, 집적 회로(IC)를 형성하기 위한 방법.
실시예 3. 실시예 1에 있어서,
상기 더미 구조물은, 상기 메모리 영역 상에 메모리 셀 구조물을 형성하고 격리 구조물 상에 상기 더미 구조물을 형성하도록 다층 막을 형성하여 패터닝함으로써 형성되는 것인, 집적 회로(IC)를 형성하기 위한 방법.
실시예 4. 실시예 3에 있어서,
상기 경계 측벽 스페이서 및 상기 격리 구조물의 상부 부분은 상기 로직 영역을 마주보는 상기 경계 측벽을 공동으로(collectively) 정의하며, 상기 경계 측벽은 경사져 있고, 상기 경계 측벽 스페이서에 의해 정의된 상기 경계 측벽의 부분은 상기 격리 구조물에 의해 정의된 상기 경계 측벽의 부분과 연속되는 것인, 집적 회로(IC)를 형성하기 위한 방법.
실시예 5. 실시예 3에 있어서,
상기 격리 구조물에 대한 평탄한 상부면을 형성하기 위하여 평탄화 프로세스를 수행하는 단계를 더 포함하는, 집적 회로(IC)를 형성하기 위한 방법.
실시예 6. 실시예 3에 있어서,
상기 메모리 셀 구조물 및 상기 경계 측벽 스페이서의 형성은:
상기 메모리 영역 상에 상기 메모리 셀 구조물을 형성하도록 상기 다층 막을 패터닝하는 단계;
상기 메모리 셀 구조물 및 상기 다층 막의 나머지를 커버하는 더미 캐핑 층을 형성하는 단계;
상기 로직 영역으로부터 상기 다층 막 및 상기 더미 캐핑 층을 제거하고 상기 격리 구조물 상에 상기 더미 측벽을 정의하기 위하여, 상기 다층 막 및 상기 더미 캐핑 층에 제1 에칭을 수행하는 단계;
상기 더미 캐핑 층, 상기 격리 구조물, 및 상기 로직 영역을 커버하고 상기 더미 측벽을 추가로 라이닝하는 상기 경계 측벽 스페이서 층을 형성하는 단계; 및
상기 경계 측벽 스페이서 층의 수평 세그먼트들을 제거하고 상기 더미 측벽 상에 상기 경계 측벽 스페이서를 형성하기 위하여, 상기 경계 측벽 스페이서 층에 제2 에칭을 수행하는 단계
를 포함하는 것인, 집적 회로(IC)를 형성하기 위한 방법.
실시예 7. 실시예 1에 있어서,
상기 상부 패드 층을 마스크로서 사용하고, 상기 반도체 기판의 상부면으로부터 프리커서 산화물 층을 형성하고, 반도체 기판의 상기 메모리 영역의 상부면의 높이를 감소시키는 단계; 및
상기 프리커서 산화물 층으로부터 메모리 유전체 층을 형성하기 위하여 상기 프리커서 산화물 층의 상부 부분을 제거하는 단계
를 더 포함하는, 집적 회로(IC)를 형성하기 위한 방법.
실시예 8. 실시예 1에 있어서,
상기 로직 디바이스 구조물의 형성은:
상기 더미 캐핑 층, 상기 경계 측벽 스페이서, 및 상기 로직 영역 위에 컨포멀한 하이 κ 유전체 층을 형성하는 단계;
상기 컨포멀한 하이 κ 유전체 층 위에 폴리실리콘 층을 형성하는 단계; 및
상기 로직 영역 상에 적층된 폴리실리콘 게이트 전극 및 하이 κ 게이트 유전체 층을 형성하기 위하여 상기 컨포멀한 하이 κ 유전체 층 및 상기 폴리실리콘 층에 에칭을 수행하는 단계; 및
상기 폴리실리콘 게이트 전극을 금속 게이트 전극으로 교체하는 단계
를 포함하는 것인, 집적 회로(IC)를 형성하기 위한 방법.
실시예 9. 집적 회로(IC)에 있어서,
반도체 기판 내에 배치되고 상기 반도체 기판의 로직 영역과 메모리 영역을 분리하는 격리 구조물 ― 상기 격리 구조물은 유전체 재료를 포함함 ― ;
상기 메모리 영역에 배치되는 메모리 셀;
상기 격리 구조물 상에 배치되는 더미 제어 게이트 구조물 ― 상기 더미 제어 게이트 구조물은, 상기 로직 영역을 마주보고 복수의 상이한 재료들을 포함하는 더미 측벽을 정의함 ― ;
상기 더미 제어 게이트 구조물의 상기 더미 측벽을 따라 상기 격리 구조물 상에 배치되는 경계 측벽 스페이서 ― 상기 경계 측벽 스페이서 및 상기 격리 구조물의 최상부 부분은, 상기 로직 영역을 마주보고 상기 로직 영역을 향해 아래로 연속적으로 경사지는 경계 측벽을 공동으로 정의함 ― ; 및
상기 로직 영역 상에 배치되는 로직 디바이스
를 포함하는, 집적 회로.
실시예 10. 실시예 9에 있어서,
상기 더미 측벽은 측벽 부분에 의해 연결되는 상부 수직 부분 및 하부 수직 부분을 가지며, 상기 상부 수직 부분은 상기 하부 수직 부분에 관하여 상기 메모리 영역을 향해 리세스되는 것인, 집적 회로.
실시예 11. 실시예 9에 있어서,
상기 경계 측벽은 상단으로부터 하단까지 연속적으로 연장되는 것인, 집적 회로.
실시예 12. 실시예 9에 있어서,
상기 경계 측벽은 상기 경계 측벽 스페이서의 측방 평면 표면에 관하여 약 60도 미만의 각도인 것인, 집적 회로.
실시예 13. 실시예 9에 있어서,
상기 더미 제어 게이트 구조물은 산화물-질화물-산화물(ONO, oxide-nitride-oxide) 막 및 상기 ONO 막 위에 놓이는 더미 게이트 전극을 포함하는 것인, 집적 회로.
실시예 14. 실시예 9에 있어서,
상기 경계 측벽 스페이서는 상기 더미 측벽에 직접 접촉하는 것인, 집적 회로.
실시예 15. 집적 회로(IC)를 형성하기 위한 방법에 있어서,
로직 영역 및 메모리 영역을 포함하는 반도체 기판을 제공하는 단계;
상기 반도체 기판에 격리 구조물을 형성하는 단계 ― 상기 격리 구조물은 상기 로직 영역 및 상기 메모리 영역을 분리시킴 ― ;
상기 격리 구조물 상에 더미 구조물을 정의하는 단계 ― 상기 더미 구조물은 상기 로직 영역을 마주보는 상기 더미 구조물의 더미 측벽을 형성함 ― ;
상기 더미 구조물을 커버하는 경계 측벽 스페이서를 형성하는 단계 ― 상기 경계 측벽 스페이서는 상기 로직 영역을 마주보는 상기 경계 측벽 스페이서의 경계 측벽을 적어도 부분적으로 정의함 ― ;
상기 경계 측벽 스페이서의 상부면 상에 보호 유전체 층을 형성하는 단계;
상기 보호 유전체 층을 제거하는 단계; 및
상기 로직 영역 상에 로직 디바이스 구조물을 형성하는 단계
를 포함하는, 집적 회로(IC)를 형성하기 위한 방법.
실시예 16. 실시예 15에 있어서,
상기 더미 구조물은 상기 메모리 영역 상에 다층 막을 형성하고 패터닝함으로써, 메모리 셀 구조물 내에 동시에 형성되는 것인, 집적 회로(IC)를 형성하기 위한 방법.
실시예 17. 실시예 16에 있어서,
상기 경계 측벽 스페이서의 형성은:
상기 메모리 셀 구조물 및 상기 다층 막의 나머지를 커버하는 더미 캐핑 층을 형성하는 단계;
상기 로직 영역으로부터 상기 다층 막 및 상기 더미 캐핑 층을 제거하고 상기 격리 구조물 상에 상기 더미 측벽을 정의하기 위하여, 상기 다층 막 및 상기 더미 캐핑 층에 제1 에칭을 수행하는 단계;
상기 더미 캐핑 층, 상기 격리 구조물, 및 상기 로직 영역을 커버하고 상기 더미 측벽을 추가로 라이닝하는 상기 경계 측벽 스페이서 층을 형성하는 단계; 및
상기 경계 측벽 스페이서 층의 수평 세그먼트들을 제거하고 상기 더미 측벽 상에 상기 경계 측벽 스페이서를 형성하기 위하여, 상기 경계 측벽 스페이서 층에 제2 에칭을 수행하는 단계
를 포함하는 것인, 집적 회로(IC)를 형성하기 위한 방법.
실시예 18. 실시예 15에 있어서,
상기 보호 유전체 층은 상기 로직 영역 상의 하부 패드 층 및 상부 패드 층과 동시에 제거되는 것인, 집적 회로(IC)를 형성하기 위한 방법.
실시예 19. 실시예 18에 있어서,
상기 격리 구조물의 형성 이전에,
상기 상부 패드 층을 마스크로서 사용하고, 상기 반도체 기판의 상부면으로부터 프리커서 산화물 층을 형성하고, 반도체 기판의 상기 메모리 영역의 상부면의 높이를 감소시키는 단계; 및
상기 프리커서 산화물 층으로부터 메모리 유전체 층을 형성하기 위하여 상기 프리커서 산화물 층의 상부 부분을 제거하는 단계
를 더 포함하는, 집적 회로(IC)를 형성하기 위한 방법.
실시예 20. 실시예 15에 있어서,
상기 보호 유전체 층은 상기 경계 측벽 스페이서의 최상부 부분이 상기 보호 유전체 층을 형성하도록 열 프로세스에 의해 형성되는 것인, 집적 회로(IC)를 형성하기 위한 방법.

Claims (10)

  1. 집적 회로(IC, integrated circuit)를 형성하기 위한 방법에 있어서,
    로직 영역 및 메모리 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 로직 영역 상에 하부 패드 층 및 상부 패드 층을 형성하는 단계;
    상기 로직 영역과 상기 메모리 영역 사이에 있는 더미 구조물을 형성하는 단계 ― 상기 더미 구조물은 상기 로직 영역을 마주보는 상기 더미 구조물의 더미 측벽을 정의함 ― ;
    상기 더미 구조물을 커버하는 경계 측벽 스페이서를 형성하는 단계 ― 상기 경계 측벽 스페이서는 상기 로직 영역을 마주보는 상기 경계 측벽 스페이서의 경계 측벽을 적어도 부분적으로 정의함 ― ;
    상기 경계 측벽 스페이서의 상부면 상에 보호 유전체 층을 형성하는 단계;
    로직 영역에서 상기 하부 패드 층 및 상기 상부 패드 층을 제거하는 단계 ― 상기 보호 유전체 층은 동시에 제거됨 ― ; 및
    상기 로직 영역 상에 로직 디바이스 구조물을 형성하는 단계
    를 포함하는, 집적 회로(IC)를 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 보호 유전체 층은 상기 경계 측벽 스페이서의 최상부 부분이 상기 보호 유전체 층을 형성하도록 열 프로세스에 의해 형성되는 것인, 집적 회로(IC)를 형성하기 위한 방법.
  3. 제1항에 있어서,
    상기 더미 구조물은, 상기 메모리 영역 상에 메모리 셀 구조물을 형성하고 격리 구조물 상에 상기 더미 구조물을 형성하도록 다층 막을 형성하여 패터닝함으로써 형성되는 것인, 집적 회로(IC)를 형성하기 위한 방법.
  4. 제3항에 있어서,
    상기 경계 측벽 스페이서 및 상기 격리 구조물의 상부 부분은 상기 로직 영역을 마주보는 상기 경계 측벽을 공동으로(collectively) 정의하며, 상기 경계 측벽은 경사져 있고, 상기 경계 측벽 스페이서에 의해 정의된 상기 경계 측벽의 부분은 상기 격리 구조물에 의해 정의된 상기 경계 측벽의 부분과 연속되는 것인, 집적 회로(IC)를 형성하기 위한 방법.
  5. 제3항에 있어서,
    상기 격리 구조물에 대한 평탄한 상부면을 형성하기 위하여 평탄화 프로세스를 수행하는 단계를 더 포함하는, 집적 회로(IC)를 형성하기 위한 방법.
  6. 제3항에 있어서,
    상기 메모리 셀 구조물 및 상기 경계 측벽 스페이서의 형성은:
    상기 메모리 영역 상에 상기 메모리 셀 구조물을 형성하도록 상기 다층 막을 패터닝하는 단계;
    상기 메모리 셀 구조물 및 상기 다층 막의 나머지를 커버하는 더미 캐핑 층을 형성하는 단계;
    상기 로직 영역으로부터 상기 다층 막 및 상기 더미 캐핑 층을 제거하고 상기 격리 구조물 상에 상기 더미 측벽을 정의하기 위하여, 상기 다층 막 및 상기 더미 캐핑 층에 제1 에칭을 수행하는 단계;
    상기 더미 캐핑 층, 상기 격리 구조물, 및 상기 로직 영역을 커버하고 상기 더미 측벽을 추가로 라이닝하는 상기 경계 측벽 스페이서 층을 형성하는 단계; 및
    상기 경계 측벽 스페이서 층의 수평 세그먼트들을 제거하고 상기 더미 측벽 상에 상기 경계 측벽 스페이서를 형성하기 위하여, 상기 경계 측벽 스페이서 층에 제2 에칭을 수행하는 단계
    를 포함하는 것인, 집적 회로(IC)를 형성하기 위한 방법.
  7. 제1항에 있어서,
    상기 상부 패드 층을 마스크로서 사용하고, 상기 반도체 기판의 상부면으로부터 프리커서 산화물 층을 형성하고, 반도체 기판의 상기 메모리 영역의 상부면의 높이를 감소시키는 단계; 및
    상기 프리커서 산화물 층으로부터 메모리 유전체 층을 형성하기 위하여 상기 프리커서 산화물 층의 상부 부분을 제거하는 단계
    를 더 포함하는, 집적 회로(IC)를 형성하기 위한 방법.
  8. 제1항에 있어서,
    상기 로직 디바이스 구조물의 형성은:
    상기 더미 캐핑 층, 상기 경계 측벽 스페이서, 및 상기 로직 영역 위에 컨포멀한 하이 κ 유전체 층을 형성하는 단계;
    상기 컨포멀한 하이 κ 유전체 층 위에 폴리실리콘 층을 형성하는 단계; 및
    상기 로직 영역 상에 적층된 폴리실리콘 게이트 전극 및 하이 κ 게이트 유전체 층을 형성하기 위하여 상기 컨포멀한 하이 κ 유전체 층 및 상기 폴리실리콘 층에 에칭을 수행하는 단계; 및
    상기 폴리실리콘 게이트 전극을 금속 게이트 전극으로 교체하는 단계
    를 포함하는 것인, 집적 회로(IC)를 형성하기 위한 방법.
  9. 집적 회로(IC)에 있어서,
    반도체 기판 내에 배치되고 상기 반도체 기판의 로직 영역과 메모리 영역을 분리하는 격리 구조물 ― 상기 격리 구조물은 유전체 재료를 포함함 ― ;
    상기 메모리 영역에 배치되는 메모리 셀;
    상기 격리 구조물 상에 배치되는 더미 제어 게이트 구조물 ― 상기 더미 제어 게이트 구조물은, 상기 로직 영역을 마주보고 복수의 상이한 재료들을 포함하는 더미 측벽을 정의함 ― ;
    상기 더미 제어 게이트 구조물의 상기 더미 측벽을 따라 상기 격리 구조물 상에 배치되는 경계 측벽 스페이서 ― 상기 경계 측벽 스페이서 및 상기 격리 구조물의 최상부 부분은, 상기 로직 영역을 마주보고 상기 로직 영역을 향해 아래로 연속적으로 경사지는 경계 측벽을 공동으로 정의함 ― ; 및
    상기 로직 영역 상에 배치되는 로직 디바이스
    를 포함하는, 집적 회로.
  10. 집적 회로(IC)를 형성하기 위한 방법에 있어서,
    로직 영역 및 메모리 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판에 격리 구조물을 형성하는 단계 ― 상기 격리 구조물은 상기 로직 영역 및 상기 메모리 영역을 분리시킴 ― ;
    상기 격리 구조물 상에 더미 구조물을 정의하는 단계 ― 상기 더미 구조물은 상기 로직 영역을 마주보는 상기 더미 구조물의 더미 측벽을 형성함 ― ;
    상기 더미 구조물을 커버하는 경계 측벽 스페이서를 형성하는 단계 ― 상기 경계 측벽 스페이서는 상기 로직 영역을 마주보는 상기 경계 측벽 스페이서의 경계 측벽을 적어도 부분적으로 정의함 ― ;
    상기 경계 측벽 스페이서의 상부면 상에 보호 유전체 층을 형성하는 단계;
    상기 보호 유전체 층을 제거하는 단계; 및
    상기 로직 영역 상에 로직 디바이스 구조물을 형성하는 단계
    를 포함하는, 집적 회로(IC)를 형성하기 위한 방법.
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