KR20180060953A - 임베디드 메모리를 위한 셀 경계 구조물 - Google Patents

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유-싱 창
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Abstract

본 출원의 다양한 실시예는 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물을 형성하는 방법에 관한 것이다. 일부 실시예에서, 로직 영역으로부터 메모리 영역을 분리하기 위해 반도체 기판 내에 격리 구조물이 형성된다. 반도체 기판을 덮는 다층막이 형성된다. 메모리 구조물은 다층막으로부터 메모리 영역 상에 형성된다. 다층막이 격리 구조물 상의 더미 측벽을 적어도 부분적으로 정의하도록 로직 영역으로부터 다층막을 제거하기 위해 다층막에 에칭이 수행된다. 메모리 구조물, 격리 구조물, 및 로직 영역을 덮고, 또한 더미 측벽을 라이닝하는 스페이서층이 형성된다. 스페이서층으로부터 더미 측벽 상에 스페이서를 형성하기 위해 스페이서층에 에칭이 수행된다. 로직 디바이스 구조물은 로직 영역 상에 형성된다.

Description

임베디드 메모리를 위한 셀 경계 구조물{CELL BOUNDARY STRUCTURE FOR EMBEDDED MEMORY}
관련 출원의 참조
본 출원은 2016년 11월 29일 출원된 미국 가출원 제62/427,337호의 우선권을 청구하며, 그 내용은 그 전체가 참조로서 본 명세서에 통합된다.
집적 회로(integrated circuit; IC) 제조 산업은 지난 수십 년 동안 기하 급수적으로 성장해왔다. IC가 진화함에 따라, 기하학적 크기[즉, 생성될 수 있는 최소 컴포넌트(또는 라인)]는 감소되면서 기능적인 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 일반적으로 증가되었다. IC 진화에서 일부 진보는 임베디드 메모리 기술과 HKMG(high κ metal metal gate) 기술을 포함한다. 임베디드 메모리 기술은, 메모리 디바이스가 로직 디바이스의 동작을 지원하도록 하는, 동일한 반도체 칩 상의 로직 디바이스와 메모리 디바이스의 통합이다. 하이 κ 금속 게이트(HKMG) 기술은 금속 게이트 전극 및 하이-k 게이트 유전체층을 사용하는 반도체 디바이스의 제조이다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1a 및 도 1b는 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물을 포함하는 집적 회로(IC)의 일부 실시예의 다양한 단면도를 예시한다.
도 2a 및 도 2b는 도 1의 IC의 다양한 다른 실시예의 단면도를 예시한다.
도 3은 도 1의 IC의 일부 더 상세한 실시예의 단면도를 예시한다.
도 4 내지 도 37은 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물을 포함하는 IC를 형성하는 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 38은 도 4 내지 도 37의 방법의 일부 실시예의 흐름도를 예시한다.
본 발명개시는 이 발명개시의 상이한 피처들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배치의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스 또는 장치의 상이한 배향을 포함하도록 의도된다. 디바이스 또는 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 본 명세서에서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다. 더욱이, "제 1", "제 2", "제 3", "제 4"등의 용어는 단지 일반적인 식별자일뿐이고, 다양한 실시예에서 상호교환될 수 있다. 예를 들어, 일부 실시예에서 엘리먼트(예를 들어, 개구)는 "제 1" 엘리먼트로 지칭될 수 있지만, 그 엘리먼트가 다른 실시예에서 "제 2" 엘리먼트로 지칭될 수 있다.
임베디드 메모리 기술 및 하이 κ 금속 게이트(high κ metal gate; HKMG) 기술을 갖는 집적 회로(integrated circuit; IC)를 제조하기 위한 일부 방법에 따라, 패드(pad) 질화물층이 반도체 기판 상에 형성되고 패터닝된다. 반도체 기판의 로직 영역으로부터 반도체 기판의 메모리 영역을 분리하는 트렌치를 형성하기 위해, 마스크로서 패드 질화물층을 사용하여, 반도체 기판에 제 1 에칭이 수행된다. 트렌치는 유전체 재료로 충진되어 경계 격리 구조물을 형성하고, 메모리 및 로직 영역 및 경계 격리 구조물을 덮는 다층막이 형성된다. 메모리 디바이스이 다층막으로부터 메모리 영역 상에 형성되고, 메모리 디바이스 및 다층막의 잔여를 덮는 더미 폴리실리콘(dummy polysilicon; DPO)층이 형성된다. 다층막의 잔여 및 DPO층의 잔여가, 평활하고 경계 격리 구조물 상의 로직 영역을 마주보는, 경계 측벽을 정의하도록 로직 영역으로부터 다층막 및 DPO층을 제거하기 위해 다층막 및 DPO층에 제 2 에칭이 수행된다. 로직 영역으로부터 패드 질화물층을 제거하기 위해 패드 질화물층에 제 3 에칭이 수행되고, 로직 디바이스는 하이 κ 게이트 유전체층 및 폴리실리콘 게이트 전극을 사용하여 로직 영역 상에 형성된다. 후속하여, 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하기 위해 HKMG 대체 공정이 수행된다.
상기 방법들에 관한 도전과제는, 제 3 에칭이 경계 측벽을 손상시켜 더 이상 평활하지 않을 수 있다는 것이다. 예를 들어, 제 3 에칭은, 경계 측벽이 다중층에 의해 정의되고 다중층 중 하나 이상이, 제 3 에칭 동안에 제거되는, 패드 질화물층과 동일한 재료를 포함할 수 있기 때문에, 경계 측벽 내의 측면 언더커팅(lateral undercutting), 디봇(divot) 등으로 이어질 수 있다. 경계 측벽을 손상키는 것은 후속 공정 동안에 충진 문제, 도전성 문제, 디바이스 성능 변동 및/또는 다른 신뢰성 문제로 이어질 수 있다. 예를 들어, 로직 디바이스의 형성 동안에, 로직 영역 및 경계 측벽을 라이닝(lining)하는 하이 κ 유전체층 및 폴리실리콘층이 형성될 수 있다. 그 다음에, 하이 κ 유전체층 및 폴리실리콘층은 로직 디바이스로 패터닝될 수 있다. 경계 측벽이 제 3 에칭 동안 손상되기 때문에, 하이 κ 유전체층을 패터닝한 후에 하이 κ 잔류물이 경계 측벽 상에(예를 들어, 디봇 또는 측면 언더커트 내에) 남을 수 있다. 결국, 하이 κ 잔류물이 반도체 기판 내로 확산함으로써 반도체 기판 내의 도핑 프로파일을 이동시키고 반도체 기판상의 디바이스(예를 들어, 메모리 또는 로직 디바이스)의 파라미터를 변화시킬 수 있다. 추가적으로, 하이 κ 잔류물은 후속 공정에서 사용되는 공정 툴을 오염시킴으로써 오염된 공정 툴을 통해 다른 반도체 기판을 오염시킬 수 있다.
상기 관점에서, 본 출원의 다양한 실시예는 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물을 포함하는 IC를 형성하는 방법에 관한 것이다. 일부 실시예에 있어서, 반도체 기판의 로직 영역으로부터 반도체 기판의 메모리 영역을 분리하기 위해 반도체 기판 내에 격리 구조물이 형성된다. 반도체 기판을 덮는 다층막이 형성된다. 메모리 셀 구조물은 다층막으로부터 메모리 영역 상에 형성된다. 다층막이 격리 구조물 상의 더미 측벽을 적어도 부분적으로 정의하도록 로직 영역으로부터 다층막을 제거하기 위해 다층막에 제 1 에칭이 수행된다. 메모리 구조물, 격리 구조물, 및 로직 영역을 덮고, 또한 더미 측벽을 라이닝하는 측벽 스페이서층이 형성된다. 측벽 스페이서층으로부터 더미 측벽 상에 측벽 스페이서를 형성하기 위해 측벽 스페이서층에 제 2 에칭이 수행된다. 측벽 스페이서를 형성한 이후에 로직 영역 상에 로직 디바이스 구조물이 형성된다.
경계 측벽 스페이서는 로직 디바이스 구조물가 형성되어 더미 측벽을 따라 손상되지 않도록 보호하며, 측부 언더컷, 디봇 등은 더미 측벽을 따라 형성되지 않는다. 또한, 경계 측벽 스페이서는, 로직 디바이스 구조물의 형성 동안에 손상받지 않는(예를 들어, 이하 알 수 있는 바와 같이, 경계 측벽의 재료 때문에) 평활한 경계 측벽을 제공할 수 있고, 따라서 HKMG 기술로 로직 디바이스 구조물을 형성하는 동안에 하이 κ 에칭 잔류물을 트래핑(trapping)하지 않는다. 이것은 결국, 하이 κ 에칭 잔류물의 완전한 제거를 가능하게 하고, 그것은 반도체 기판 상에 형성된 반도체 디바이스의 수율 및 신뢰성을 증가시킨다. 잔류 하이 κ 에칭 잔류물은 반도체 기판으로 확산하여, 그 후 반도체 기판의 도핑 프로파일을 이동시키고, 그에 따라 반도체 디바이스의 파라미터를 변화시킬 수 있다. 추가적으로, 잔류 하이 κ 잔류물은 공정 툴을 오염시킴으로써 공정 툴을 통해 다른 반도체 기판을 오염시킬 수 있다.
도 1a를 참조하면, 임베디드 메모리를 위한 셀 경계 구조물(102)을 포함하는 IC의 일부 실시예의 단면도(100A)가 제공된다. 셀 경계 구조물(102)은 반도체 기판(104)의 경계 영역(104b) 상에 있다. 경계 영역(104b)은 반도체 기판(104)의 메모리 영역(104m)과 반도체 기판(104)의 로직 영역(104l)을 분리한다. 반도체 기판(104)은 예를 들어, 벌크 실리콘 기판, III-V족 기판, SOI(silicon-on-insulator) 기판 또는 일부 다른 적절한 반도체 기판(들)일 수 있거나, 그렇지 않으면 포함할 수 있다. 본 명세서에서 사용된 바와 같이, "(들)"의 접미사를 갖는 용어(예를 들어, 반도체 기판)는 예를 들어 단수 또는 복수일 수 있다. 또한, 셀 경계 구조물(102)은 경계 영역(104b) 상의 경계 격리 구조물(106)과 중첩된다. 경계 격리 구조물(106)은 경계 영역(104b)으로 연장되고 메모리 영역(104m) 상의 내장 메모리(108)와 로직 영역(104l) 상의 로직 디바이스(110) 사이의 물리적 및 전기적 분리를 제공한다. 경계 격리 구조물(106)은 예를 들어, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조물, 딥 트렌치 격리(deep trench isolation; DTI) 구조물, 일부 다른 적절한 트렌치 격리 구조물(들) 또는 일부 다른 적절한 격리 구조물(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
셀 경계 구조물(102)은 더미 구조물(112) 및 경계 측벽 스페이서(114)를 포함한다. 더미 구조물(112)은 로직 디바이스(110)를 마주보고 다수의 상이한 재료를 포함하는 더미 측벽(112s)을 형성한다. 다수의 상이한 재료는 예를 들어 실리콘 질화물, 실리콘 산화물, 폴리실리콘, 일부 다른 적절한 재료(들), 또는 상기의 임의의 조합을 포함할 수 있다. 또한, 일부 실시예에서, 더미 측벽(112s)은 평활하고, 그리고/또는 수직이거나 실질적으로 수직이다. 경계 측벽 스페이서(114)는 더미 구조물(112)과 로직 디바이스(110) 사이에서 측면 방향으로 경계 격리 구조물(106) 위에 놓이고, 더미 측벽(112s)과 접한다. 일부 실시예에서, 경계 측벽 스페이서(114)는 더미 측벽(112s)과 직접 접촉하고, 그리고/또는 더미 측벽(112s)의 최하부 에지로부터 더미 측벽(112s)의 상부 에지까지 더미 측벽(112s)을 따라 연속적으로 연장한다. 경계 측벽 스페이서(114)는 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적합한 유전체(들), 폴리실리콘, 알루미늄 구리, 탄탈룸, 일부 다른 적합한 금속(들) 또는 금속 합금(들), 탄탈룸 질화물, 티타늄 질화물, 일부 다른 적합한 금속 질화물(들), 또는 일부 다른 적합한 재료(들)일 수 있다. 또한, 경계 측벽 스페이서(114)는 예를 들어 동질(homogeneous)(예를 들어, 단일 재료)일 수 있거나, 그렇지 않으면 그것을 포함할 수 있다.
로직 디바이스(110)를 마주보는 경계 측벽(114s)은 경계 측벽 스페이서(114)에 의해 적어도 부분적으로 정의된다. 일부 실시예에 있어서, 경계 측벽(114s)은 경계 측벽 스페이서(114)에 의해 완전히 정의된다. 다른 실시예에 있어서, 경계 측벽(114s)은 경계 측벽 스페이서(114) 및 경계 격리 구조물(106)에 의해 총괄적으로(collectively) 정의된다. 다른 실시예들 중 일부에서, 경계 격리 구조물(106)에 의해 정의된 경계 측벽(114s)의 일부분은 경계 측벽 스페이서(114)에 의해 정의된 경계 측벽(114s)의 부분과 연속하고, 그리고/또는 같은 높이에 있다(flush). 경계 측벽(114s)은 로직 디바이스(110)를 향해 하향 경사진다. 또한, 경계 측벽(114s)은 상부로부터 하부까지 평활하고, 일부 실시예에서 상부로부터 하부까지 연속적으로 호를 이룬다. 예를 들어, 경계 측벽(114s)은 경계 측벽(114s)의 상부 에지로부터 경계 측벽(114s)의 하부 에지까지 평활하고, 그리고/또는 연속적으로 호를 이룰 수 있다. 경계 측벽(114s)의 상부 에지는, 예를 들어 더미 측벽(112s)의 상부 에지 및/또는 경계 측벽 스페이서(114)의 상부 표면과 대등하거나(even) 실질적으로 대등할 수 있다. 경계 측벽(114s)의 하부 에지는, 예를 들어 더미 측벽(112s)의 하부 에지 및/또는 경계 측벽 스페이서(114)의 하부 표면 아래에 이격될 수 있다.
IC의 형성 동안에, 경계 측벽 스페이서(114)는 로직 디바이스(110)가 형성되는 동안 더미 측벽(112s)을 손상으로부터 보호한다. 경계 측벽 스페이서(114)가 없으면, 측면 언더컷팅, 디봇 등이 더미 측벽(112s)을 따라 형성될 수 있고, HKMG 기술로 로직 디바이스(110)를 형성하는 동안 발생된 하이 κ 에칭 잔류물을 트래핑할 수 있다. 또한, 경계 측벽 스페이서(114)는, 로직 디바이스(110)의 형성 동안에 손상받지 않는[예를 들어, 이하 알 수 있는 바와 같이, 경계 측벽(114s)의 재료 때문에) 평활한 경계 측벽(114s)을 제공할 수 있고, 따라서 HKMG 기술로 로직 디바이스(110)을 형성하는 동안에 발생되는 하이 κ 에칭 잔류물을 트래핑(trapping)하지 않는다. 이것은 결국, 로직 디바이스(110)를 형성하는 동안 발생되는 하이 κ 에칭 잔류물의 완전한 제거를 가능하게 하고, 그것은 반도체 기판(104) 상에 형성된 반도체 디바이스의 수율 및 신뢰성을 증가시킨다. 상기 언급된 바와 같이, 잔류 하이 κ 에칭 잔류물은 반도체 기판(104)으로 확산하여, 그 후 반도체 기판(104)의 도핑 프로파일을 이동시키고, 그에 따라 반도체 기판(104) 상에 형성된 반도체 디바이스의 파라미터를 변화시킬 수 있다.
일부 실시예에 있어서, 더미 구조물(112)은 경계 격리 구조물(106) 상에 적층된 더미 제어 게이트 전극(116) 및 더미 제어 게이트 유전체층(118)을 포함한다. 더미 제어 게이트 전극(116)은 더미 제어 게이트 유전체층(118) 위에 놓이고, 더미 제어 게이트 전극(116) 및 더미 제어 게이트 유전체층(118)은 더미 측벽(112s)을 총괄적으로 정의한다. 더미 제어 게이트 전극(116)은 예를 들어, 도핑된 폴리실리콘, 금속, 일부 다른 적합한 도전성 재료(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 더미 제어 게이트 유전체층(118)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적합한 유전체, 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예에 있어서, 더미 제어 게이트 유전체층(118)은 다중층 산화물-질화물-산화물(oxide-nitride-oxide; ONO) 막을 포함하고, 그 구성은 예시되지만, 예시를 용이하게 하기 위해 개별적으로 라벨링되지 않는다. 예를 들어, ONO막의 개별층들의 완전한 라벨링에 대해서는 도 1b를 참조한다.
일부 실시예에 있어서, 더미 구조물(112)은 더미 선택 게이트 전극(120)을 더 포함한다. 더미 선택 게이트 전극(120)은 경계 격리 구조물(106)과 임베디드된 메모리(108) 사이에서 측면 방향으로 경계 영역(104b) 상에 있다. 또한, 더미 선택 게이트 전극(120)은 더미 제어 게이트 유전체층(118) 아래에 이격된 하부 표면을 갖는다. 더미 선택 게이트 전극(120)은 더미 선택 게이트 유전체층(122) 위에 놓이고, 더미 게이트 스페이서(124)에 의해 더미 제어 게이트 전극(116)으로부터 측면 방향으로 이격된다. 더미 게이트 스페이서(124)는 경계 격리 구조물(106) 위에 놓인다. 더미 선택 게이트 전극(120)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 더미 선택 게이트 유전체층(122) 및/또는 더미 게이트 스페이서(124)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
임베디드 메모리(108)는 메모리 영역(104m) 상에 있고, 예를 들어 제 3 세대 임베디드 수퍼플래시(ESF3) 메모리, 제 1 세대 임베디드 수퍼플래시(ESF1) 메모리, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 메모리, 금속-산화물-질화물-산화물-실리콘(MONOS) 메모리, 또는 일부 다른 적합한 유형(들)의 메모리일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예에 있어서, 임베디드 메모리(108)는 한 쌍의 개별 메모리 소스/드레인 영역(126), 공통 메모리 소스/드레인 영역(128) 및 한 쌍의 선택적-도전성 메모리 채널(130)을 포함한다. 개별 메모리 소스/드레인 영역(126) 및 공통 메모리 소스/드레인 영역(128)은 반도체 기판(104)의 상부에 있고, 공통 메모리 소스/드레인 영역(128)은 개별 메모리 소스/드레인 영역(126) 사이에서 측면 방향으로 이격된다. 또한, 개별 메모리 소스/드레인 영역(126) 및 공통 메모리 소스/드레인 영역(128)은 제 1 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다. 선택적-도전성 메모리 채널(130)은 반도체 기판(104)의 상부에 있고, 각각 공통 메모리 소스/드레인 영역(128)으로부터 개별 메모리 소스/드레인 영역(126)으로 각각 연장한다. 또한, 선택적-도전성 메모리 채널(130)은 제 1 도핑 유형에 대향하는 제 2 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다.
선택적-도전성 메모리 채널(130) 상에 한 쌍의 플로팅 게이트 유전체층(132), 한 쌍의 플로팅 게이트 전극(134), 한 쌍의 제어 게이트 유전체층(136) 및 한 쌍의 제어 게이트 전극(138)이 적층된다. 예시의 용이함을 위해, 플로팅 게이트 유전체층(132) 중 단 하나만이 132로 라벨링되고, 플로팅 게이트 전극(134) 중 단 하나만이 134로 라벨링되고, 제어 게이트 유전체층(136) 중 딘 하나만이 136으로 라벨링되고, 제어 게이트 전극(138) 중 단 하나만이 138로 라벨링된다. 플로팅 게이트 유전체층(132)은 각각 선택적-도전성 메모리 채널(130) 위에 놓이고, 예를 들어 실리콘 산화물 또는 일부 다른 적합한 유전체(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 플로팅 게이트 전극(134)은 각각 플로팅 게이트 유전체층(132) 위에 놓이고, 제어 게이트 유전체층(136)은 각각 플로팅 게이트 전극(134) 위에 놓이고, 제어 게이트 전극(138)은 각각 제어 게이트 유전체층(136) 위에 놓인다. 제어 및 플로팅 게이트 전극(134)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 제어 게이트 유전체층(136)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 일부 다른 적합한 유전체, 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예에 있어서, 제어 게이트 유전체층(136)이 하단 산화물층(136l), 하단 산화물층(136l)을 덮는 상단 산화물층(136u), 및 하단 산화물층(136l)과 상단 산화물층(136u) 사이에 샌드위치된 중간 질화물층(136m)을 각각 포함하는 것으로, 제어 게이트 유전체층(136) 각각은 ONO막을 포함한다. 예시의 용이함을 위해, 하단 산화물층(136l) 중 단 하나만이 136l로 라벨링되고, 상단 산화물층(136u) 중 단 하나만이 136u로 라벨링되고, 중간 질화물층(136m) 중 단 하나만이 136m으로 라벨링된다.
한 쌍의 제어 게이트 스페이서(140)는 플로팅 게이트 전극(134) 각각의 위에 놓이고, 각 플로팅 게이트 전극의 제어 게이트 스페이서(140)는 플로팅 게이트 전극 위에 놓인 제어 게이트 전극의 대향하는 측벽을 각각 라이닝한다. 예시의 용이함을 위해, 제어 게이트 스페이서(140)의 일부만이 140으로 라벨링된다. 플로팅 게이트 스페이서(142)는 플로팅 게이트 전극(134) 각각에 의해 공통 메모리 소스/드레인 영역(128)으로부터 측면 방향으로 각각 이격된 선택적-도전성 메모리 채널(130) 위에 각각 놓인다. 또한, 플로팅 게이트 스페이서들(142)은 각각 플로팅 게이트 전극들(134) 각각의 측벽을 라이닝한다. 제어 게이트 스페이서(140) 및 플로팅 게이트 스페이서(142)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 일부 다른 적합한 유전체, 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예들에서, 제어 게이트 스페이서(140)는 각각 ONO막 이고, 그 구성은 예시의 용이함을 위해 도시되지 않았다.
소거 게이트 전극(144) 및 소거 게이트 유전체층(146)은 공통 메모리 소스/드레인 영역(128) 위에, 그리고 플로팅 게이트 전극(134) 사이에 측면 방향으로 놓인다. 소거 게이트 전극(144)은 소거 게이트 유전체층(146) 위에 놓이고, 일부 실시예에 있어서는 제어 게이트 전극(138)의 상부 표면 및/또는 더미 구조물(112)의 상부 표면과 대등한 상부 표면을 갖는다. 소거 게이트 유전체층(146)은 소거 게이트 전극(144)의 아래쪽을 컵핑(cupping)하여 소거 게이트 전극(144)을 공통 메모리 소스/드레인 영역(128)으로부터 수직 방향으로 이격시키고, 소거 게이트 전극(144)을 플로팅 게이트 전극(134) 및 제어 게이트 스페이서(140)로부터 측면 방향으로 이격시킨다. 소거 게이트 전극(144)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 소거 게이트 유전체층(146)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 일부 다른 적합한 유전체(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
한 쌍의 선택 게이트 유전체층(148) 및 한 쌍의 선택 게이트 전극(150)이 선택적-도전성 메모리 채널(130) 상에 적층된다. 예시의 용이함을 위해, 선택 게이트 유전체층(148) 중 단 하나만이 148로 라벨링되고, 선택 게이트 전극(150) 중 단 하나만이 150으로 라벨링된다. 선택 게이트 유전체층(148)은 플로팅 게이트 전극(134) 각각에 의해 공통 메모리 소스/드레인 영역(128)으로부터 측면 방향으로 각각 이격된 선택적-도전성 메모리 채널(130) 위에 각각 놓인다. 선택 게이트 유전체층(148)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 일부 다른 적합한 유전체(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 선택 게이트 전극(150)은 각각 선택 게이트 유전체층(148) 위에 놓이고 각각 플로팅 게이트 스페이서(142)와 접한다. 선택 게이트 전극(150)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
로직 디바이스(110)는 로직 영역(104l) 상에 있고, 예를 들어 절연 전계 효과 트랜지스터(insulated field-effect transistor; IGFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET), 이중 확산형 금속 산화물 반도체(double-diffused metal-oxide-semiconductor; DMOS) 디바이스, 바이폴라 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) DMOS(bipolar CMOS DMOS; BCD) 디바이스, 일부 다른 적합한 트랜지스터 디바이스(들) 또는 일부 다른 적절한 반도체 디바이스(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예에 있어서, 로직 디바이스(110)는 한 쌍의 로직 소스/드레인 영역(152) 및 선택적-도전성 로직 채널(154)을 포함한다. 로직 소스/드레인 영역(152)은 반도체 기판(104)의 상부에 있고 측면 방향으로 이격되어 있다. 또한, 로직 소스/드레인 영역(152)은 제 1 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다. 선택적-도전성 로직 채널(154)은 반도체 기판(104)의 상부에 있고 로직 소스/드레인 영역들(152) 중 하나로부터 로직 소스/드레인 영역(152)의 다른 하나까지 연장된다. 또한, 선택적-도전성 로직 채널(154)은 제 1 도핑 유형에 대향하는 제 2 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다.
로직 게이트 유전체층(156)은 선택적-도전성 로직 채널(154) 위에 놓이고, 로직 게이트 전극(158)은 로직 게이트 유전체층(156) 위에 놓인다. 로직 게이트 전극(158)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 로직 게이트 유전체층(156)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 하이 κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 하이 κ 유전체는 약 3.9, 5, 10, 15 또는 20보다 큰 유전 상수 κ를 갖는 유전체이다. 일부 실시예에 있어서, 로직 게이트 유전체층(156)은 하이 κ 유전체이고 로직 게이트 전극(158)은 금속이고, 그리고/또는 선택 게이트 전극(150), 소거 게이트 전극(144), 제어 게이트 전극(138) 및 플로팅 게이트 전극(134)은 도핑된 폴리실리콘이다.
일부 실시예에 있어서, 메인 측벽 스페이서(160)는 선택 게이트 전극(150)의 측벽, 더미 선택 게이트 전극(120)의 측벽, 및 로직 게이트 전극(158)의 측벽을 라이닝한다. 예시의 용이함을 위해, 메인 측벽 스페이서(160) 중 일부만이 160으로 라벨링된다. 메인 측벽 스페이서(160)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 일부 다른 적합한 유전체(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 또한, 일부 실시예에 있어서,층간 유전체(ILD)층(162)은 임베디드 메모리(108), 로직 디바이스(110) 및 셀 경계 구조물(102)를 덮는다. ILD층(162)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 로우 κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 하이 κ 유전체는 약 3.9, 3, 2, 15 또는 20보다 큰 유전 상수 κ를 갖는 유전체이다. 또한, 일부 실시예에 있어서, 콘택 비아(164)는 ILD층(162)을 통해 로직 소스/드레인 영역(152) 및 개별 메모리 소스/드레인 영역(126)으로 연장된다. 콘택 비아(164)는 도전성이고, 예를 들어 텅스텐, 알루미늄 구리, 구리, 알루미늄, 일부 다른 적합한 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
도 1b를 참조하면, 도 1a의 셀 경계 구조물(102)의 일부 실시예의 확대 단면도(100B)가 제공된다. 일부 실시예에 있어서, 더미 제어 게이트 유전체층(118)은 하단 산화물층(118l), 하단 산화물층(118l) 위에 놓인 상단 산화물층(118u), 및 하단 산화물층(118l)과 상단 산화물층(118u) 사이에 수직으로 샌드위치된 중간 질화물층(118m)을 포함한다. 또한, 이러한 실시예에 있어서, 더미 측벽(112s)은 이종(heterogeneous)이며, 적어도 3개의 상이한 재료(예를 들어, 실리콘 질화물, 실리콘 산화물 및 폴리실리콘)를 포함한다.
일부 실시예에 있어서, 경계 측벽 스페이서(114)의 폭(W)은 상부로부터 하부까지 연속적으로 증가한다. 폭(W)은 예를 들어, 약 50-10,000 옹스트롬, 약 50-5,000 옹스트롬, 또는 약 5,000-10,000 옹스트롬 사이일 수 있다. 일부 실시예에 있어서, 경계 측벽 스페이서(114)의 높이(H)는 경계 측벽 스페이서(114)의 폭(W)을 따라 더미 측벽(112s)으로부터 중간 점(P)까지 측면 방향으로 균일하거나 또는 실질적으로 균일하다. 또한, 일부 실시예에 있어서, 경계 측벽 스페이서(114)의 높이(H)는 중간점(P)으로부터, 더미 측벽(112s)과 같은 경계 측벽 스페이서(114)의 대향하는 측까지 폭(W)을 따라 연속적으로 감소한다. 높이(H)는 예를 들어, 약 50-10,000 옹스트롬, 약 50-5,000 옹스트롬, 또는 약 5,000-10,000 옹스트롬 사이일 수 있다.
경계 측벽(114s)은 더미 측벽(112s)으로부터 멀어지는 방향으로 하향하여 경사지고, 경계 측벽 스페이서(114)의 하부 표면에 대하여 경사각 θ를 가진다. 경사각(θ)은 예를 들어 약 50도, 약 60도, 약 75도 또는 약 80도 미만일 수 있거나 그렇지 않으면 그들을 포함할 수 있고, 그리고/또는 예를 들어 약 70-80도, 약 50 내지 80도, 또는 약 60 내지 70도 사이일 수 있거나 그렇지 않으면 그들을 포함할 수 있다.
도 1a 및 도 1b는 더미 구조물(112), 임베디드 메모리(108) 및 로직 디바이스(110)의 특정 구성을 예시하지만, 더미 구조물(112), 임베디드 메모리(108), 로직 디바이스(110), 및 상기의 임의의 조합은 타협가능함이 이해될 것이다. 예를 들어, 임베디드 메모리(108) 대신에 다른 임베디드 메모리 유형이 사용될 수 있다(도 1a 참조).
도 2a 및 도 2b를 참조하면, 도 1a 및 도 1b의 IC의 다양한 다른 실시예의 단면도(200A, 200B)가 제공된다. 도 2a의 횡단면도(200A)에 의해 예시된 바와 같이, 로직 게이트 전극(158) 및 로직 게이트 유전체층(156)은 로직 영역(104l)의 상부로 연장되는 로직 격리 구조물(202)에 걸쳐있다(straddle). 또한, 선택적-도전성 로직 채널(154)은 로직 격리 구조물(202)의 아래쪽에 일치하고 그것을 컵핑한다. 로직 격리 구조물(202)은 예를 들어, STI 구조물, DTI 구조물, 일부 다른 적합한 트렌치 격리 구조물(들) 또는 일부 다른 적합한 격리 구조물(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
도 2b의 단면도(200B)에 의해 예시된 바와 같이, 셀 경계 구조물(102)은 더미 제어 게이트 하드 마스크(204) 및 더미 선택 게이트 하드 마스크(206)를 더 포함한다. 더미 제어 게이트 하드 마스크(204)는 더미 제어 게이트 전극(116) 위에 놓이고, 더미 선택 게이트 하드 마스크(206)는 더미 선택 게이트 전극(120) 위에 놓인다. 또한, 임베디드 메모리(108)는 한 쌍의 선택 게이트 하드 마스크(208), 한 쌍의 제어 게이트 하드 마스크(210) 및 소거 게이트 하드 마스크(212)를 포함한다. 예시의 용이함을 위해, 선택 게이트 하드 마스크(208) 중 단 하나만이 208로 라벨링되고, 제어 게이트 하드 마스크(210) 중 단 하나만이 210으로 라벨링된다. 선택 게이트 하드 마스크(208)는 각각 선택 게이트 전극(150) 위에 놓이고, 제어 게이트 하드 마스크(210)는 각각 제어 게이트 전극(138) 위에 놓인다. 상기와 같이, 선택 게이트 전극(150) 중 단 하나만이 150으로 라벨링되고, 제어 게이트 전극(138) 중 단 하나만이 138로 라벨링된다. 소거 게이트 하드 마스크(212)는 소거 게이트 전극(144) 위에 놓인다. 더미 제어 게이트 하드 마스크(204), 더미 선택 게이트 하드 마스크(206), 선택 게이트 하드 마스크(208), 제어 게이트 하드 마스크(210) 및 소거 게이트 하드 마스크(212)는 각각 예를 들어 실리콘 질화물, 실리콘 산화물, 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
도 3의 단면도(300)에 의해 도시된 바와 같이, 도 1a 및 도 1b의 집적 회로의 일부 더 상세한 실시예의 단면도(300)가 제공된다. 예시된 바와 같이, 더미 라이너층(302)은 메모리 및 경계 영역들(104m, 104b) 상의 메인 측벽 스페이서(160)의 아래에 놓이고, 메인 측벽 스페이서(160)를 선택 게이트 전극(150) 및 더미 선택 게이트 전극(120)으로부터 더 이격시킨다. 상기와 같이, 메인 측벽 스페이서(160) 중 단지 일부만이 160으로 라벨링되고, 제어 게이트 전극(150) 중 단 하나만이 150으로 라벨링된다. 더미 라이너층(302)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
로직 경계 구조물(304)는 셀 경계 구조물(102)로서 경계 격리 구조물(106)의 대향하는 측면 상의 경계 격리 구조물(106) 위에 놓인다. 로직 경계 구조물(304)은 더미 로직 게이트 유전체층(306) 및 더미 로직 게이트 유전체층(306) 위에 놓인 더미 로직 게이트 전극(308)을 포함한다. 더미 로직 게이트 전극(308)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 더미 로직 게이트 유전체층(306)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 하이 κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예에 있어서, 메인 측벽 스페이서(160)는 각각 더미 로직 게이트 전극(308)의 대향하는 측면을 라이닝하고, 그리고/또는 더미 로직 게이트 유전체층(306) 위에 놓이는 한 쌍의 메인 측벽 스페이서를 포함한다.
제 1 로직 디바이스(110a) 및 제 2 로직 디바이스(110b)는 반도체 기판(104)의 로직 영역(104l) 상에 있고, 제 1 로직 디바이스(110a)와 제 2 로직 디바이스(110b) 사이에서 측면 방향으로 로직 격리 구조물(310)에 의해 물리적 및 전기적으로 분리된다. 로직 격리 구조물(310)은 반도체 기판(104)의 상부로 연장되며, 예를 들어 STI 구조물, DTI 구조물, 또는 일부 다른 적합한 격리 구조물(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 제 1 및 제 2 로직 디바이스(110a, 110b)는 예를 들어 IGFET, MOSFET, DMOS 디바이스, BCD 디바이스, 일부 다른 적합한 트랜지스터 디바이스(들) 또는 일부 다른 적합한 반도체 디바이스(들)일 수 있다. 일부 실시예에 있어서, 제 2 로직 디바이스(110b)는 IGFET이고, 제 1 로직 디바이스(110a)는 제 2 로직 디바이스(110b)보다 높은 전압(예를 들어, 더 높은 자릿수의 전압)에서 동작하도록 구성된 전력 MOFSET이다. 전력 MOSFET은 예를 들어 이중 확산형 금속-산화물-반도체(DMOS) 디바이스 또는 일부 다른 적합한 전력 MOSFET일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
제 1 및 제 2 로직 디바이스(110a, 110b)는 각각 한 쌍의 로직 소스/드레인 영역(152) 및 선택적-도전성 로직 채널(154)을 포함한다. 예시의 용이함을 위해, 로직 소스/드레인 영역(152) 중 일부만이 152로 라벨링된다. 각 쌍의 로직 소스/드레인 영역(152)은 반도체 기판(104)의 상부에 있고 측면 방향으로 이격되어 있다. 또한, 각 쌍의 로직 소스/드레인 영역(152)은 제 1 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다. 선택적-도전성 로직 채널(154)은 반도체 기판(104)의 상부에 있고, 선택적-도전성 로직 채널(154) 각각은 로직 소스/드레인 영역(152)의 각 쌍의 로직 소스/드레인 영역(152) 사이에 있고 인접하여 있다. 또한, 각각의 선택적-도전성 로직 채널(154)은 로직 소스/드레인 영역(152)의 각 쌍의 제 1 도핑 유형과 대향하는 제 2 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다.
한 쌍의 제 1 로직 게이트 유전체층(156a), 한 쌍의 제 2 로직 게이트 유전체층(156b) 및 한 쌍의 로직 게이트 전극(158)이 선택적-도전성 로직 채널(154) 상에 적층된다. 예시의 용이함을 위해, 제 1 로직 게이트 유전체층(156a) 중 단 하나만이 156a로 라벨링된다. 제 1 로직 게이트 유전체층(156a)은 각각 선택적-도전성 로직 채널(154) 위에 놓이고, 제 2 로직 게이트 유전체층(156b)은 각각 제 1 로직 게이트 유전체층(156a) 위에 놓이고, 로직 게이트 전극(158)은 각각 제 2 로직 게이트 유전체층(156b) 위에 놓인다. 로직 게이트 전극(158)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 제 1 및 제 2 로직 게이트 유전체층(156a, 156b)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 하이 κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예에 있어서, 제 1 로직 게이트 유전체층(156a)은 실리콘 산화물이고, 제 2 로직 게이트 유전체층(156b)은 하이 κ 유전체이고, 로직 게이트 전극(158)은 금속이다. 일부 실시예에 있어서, 메인 측벽 스페이서(160)는 로직 게이트 전극(158)의 측벽을 각각 라이닝하는 복수의 메인 측벽 스페이서를 포함한다.
하단 ILD층(162l) 및 상단 ILD층(162u)은 반도체 기판(104) 상에 적층되고, 콘택 비아(164)를 수용한다. 예시의 용이함을 위해, 콘택 비아(164)의 일부만이 164로 라벨링된다. 하단 ILD층(162l)은 임베디드 메모리(108)의 측면까지 있고, 셀 경계 구조물(102)과 로직 경계 구조물(304) 사이에서 측면 방향으로 있고, 제 1 및 제 2 로직 디바이스(110a, 110b)의 측면까지 있다. 또한, 하단 ILD층(162l)은 임베디드 메모리(108)의 상부 표면, 셀 경계 구조물(102)의 상부 표면, 로직 경계 구조물의 상부 표면(304), 제 1 로직 디바이스(110a)의 상부 표면 및 제 2 로직 디바이스(110b)의 상부 표면과 대등한(예를 들어, 평면이거나 또는 실질적으로 평면인) 상부 표면을 가진다. 상단 ILD층(162u)은 하단 ILD층(162l), 임베디드 메모리(108), 셀 경계 구조물(102), 로직 경계 구조물(304), 제 1 로직 디바이스(110a) 및 제 2 로직 디바이스(110b)를 덮는다. 하단 및 상단 ILD층(162l, 162u)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 로우 κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
일부 실시예에 있어서, 더미 선택 게이트 전극(120) 및 더미 제어 게이트 전극(116)은 제 1 더미 게이트 스페이서(124a) 및 제 2 더미 게이트 스페이서(124b)에 의해 측면 방향으로 이격되어 있다. 제 1 및 제 2 더미 게이트 스페이서(124a, 124b)는 더미 선택 게이트 전극(120)과 더미 제어 게이트 전극(116) 사이에서 측면 방향으로 경계 격리 구조물(106) 위에 놓인다. 제 1 및 제 2 더미 게이트 스페이서(124a, 124b)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예에 있어서, 제 1 더미 게이트 스페이서(124a)는 ONO 막이고, 그 구성은 예시의 용이함을 위해 도시되었지만 라벨링되지 않았다.
또한, 일부 실시예에 있어서, 플로팅 게이트 전극(134) 위에 놓인 제어 게이트 스페이서(140)는 ONO막이거나 그렇지 않으면 그것을 포함할 수 있고, 그리고/또는 실리사이드 패드(312)는 각각 로직 소스/드레인 영역(152) 및 개별 메모리 소스/드레인 영역(126) 위에 놓인다. 예시의 용이함을 위해, 제어 게이트 유전체층(140) 중 단 하나만이 140으로 라벨링되고, 실리사이드 패드(312) 중 단지 일부만이 312로 라벨링된다. 예를 들어, ONO막은 제 1 산화물층(140f), 제 2 산화물층(140s) 및 상기 제 1 및 제 2 산화물층(140f, 140s) 사이에 측면 방향으로 샌드위치된 중간 질화물층(140m)을 각각 포함할 수 있다. 실리사이드 패드(312)는 예를 들어, 니켈 실리사이드, 또는 일부 다른 적합한 실리사이드(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
도 4 내지 도 37을 참조하면, 일련의 단면도(400-3700)는 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물을 포함하는 IC를 형성하는 방법의 일부 실시예를 예시한다.
도 4의 단면도(400)에 의해 도시된 바와 같이, 경계 격리 구조물(106)는 반도체 기판(104)의 경계 영역(104b) 내에 형성된다. 경계 영역(104b)은 반도체 기판(104)의 메모리 영역(104m)을 반도체 기판(104)의 로직 영역(104l)으로부터 분리하고, 경계 격리 구조물(106)은 이후에 메모리 영역(104m)과 로직 영역(104l) 상에 형성되는 반도체 디바이스 사이에 전기적 분리를 제공한다. 경계 격리 구조물(106)은 예를 들어, 메모리 영역(104m)으로부터 로직 영역(104l)까지 스텝업하는 계단형 하부 표면을 가질 수 있고, 그리고/또는 유전체 재료를 포함할 수 있다. 또한, 경계 격리 구조물(106)는 예를 들어 STI 구조물, DTI 구조물, 또는 일부 다른 적합한 격리 영역(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 반도체 기판(104)은 예를 들어, 벌크 실리콘 기판, SOI 기판, III-V족 기판, 또는 일부 다른 적합한 반도체 기판(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
또한, 도 4의 단면도(400)에 의해 도시된 바와 같이, 로직 영역(104l)을 제 1 로직 영역(104l1) 및 제 2 로직 영역(104l2)으로 분할하기 위해, 로직 격리 구조물(310)이 로직 영역(104l) 내에 형성된다. 제 1 로직 영역(104l1)은 경계 격리 구조물(106)과 제 2 로직 영역(104l2) 사이에 측면 방향으로 있다. 제 2 로직 영역(104l2)은 예를 들어, 이후 형성되는 코어 로직 디바이스를 지원할 수 있는 반면, 제 1 로직 영역(104l1)은 예를 들어, 이후 형성되는 고전압 로직 디바이스를 지원할 수 있다. 고전압 로직 디바이스는 예를 들어, 코어 로직 장치들보다 높은 전압(예를 들어, 더 큰 자릿수의 전압)에서 동작하도록 구성된 로직 디바이스일 수 있다. 로직 격리 구조물(310)는 예를 들어 유전체 재료를 포함할 수 있고, 그리고/또는 예를 들어 STI 구조물, DTI 구조물, 또는 일부 다른 적합한 격리 영역(들)을 포함할 수 있거나, 그렇지 않으면 그들을 포함할 수 있다.
일부 실시예에 있어서, 경계 격리 구조물(106) 및 로직 격리 구조물(310)를 형성하는 공정은 반도체 기판(104)을 덮는 하단 패드층(402)을 형성하는 공정, 및 하단 패드층(402)을 덮는 상단 패드층(404)을 추가로 형성하는 공정을 포함한다. 하단 및 상단 패드층(402, 404)은 상이한 재료로 형성되고, 예를 들어 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 스퍼터링, 열 산화, 또는 다른 적합한 성장 또는 성막 공정(들)에 의해 형성될 수 있다. 본 명세서에서 사용된 바와 같이, "(들)"의 접미사를 갖는 용어(예를 들어, 반도체 기판)는 예를 들어 단수 또는 복수일 수 있다. 하단 패드층(402)은 예를 들어, 실리콘 산화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있고, 그리고/또는 상단 패드층(404)은 예를 들어 실리콘 질화물 또는 다른 적합한 유전체(들)에 의해 형성될 수 있다. 하단 및 상단 패드층(402, 404)은 경계 및 로직 격리 구조물(106, 310)의 레이아웃으로 패터닝되고, 하단 및 상단 패드층(402, 404)이 제위치에 있는(in place) 상태로 반도체 기판(104)에 에칭이 수행되어 그 레이아웃으로 트렌치를 형성한다. 상단 패드층(404)을 덮고 트렌치를 충진하는 유전체층이 형성되고, 상단 패드층(404)에 평탄화가 수행되어 트렌치 내에 경계 및 로직 격리 구조물(106, 310)를 형성한다. 유전체층은 예를 들어, 실리콘 산화물 또는 일부 다른 적합한 유전체 재료(들)로 형성될 수 있고, 그리고/또는 CVD, PVD, 스퍼터링, 또는 일부 다른 적합한 성막 공정(들)에 의해 수행될 수 있다. 평탄화는 예를 들어 화학 기계적 연마(chemical mechanical polish; CMP) 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다. 패터닝은 예를 들어, 포토리소그래피 및 에칭 공정을 사용하여 수행될 수 있다.
도 5의 단면도(500)에 의해 도시된 바와 같이, 상단 패드층(404)을 메모리 영역(104m)으로부터 제거하지만 로직 영역(104l)으로부터는 제거하지 않도록 상단 패드층(404)에 에칭이 수행된다. 일부 실시예에 있어서, 에칭을 수행하는 공정은 포토레지스트층(502)이 로직 영역(104l)을 덮지만 메모리 영역(104m)은 덮지 않도록 상단 패드층(404) 상에 포토레지스트층(502)을 형성 및 패터닝하는 공정을 포함한다. 이어서, 상단 패드층(404)이 메모리 영역(104m)으로부터 제거될 때까지, 포토레지스트층(502)이 제위치에 있는 상태로 상단 패드층(404)에 에천트가 도포되고, 그 후 포토레지스트층(502)이 박리된다.
도 6의 단면도(600)에 의해 도시된 바와 같이, 플로팅 게이트층(602)이 메모리 영역(104m), 경계 영역(104b) 및 로직 영역(104l)을 덮도록 형성된다. 예를 들어, 플로팅 게이트층(602)은 컨포멀하게 형성될 수 있고, 그리고/또는 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)로 형성될 수 있다. 일부 실시예에 있어서, 플로팅 게이트층(602)은 CVD, PVD 또는 일부 다른 적합한 성막 공정(들)에 의해 형성된다.
도 7의 단면도(700)에 의해 도시된 바와 같이, 평탄화는 경계 격리 구조물(106)에 도달할 때까지 플로팅 게이트층(602)의 상부에 수행되고, 그에 의해 경계 격리 구조물(106) 및 로직 영역(104l)으로부터 플로팅 게이트층(602)을 제거한다. 일부 실시예에 있어서, 평탄화는 경계 격리 구조물(106) 및 상단 패드층(404)의 최상부 표면과 거의 대등하도록 플로팅 게이트층(602)의 최상부 표면을 리세스한다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
도 7의 단면도(700)에 의해 또한 도시되는 바와 같이, 플로팅 게이트층(602), 경계 및 로직 격리 구조물(106, 310) 및 상단 패드층(404)을 덮는 다층(multilayer) 메모리막(702)이 형성된다. 다층 메모리막(702)은 제어 게이트 유전체층(704), 제어 게이트층(706) 및 제어 게이트 하드 마스크층(708)을 포함한다.
제어 게이트 유전체층(704)은 플로팅 게이트층(602), 경계 및 로직 격리 구조물(106, 310) 및 상단 패드층(404)을 덮도록 형성된다. 일부 실시예에 있어서, 제어 게이트 유전체층(704)은 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합을 포함한다. 예를 들어, 제어 게이트 유전체층(704)은 ONO막일 수 있고, 그리고/또는 하단 산화물층(704l), 하단 산화물층(704l)을 덮는 중간 질화물층(704m), 및 중간 질화물층(704m)을 덮는 상단 산화물층을 포함할 수 있다. 제어 게이트 유전체층(704)은 예를 들어 CVD, PVD, 일부 다른 적합한 성막 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다.
제어 게이트층(706)은 제어 게이트 유전체층(704)을 덮도록 형성된다. 예를 들어, 제어 게이트층(706)은 컨포멀하게 형성될 수 있고, 그리고/또는 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)로 형성될 수 있다. 일부 실시예에 있어서, 제어 게이트층(706)을 형성하는 공정은 제어 게이트층(706)을 성막하는 공정, 도펀트를 제어 게이트층(706)에 주입하는 공정, 및 도펀트를 활성화시키기 위해 제어 게이트층(706)을 어닐링하는 공정을 포함한다. 일부 실시예에 있어서, 제어 게이트층(706)은 CVD, PVD 또는 일부 다른 적합한 성막 공정(들)에 의해 형성된다.
제어 게이트 하드 마스크층(708)은 제어 게이트층(706)을 덮도록 형성된다. 일부 실시예에 있어서, 제어 게이트 하드 마스크층(708)은 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합을 포함한다. 예를 들어, 제어 게이트 하드 마스크층(708)은 질화물-산화물-질화물(nitride-oxide-nitride; NON)막일 수 있고, 그리고/또는 하단 질화물층(708l), 하단 질화물층(708l)을 덮는 중간 산화물층(708m)층, 및 중간 산화물층(708m)을 덮는 상단 질화물층(708u)을 포함할 수 있다. 제어 게이트 하드 마스크층(708)은 예를 들어 CVD, PVD, 일부 다른 적합한 성막 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다.
도 8의 단면도(800)에 의해 예시된 바와 같이, 다층 메모리막(702)에 에칭이 수행되어 메모리 영역(104m)으로부터 다층 메모리막(702)의 부분을 제거함으로써 플로팅 게이트층(602) 상에 한 쌍의 제어 게이트 전극(138)을 형성한다. 또한, 에칭은 한 쌍의 제어 게이트 유전체층(136) 및 한 쌍의 제어 게이트 하드 마스크(210)를 형성한다. 제어 게이트 유전체층(136)은 각각 제어 게이트 전극(138) 아래에 놓이고, 제어 게이트 하드 마스크(210)는 각각 제어 게이트 전극(138) 위에 놓인다. 일부 실시예에 있어서, 에칭을 수행하는 공정은 다층 메모리막(702) 상에 포토레지스트층(802)을 형성 및 패터닝하는 공정을 포함한다. 포토레지스트층(802)은 경계 영역(104b) 및 로직 영역(104l)을 덮도록, 그리고 제어 게이트 전극(138)의 레이아웃으로 메모리 영역(104m)을 부분적으로 덮도록 패터닝된다. 이어서, 에천트가 플로팅 게이트층(602)에 도달할 때까지, 포토레지스트층(802)이 제위치에 있는 상태로 다층 메모리 막(702)에 에천트가 도포되고, 그 후 포토레지스트층(802)은 박리된다.
도 9의 단면도(900)에 의해 예시된 바와 같이, 제어 게이트 스페이서층(902)이 도 8의 구조물을 덮고 라이닝하도록 형성된다. 제어 게이트 스페이서층(902)은, 예를 들어 컨포멀하게 형성될 수 있고, 그리고/또는 예를 들어 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예들에 있어서, 제어 게이트 스페이서층(902)은 ONO막이거나 그렇지 않으면 그것을 포함할 수 있고, 그리고/또는 하단 산화물층(902l), 하단 산화물층(902l) 위에 놓인 중간 질화물층(902m), 및 중간 질화물층(902m) 위에 놓인 상단 질화물층(902u)을 포함한다. 또한, 제어 게이트 스페이서층(902)은 예를 들어 CVD, PVD 또는 일부 다른 적합한 성막 공정(들)에 의해 형성될 수 있다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 에칭이 제어 게이트 스페이서층(902)(도 9 참조)에 수행되어 제어 게이트 전극(138)의 측벽을 따라 제어 게이트 스페이서(140)를 형성한다. 또한, 에칭은 메모리 영역(104m)과 마주보는 다층 메모리막(702)의 측벽을 따라 경계 격리 구조물(106) 위에 놓인 제 1 더미 게이트 스페이서(124a)를 형성한다. 일부 실시예에 있어서, 에칭을 수행하는 공정은 제어 게이트 스페이서층(902)의 수평 세그먼트가 제거될 때까지 하나 이상의 에천트를 제어 게이트 스페이서층(902)에 도포하는 공정을 포함한다.
도 10의 단면도(1000)에 의해 또한 예시된 바와 같이, 제어 게이트 스페이서(140) 및 제 1 더미 게이트 스페이서(124a)가 제위치에 있는 상태로 플로팅 게이트층(602)(도 9 참조) 및 하단 패드층(402)에 에칭이 수행되어 한 쌍의 플로팅 게이트 전극(134) 및 한 쌍의 플로팅 게이트 유전체층(132)을 형성한다. 플로팅 게이트 전극(134)은 각각 제어 게이트 전극(138) 아래에 놓이고, 플로팅 게이트층(602)으로부터 형성된다. 플로팅 게이트 유전체층(132)은 각각 플로팅 게이트 전극(134) 아래에 놓이고, 하단 패드층(402)으로부터 형성된다. 에칭 동안에, 제어 게이트 스페이서(140) 및 제어 게이트 하드마스크(210)는 마스크로서 기능한다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 플로팅 게이트 스페이서(142)는 플로팅 게이트 전극(134) 및 제어 게이트 스페이서(140)의 측벽들 상에 형성된다. 또한, 제 1 더미 게이트 스페이서(124a)의 측벽 상에 제 2 더미 게이트 스페이서(124b)가 형성된다. 일부 실시예에 있어서, 플로팅 게이트 스페이서(142) 및 제 2 더미 게이트 스페이서(124b)는 실리콘 산화물, 일부 다른 적합한 산화물(들), 또는 일부 다른 적합한 유전체(들)를 포함한다. 또한, 일부 실시예에 있어서, 플로팅 게이트 스페이서(142) 및 제 2 더미 게이트 스페이서(124b)를 형성하는 공정은 도 10의 구조물을 덮고 라이닝하는 플로팅 게이트 스페이서층을 성막하는 공정을 포함한다. 이어서, 플로팅 게이트 스페이서층의 수직 세그먼트를 제거하지 않고 플로팅 게이트 스페이서층의 수평 세그먼트를 제거하도록 플로팅 게이트 스페이서층에 에칭이 수행된다. 플로팅 게이트 스페이서층은 예를 들어 컨포멀하게 성막될 수 있고, 그리고/또는 CVD, PVD 또는 일부 다른 적합한 성막 공정(들)에 의해 형성될 수 있다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 공통 메모리 소스/드레인 영역(128)이 플로팅 게이트 전극(134) 사이에서 측면 방향으로 반도체 기판(104) 내에 형성된다. 일부 실시예에 있어서, 공통 메모리 소스/드레인 영역(128)을 형성하는 공정은 로직 및 경계 영역(104l 104b)을 덮고, 플로팅 게이트 전극(134) 사이에서 측면 방향으로 공통 소스/드레인 갭(1204) 외측의 메모리 영역(104m)을 또한 덮는 포토레지스트층(1202)을 형성 및 패터닝하는 공정을 포함한다. 이온 주입 또는 일부 다른 적합한 도핑 공정(들)이, 포토레지스트층(1202)이 제위치에 있는 상태로 수행되고, 이 후 포토레지스트층(1202)은 제거된다. 포토 레지스트층(1202)은, 예를 들어 포토리소그래피를 사용하여 패터닝될 수 있다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 공통 소스/드레인 갭(1204) 내의 플로팅 게이트 스페이서(142)를 제거하기 위해 플로팅 게이트 스페이서(142)에 에칭이 수행된다. 일부 실시예에 있어서, 에칭을 수행하는 공정은 노출된 플로팅 게이트 스페이서가 공통 소스/드레인 갭(1204)으로부터 제거될 때까지, 도 12의, 포토레지스트층(1202)이 제위치에 있는 상태로 플로팅 게이트 스페이서(142)에 에천트를 도포하는 공정을 포함한다. 그 후, 포토레지스트층(1202)은 박리된다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 소거 게이트 유전체층(146)은 공통 메모리 소스/드레인 영역(128)을 덮도록 형성되고, 공통 소스/드레인 갭(1204) 내에 플로팅 게이트 전극(134)의 측벽 및 제어 게이트 스페이서(140)의 측벽을 또한 라이닝한다(도 13 참조). 소거 게이트 유전체층(146)은 예를 들어 산화물, 질화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있다. 일부 실시예에 있어서, 소거 게이트 유전체층(146)을 형성하는 공정은 고온 산화(high temperature oxidation; HTO), 인-시튜 스팀 발생(in situ steam generation; ISSG) 산화, 일부 다른 적합한 성막 또는 성장 공정(들), 또는 상기의 임의의 조합을 포함한다. 또한, 일부 실시예에 있어서, 공정은 공통 소스/드레인 갭(1204) 외측의 메모리 영역(104m)의 부분 상에 형성되는 유전체 재료를 제거하는 공정을 포함한다. 제거는 예를 들어, 공통 메모리 소스/드레인 영역(128)을 덮고 제어 게이트 하드 마스크(210)를 오버행(overhang)시키는 포토레지스트층(1402)을 형성 및 패터닝하는 공정을 포함할 수 있다. 에천트는 포토레지스트층(1402)이 제위치에 있는 상태로 제거될 유전체 재료에 도포되고, 후속하여 포토레지스트층(1402)이 제거된다. 패터닝은, 예를 들어 포토리소그래피를 사용하여 수행될 수 있다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 메모리 유전체층(1502)은 공통 메모리 소스/드레인 영역(128)으로서 플로팅 게이트 전극(134)의 대향하는 측면 상의 메모리 영역(104m)의 부분을 덮도록 형성된다. 메모리 유전체층(1502)은 예를 들어 산화물, 질화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있다. 메모리 유전체층(1502)은 예를 들어 HTO, ISSG 산화, 일부 다른 적합한 성막 또는 성장 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다.
또한 도 15의 단면도(1500)에 의해 예시된 바와 같이, 메모리 게이트층(1504)은 메모리 유전체층(1502) 및 메모리, 로직 및 경계 영역(104m, 104l, 104b) 상의 다른 구조물을 덮도록 형성된다. 예를 들어, 메모리 게이트층(1504)은 컨포멀하게 형성될 수 있고, 그리고/또는 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)로 형성될 수 있다. 메모리 게이트층(1504)은 예를 들어 CVD, PVD 또는 일부 다른 적합한 성막 공정(들)에 의해 형성될 수 있다.
또한 도 15의 단면도(1500)에 의해 예시된 바와 같이, 메모리 반사방지 코팅(antireflective coating; ARC)(1506)이 메모리 게이트층(1504)을 덮도록 형성된다. 또한, 메모리 ARC(1506)는 예를 들어 평면이거나 또는 실질적으로 평면인 상부 표면으로 형성될 수 있다. 일부 실시예에 있어서, 메모리 ARC(1506)를 형성하는 공정은 메모리 ARC(1506)를 성막하는 공정, 후속하여 메모리 ARC(1506)의 상부 표면에 평탄화를 수행하는 공정을 포함한다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 메모리 ARC(1506)가 제거될 때까지, 메모리 게이트층(1504) 및 메모리 ARC(1506)(도 15 참조)에 에칭이 수행되고, 메모리 게이트층(1504)의 상부 표면은 제어 게이트 전극(138)의 상부 표면과 거의 대등하다. 에칭은 메모리 ARC(1506)에 대해서, 메모리 게이트층(1504)에 대해서와 동일하거나 또는 실질적으로 동일한 에칭 속도를 갖는 에천트로 수행된다. 이와 같이, 메모리 ARC(1506)는 메모리 게이트층(1504)이 노출될 때까지 에칭 백(etch back)된다. 그 시점에서, 메모리 게이트층(1504) 및 메모리 ARC(1506)는 메모리 ARC(1506)가 완전히 제거될 때까지 함께 에칭 백된다. 이어서, 메모리 게이트층(1504)은 메모리 게이트층(1504)의 상부 표면이 제어 게이트 전극(138)의 상부 표면과 거의 동등해질 때까지 에칭 백된다. 일부 실시예에 있어서, 에칭 이후에, 도펀트가 메모리 게이트층(1504) 내로 주입되고, 후속하여 도펀트를 활성화시키기 위해 어닐링이 수행된다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 메모리 하드 마스크층(1702)이 도 16의 구조물을 덮도록 형성된다. 예를 들어, 메모리 하드 마스크층(1702)은 컨포멀하게 형성될 수 있고, 그리고/또는 실리콘 질화물, 실리콘 산화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있다. 또한, 메모리 하드 마스크층(1702)은 CVD, PVD 또는 일부 다른 적합한 성막 공정(들)에 의해 형성될 수 있다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 에칭이 메모리 하드 마스크층(1702)(도 17 참조)에 수행되어 공통 메모리 소스/드레인 영역(128)의 대향하는 측면 상에 한 쌍의 선택 게이트 하드 마스크(208)를 형성한다. 또한, 에칭은 공통 메모리 소스/드레인 영역(128) 위에 놓인 소거 게이트 하드 마스크(212), 및 경계 격리 구조물(106)의 측벽과 접하는 더미 선택 게이트 하드 마스크(206)를 형성한다. 일부 실시예에 있어서, 에칭을 수행하는 공정은 메모리 하드 마스크층(1702)의 수평 세그먼트가 제거될 때까지 하나 이상의 에천트를 메모리 하드 마스크층(1702)에 도포하는 공정을 포함한다. 또한, 일부 실시예에 있어서, 에칭은 제어 게이트 하드 마스크(210) 및/또는 제어 게이트 하드 마스크층(708)을 부분적으로 제거한다.
또한, 도 18의 단면도(1800)에 의해 예시된 바와 같이, 선택 게이트 하드 마스크(208), 소거 게이트 하드 마스크(212), 및 더미 선택 게이트 하드 마스크(206)가 제위치에 있는 상태로 메모리 게이트층(1504)(도 17 참조)에 추가적인 에칭이 수행된다. 제 2 에칭은 한 쌍의 선택 게이트 전극(150), 소거 게이트 전극(144) 및 더미 선택 게이트 전극(120)을 형성한다. 선택 게이트 전극(150)은 각각 선택 게이트 하드 마스크(208) 아래에 놓이고, 소거 게이트 전극(144)은 소거 게이트 하드 마스크(212) 아래에 놓이고, 더미 선택 게이트 전극(120)은 더미 선택 게이트 하드 마스크(206) 아래에 놓인다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, 제 1 하드 마스크 ARC(1902)가 도 18의 구조물을 덮도록 형성된다. 또한, 제 1 하드 마스크 ARC(1902)는 예를 들어 평면이거나 또는 실질적으로 평면인 상부 표면으로 형성될 수 있다. 일부 실시예에 있어서, 제 1 하드 마스크 ARC(1902)를 형성하는 공정은 제 1 하드 마스크 ARC(1902)를 성막는 공정, 후속하여 제 1 하드 마스크 ARC(1902)의 상부 표면에 평탄화를 수행하는 공정을 포함한다. 제 1 하드 마스크 ARC(1902)는 CVD, PVD 또는 일부 다른 적합한 성막 공정(들)에 의해 성막될 수 있다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
도 20의 단면도(2000)에 의해 예시된 바와 같이, 제 1 하드 마스크 ARC(1902), 제어 게이트 하드 마스크(210), 소거 게이트 하드 마스크(212), 선택 게이트 하드 마스크(208) , 더미 선택 게이트 하드 마스크(206) 및 제어 게이트 하드 마스크층(708)에 에칭이 수행되어 제 1 하드 마스크 ARC(1902), 하드 마스크(210, 212, 208, 206) 및 제어 게이트 하드 마스크층(708)을 부분적으로 제거한다. 예를 들어, 질화물 또는 일부 다른 적합한 유전체(들)가 제 1 하드 마스크 ARC(1902), 하드 마스크(210, 212, 208, 206) 및 제어 게이트 하드 마스크층(708)으로부터 제거될 수 있다. 일부 실시예에 있어서, 에칭은 제 1 하드 마스크 ARC(1902)에 대해서, 하드 마스크(210, 212, 208, 206) 및 제어 게이트 하드 마스크층(708)에 대해서와 동일하거나 또는 실질적으로 동일한 에칭 속도를 갖는 에천트로 수행된다. 이와 같이, 하드 마스크(210, 212, 208, 206) 및 제어 게이트 하드 마스크층(708)을 노출시키기 위해 제 1 하드 마스크 ARC(1902)이 충분히 에칭되면 제 1 하드 마스크 ARC(1902)의 상부 표면, 하드 마스크(210, 212, 208, 206)의 상부 표면, 및 제어 게이트 하드 마스크층(708)의 상부 표면이 함께 에칭 백된다. 또한, 일부 실시예에 있어서, 제 1 하드 마스크 ARC(1902)는 예를 들어 다른 에칭 공정 또는 일부 다른 적합한 제거 공정(들)에 의해 에칭 후에 제거된다.
도 21의 단면도(2100)에 예시된 바와 같이, 도 20의 구조물을 덮는 더미 라이너층(302)이 형성되고, 더미 라이너층(302)을 덮는 제 1 더미 캐핑층(2104)이 형성된다. 일부 실시예에 있어서, 더미 라이너층(302)은 실리콘 산화물 또는 일부 다른 적합한 유전체(들)로 형성된다. 또한, 일부 실시예들에 있어서, 제 1 더미 캐핑층(2104)은 폴리실리콘 또는 일부 다른 적합한 재료(들)로 형성된다. 더미 라이너층(302) 및/또는 제 1 더미 캐핑층(2104)은, 예를 들면 컨포멀하게 형성될 수 있다. 또한, 더미 라이너층(302) 및/또는 제 1 더미 캐핑층(2104)은 예를 들어 CVD, PVD, 일부 다른 적합한 성막 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다.
또한 도 21의 단면도(2100)에 의해 예시된 바와 같이, 더미 ARC(2106)는 제 1 더미 캐핑층(2104)을 덮도록 형성된다. 또한, 더미 ARC(2106)는 예를 들어 평면이거나 또는 실질적으로 평면인 상부 표면으로 형성될 수 있다. 일부 실시예에 있어서, 더미 ARC(2106)를 형성하는 공정은 더미 ARC(2106)를 성막하는 공정, 후속하여 더미 ARC(2106)의 상부 표면에 평탄화를 수행하는 공정을 포함한다. 더미 ARC(2106)는 CVD, PVD 또는 일부 다른 적합한 성막 공정(들)에 의해 성막될 수 있다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 더미 ARC(2106)가 제거될 때까지 제 1 더미 캐핑층(2104) 및 더미 ARC(2106)(도 21 참조)에 에칭이 수행된다. 에칭은 더미 ARC(2106)에 대해서, 제 1 더미 캐핑층(2104)에 대해서와 동일하거나 또는 실질적으로 동일한 에칭 속도를 갖는 에천트로 수행된다. 이와 같이, 제 1 더미 캐핑층(2104)이 노출시키기 위해 더미 ARC(2106)가 충분히 에칭되면 더미 ARC(2106)의 상부 표면 및 제 1 더미 캐핑층(2104)의 상부 표면이 함께 에칭 백된다. 또한, 에칭은 상기 제 1 더미 캐핑층(2104)의 상부 표면을 평활화한다.
도 23의 단면도(2300)에 의해 예시된 바와 같이, 더미 라이너층(302), 제 1 더미 캐핑층(2104), 및 다층 메모리막(702)(도 22 참조)에 에칭이 수행된다. 에칭은 더미 제어 게이트 유전체층(118), 더미 제어 게이트 유전체층(118) 위에 놓인 더미 제어 게이트 전극(116) 및 더미 제어 게이트 전극(116) 위에 놓인 더미 제어 게이트 하드 마스크(204)를 형성한다. 총괄적으로, 더미 제어 게이트 유전체층(118), 더미 제어 게이트 전극(116), 더미 제어 게이트 하드 마스크(204), 더미 라이너층(302) 및 제 1 더미 캐핑층(2104)은 경계 격리 구조물(106)위에 놓이고 로직 영역(104l)과 마주보는 더미 측벽(112s)을 정의한다. 더미 측벽(112s)은 이종(heterogeneous)(예를 들어, 다중 재료)이며, 수직이거나 또는 실질적으로 수직이다. 또한, 더미 측벽(112s)은 평활하거나 또는 실질적으로 평활하다. 일부 실시예에 있어서, 에칭은 메모리 영역(104m) 및 경계 격리 구조물(106)의 일부를 덮는 포토레지스트층(2302)을 형성 및 패터닝함으로써 수행된다. 이어서, 경계 격리 구조물(106)에 도달할 때까지 포토레지스트층(2302)이 제위치에 있는 상태로 더미 라이너층(302), 제 1 더미 캐핑층(2104), 및 다층 메모리막(702)에 에천트가 도포되고, 그 후 포토레지스트층(2302)은 박리된다.
도 24의 단면도(2400)에 의해 예시된 바와 같이, 경계 측벽 스페이서층(2402)이 제 1 더미 캐핑층(2104), 경계 격리 구조물(106) 및 로직 영역(104l)을 덮도록 형성되고, 더미 측벽(112s)을 라이닝하도록 또한 형성된다. 일부 실시예에 있어서, 경계 측벽 스페이서층(2402)은 폴리실리콘, 비정질 실리콘, 금속, 금속 질화물, 유전체, 제 1 더미 캐핑층(2104)과 동일한 재료, 상단 패드층(404)과는 상이한 재료 또는 일부 다른 적합한 재료(들)로 형성된다. 예를 들어, 경계 측벽 스페이서층(2402)은 텅스텐, 알루미늄 구리, 탄탈륨, 탄탈륨 질화물, 또는 일부 다른 적합한 금속(들) 또는 금속 질화물(들)로 형성될 수 있다. 다른 예로서, 경계 측벽 스페이서층(2402)은 산화물, 실리콘 질화물, 실리콘 산질화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있다. 경계 측벽 스페이서층(2402)은, 예를 들어 컨포멀하게 형성될 수 있고, 그리고/또는 예를 들어 CVD, PVD, 일부 다른 적합한 성막 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다.
도 25의 단면도(2500)에 의해 예시된 바와 같이, 경계 측벽 스페이서층(2402)의 수직 세그먼트를 제거하지 않고 경계 측벽 스페이서층(2402)의 수평 세그먼트를 제거하도록 경계 측벽 스페이서층(2402)(도 24 참조)에 에칭이 수행되어 더미 측벽(112s) 상에 경계 측벽 스페이서(114)를 형성한다. 일부 실시예에 있어서, 경계 측벽 스페이서(114)는 삼각형 프로파일 또는 다른 적합한 프로파일을 가진다. 경계 측벽 스페이서(114) 및 제 1 더미 캐핑층(2104)은 경계 격리 구조물(106) 위에 놓이고 로직 영역(104l)과 마주보는 경계 측벽(114s)을 총괄적으로 정의한다. 일부 실시예에 있어서, 제 1 더미 캐핑층(2104)에 의해 정의된 경계 측벽(114s)의 부분은 경계 측벽 스페이서(114)에 의해 정의된 경계 측벽(114s)의 부분과 연속적이다. 또한, 경계 측벽(114s)은 평활하거나 또는 실질적으로 평활하고, 로직 영역(104l)을 향하여 하향 경사진다. 일부 실시예에 있어서, 경계 측벽(114s)은 제 1 더미 캐핑층(2104)의 상부 표면으로부터 경계 측벽 스페이서(114)의 하부 표면까지 연속적으로 호를 이룬다. 에칭은 예를 들어 건식 에칭 또는 일부 다른 적합한 에칭 공정(들)에 의해 수행될 수 있다. 건식 에칭은 예를 들어 할로겐 화학 반응, 불소 화학 반응, 일부 다른 적합한 화학 반응 또는 일부 다른 적합한 화학 반응들을 사용할 수 있다. 할로겐 화학 반응은 예를 들어 염소(예를 들어, Cl2), 브롬화 수소(예를 들어, HBr), 산소(예를 들어, O2), 아르곤, 일부 다른 적합한 할로겐(들) 또는 상기의 임의의 조합을 포함할 수 있다. 불소 화학 반응은 예를 들어 테트라플루오로 메탄(예를 들어, CF4), 플루오로폼(예를 들어, CHF3), 디플루오로메탄(예를 들어, CH2F2), 황 헥사플루오르화물(예를 들어, SF6), 헥사플루오로에탄(예를 들어, C2F6), 헥사플루오로프로필렌(예를 들어, C3F6 ), 옥타플루오로시클로부탄(예를 들어, C4F8), 퍼플러사이클로펜텐(C5F8), 일부 다른 적합한 불소(들) 또는 상기의 임의의 조합을 포함할 수 있다.
도 26의 단면도(2600)에 의해 예시된 바와 같이, 상단 패드층(404)(도 25 참조)에 에칭이 수행되어 로직 영역(104l)으로부터 상단 패드층(404)을 제거한다. 일부 실시예에 있어서, 에칭은 경계 및 로직 격리 구조물(106, 310)에 의해 정의된 측벽을 갖는 로직 리세스를 초래한다. 일부 실시예에 있어서, 경계 측벽 스페이서(114) 및 제 1 더미 캐핑층(2104)에 비해 상단 패드층(404)에 대해 높은 에칭 속도를 갖는 에천트로 에칭이 수행되어, 경계 측벽 스페이서(114) 및 제 1 더미 캐핑층(2104)은 에칭을 위한 마스크로서 기능한다.
경계 측벽 스페이서(114)가 없으면, 상단 패드층(404)에의 에칭은 측면 언더컷팅, 디봇 등을 더미 측벽(112s)을 따라 형성하게 할 수 있다. 예를 들어, 더미 측벽(112s)은 이질(예를 들어, 다중 재료)일 수 있고, 상부 패딩층(404)과 동일한 재료(예를 들어, 실리콘 질화물)를 포함할 수 있고, 그것에 의해 상단 패드층(404)을 제거하는데 사용된 에천트는 또한 더미 측벽(112s)의 일부분을 부분적으로 제거할 수 있다. 또한, 경계 측벽 스페이서(114)는 에칭 후에 평활한 상태로 남아 있는 평활한 경계 측벽(114s)을 제공한다. 예를 들어, 경계 측벽(114s)은, 상단 패드층(404)을 제거하는데 사용된 에천트가 낮거나 또는 무시해도 될 정도의 에칭 속도를 갖는 재료일 수 있다. 다른 예로서, 경계 측벽(114s)에 대한 에칭이 경계 측벽(114s)을 가로 질러 균일하거나 또는 실질적으로 균일하도록, 경계 측벽(114s)은 동질(예를 들어, 단일 재료)일 수 있다. 경계 측벽(114s)이 에칭 후에 평활하게 남아 있기 때문에, 경계 측벽(114s)은 후속 처리 동안 발생된 에칭 잔류물(예를 들어, 하이 κ 에칭 잔류물)을 트래핑하지 않으며, 에칭 잔류물의 완전한 제거를 용이하게한다.
도 26의 단면도(2600)에 의해 또한 도시된 바와 같이, 로직 유전체층(2602)은 도 25의 구조물을 덮고 라이닝하도록 형성된다. 또한, 로직 게이트층(2604)은 로직 유전체층(2602)을 덮도록 형성되고, 로직 하드 마스크층(2606)은 로직 게이트층(2604)을 덮도록 형성된다. 로직 유전체층(2602)은 예를 들어, 산화물, 하이 κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있다. 로직 게이트층(2604)은 예를 들어, 도핑되거나 도핑되지 않은 폴리실리콘, 금속, 일부 도전성 재료, 또는 일부 다른 적합한 재료(들)로 형성될 수 있다. 로직 하드 마스크층(2606)은 예를 들어 실리콘 질화물, 실리콘 산화물, 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합으로 형성될 수 있다. 일부 실시예에 있어서, 로직 유전체층(2602), 로직 게이트층(2604) 및 로직 하드 마스크층(2606)은 컨포멀하게 형성되고, 그리고/또는 CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적합한 성장 또는 성막 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다.
도 27의 단면도(2700)에 의해 예시된 바와 같이, 로직 하드 마스크층(2606)(도 26 참조) 및 로직 게이트층(2604)(도 26 참조)에 에칭이 수행되어 로직 게이트 전극(308) 및 더미 로직 게이트 하드 마스크(2702)를 형성한다. 더미 로직 게이트 전극(308)은 경계 측벽 스페이서(114)와 로직 영역(104l) 사이에서 측면 방향으로 경계 격리 구조물(106) 위에 놓이고, 더미 로직 게이트 하드 마스크(2702)는 더미 로직 게이트 전극(308) 위에 놓인다. 추가적으로, 에칭은 한 쌍의 희생 로직 게이트 전극(2704) 및 한 쌍의 로직 게이트 하드 마스크(2706)를 형성한다. 희생 로직 게이트 전극(2704)은 각각 제 1 및 제 2 로직 영역(104l1, 104l2) 위에 놓이고, 로직 게이트 하드 마스크(2706)는 각각 희생 로직 게이트 전극(2704) 위에 놓인다. 일부 실시예에 있어서, 더미 로직 게이트 하드 마스크(2702) 및 로직 게이트 하드 마스크(2706)의 레이아웃으로 로직 하드 마스크층(2606)을 덮는 포토레지스트층(2708)을 형성 및 패터닝함으로써 에칭이 수행된다. 이어서, 에천트가 로직 유전체층(2602)에 도달할 때까지 포토레지스트층(2708)이 제위치에 있는 상태로 로직 하드 마스크층(2606) 및 로직 게이트층(2604)에 에천트가 도포되고, 그 후 포토레지스트층(2708)은 박리된다.
도 28의 단면도(2800)에 의해 예시된 바와 같이, 로직 게이트 유전체층(2602) 및 제 1 더미 캐핑층(2104)에 에칭이 수행되어 로직 게이트 유전체층(2602) 및 제 1 더미 캐핑층(2104)을 메모리 영역(104m)으로부터 제거한다. 일부 실시예에 있어서, 로직 영역(104l) 및 경계 격리 구조물(106)를 덮지만 메모리 영역(104m)을 덮지 않는 포토레지스트층(2802)을 형성 및 패터닝함으로써 에칭이 수행된다. 에천트가 더미 라이너층(302)에 도달할 때까지 포토레지스트층(2802)이 제위치에 있는 상태로 로직 유전체층(2602) 및 제 1 더미 캐핑층(2104)에 에천트가 도포되고, 그 후 포토레지스트층(2802)은 박리된다. 더미 라이너층(302)은 예를 들어 에칭을 위한 에칭 정지부로서 기능할 수 있다.
도 29의 단면도(2900)에 예시된 바와 같이, 선택 게이트 전극(150)의 측벽, 더미 선택 게이트 전극(120)의 측벽, 제 1 더미 캐핑층(2104)의 측벽 , 더미 로직 게이트 전극(308)의 측벽 및 희생 로직 게이트 전극(2704)의 측벽을 따라 메인 측벽 스페이서(160)가 형성된다. 예시의 용이함을 위해, 메인 측벽 스페이서(160) 중 일부만이 160으로 라벨링된다. 일부 실시예에 있어서, 메인 측벽 스페이서(160)는 각각 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합을 포함한다. 또한, 일부 실시예에 있어서, 메인 측벽 스페이서(160)를 형성하는 공정은 도 28의 구조물을 덮고 라이닝하는 메인 측벽 스페이서층을 성막하는 단계를 포함한다. 이어서, 메인 측벽 스페이서층의 수직 세그먼트를 제거하지 않고 메인 측벽 스페이서층의 수평 세그먼트를 제거하도록 메인 측벽 스페이서층에 에칭이 수행된다. 메인 측벽 스페이서층은, 예를 들어 컨포멀하게 성막될 수 있고, 그리고/또는 예를 들어 CVD, PVD, 일부 다른 적합한 성막 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다.
또한 도 29의 단면도(2900)에 예시되는 바와 같이, 개별 메모리 소스/드레인 영역(126)이 선택 게이트 전극(150)들과 각각 접하도록 메모리 영역(104m) 내에 형성된다. 또한, 로직 소스/드레인 영역(152)은 로직 영역(104l)에서 쌍으로 형성되고, 각 쌍의 소스/드레인 영역은 희생 로직 게이트 전극(2704)의 대향하는 측벽들과 각각 접한다. 일부 실시예에 있어서, 개별 메모리 소스/드레인 영역(126) 및 로직 소스/드레인 영역(152)을 형성하는 공정은 반도체 기판(104)으로의 이온 주입을 포함한다. 도펀트 및/또는 주입 에너지는 예를 들어, 더미 라이너층(302), 메모리 유전체층(1502), 로직 유전체층(2602) 및 하단 패드층(402)을 통해 이온 주입을 수행하도록 선택될 수 있다. 다른 실시예에 있어서, 이온 주입 이외의 몇몇 공정이 개별 메모리 소스/드레인 영역(126) 및 로직 소스/드레인 영역(152)을 형성하기 위해 사용된다.
도 30의 단면도(3000)에 의해 예시된 바와 같이, 더미 라이너층(302)(도 29 참조), 메모리 유전체층(1502)(도 29 참조), 로직 유전체층(2602)(도 29 참조) 및 하단 패드층(402)(도 29 참조)에 에칭이 수행되어 개별 메모리 소스/드레인 영역(126) 및 로직 소스/드레인 영역(152)을 제거함으로써 개별 메모리 소스/드레인 영역(126) 및 로직 소스/드레인 영역(152)을 노출시킨다. 또한, 에칭은 한 쌍의 선택 게이트 유전체층(148), 더미 선택 게이트 유전체층(122), 더미 로직 게이트 유전체층(306), 한 쌍의 제 1 로직 게이트 유전체층(156a) 및 한 쌍의 제 2 로직 게이트 유전체층(156b)을 형성한다. 선택 게이트 유전체층(148)은 메모리 유전체층(1502)으로부터 형성되고 선택 게이트 전극(150) 아래에 각각 놓인다. 더미 선택 게이트 유전체층(122)은 메모리 유전체층(1502)으로 형성되고 더미 선택 게이트 전극(120) 아래에 놓인다. 더미 로직 게이트 유전체층(306)은 로직 유전체층(2602)으로 형성되고 더미 로직 게이트 전극(308)의 아래에 놓인다. 제 1 로직 게이트 유전체층(156a)은 하단 패드층(402)으로 형성되고 희생 로직 게이트 전극(2704) 아래에 각각 놓인다. 제 2 로직 게이트 유전체층(156b)은 로직 유전체층(2602)으로 형성되고 제 1 로직 게이트 유전체층(156a) 위의 희생 로직 게이트 전극(2704) 아래에 각각 놓인다. 일부 실시예에 있어서, 에칭을 수행하는 공정은 더미 라이너층(302), 메모리 유전체층(1502), 로직 유전체층(2602) 및 하단 패드층(402)에 에천트를 도포하고, 그 후 세정 용액 또는 혼합물을 도포하여 잔류 에칭 잔류물을 제거하는 공정을 포함한다. 세정 용액 또는 혼합물은 예를 들어 황산 과산화수소 혼합물(sulfuric acid hydrogen peroxide mixture; SPM) 또는 일부 다른 적합한 세정 용액(들) 또는 혼합물(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 또한, 일부 실시예에 있어서, 에칭은 그 중에서도 선택 및 제어 게이트 하드 마스크(208,210), 로직 게이트 하드 마스크(2706) 및 제 1 더미 캐핑층(2104)을 마스크로서 사용하여 수행된다.
에칭 동안에, 경계 측벽 스페이서(114)는 결함이 없는 평활한 경계 측벽(114s)을 제공한다. 이와 같이, 경계 측벽(114s)은 에칭 잔류물[예를 들어, 로직 유전체층(2602)을 에칭하는 동안 발생된 에칭 잔류물)을 트래핑하지 않고, 따라서 에칭 잔류물의 완전한 제거를 용이하게 한다. 에칭 잔류물의 완전한 제거를 용이하게 함으로써, 경계 측벽 스페이서(114)는 반도체 기판(104) 상의 반도체 디바이스(예를 들어, 로직 또는 메모리 디바이스)의 수율 및 신뢰성을 증가시킬 수 있다. 예를 들어, 로직 유전체층(2602)은 하이 κ 유전체를 포함할 수 있고, 이에 따라 에칭은 하이 κ 에칭 잔류물을 생성할 수 있다. 잔류 하이 κ 에칭 잔류물은 반도체 기판(104)으로 확산하고 반도체 기판(104)의 도핑 프로파일을 이동시켜 반도체 디바이스의 파라미터를 변화시킬 수 있다. 또한, 잔류 하이 κ 에칭 잔류물은 후속 공정 단계에서 사용되는 공정 툴을 오염시킬 수 있고, 오염된 공정 툴에서 처리된 IC에 유사하게 영향을 미친다(예를 들어, IC의 도핑 프로파일에 영향을 미친다).
또한 도 30의 단면도(3000)에 의해 예시된 바와 같이, 실리사이드 패드(312)가 개별 메모리 소스/드레인 영역(126) 및 로직 소스/드레인 영역(152) 상에 형성된다. 예시의 용이함을 위해, 실리사이드 패드(312)의 일부만이 312로 라벨링된다. 실리사이드 패드(312)는 예를 들어, 니켈 실리사이드 또는 일부 다른 적합한 실리사이드(들)일 수 있거나 그렇지 않으면 그들을 포함할 수 있고, 그리고/또는 예를 들어 실리사이드 공정 또는 일부 다른 적합한 성장 공정(들)에 의해 형성될 수 있다.
도 31의 단면도(3100)에 의해 예시된 바와 같이, 제 2 하드 마스크 ARC(3102)가 도 30의 구조물을 덮도록 형성된다. 또한, 제 2 하드 마스크 ARC(3102)는 예를 들어 평면이거나 또는 실질적으로 평면인 상부 표면으로 형성될 수 있다. 일부 실시예에 있어서, 제 2 하드 마스크 ARC(3102)를 형성하는 공정은 제 2 하드 마스크 ARC(3102)를 성막는 공정, 후속하여 제 2 하드 마스크 ARC(3102)의 상부 표면에 평탄화를 수행하는 공정을 포함한다. 제 2 하드 마스크 ARC(3102)는 예를 들어 CVD, PVD 또는 일부 다른 적합한 성막 공정(들)에 의해 성막될 수 있고, 그리고/또는 평탄화는 예를 들어 CMP 또는 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
도 32의 단면도(3200)에 의해 예시된 바와 같이, 에칭이 그 중에서도 제 2 하드 마스크 ARC(3102), 제어, 선택, 소거 및 로직 게이트 하드 마스크(210, 208, 212, 2706)(도 31 참조), 더미 제어, 선택 및 로직 게이트 하드 마스크(204, 206, 2702)(도 31 참조) 및 제 1 더미 캐핑층(2104)(도 31 참조)에 수행되어 하드 마스크 및 제 1 더미 캐핑층(2104)을 제거한다. 일부 실시예에 있어서, 에칭은 제 2 하드 마스크 ARC(3902)에 대해서, 하드 마스크 및 제 1 더미 캐핑층(708)에 대해서와 동일하거나 또는 실질적으로 동일한 에칭 속도를 갖는 에천트로 수행된다. 이와 같이, 하드 마스크 및 제 1 더미 캐핑층(2104)을 노출시키기 위해 제 2 하드 마스크(ARC)(3102)가 충분히 에칭되면 제 2 하드 마스크(ARC)(3102)의 상부 표면, 제 1 더미 캐핑층(2104)의 상부 표면 및 하드 마스크의 상부 표면이 함께 에칭 백된다.
도 33의 단면도(3300)에 의해 예시된 바와 같이, 제 2 하드 마스크(ARC)(3102)(도 32 참조)가 제거된 후, 제 2 하드 마스크 ARC(3102) 대신에 하단 ILD층(162l)이 형성된다. 또한, 하단 ILD층(162l)은 도 32의 구조물을 덮도록, 그리고 일부 실시예에 있어서는 평면이거나 또는 실질적으로 평면인 상부 표면을 갖도록 형성된다. 하단 ILD층(162l)은 예를 들어 산화물, 로우 κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있다. 제 2 하드 마스크 ARC(3102)는 예를 들어 에칭 공정 또는 일부 다른 적합한 제거 공정(들)에 의해 제거될 수 있다. 일부 실시예에 있어서, 하단 ILD층(162l)을 형성하는 공정은 하단 ILD층(162l)을 성막하는 공정, 및 후속하여 하단 ILD층(162l)의 상부 표면에 평탄화를 수행하는 공정을 포함한다. 하단 ILD층(162l)은 예를 들어 CVD, PVD, 스퍼터링 또는 상기의 임의의 조합에 의해 성막될 수 있다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
도 34의 단면도(3400)에 의해 예시된 바와 같이, 평탄화가 하단 ILD층(162l)에 수행되어, 희생 로직 게이트 전극(2704)의 상부 표면과 거의 대등하도록 하단 ILD층(162l)의 상부 표면을 리세스함으로써, 희생 로직 게이트 전극(2704)을 노출시킨다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
도 35의 단면도(3500)에 의해 예시된 바와 같이, 제 2 더미 캐핑층(3502)이 메모리 영역(104m) 및 경계 격리 구조물(106)를 덮지만 로직 영역(104l)은 덮지 않도록 형성된다. 제 2 더미 캐핑층(3502)은 예를 들어, 산화물, 질화물, 일부 다른 적당한 유전체, 또는 상기의 임의의 조합 일 수 있다. 일부 실시예에 있어서, 제 2 더미 캐핑층(3502)을 형성하는 공정은 CVD, PVD 또는 일부 다른 적합한 성막 공정(들)에 의해 제 2 더미 캐핑층(3502)을 성막하는 공정, 및 후속하여 예를 들어, 포토리소그래피 및 에칭 공정, 또는 일부 다른 적합한 패터닝 공정(들)에 의해 제 2 더미 캐핑층(3502)을 패터닝하는 공정을 포함한다.
또한 도 35의 단면도(3500)에 의해 예시된 바와 같이, 희생 로직 게이트 전극(2704)(도 34 참조)에 에칭이 수행되어 희생 로직 게이트 전극(2704)을 제거하고, 희생 로직 게이트 전극(2704) 대신에 로직 개구부(3504)를 정의한다. 일부 실시예에 있어서, 에칭을 수행하는 공정은 희생 로직 게이트 전극(2704)이 제거될 때까지, 제 2 더미 캐핑층(3502)이 제위치에 있는 상태로 희생 로직 게이트 전극(2704)에 에천트를 도포하는 공정을 포함한다. 제 2 더미 캐핑층(3502) 및 다른 유전체 구조물[예를 들어, 하단 ILD층(162l)]은 에천트가 도포되는 동안 마스크로서 기능할 수 있다.
도 36의 단면도(3600)에 의해 예시된 바와 같이, 로직 게이트 전극(158)이 로직 개구부(3504)(도 35 참조) 내에 형성된다. 로직 게이트 전극(158)은 예를 들어 금속, 도핑된 폴리실리콘, 희생 로직 게이트 전극(2704)과는 상이한 재료, 또는 일부 다른 적합한 도전성 재료(들)일 수 있다. 일부 실시예에 있어서, 로직 게이트 전극(158)을 형성하는 공정은 제 2 더미 캐핑층(3502)을 덮고(도 35 참조), 또한 로직 개구부(3504)를 충진하는 도전층을 형성하는 공정을 포함한다. 도전층은 예를 들어 CVD, PVD, 무전해 도금, 전기 도금, 또는 일부 다른 적합한 성장 또는 성막 공정(들)에 의해 형성될 수 있다. 이어서, 하단 ILD층(162l)에 도달하고 제 2 더미 캐핑층(3502)이 제거될 때까지, 도전층 및 제 2 더미 캐핑층(3502)에 평탄화가 수행된다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
도 37의 단면도(3700)에 의해 예시된 바와 같이, 상단 ILD층(162u)은 도 36의 구조물을 덮도록, 그리고 평면이거나 또는 실질적으로 평면인 상부 표면을 갖도록 형성된다. 상단 ILD층(162u)은 예를 들어 산화물, 로우 κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있다. 또한, 상단 ILD층(162u)은 예를 들어, 상단 ILD층(162u)을 성막하고, 후속하여 상단 ILD층(162u)의 상부 표면에 평탄화를 수행하여 형성될 수 있다. 예를 들어, 성막은 CVD, PVD, 스퍼터링 또는 상기의 임의의 조합에 의해 수행될 수 있다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
또한 도 37의 단면도(3700)에 의해 예시된 바와 같이, 콘택 비아(164)는 상단 ILD층(162u) 및 하단 ILD층(162l)을 통해 개별 메모리 소스/드레인 영역(126), 로직 소스/드레인 영역(152), 공통 메모리 소스/드레인 영역(128), 제어 게이트 전극(138), 선택 게이트 전극(150), 소거 게이트 전극(144), 로직 게이트 전극(158) 또는 상기의 임의의 조합으로 연장하도록 형성된다.
도 38을 참조하면, 경계 측벽 스페이서를 갖는 임베디드 메모리 경계 구조물을 포함하는 IC를 형성하는 방법의 일부 실시예의 흐름도(3800)가 제공된다. IC는 예를 들어 도 4 내지 도 37에 대응할 수 있다.
3802에서, 기판이 제공된다. 기판은 기판의 메모리 영역을 기판의 로직 영역으로부터 분리시키는 경계 격리 구조물을 포함한다. 예를 들어, 도 4 내지 도 7을 참조한다.
3804에서, 다층 메모리막이 기판을 덮도록 형성된다. 예를 들어, 도 7을 참조한다.
3806에서, 메모리 셀 구조물은, 경계 격리 구조물 및 로직 영역 상에 다층 메모리막의 잔여를 남기면서, 다층 메모리막으로부터 메모리 영역 상에 형성된다. 예를 들어, 도 8 내지 도 20을 참조한다.
3808에서, 더미 캐핑층은 메모리 셀 구조물 및 다층 메모리막을 덮도록 형성된다. 예를 들어, 도 21 및 도 22를 참조한다.
3810에서, 다층 메모리막 및 더미 캐핑층이 패터닝되어, 다층 메모리막 및 더미 캐핑층을 로직 영역으로부터 제거하고, 경계 격리 구조물 위에 놓이고 로직 영역과 마주보는 더미 측벽을 형성한다. 더미 측벽은 다층 메모리막의 잔여 및 더미 캐핑층의 잔여에 의해 총괄적으로 정의된다. 예를 들어, 도 23을 참조한다.
3812에서, 경계 격리 구조물 위에 놓이고, 더미 측벽 상에 있는 경계 측벽 스페이서가 형성된다. 경계 측벽 스페이서는 경계 격리 구조물 위에 놓이고, 로직 영역과 마주보는 평활한 경계 측벽을 가진다. 예를 들어, 도 24 및 도 25를 참조한다.
3814에서, 기판의 패드층이 로직 영역으로부터 제거된다. 예를 들어, 도 26을 참조한다. 경계 측벽은 경계 측벽의 조성으로 인해 패드층을 제거한 후에도 평활하게 남는다(자세한 사항은 상기 참조).
단계(3816)에서, 로직 유전체층 및 로직 게이트층이 더미 캐핑층, 경계 측벽 스페이서, 경계 격리 구조물 및 로직 영역을 덮도록 형성된다. 예를 들어, 도 26을 참조한다.
3818에서, 로직 게이트층이 패터닝되어 로직 영역 상에 희생 로직 게이트 전극을 형성한다. 예를 들어, 도 27을 참조한다.
3820에서, 소스/드레인 영역이 희생 로직 게이트 전극의 측벽 및 메모리 셀 구조물의 측벽을 따라 형성된다. 예를 들어, 도 28 및 도 29를 참조한다.
3822에서, 로직 유전체층이 패터닝되어 경계 측벽 스페이서로부터 로직 유전체층을 제거하고, 또한 희생 로직 게이트 전극 아래에 놓인 로직 게이트 유전체층을 형성한다. 예를 들어, 도 30을 참조한다. 패터닝은 예를 들어 에칭 또는 일부 다른 적합한 패터닝 공정(들)에 의해 수행될 수 있다.
경계 측벽이 평활하기 때문에, 경계 측벽은 로직 유전체층을 패터닝하는 동안 발생된 잔류물(예를 들어, 에칭 잔류물)의 완전한 제거를 용이하게 한다. 이는, 결국, 기판 상의 반도체 디바이스의 수율 및 신뢰성을 증가시킬 수 있다. 예를 들어, 로직 유전체층은 하이 κ 유전체를 포함할 수 있고, 이에 따라 패터닝은 하이 κ 에칭 잔류물을 생성할 수 있다. 하이 κ 에칭 잔류물의 완전한 제거가 없으면, 잔류 하이 κ 에칭 잔류물이 기판으로 확산되고 기판의 도핑 프로파일을 이동시켜 반도체 디바이스의 파라미터를 변경시킬 수 있다.
3824에서, 희생 로직 게이트 전극이 로직 게이트 전극으로 대체된다. 예를 들어, 로직 유전체층이 하이 κ 유전체를 포함할 때 희생 로직 게이트 전극은 금속 로직 게이트 전극으로 대체될 수 있다. 예를 들어, 도 31 내지 도 36을 참조한다.
3836에서, 콘택 비아가 소스/드레인 영역 상에 형성된다. 예를 들어, 도 37을 참조한다.
도 38의 흐름도(3800)가 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로서 해석되어서는 안됨이 인지될 것이다. 예를 들어, 일부 동작들은 본 명세서에서 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 상이한 순서로 및/또는 동시에 발생할 수 있다. 또한, 예시된 모든 동작이 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 요구되는 것은 아닐 수 있고, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
상기의 관점에서, 본 출원의 일부 실시예는, 반도체 기판의 메모리 영역을 반도체 기판의 로직 영역으로부터 분리시키는 격리 구조물을 반도체 기판 내에 형성하는 단계; 격리 구조물, 메모리 영역, 및 로직 영역을 덮는 다층막(multilayer film)을 형성하는 단계; 다층막으로 형성된 메모리 셀 구조물을 메모리 영역 상에 형성하는 단계; 메모리 셀 구조물 및 다층막의 잔여(remainder)를 덮는 더미 캐핑층을 형성하는 단계; 다층막 및 더미 캐핑층이 격리 구조물 상에 더미 측벽을 정의하도록, 로직 영역으로부터 다층막 및 더미 캐핑층을 제거하기 위해 다층막 및 더미 캐핑층에 제 1 에칭을 수행하는 단계; 더미 캐핑층, 격리 구조물, 및 로직 영역을 덮고, 또한 더미 측벽을 라이닝하는, 측벽 스페이서층을 형성하는 단계; 측벽 스페이서층의 수평 세그먼트를 제거하고 더미 측벽 상에 측벽 스페이서를 형성하기 위해 측벽 스페이서층에 제 2 에칭을 수행하는 단계; 및 측벽 스페이서를 형성하는 단계 이후에 로직 영역 상에 로직 디바이스 구조물을 형성하는 단계를 포함하는 방법에 관한 것이다. 일실시예에 있어서, 더미 캐핑층 및 측벽 스페이서는 격리 구조물 위에 놓이고 로직 영역과 마주보는 경계 측벽을 총괄적으로(collectively) 정의하고, 경계 측벽은 경사지고, 상기 더미 캐핑층에 의해 정의되는 상기 경계 측벽의 일부분은 상기 측벽 스페이서에 의해 정의된 상기 경계 측벽의 일부분과 연속한다. 일실시예에 있어서, 측벽 스페이서는 격리 구조물 위에 놓이고 로직 영역과 마주보는 경계 측벽을 적어도 부분적으로 정의하고, 경계 측벽은 동질(homogenous)이고, 더미 측벽은 이질(heterogenous)이다. 일실시예에 있어서, 다층막은 산화물-질화물-산화물(ONO)막, ONO막 위에 놓인 폴리실리콘층, 및 폴리실리콘층 위에 놓인 질화물층을 포함하여, 더미 측벽은 ONO막, 폴리실리콘층 및 질화물층에 의해 부분적으로 정의된다. 일실시예에 있어서, 측벽 스페이서는 제 2 에칭의 완료시에 삼각형 프로파일을 가진다. 일실시예에 있어서, 더미 측벽은 수직이거나 또는 실질적으로 수직이고, 더미 측벽은 측벽 스페이서와 직접 접촉한다. 일실시예에 있어서, 상기 방법은, 반도체 기판을 덮는 패드(pad)층을 형성하는 단계; 격리 구조물의 레이아웃으로 패드층을 패터닝하는 단계; 반도체 기판에 격리 트렌치를 형성하기 위해 패드층이 제위치에 있는(in place) 상태로 반도체 기판에 제 3 에칭을 수행하는 단계; 격리 구조물을 형성하기 위해 유전체 재료로 격리 트렌치를 충진하는 단계; 및 로직 영역으로부터 패드층을 제거하기 위해 측벽 스페이서가 제위치에 있는 상태로 패드층에 제 4 에칭을 수행하는 단계를 더 포함한다. 일실시예에 있어서, 측벽 스페이서는 격리 구조물 위에 놓이고 로직 영역과 마주보는 경계 측벽을 적어도 부분적으로 정의하고, 더미 측벽 및 패드층은 재료를 공유하고, 경계 측벽은 재료를 갖지 않는다. 일실시예에 있어서, 로직 디바이스 구조물을 형성하는 단계는, 더미 캐핑층, 측벽 스페이서, 및 로직 영역 위에 컨포멀 하이 κ 유전체층을 형성하는 단계; 컨포멀 하이 κ 유전체층 위에 폴리실리콘층을 형성하는 단계; 및 로직 영역 상에 적층된 하이 κ 게이트 유전체층 및 폴리실리콘 게이트 전극을 형성하기 위해 컨포멀 하이 κ 유전체층 및 폴리실리콘층에 제 3 에칭을 수행하는 단계를 포함한다. 일실시예에 있어서, 상기 방법은 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하는 단계를 더 포함한다.
일실시예에 있어서, 본 출원의 일부 실시예는, 격리 구조물에 의해 분리된 주변 영역 및 메모리 셀 영역을 포함하는 반도체 기판 - 격리 구조물은 반도체 기판의 상부 표면으로 연장되고 유전체 재료를 포함함 - ; 메모리 영역 상의 메모리 셀; 격리 구조물 상의 더미 제어 게이트 구조물로서, 주변 영역과 마주보고 다수의 상이한 재료를 포함하는 더미 측벽을 정의하는 더미 제어 게이트 구조물; 더미 제어 게이트 구조물의 더미 측벽을 따라, 격리 구조물 상에 있는 측벽 스페이서로서, 주변 영역과 마주보고 평활한(smooth) 경계 측벽을 갖는 측벽 스페이서; 및 주변 영역 상의 로직 디바이스를 포함하는 집적 회로(IC)에 관한 것이다. 일실시예에 있어서, 경계 측벽은 측벽 스페이서의 최상부 표면으로부터 측벽 스페이서의 최하부 표면까지 연속적이고 평활하다. 일실시예에 있어서, 경계 측벽은 주변 영역을 향하여 하향 경사진다. 일실시예에 있어서, 경계 측벽은 측벽 스페이서의 최하부 표면에 대하여 약 80도 미만의 각을 이룬다. 일실시예에 있어서, 더미 측벽은 이질이며, 경계 측벽은 동질이다. 일실시예에 있어서, 더미 제어 구조물은 산화물-질화물-산화물(ONO)막, 및 ONO막 위에 놓인 더미 게이트 전극을 포함하고, 더미 측벽은 상기 ONO막 및 더미 게이트 전극에 의해 적어도 부분적으로 정의된다. 일실시예에 있어서, 더미 측벽은 수직이거나 또는 실질적으로 수직이고, 측벽 스페이서는 더미 측벽과 직접 접촉하고, 더미 측벽 및 경계 측벽은 측벽 스페이서의 대향하는 측면들 상에 있다. 일실시예에 있어서, 메모리 셀은, 반도체 기판 내의 제 1 및 제 2 개별 소스/드레인 영역들; 제 1 및 제 2 개별 소스/드레인 영역들 사이에서 측방향으로 이격되고, 제 1 채널 영역에 의해 제 1 개별 소스/드레인 영역으로부터 분리되고, 제 2 채널 영역에 의해 제 2 개별 소스/드레인 영역으로부터 분리되는, 반도체 기판 상의 공통 소스/드레인 영역; 공통 소스/드레인 영역 상의 소거 게이트 전극; 제 1 및 제 2 채널 영역들 상의 각각 한 쌍의 플로팅 게이트 전극들; 플로팅 게이트 전극들 위에 놓인 각각 한 쌍의 제어 게이트 전극; 및 플로팅 게이트 전극들에 의해 각각 공통 소스/드레인으로부터 측방향으로 이격된, 제 1 및 제 2 채널 영역 상의 각각 한 쌍의 선택 게이트 전극을 더 포함한다. 일실시예에 있어서, 로직 디바이스는, 하이 κ 게이트 유전체층; 및 하이 κ 유전체층 위에 놓인 금속 게이트 전극을 포함한다.
또한, 본 출원의 일부 실시예는, 격리 구조물을 반도체 기판 내에 형성하는 단계 - 격리 구조물은 반도체 기판의 메모리 영역을 반도체 기판의 로직 영역으로부터 분리시키고, 유전체 재료를 포함함 - ; 반도체 기판을 덮는 산화물-질화물-산화물(oxide-nitride-oxide; ONO)막을 형성하는 단계; ONO막을 덮는 도핑된 폴리실리콘층을 형성하는 단계; 도핑된 폴리실리콘층을 덮는 실리콘 질화물층을 형성하는 단계; 실리콘 질화물층을 덮는 더미 폴리실리콘층을 형성하는 단계;마스크의 에지가 상기 격리 구조물의 바로 위에 있도록 더미 폴리실리콘층 위에 마스크를 형성하는 단계; 더미 폴리실리콘층, 실리콘 질화물층, 도핑된 폴리실리콘층 및 로직 영역 상의 ONO막의 부분들을 제거하기 위해 마스크가 제위치에 있는 상태로 에칭을 수행하는 단계 - 더미 폴리실리콘층, 실리콘 질화물층, 도핑된 폴리실리콘층 및 ONO막 각각은 에칭을 수행한 후에 마스크의 에지에 정렬되고 격리 구조물 위에 놓이는 측벽을 가짐 - ; 마스크를 박리하는 단계; 더미 폴리실리콘층, 격리 구조물, 및 로직 영역을 덮고, 또한 더미 폴리실리콘층, 실리콘 질화물층, 도핑된 폴리실리콘층 및 ONO막 각각의 측벽을 라이닝하는, 측벽 스페이서층을 컨포멀하게 성막하는 단계; 및측벽 스페이서층의 수직 세그먼트를 제거하지 않고 상기 측벽 스페이서층의 수평 세그먼트를 제거하도록 측벽 스페이서층에 에칭 백(etch back)을 수행하는 단계 - 측벽 스페이서층의 수직 세그먼트는 더미 폴리실리콘층, 실리콘 질화물층, 도핑된 폴리실리콘층 및 ONO막 각각의 측벽에 인접하여 이들을 밀봉하는 측벽 스페이서를 정의함 - 를 포함하는 다른 방법에 관한 것이다.
또한, 본 출원의 일부 실시예는, 격리 구조물에 의해 분리된 로직 영역 및 메모리 영역을 포함하는 반도체 기판 - 격리 구조물은 반도체 기판의 상부로 연장되고, 유전체 재료를 포함함 - ; 메모리 영역 상의 스플릿-게이트 플래시 메모리(split-gate flash memory) 셀; 격리 구조물 상의 더미 제어 게이트 구조물 - 더미 제어 게이트 구조물은 ONO막, ONO막 위에 놓인 폴리실리콘층, 및 폴리실리콘층 위에 놓인 실리콘 질화물층을 포함하며, ONO 막, 폴리실리콘층 및 실리콘 질화물층은 로직 영역과 마주보고 격리 구조물 위에 놓이는 더미 측벽을 총괄적으로 정의함 - ; 더미 측벽을 따라 격리 구조물 상에 있는 측벽 스페이서 - 측벽 스페이서는 로직 영역과 마주보고 경사진 경계 측벽을 적어도 부분적으로 정의하고, 경계 측벽은 측벽 스페이서의 최하부 표면으로부터 측벽 스페이서의 최상부 표면까지 연속함 - ; 및 로직 영역 상의 로직 디바이스 - 로직 디바이스는 하이 κ 유전체층 및 하이 κ 유전체층 위에 놓인 금속 게이트 전극을 포함하고, 금속 게이트 전극의 최상부 표면은 측벽 스페이서의 최상부 표면과 대등함 - 를 포함하는 또 다른 IC에 관한 것이다. 일실시예에 있어서, 측벽 스페이서는 폴리실리콘이다. 일실시예에 있어서, 격리 구조물은 경계 측벽을 부분적으로 정의하고, 격리 구조물에 의해 정의된 경계 측벽의 일부는 측벽 스페이서에 의해 정의된 경계 측벽의 일부와 연속한다.
또한, 본 출원의 일부 실시예는, 격리 구조물에 의해 분리된 주변 영역 및 메모리 영역을 포함하는 반도체 기판 - 격리 구조물은 유전체 재료를 포함하고, 반도체 기판의 상부로 연장됨 - ; 격리 구조 위에 놓이고 수직이거나 또는 실질적으로 수직인 측벽을 정의하는 더미 구조 - 더미 구조의 수직이거나 또는 실질적으로 수직인 측벽은 주변 영역과 마주보고, 격리 구조물 위에 놓이고, 다수의 상이한 재료를 포함함 - ; 및 격리 구조 위에 놓인 측벽 스페이서 - 측벽 스페이서는 더미 구조물의 수직이거나 또는 실질적으로 수직인 측벽과 직접 접촉하는 수직이거나 또는 실질적으로 수직인 측벽을 정의하고, 측벽 스페이서는 주변 영역과 마주보고 격리 구조물 위에 놓인 경사 측벽을 적어도 부분적으로 정의하고, 경사 측벽은 측벽 스페이서의 하부 표면으로부터 경사 측벽의 상부 에지까지 단일 재료임 - 를 포함하는 또 다른 IC에 관한 것이다. 일실시예에 있어서, IC는 반도체 기판의 메모리 영역 상의 메모리 셀을 더 포함하고, 메모리 셀은 플로팅 게이트 전극 및 플로팅 게이트 전극 위에 놓인 제어 게이트 전극을 포함하고, 메모리 셀은 플로팅 게이트 전극의 대향하는 측면들에 각각 접하는 선택 게이트 전극 및 소거 게이트 전극을 더 포함한다. 일실시예에 있어서, IC는 반도체 기판의 주변 영역 상의 로직 디바이스를 더 포함하고, 로직 디바이스는 하이 κ 유전체층 및 하이 κ 유전체층 위에 놓인 금속 게이트 전극을 포함하고, 금속 게이트 전극의 최상부 표면은 측벽 스페이서의 최상부 표면과 대등하다. 일실시예에 있어서, 더미 구조는 ONO막 및 ONO막 위에 놓인 도핑된 폴리실리콘층을 포함한다.
상기의 관점에서, 본 출원의 일부 실시예는, 반도체 기판의 메모리 영역을 반도체 기판의 로직 영역으로부터 경계짓는(demarcate) 격리 구조물을 반도체 기판 내에 형성하는 단계; 격리 구조물, 메모리 영역, 및 로직 영역을 덮는 다층막을 형성하는 단계; 다층막이 격리 구조물 상에 더미 측벽을 적어도 부분적으로 정의하도록 다층막을 로직 영역으로부터 제거하기 위해 다층막에 에칭을 수행하는 단계; 및 격리 구조물 위에 놓이고 더미 측벽을 라이닝하는 측벽 스페이서를 형성하는 단계 - 측벽 스페이서는 삼각형 프로파일을 가짐 - 를 포함하는 또다른 방법에 관한 것이다. 일실시예에 있어서, 상기 방법은 측벽 스페이서를 형성하는 단계 이후에 로직 영역 상에 로직 디바이스 구조물을 형성하는 단계를 더 포함한다. 일실시예에 있어서, 상기 방법은 메모리 영역 상에 메모리 셀 구조물을 형성하는 단계를 더 포함하고, 메모리 셀 구조물은 에칭 이전에 다층막으로부터 형성된다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 집적 회로(integrated circuit; IC)를 형성하는 방법에 있어서,
반도체 기판의 메모리 영역을 상기 반도체 기판의 로직 영역으로부터 분리시키는 격리 구조물을 상기 반도체 기판 내에 형성하는 단계;
상기 격리 구조물, 상기 메모리 영역, 및 상기 로직 영역을 덮는 다층막(multilayer film)을 형성하는 단계;
상기 다층막으로 형성된 메모리 셀 구조물을 상기 메모리 영역 상에 형성하는 단계;
상기 메모리 셀 구조물 및 상기 다층막의 잔여(remainder)를 덮는 더미 캐핑층을 형성하는 단계;
상기 다층막 및 상기 더미 캐핑층이 상기 격리 구조물 상에 더미 측벽을 정의하도록, 상기 로직 영역으로부터 상기 다층막 및 상기 더미 캐핑층을 제거하기 위해 상기 다층막 및 상기 더미 캐핑층에 제 1 에칭을 수행하는 단계;
상기 더미 캐핑층, 상기 격리 구조물, 및 상기 로직 영역을 덮고, 또한 상기 더미 측벽을 라이닝하는, 측벽 스페이서층을 형성하는 단계;
상기 측벽 스페이서층의 수평 세그먼트를 제거하고 더미 측벽 상에 측벽 스페이서를 형성하기 위해 상기 측벽 스페이서층에 제 2 에칭을 수행하는 단계; 및
상기 측벽 스페이서를 형성하는 단계 이후에 상기 로직 영역 상에 로직 디바이스 구조물을 형성하는 단계
를 포함하는, 집적 회로(IC) 형성 방법.
실시예 2. 실시예 1에 있어서,
상기 더미 캐핑층 및 상기 측벽 스페이서는 상기 격리 구조물 위에 놓이고 상기 로직 영역과 마주하는 경계 측벽을 총괄적으로(collectively) 정의하고, 상기 경계 측벽은 경사지고, 상기 더미 캐핑층에 의해 정의되는 상기 경계 측벽의 일부분은 상기 측벽 스페이서에 의해 정의된 상기 경계 측벽의 일부분과 연속하는 것인, 집적 회로(IC) 형성 방법.
실시예 3. 실시예 1에 있어서,
상기 측벽 스페이서는 상기 격리 구조물 위에 놓이고 상기 로직 영역과 마주하는 경계 측벽을 적어도 부분적으로 정의하고, 상기 경계 측벽은 동질(homogenous)이고, 상기 더미 측벽은 이질(heterogenous)인 것인, 집적 회로(IC) 형성 방법.
실시예 4. 실시예 1에 있어서,
상기 다층막은 산화물-질화물-산화물(ONO)막, 상기 ONO막 위에 놓인 폴리실리콘층, 및 상기 폴리실리콘층 위에 놓인 질화물층을 포함하여, 상기 더미 측벽은 상기 ONO막, 상기 폴리실리콘층 및 상기 질화물층에 의해 부분적으로 정의되는 것인, 집적 회로(IC) 형성 방법.
실시예 5. 실시예 1에 있어서,
상기 측벽 스페이서는 상기 제 2 에칭의 완료시에 삼각형 프로파일을 갖는 것인, 집적 회로(IC) 형성 방법.
실시예 6. 실시예 1에 있어서,
상기 더미 측벽은 수직이거나 또는 실질적으로 수직이고, 상기 더미 측벽은 상기 측벽 스페이서와 직접 접촉하는 것인, 집적 회로(IC) 형성 방법.
실시예 7. 실시예 1에 있어서,
상기 반도체 기판을 덮는 패드(pad)층을 형성하는 단계;
상기 격리 구조물의 레이아웃으로 상기 패드층을 패터닝하는 단계;
상기 반도체 기판에 격리 트렌치를 형성하기 위해 상기 패드층이 제위치에 있는(in place) 상태로 상기 반도체 기판에 제 3 에칭을 수행하는 단계;
상기 격리 구조물을 형성하기 위해 유전체 재료로 상기 격리 트렌치를 충진하는 단계; 및
상기 로직 영역으로부터 상기 패드층을 제거하기 위해 상기 측벽 스페이서가 제위치에 있는 상태로 상기 패드층에 제 4 에칭을 수행하는 단계
를 더 포함하는, 집적 회로(IC) 형성 방법.
실시예 8. 실시예 7에 있어서,
상기 측벽 스페이서는 상기 격리 구조물 위에 놓이고 상기 로직 영역과 마주하는 경계 측벽을 적어도 부분적으로 정의하고, 상기 더미 측벽 및 상기 패드층은 재료를 공유하고, 상기 경계 측벽은 상기 재료를 갖지 않는 것인, 집적 회로(IC) 형성 방법.
실시예 9. 실시예 1에 있어서,
상기 로직 디바이스 구조물을 형성하는 단계는,
상기 더미 캐핑층, 상기 측벽 스페이서, 및 상기 로직 영역 위에 컨포멀 하이 κ 유전체층을 형성하는 단계;
상기 컨포멀 하이 κ 유전체층 위에 폴리실리콘층을 형성하는 단계; 및
상기 로직 영역 상에 적층된 하이 κ 게이트 유전체층 및 폴리실리콘 게이트 전극을 형성하기 위해 상기 컨포멀 하이 κ 유전체층 및 상기 폴리실리콘층에 제 3 에칭을 수행하는 단계를 포함하는 것인, 집적 회로(IC) 형성 방법.
실시예 10. 실시예 9에 있어서,
폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하는 단계
를 더 포함하는, 집적 회로(IC) 형성 방법.
실시예 11. 집적 회로(integrated circuit; IC)에 있어서,
격리 구조물에 의해 분리된 주변 영역 및 메모리 셀 영역을 포함하는 반도체 기판 - 상기 격리 구조물은 상기 반도체 기판의 상부 표면으로 연장되고 유전체 재료를 포함함 - ;
상기 메모리 영역 상의 메모리 셀;
상기 격리 구조물 상의 더미 제어 게이트 구조물로서, 상기 주변 영역과 마주보고 다수의 상이한 재료를 포함하는 더미 측벽을 정의하는 상기 더미 제어 게이트 구조물;
상기 더미 제어 게이트 구조물의 더미 측벽을 따라, 상기 격리 구조물 상에 있는 측벽 스페이서로서, 상기 주변 영역과 마주보고 평활한(smooth) 경계 측벽을 갖는 상기 측벽 스페이서; 및
상기 주변 영역 상의 로직 디바이스
를 포함하는, 집적 회로(IC).
실시예 12. 실시예 11에 있어서,
상기 경계 측벽은 상기 측벽 스페이서의 최상부 표면으로부터 상기 측벽 스페이서의 최하부 표면까지 연속적이고 평활한 것인, 집적 회로(IC).
실시예 13. 실시예 11에 있어서,
상기 경계 측벽은 상기 주변 영역을 향하여 하향 경사진 것인, 집적 회로(IC).
실시예 14. 실시예 11에 있어서,
상기 경계 측벽은 상기 측벽 스페이서의 최하부 표면에 대하여 약 80도 미만의 각을 이루는 것인, 집적 회로(IC).
실시예 15. 실시예 11에 있어서,
상기 더미 측벽은 이질이며, 상기 경계 측벽은 동질인 것인, 집적 회로(IC).
실시예 16. 실시예 11에 있어서,
상기 더미 제어 구조물은 산화물-질화물-산화물(ONO)막, 및 상기 ONO막 위에 놓인 더미 게이트 전극을 포함하고, 상기 더미 측벽은 상기 ONO막 및 상기 더미 게이트 전극에 의해 적어도 부분적으로 정의되는 것인, 집적 회로(IC).
실시예 17. 실시예 11에 있어서,
상기 더미 측벽은 수직이거나 또는 실질적으로 수직이고, 상기 측벽 스페이서는 상기 더미 측벽과 직접 접촉하고, 상기 더미 측벽 및 상기 경계 측벽은 상기 측벽 스페이서의 대향하는 측면들 상에 있는 것인, 집적 회로(IC).
실시예 18. 실시예 11에 있어서,
상기 메모리 셀은,
상기 반도체 기판 내의 제 1 및 제 2 개별 소스/드레인 영역들;
상기 제 1 및 제 2 개별 소스/드레인 영역들 사이에서 측방향으로 이격되고, 제 1 채널 영역에 의해 상기 제 1 개별 소스/드레인 영역으로부터 분리되고, 제 2 채널 영역에 의해 제 2 개별 소스/드레인 영역으로부터 분리되는, 상기 반도체 기판 상의 공통 소스/드레인 영역;
상기 공통 소스/드레인 영역 상의 소거 게이트 전극;
상기 제 1 및 제 2 채널 영역들 상의 각각 한 쌍의 플로팅 게이트 전극들;
상기 플로팅 게이트 전극들 위에 놓인 각각 한 쌍의 제어 게이트 전극; 및
상기 플로팅 게이트 전극들에 의해 각각 공통 소스/드레인으로부터 측방향으로 이격된, 상기 제 1 및 제 2 채널 영역 상의 각각 한 쌍의 선택 게이트 전극을 포함하는 것인, 집적 회로(IC).
실시예 19. 실시예 11에 있어서,
상기 로직 디바이스는,
하이 κ 게이트 유전체층; 및
상기 하이 κ 유전체층 위에 놓인 금속 게이트 전극을 포함하는 것인, 집적 회로(IC).
실시예 20. 집적 회로(integrated circuit; IC)를 형성하는 방법에 있어서,
격리 구조물을 반도체 기판 내에 형성하는 단계- 상기 격리 구조물은 상기 반도체 기판의 메모리 영역을 상기 반도체 기판의 로직 영역으로부터 분리시키고 유전체 재료를 포함함 - ;
상기 반도체 기판을 덮는 산화물-질화물-산화물(oxide-nitride-oxide; ONO)막을 형성하는 단계;
상기 ONO막을 덮는 도핑된 폴리실리콘층을 형성하는 단계;
상기 도핑된 폴리실리콘층을 덮는 실리콘 질화물층을 형성하는 단계;
상기 실리콘 질화물층을 덮는 더미 폴리실리콘층을 형성하는 단계;
마스크의 에지가 상기 격리 구조물의 바로 위에 있도록 상기 더미 폴리실리콘층 위에 상기 마스크를 형성하는 단계;
상기 더미 폴리실리콘층, 상기 실리콘 질화물층, 상기 도핑된 폴리실리콘층 및 상기 로직 영역 상의 상기 ONO막의 부분들을 제거하기 위해 상기 마스크가 제위치에 있는 상태로 에칭을 수행하는 단계 - 상기 더미 폴리실리콘층, 상기 실리콘 질화물층, 상기 도핑된 폴리실리콘층 및 상기 ONO막 각각은 상기 에칭을 수행한 후에 상기 마스크의 에지에 정렬되고 상기 격리 구조물 위에 놓이는 측벽을 가짐 - ;
마스크를 박리하는 단계;
상기 더미 폴리실리콘층, 상기 격리 구조물, 및 상기 로직 영역을 덮고, 또한 상기 더미 폴리실리콘층, 상기 실리콘 질화물층, 상기 도핑된 폴리실리콘층 및 상기 ONO막 각각의 측벽을 라이닝하는, 측벽 스페이서층을 컨포멀하게 성막하는 단계; 및
상기 측벽 스페이서층의 수직 세그먼트를 제거하지 않고 상기 측벽 스페이서층의 수평 세그먼트를 제거하도록 상기 측벽 스페이서층에 에칭 백(etch back)을 수행하는 단계 - 상기 측벽 스페이서층의 수직 세그먼트는 상기 더미 폴리실리콘층, 상기 실리콘 질화물층, 상기 도핑된 폴리실리콘층 및 ONO막 각각의 측벽에 인접하여 이들을 밀봉하는 상기 측벽 스페이서를 정의함 -
를 포함하는, 집적 회로(IC) 형성 방법.

Claims (10)

  1. 집적 회로(integrated circuit; IC)를 형성하는 방법에 있어서,
    반도체 기판의 메모리 영역을 상기 반도체 기판의 로직 영역으로부터 분리시키는 격리 구조물을 상기 반도체 기판 내에 형성하는 단계;
    상기 격리 구조물, 상기 메모리 영역, 및 상기 로직 영역을 덮는 다층막(multilayer film)을 형성하는 단계;
    상기 다층막으로 형성된 메모리 셀 구조물을 상기 메모리 영역 상에 형성하는 단계;
    상기 메모리 셀 구조물 및 상기 다층막의 잔여(remainder)를 덮는 더미 캐핑층을 형성하는 단계;
    상기 다층막 및 상기 더미 캐핑층이 상기 격리 구조물 상에 더미 측벽을 정의하도록, 상기 로직 영역으로부터 상기 다층막 및 상기 더미 캐핑층을 제거하기 위해 상기 다층막 및 상기 더미 캐핑층에 제 1 에칭을 수행하는 단계;
    상기 더미 캐핑층, 상기 격리 구조물, 및 상기 로직 영역을 덮고, 또한 상기 더미 측벽을 라이닝하는, 측벽 스페이서층을 형성하는 단계;
    상기 측벽 스페이서층의 수평 세그먼트를 제거하고 더미 측벽 상에 측벽 스페이서를 형성하기 위해 상기 측벽 스페이서층에 제 2 에칭을 수행하는 단계; 및
    상기 측벽 스페이서를 형성하는 단계 이후에 상기 로직 영역 상에 로직 디바이스 구조물을 형성하는 단계
    를 포함하는, 집적 회로(IC) 형성 방법.
  2. 제 1 항에 있어서,
    상기 더미 캐핑층 및 상기 측벽 스페이서는 상기 격리 구조물 위에 놓이고 상기 로직 영역과 마주보는 경계 측벽을 총괄적으로(collectively) 정의하고, 상기 경계 측벽은 경사지고, 상기 더미 캐핑층에 의해 정의되는 상기 경계 측벽의 일부분은 상기 측벽 스페이서에 의해 정의된 상기 경계 측벽의 일부분과 연속하는 것인, 집적 회로(IC) 형성 방법.
  3. 제 1 항에 있어서,
    상기 측벽 스페이서는 상기 격리 구조물 위에 놓이고 상기 로직 영역과 마주보는 경계 측벽을 적어도 부분적으로 정의하고, 상기 경계 측벽은 동질(homogenous)이고, 상기 더미 측벽은 이질(heterogenous)인 것인, 집적 회로(IC) 형성 방법.
  4. 제 1 항에 있어서,
    상기 다층막은 산화물-질화물-산화물(ONO)막, 상기 ONO막 위에 놓인 폴리실리콘층, 및 상기 폴리실리콘층 위에 놓인 질화물층을 포함하여, 상기 더미 측벽은 상기 ONO막, 상기 폴리실리콘층 및 상기 질화물층에 의해 부분적으로 정의되는 것인, 집적 회로(IC) 형성 방법.
  5. 제 1 항에 있어서,
    상기 측벽 스페이서는 상기 제 2 에칭의 완료시에 삼각형 프로파일을 갖는 것인, 집적 회로(IC) 형성 방법.
  6. 제 1 항에 있어서,
    상기 더미 측벽은 수직이고, 상기 더미 측벽은 상기 측벽 스페이서와 직접 접촉하는 것인, 집적 회로(IC) 형성 방법.
  7. 제 1 항에 있어서,
    상기 반도체 기판을 덮는 패드(pad)층을 형성하는 단계;
    상기 격리 구조물의 레이아웃으로 상기 패드층을 패터닝하는 단계;
    상기 반도체 기판에 격리 트렌치를 형성하기 위해 상기 패드층이 제위치에 있는(in place) 상태로 상기 반도체 기판에 제 3 에칭을 수행하는 단계;
    상기 격리 구조물을 형성하기 위해 유전체 재료로 상기 격리 트렌치를 충진하는 단계; 및
    상기 로직 영역으로부터 상기 패드층을 제거하기 위해 상기 측벽 스페이서가 제위치에 있는 상태로 상기 패드층에 제 4 에칭을 수행하는 단계
    를 더 포함하는, 집적 회로(IC) 형성 방법.
  8. 제 1 항에 있어서,
    상기 로직 디바이스 구조물을 형성하는 단계는,
    상기 더미 캐핑층, 상기 측벽 스페이서, 및 상기 로직 영역 위에 컨포멀 하이 κ 유전체층을 형성하는 단계;
    상기 컨포멀 하이 κ 유전체층 위에 폴리실리콘층을 형성하는 단계; 및
    상기 로직 영역 상에 적층된 하이 κ 게이트 유전체층 및 폴리실리콘 게이트 전극을 형성하기 위해 상기 컨포멀 하이 κ 유전체층 및 상기 폴리실리콘층에 제 3 에칭을 수행하는 단계를 포함하는 것인, 집적 회로(IC) 형성 방법.
  9. 집적 회로(integrated circuit; IC)에 있어서,
    격리 구조물에 의해 분리된 주변 영역 및 메모리 셀 영역을 포함하는 반도체 기판 - 상기 격리 구조물은 상기 반도체 기판의 상부 표면으로 연장되고 유전체 재료를 포함함 - ;
    상기 메모리 영역 상의 메모리 셀;
    상기 격리 구조물 상의 더미 제어 게이트 구조물로서, 상기 주변 영역과 마주보고 다수의 상이한 재료를 포함하는 더미 측벽을 정의하는 상기 더미 제어 게이트 구조물;
    상기 더미 제어 게이트 구조물의 더미 측벽을 따라, 상기 격리 구조물 상에 있는 측벽 스페이서로서, 상기 주변 영역과 마주보고 평활한(smooth) 경계 측벽을 갖는 상기 측벽 스페이서; 및
    상기 주변 영역 상의 로직 디바이스
    를 포함하는, 집적 회로(IC).
  10. 집적 회로(integrated circuit; IC)를 형성하는 방법에 있어서,
    격리 구조물을 반도체 기판 내에 형성하는 단계 - 상기 격리 구조물은 상기 반도체 기판의 메모리 영역을 상기 반도체 기판의 로직 영역으로부터 분리시키고 유전체 재료를 포함함 - ;
    상기 반도체 기판을 덮는 산화물-질화물-산화물(oxide-nitride-oxide; ONO)막을 형성하는 단계;
    상기 ONO막을 덮는 도핑된 폴리실리콘층을 형성하는 단계;
    상기 도핑된 폴리실리콘층을 덮는 실리콘 질화물층을 형성하는 단계;
    상기 실리콘 질화물층을 덮는 더미 폴리실리콘층을 형성하는 단계;
    마스크의 에지가 상기 격리 구조물의 바로 위에 있도록 상기 더미 폴리실리콘층 위에 마스크를 형성하는 단계;
    상기 더미 폴리실리콘층, 상기 실리콘 질화물층, 상기 도핑된 폴리실리콘층 및 상기 로직 영역 상의 상기 ONO막의 부분들을 제거하기 위해 상기 마스크가 제위치에 있는 상태로 에칭을 수행하는 단계 - 상기 더미 폴리실리콘층, 상기 실리콘 질화물층, 상기 도핑된 폴리실리콘층 및 상기 ONO막 각각은 상기 에칭을 수행한 후에 상기 마스크의 에지에 정렬되고 상기 격리 구조물 위에 놓이는 측벽을 가짐 - ;
    마스크를 박리하는 단계;
    상기 더미 폴리실리콘층, 상기 격리 구조물, 및 상기 로직 영역을 덮고, 또한 상기 더미 폴리실리콘층, 상기 실리콘 질화물층, 상기 도핑된 폴리실리콘층 및 상기 ONO막 각각의 측벽을 라이닝하는, 측벽 스페이서층을 컨포멀하게 성막하는 단계; 및
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