KR20190013455A - 비휘발성 메모리(nvm)를 로직 또는 양극성 cmos dmos(bcd) 기술에 통합하는 밀봉 방법 - Google Patents

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    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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    • H01L21/76—Making of isolation regions between components
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    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract

본 출원의 다양한 실시예들은 NVM 디바이스를 로직 또는 BCD 디바이스와 통합하는 방법에 관한 것이다. 일부 실시예들에서, 분리 구조물이 반도체 기판에 형성된다. 분리 구조물은 반도체 기판의 메모리 영역의 경계를 정하고, 또한 반도체 기판의 주변 영역의 경계를 정한다. 주변 영역은, 예를 들어, BCD 디바이스 또는 로직 디바이스에 대응할 수 있다. 도핑된 웰이 주변 영역에 형성된다. 메모리 영역 및 주변 영역을 커버하고, 또한 도핑된 웰을 커버하는 유전체 밀봉 층이 형성된다. 유전체 밀봉 층은 메모리 영역으로부터 제거되지만, 주변 영역에서는 제거되지 않는다. 메모리 셀 구조물이 열 산화 공정을 사용하여 메모리 영역 상에 형성된다. 유전체 밀봉 층은 주변 영역으로부터 제거되고, 게이트 전극을 포함하는 주변 디바이스 구조물이 주변 영역 상에 형성된다.

Description

비휘발성 메모리(NVM)를 로직 또는 양극성 CMOS DMOS(BCD) 기술에 통합하는 밀봉 방법{SEAL METHOD TO INTEGRATE NON-VOLATILE MEMORY (NVM) INTO LOGIC OR BIPOLAR CMOS DMOS (BCD) TECHNOLOGY}
본 출원은 2017년 7월 28일자에 출원된 미국 가특허 출원 제62/538,219호의 우선권을 주장하며, 이것의 내용은 그 전체가 참조로써 본 출원에 포함된다.
집적 회로(IC) 제조 산업은 지난 수십년 동안 급속하게 성장했다. IC가 발전함에 따라, 기하학적 크기(즉, 생성될 수 있는 가장 작은 컴포넌트)는 일반적으로 감소한 반면, 기능 밀도(즉, 칩 영역 당 상호 접속된 디바이스들의 수)는 일반적으로 증가했다. IC의 발전에서의 성장은 로직 기술 또는 BCD(양극성 CMOS(complementary metal-oxide-semiconductor; 상보성 금속 산화물 반도체) DMOS(double-diffused metal-oxide-semiconductor; 이중 확산형 금속 산화물 반도체)) 기술과 NVM(non-volatile memory; 비휘발성 메모리)의 통합을 포함한다. BCD 기술은, 예를 들어, 동일한 반도체 칩 상에 BJT(bipolar junction transistor; 양극성 접합 트랜지스터), CMOS 디바이스 및 DMOS 디바이스의 통합이거나 이를 포함할 수 있다. 무엇보다도, 로직 또는 BCD 기술과 NVM을 통합하면 전력 관리, IoT(internet of thing; 사물 인터넷), 스마트 카드, MCU(microcontroller unit; 마이크로 컨트롤러 유닛) 및 자동차 디바이스에서의 적용을 발견할 수 있다.
본 출원의 다양한 실시예들은 NVM 디바이스를 로직 또는 BCD 디바이스와 통합하는 방법에 관한 것이다. 일부 실시예들에서, 분리 구조물이 반도체 기판에 형성된다. 분리 구조물은 반도체 기판의 메모리 영역의 경계를 정하고, 또한 반도체 기판의 주변 영역의 경계를 정한다. 주변 영역은, 예를 들어, BCD 디바이스 또는 로직 디바이스에 대응할 수 있다. 도핑된 웰이 주변 영역에 형성된다. 메모리 영역 및 주변 영역을 커버하고, 또한 도핑된 웰을 커버하는 유전체 밀봉 층이 형성된다. 유전체 밀봉 층은 메모리 영역으로부터 제거되지만, 주변 영역에서는 제거되지 않는다. 메모리 셀 구조물이 열 산화 공정을 사용하여 메모리 영역 상에 형성된다. 유전체 밀봉 층은 주변 영역으로부터 제거되고, 게이트 전극을 포함하는 주변 디바이스 구조물이 주변 영역 상에 형성된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 메모리 디바이스 및 BCD(양극성 CMOS(complementary metal-oxide-semiconductor; 상보성 금속 산화물 반도체) DMOS(double-diffused metal-oxide-semiconductor; 이중 확산형 금속 산화물 반도체)) 또는 로직 디바이스를 포함하는 집적 회로(IC)의 다양한 실시예들의 단면도를 도시한다.
도 2a 및 도 2b는 각각 도 1a 및 도 1b의 IC의 일부 더 상세한 실시예들의 단면도를 도시한다.
도 3 내지 도 23은 메모리 디바이스 및 BCD 또는 로직 디바이스를 포함하는 IC를 형성하기 위한 밀봉 방법의 일부 실시예들의 일련의 단면도를 도시한다.
도 24는 도 3 내지 도 23의 밀봉 방법의 일부 실시예들의 흐름도를 도시한다.
도 25 내지 도 32는 도 3 내지 도 23의 밀봉 방법의 일부 다른 실시예들의 일련의 단면도를 도시한다.
본 발명개시는 본 발명개시의 상이한 피처들을 구현하는 다수의 상이한 실시예들 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
NVM(non-volatile memory; 비휘발성 메모리) 디바이스를 로직 디바이스 및/또는 BCD(양극성 CMOS(complementary metal-oxide-semiconductor; 상보성 금속 산화물 반도체) DMOS(double-diffused metal-oxide-semiconductor; 이중 확산형 금속 산화물 반도체)) 디바이스와 통합하는 방법은, 반도체 기판의 상부 표면으로 연장되고 반도체 기판의 메모리 영역, 반도체 기판의 로직 영역 및 반도체 기판의 BCD 영역의 경계를 정하는 STI(shallow trench isolation; 얕은 트렌치 소자 분리) 구조물을 형성하는 단계를 포함한다. BCD 웰 및 로직 웰이 각각 BCD 영역 및 로직 영역에 형성되고, 그 뒤에 로직 영역, BCD 영역 및 메모리 영역을 커버하는 BCD 게이트 산화물 층이 형성된다. BCD 게이트 산화물 층은 메모리 영역으로부터 제거되지만 로직 영역 및 BCD 영역에서는 제거되지 않고, 메모리 영역 상에 메모리 구조물을 형성하도록 일련의 공정이 수행된다. 상기 공정은 열 및 산화 공정을 포함하고, 메모리 구조물은 메모리 게이트 산화물 층을 포함한다. 그 후에, BCD 게이트 산화물 층은 로직 영역으로부터 제거되지만 BCD 영역에서는 제거되지 않고, 로직 영역 상에 로직 게이트 산화물 층을 형성하도록 일련의 공정이 수행된다. 메모리 영역, 로직 영역 및 BCD 영역을 커버하는 도전 층이 형성되고, 도전 층은 메모리 게이트 전극, 로직 게이트 전극 및 BCD 게이트 전극에 패턴화된다.
이 방법의 문제점은, 메모리 구조물을 형성하기 위해 사용된 열 및 산화 공정이 제조 중인 로직 디바이스 및 BCD 디바이스에 영향을 미칠 수 있다는 것이다. 예를 들어, 열 및 산화 공정 중에 사용되는 산화제는 BCD 게이트 산화물 층을 통해 로직 영역 및 BCD 영역으로 이동하여 로직 영역 및 BCD 영역의 산화를 촉진시킬 수 있다. 이러한 산화는 로직 영역 및 BCD 영역을 부분적으로 소모하여, 이에 의해 로직 웰 및 BCD 웰의 깊이를 감소시키고 로직 웰 및 BCD 웰의 도핑 프로파일을 변경시킨다. 로직 웰 및 BCD 웰의 도핑 프로파일을 변경시킴으로써, 열 및 산화 공정은 로직 디바이스 및 BCD 디바이스의 성능 파라미터에서 큰 변화를 초래한다. 열 및 산화 공정은 예를 들어, 약 850 ℃를 초과하는 온도 및/또는 약 850-1000 ℃, 약 750-950 ℃ 또는 약 850-1250 ℃의 온도에서 수행되는 공정을 포함한다. 이러한 과제에 대한 해결책은 p 형 금속 산화물 반도체(p-type metal-oxide-semiconductor; PMOS) 1회 프로그램 가능(one-time programmable; OTP) 메모리를 사용하는 것인데, 이러한 메모리는 열 및 산화 공정 없이 형성될 수 있기 때문이다. 그러나 PMOS OTP 메모리는 1회 프로그램 가능하므로 적용이 제한된다.
앞서 말한 것을 고려하여, 본 출원의 다양한 실시예들은 밀봉 층을 사용하여 NVM 디바이스를 로직 또는 BCD 디바이스와 통합하기 위한 밀봉 방법, 및 상기 방법으로 인한 집적 회로(IC)에 관한 것이다. 본 방법의 일부 실시예에 따르면, 분리 구조물이 반도체 기판에 형성된다. 분리 구조물은 반도체 기판의 메모리 영역을 반도체 기판의 주변 영역으로부터 분리시킨다. 도핑된 웰이 주변 영역에 형성된다. 메모리 영역 및 주변 영역을 커버하고, 또한 도핑된 웰을 커버하는 밀봉 층이 형성된다. 밀봉 층은, 예를 들어, 유전체일 수 있으며 및/또는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리 실리콘(도핑되거나 도핑되지 않음), 또는 일부 다른 적합한 밀봉 물질일 수 있거나 이를 포함할 수 있다. 밀봉 층은 메모리 영역으로부터 제거되지만 주변 영역에서는 제거되지 않고, 메모리 셀 구조물이 열 및 산화 공정을 사용하여 메모리 영역 상에 형성된다. 밀봉 층은 주변 영역으로부터 제거되고, 로직 또는 BCD 디바이스 구조물이 주변 영역 상에 형성된다.
밀봉 층은 메모리 셀 구조물을 형성하기 위해 사용되는 열 및 산화 공정으로부터 도핑된 웰을 포함하는 주변 영역을 보호한다. 예를 들어, 밀봉 층은 열 및 산화 공정 동안 사용되는 산화제가 주변 영역으로 이동하여 주변 영역의 산화 및 소모를 야기하는 것을 차단할 수 있다. 이러한 산화 및 소모는 도핑된 웰의 깊이를 감소시키고, 따라서 도핑된 웰의 도핑 프로파일을 변경시킨다. 따라서 밀봉 층은 도핑된 웰의 도핑 프로파일의 변화를 방지하고, 이는 도핑된 웰 상에 형성된 로직 또는 BCD 디바이스의 성능 변화를 방지한다. 이것은 결국 IC의 벌크 제조 동안 높은 수율을 초래한다.
도 1a를 참조하면, 메모리 셀(102) 및 로직 또는 BCD 디바이스(104)를 포함하는 IC의 일부 실시예의 단면도(100A)가 제공된다. 메모리 셀(102)은 반도체 기판(106)의 메모리 영역(106m) 상에서 IC의 제 1 섹션(I)에 있다. 또한, 메모리 셀(102)은 메모리 영역(106m)에서 메모리 웰(108) 위에 놓인다. 메모리 셀(102)은 예를 들어, 제 1 세대 임베디드 수퍼플래시(a first generation embedded superflash; ESF1) 디바이스, 제 3 세대 임베디드 수퍼플래시(ESF3) 디바이스, 1.5 트랜지스터 실리콘-산화물-질화물-산화물-실리콘(SONOS) 디바이스, 2 트랜지스터 SONOS 디바이스, 1.5 트랜지스터 금속-산화물-질화물-산화물-실리콘(MONOS) 디바이스, 2 트랜지스터 MONOS 디바이스, 1 트랜지스터 플로팅 게이트 디바이스, 2 트랜지스터 플로팅 게이트 디바이스, 박막 기억 장치(thin film storage; TFS) 디바이스 또는 일부 다른 적합한 메모리 셀일 수 있다. 반도체 기판(106)은 예를 들어, 벌크 실리콘 기판, 실리콘 에피택셜 층, SOI(silicon-on-insulator; 실리콘 온 인슐레이터) 기판, 일부 다른 적합한 반도체 구조물(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 접미사 "(들)"을 갖는 용어(예를 들어, 반도체 구조물)는, 예를 들어, 단수 또는 복수일 수 있다. 일부 실시예들에서, 반도체 기판(106)은 벌크 실리콘 기판(도시되지 않음) 및 벌크 실리콘 기판을 커버하는 실리콘 에피택셜 층(도시되지 않음)을 포함한다.
로직 또는 BCD 디바이스(104)는 반도체 기판(106)의 로직 또는 BCD 영역(106lb) 상에서 IC의 제 2 섹션(II)에 있다. 일부 실시예들에서, 반도체 기판(106)의 로직 또는 BCD 영역(106lb)은 IC의 주변 및/또는 반도체 기판(106)의 메모리 영역(106m)의 주변에 있다. 또한, 로직 또는 BCD 디바이스(104)는 로직 또는 BCD 영역(106lb)에서 로직 또는 BCD 웰(110) 위에 놓인다. 일부 실시예들에서, 로직 또는 BCD 웰(110)은 거리(D)만큼 메모리 웰(108)의 상부 표면 위로 상승된 상부 표면을 갖는다. 거리(D)는 예를 들어, 약 10-100 옹스트롬, 약 40-60 옹스트롬, 또는 약 25-75 옹스트롬일 수 있다. 로직 또는 BCD 디바이스(104)는 예를 들어, 금속 산화물 반도체(MOS) 디바이스, DMOS 디바이스, 양극성 접합 트랜지스터(BJT), 또는 일부 다른 적합한 로직 또는 BCD 디바이스일 수 있다.
메모리 웰(108) 및 로직 또는 BCD 웰(110)은 반도체 기판(106)의 벌크(112)에 대해 및/또는 서로에 대해 상이한 도핑 프로파일, 상이한 도핑 농도, 상이한 도핑 타입 또는 이들의 임의의 조합을 갖는다. 일부 실시예들에서, 메모리 웰(108)은 단일 도핑 타입을 가지며 및/또는 로직 또는 BCD 웰(110)은 단일 도핑 타입을 갖는다. 또한, 메모리 웰(108) 및 로직 또는 BCD 웰(110)은 반도체 기판(106)의 상부 표면으로 연장되는 분리 구조물(114)에 의해 둘러싸여 있다. 분리 구조물(114)은 메모리 웰(108)의 양 측(opposite side) 상에 한 쌍의 메모리 세그먼트를 포함한다. 유사하게, 분리 구조물(114)은 로직 또는 BCD 웰(110)의 양 측 상에 한 쌍의 로직 또는 BCD 세그먼트를 포함한다. 분리 구조물(114)은 예를 들어, STI(shallow trench isolation; 얕은 트렌치 소자 분리) 구조물, DTI(deep trench isolation; 깊은 트렌치 소자 분리) 구조물, 또는 일부 다른 적합한 분리 구조물일 수 있거나 이를 포함할 수 있다.
일부 실시예들에서, 더미 구조물(116)이 메모리 셀(102)에 인접하게, 반도체 기판(106)의 메모리 영역(106m) 상에 있다. 일부 실시예들에서, 더미 구조물(116)은 또한 분리 구조물(114)의 메모리 세그먼트 위에 놓인다. 더미 구조물(116)은 메모리 셀(102)의 양 측 상에 한 쌍의 더미 세그먼트를 포함한다. 일부 실시예들에서, 더미 구조물(116)의 평면 상부 레이아웃은 메모리 웰(108)을 완전히 둘러싸도록 메모리 웰(108)의 경계를 따라 폐쇄 경로에서 측 방향으로 연장되며, 및/또는 폐쇄 경로를 따라 더미 세그먼트들 중 하나로부터 더미 세그먼트들 중 다른 하나까지 연속적이다. 폐쇄 경로는 예를 들어, 원형 링 형태, 정방형 링 형태, 장방형 링 형태, 또는 일부 다른 적합한 폐쇄 경로 형태일 수 있다. 폐쇄 경로가 도 1a의 단면도(100A) 외부로 (예를 들어, 페이지 안팎으로) 연장되기 때문에, 이는 도 1a의 단면도(100A) 내에 보이지 않는다는 것을 유념한다. 더미 구조물(116)은 더미 밀봉 요소(118d) 및 일부 실시예들에서는 더미 밀봉 요소(118d) 아래에 있는 더미 유전체 요소(120d)에 의해 규정된다.
일부 실시예들에서, 더미 밀봉 요소(118d)는 약 100-500 옹스트롬, 약 100-250 옹스트롬, 약 250-500 옹스트롬, 약 150-350 옹스트롬, 약 50-150 옹스트롬, 또는 약 450-550 옹스트롬의 제 1 두께(T1)를 갖는다. 일부 실시예들에서, 더미 유전체 요소(120d)는 약 60-200 옹스트롬, 약 60-130 옹스트롬, 약 130-200 옹스트롬, 약 20-100 옹스트롬, 또는 약 160-240 옹스트롬의 제 2 두께(T2)를 갖는다. 일부 실시예들에서, 제 1 두께(T1)는 제 2 두께(T2)의 약 0.5-8.5 배, 제 2 두께(T2)의 약 0.25-0.75 배, 제 2 두께(T2)의 약 8-9 배, 제 2 두께(T2)의 약 1-5 배, 또는 제 2 두께(T2)의 약 4-9 배이다.
이하에서 알 수 있는 바와 같이, IC를 형성하는 방법을 수행하는 동안 로직 또는 BCD 웰(110)을 보호하기 위해 밀봉 층이 사용된다. 또한, 이하에서 알 수 있는 바와 같이, 상기 방법을 수행하는 동안 밀봉 층은 대부분 제거되고, 더미 밀봉 요소(118d)는 밀봉 층의 나머지 부분이다. 유사하게 이하에서 알 수 있는 바와 같이, 더미 유전체 요소(120d)는 BCD 게이트 유전체 층이 BCD 디바이스를 위해 형성되는 유전체 층의 나머지 부분이다. 더미 밀봉 요소(118d)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 일부 다른 적합한 유전체(들), 폴리 실리콘(도핑되거나 도핑되지 않음), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 또한, 더미 밀봉 요소(118d)는 산화제가 그것을 통과하는 것을 차단하거나 다른 식으로 방지하는 물질일 수 있다. 더미 유전체 요소(120d)는 예를 들어, 실리콘 산화물, 일부 다른 적합한 산화물(들), 하이 k 유전체, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 하이 k 유전체는 예를 들어, 약 3.9, 5, 10, 15 또는 20보다 큰 유전 상수 k를 갖는 유전체일 수 있다. 일부 실시예들에서, 더미 밀봉 요소(118d)는 균질(예를 들어, 단일 물질)하며 및/또는 더미 유전체 요소(120d)는 균질하다.
층간 유전체(interlayer dielectric; ILD) 층(122)이 반도체 기판(106), 더미 구조물(116), 메모리 셀(102), 로직 또는 BCD 디바이스(104) 및 분리 구조물(114)을 커버한다. 또한, 콘택 비아(124)가 ILD 층(122)을 통해 연장되고, 메모리 셀(102) 및 로직 또는 BCD 디바이스(104)와 전기적으로 결합된다. ILD 층(122)은 예를 들어, 실리콘 이산화물, 로우 k 유전체, 실리콘 질화물, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 로우 k 유전체는 예를 들어, 약 3.9, 3, 2 또는 1보다 작은 유전 상수 k를 갖는 유전체일 수 있다. 콘택 비아(124)는 예를 들어, 구리, 알루미늄 구리, 알루미늄, 텅스텐, 일부 다른 적합한 금속(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
도 1b를 참조하면, 도 1a의 IC의 일부 다른 실시예들의 단면도(100B)가 제공된다. 도시된 바와 같이, 도 1b는 도 1a의 더미 유전체 요소(120d)가 생략된 도 1a의 변형예이다. 일부 실시예들에서, 더미 밀봉 요소(118d)는 분리 구조물(114)에 직접 접촉한다.
도 2a를 참조하면, 도 1a의 IC의 일부 더 상세한 실시예들의 단면도(200A)가 제공된다. 섹션(I)은 도 1a의 섹션(I)의 일부 더 상세한 실시예들을 도시한다. 섹션(II')은 도 1a의 섹션(II)의 일부 더 상세한 BCD 실시예들을 도시한다. 반도체 기판(106)의 BCD 영역(106b)은 도 1a의 로직 또는 BCD 영역(106lb)에 대응하고, BCD 디바이스(104b)는 도 1a의 로직 또는 BCD 디바이스(104)에 대응하며, 하나 이상의 BCD 웰들(110b1-110b5)은 도 1a의 로직 또는 BCD 웰(110)에 대응한다. 섹션(II")은 도 1a의 섹션(II)의 일부 더 상세한 로직 실시예들을 도시한다. 반도체 기판(106)의 로직 영역(106l)은 도 1a의 로직 또는 BCD 영역(106lb)에 대응하고, 로직 디바이스(104l)는 도 1a의 로직 또는 BCD 디바이스(104)에 대응하며, 로직 웰(110l)은 도 1a의 로직 또는 BCD 웰(110)에 대응한다. 도 2a는 섹션(II' 및 II") 모두를 도시하지만, 섹션(II') 또는 섹션(II")(둘 다는 아님)은 다른 실시예들에서는 생략될 수 있다.
도 2a의 섹션(II")에 의해 도시된 바와 같이, 로직 웰(110l)은 반도체 기판(106)의 로직 영역(106l)에 있다. 로직 웰(110l)은 반도체 기판(106)의 벌크(112)에 대해 상이한 도핑 프로파일, 상이한 도핑 농도, 상이한 도핑 타입, 또는 이들의 임의의 조합을 갖는다. 일부 실시예들에서, 로직 웰(110l)은 단일 도핑 타입을 갖는다. 또한, 로직 웰(110l)은 분리 구조물(114)에 의해 둘러싸여 있고, 분리 구조물(114)은 로직 웰(110l)의 양 측 상에 한 쌍의 로직 세그먼트를 포함한다.
로직 디바이스(104l)는 반도체 기판(106)의 로직 영역(106l) 상에서 로직 웰(110l) 위에 놓인다. 로직 디바이스(104l)는 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET), 일부 다른 적합한 금속 산화물 반도체(MOS) 디바이스, 절연 게이트 전계 효과 트랜지스터(insulated gate field-effect transistor; IGFET) 또는 일부 다른 적합한 로직 디바이스일 수 있다. 일부 실시예들에서, 로직 디바이스(104l)는 한 쌍의 로직 소스/드레인 영역(222)을 포함한다. 설명의 용이함을 위해, 로직 소스/드레인 영역(222) 중 단지 하나만 222로 표시되어 있다. 로직 소스/드레인 영역(222)은 로직 웰(110l)의 양 측 상에 각각 존재하며, 로직 웰(110l)의 상부 표면 내로 리세스된다. 또한, 로직 소스/드레인 영역(222)은 동일한 도핑 타입을 갖는다. 일부 실시예들에서, 한 쌍의 로직 소스/드레인 확장부(222e)가 또한 로직 소스/드레인 영역(222) 사이에 측 방향으로, 로직 웰(110l)의 상부 표면 내로 리세스된다. 설명의 용이함을 위해, 로직 소스/드레인 확장부(222e) 중 단지 하나만 222e로 표시되어 있다. 로직 소스/드레인 확장부(222e)는 각각 로직 소스/드레인 영역(222)으로부터 연장되고, 로직 소스/드레인 영역(222)과 동일한 도핑 타입을 갖지만 도핑 농도는 더 낮다.
선택적 도전성 로직 채널(224)이 로직 소스/드레인 영역(222) 사이에 있다. 로직 소스/드레인 확장부(222e)를 갖지 않는 일부 실시예들에서, 선택적 도전성 로직 채널(224)은 로직 소스/드레인 영역(222) 중 하나로부터 로직 소스/드레인 영역(222) 중 다른 하나까지 연속적으로 연장된다. 로직 소스/드레인 확장부(222e)를 갖는 일부 실시예들에서, 선택적 도전성 로직 채널(224)은 로직 소스/드레인 확장부(222e) 중 하나로부터 로직 소스/드레인 확장부(222e) 중 다른 하나까지 연속적으로 연장된다. 선택적 도전성 로직 채널(224)은 로직 웰(110l)에 의해 규정되고, 로직 웰(110l)은 로직 소스/드레인 영역(222)과는 반대의 도핑 타입을 갖는다. 예를 들어, 로직 소스/드레인 영역(222)은 p 형일 수 있고, 로직 웰(110l)은 n 형일 수 있으며, 그 반대로도 가능하다.
로직 게이트 전극(226) 및 로직 게이트 유전체 층(228)이 선택적 도전성 로직 채널(224) 상에 적층되고, 로직 게이트 전극(226)은 로직 게이트 유전체 층(228) 위에 놓인다. 로직 게이트 유전체 층(228)은 예를 들어, 산화물, 하이 k 유전체, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 로직 게이트 전극(226)은 예를 들어, 도핑된 폴리 실리콘, 금속, 또는 일부 다른 적합한 도전성 물질일 수 있거나 또는 이를 포함할 수 있다.
도 2a의 섹션(II")에 의해 도시된 바와 같이, BCD 웰(들)(110b1-110b5)은 반도체 기판(106)의 BCD 영역(106b)에 있다. BCD 웰(들)(110b1-110b5) 각각의 적어도 일부(예를 들어, 모두)는 반도체 기판(106)의 벌크(112)에 대해 상이한 도핑 프로파일, 상이한 도핑 농도, 상이한 도핑 타입, 또는 이들의 임의의 조합을 갖는다. 또한, 일부 실시예들에서, BCD 웰(들)(110b1-110b5) 각각의 적어도 일부(예를 들어, 모두)는 단일 도핑 타입을 갖는다.
일부 실시예들에서, 제 1 BCD 웰(110b1) 및 제 2 BCD 웰(110b2)이 반도체 기판(106)의 상부 표면을 따라, 반도체 기판(106)의 BCD 영역(106b)에 있다. 제 2 BCD 웰(110b2)은 제 1 BCD 웰(110b1) 위에 놓이고 제 1 BCD 웰(110b1)의 제 1 측면에 국한된다. 제 1 BCD 웰(110b1)은 제 1 도핑 타입을 가지며, 제 2 BCD 웰(110b2)은 제 1 도핑 타입에 반대인 제 2 도핑 타입을 갖는다. 일부 실시예들에서, 반도체 기판(106)의 벌크(112)는 또한 제 2 도핑 타입을 갖는다. 제 1 및 제 2 도핑 타입은 예를 들어, 각각 p 형 및 n 형일 수 있고, 그 반대로도 가능하다. 또한, 일부 실시예들에서, 제 3 BCD 웰(110b3), 제 4 BCD 웰(110b4), 제 5 BCD 웰(110b5) 또는 이들의 임의의 조합이 반도체 기판(106)의 BCD 영역(106b)에 있다.
일부 실시예들에서, 제 3 BCD 웰(110b3)은 제 1 BCD 웰(110b1) 위에 놓이고, 제 1 BCD 웰(110b1)의 제 1 측면에 반대인 제 1 BCD 웰(110b1)의 제 2 측면에 국한된다. 일부 실시예들에서, 제 4 BCD 웰(110b4)은 제 1 BCD 웰(110b1) 및 제 2 BCD 웰(110b2) 아래에 놓이고, 존재하는 경우 제 3 BCD 웰(110b3) 아래에 놓인다. 제 3 BCD 웰(110b3)은 제 1 도핑 타입을 가지며, 제 4 BCD 웰(110b4)은 제 2 도핑 타입을 갖는다. 일부 실시예들에서, 제 3 BCD 웰(110b3)은 제 1 BCD 웰(110b1)보다 높은 도핑 농도를 갖는다. 일부 실시예들에서, 제 5 BCD 웰(110b5)은 제 1 BCD 웰(110b1) 및 제 2 BCD 웰(110b2)을 둘러싸고, 존재하는 경우 제 3 BCD 웰(110b3) 및/또는 존재하는 경우 제 4 BCD 웰(110b4)을 추가로 둘러싼다. 또한, 제 5 BCD 웰(110b5)은 반도체 기판(106)의 상부 표면을 따른다. 제 5 BCD 웰(110b5)은 제 1 BCD 웰(110b1)의 양 측 상에 각각 한 쌍의 웰 세그먼트를 포함하여, 제 1 BCD 웰(110b1) 및 제 2 BCD 웰(110b2)은 웰 세그먼트들 사이에 개재된다. 일부 실시예에서, 제 3 BCD 웰(110b3) 및/또는 제 4 BCD 웰(110b4)은 또한 웰 세그먼트들 사이에 개재된다. 제 5 BCD 웰(110b5)은 제 2 도핑 타입을 갖는다.
일부 실시예들에서, 매립 반도체 층(230)이 BCD 웰(들)(110b1-110b5) 아래에 놓여 있으며 및/또는 분리 구조물(114)는 BCD 웰(들)(110b1-110b5)을 둘러싸고/둘러싸거나 분리한다. 일부 실시예들에서, 매립 반도체 층(230)은 제 1 도핑 타입을 갖는다. 일부 실시예들에서, 분리 구조물(114)은 제 1 BCD 웰(110b1) 및 제 2 BCD 웰(110b2)을 둘러싸고, 존재하는 경우 제 3 BCD 웰(110b3) 및/또는 존재하는 경우 제 4 BCD 웰(110b4)을 추가로 둘러싼다. 예를 들어, 분리 구조물(114)은 BCD 세그먼트 중 트리오(trio)를 포함할 수 있으며, 설명의 용이함을 위해, 이들 중 일부만이 114로 표시되어 있다. 트리오의 제 1 BCD 세그먼트 및 트리오의 제 2 BCD 세그먼트는 각각 제 1 BCD 웰(110b1)의 양 측 상에 있을 수 있다. 제 1 BCD 세그먼트는 제 2 BCD 웰(110b2)을 제 5 BCD 웰(110b5)로부터 분리할 수 있고, 제 2 BCD 세그먼트는 제 3 BCD 웰(110b3)을 제 5 BCD 웰(110b5)로부터 분리할 수 있다. 또한, 트리오의 제 3 BCD 세그먼트는 제 1 BCD 세그먼트 및 제 2 BCD 세그먼트 사이에 있을 수 있고, 제 3 BCD 웰(110b3)로부터 제 1 BCD 웰(110b1)을 추가로 분리할 수 있다.
BCD 디바이스(104b)는 반도체 기판(106)의 BCD 영역(106b) 상에서 BCD 웰(들)(110b1-110b5) 위에 놓인다. BCD 디바이스(104b)는 예를 들어, 횡방향 확산 MOS(laterally diffused MOS; LDMOS) 디바이스, 일부 다른 적합한 MOS 디바이스, 일부 다른 적합한 DMOS 디바이스, BJT 또는 일부 다른 적합한 BCD 디바이스일 수 있다. 또한, BCD 디바이스(104b)는 약 50, 100, 200 또는 500 볼트보다 큰 고전압에서 작동하도록 구성될 수 있다.
일부 실시예들에서, BCD 디바이스(104b)는 한 쌍의 BCD 소스/드레인 영역(232)을 포함한다. 설명의 용이함을 위해, BCD 소스/드레인 영역(232) 중 단지 하나만 232로 표시되어 있다. BCD 소스/드레인 영역(232)은 제 1 BCD 웰(110b1)의 양 측 상에 각각 제 1 BCD 웰(110b1) 위에 놓이며, 반도체 기판(106)의 상부 표면 내로 리세스된다. BCD 소스/드레인 영역(232) 중 제 1 BCD 소스/드레인 영역은 또한 제 2 BCD 웰(110b2) 위에 놓이며, BCD 소스/드레인 영역(232) 중 제 2 BCD 소스/드레인 영역은 또한 존재하는 경우 제 3 BCD 웰(110b3) 위에 놓인다. 일부 실시예들에서, 제 1 BCD 소스/드레인 영역은 또한 제 2 BCD 웰(110b2) 위에 놓인 반도체 기판(106)의 바디 웰(234) 위에 놓인다. 바디 웰(234)은 제 2 도핑 타입을 가지며, 예를 들어, 제 2 BCD 웰(110b2)과는 상이한 도핑 농도를 가질 수 있다. BCD 소스/드레인 영역(232)은 동일한 도핑 타입을 가지며, 또한 제 1 도핑 타입을 갖는다. 또한, 일부 실시예들에서, BCD 소스/드레인 영역 확장부(232e)가 제 2 BCD 웰(110b2)뿐만 아니라 존재하는 경우 바디 웰(234) 위에 놓인다. BCD 소스/드레인 영역 확장부(232e)는 BCD 소스/드레인 영역(232)과 동일한 도핑 타입을 갖지만 도핑 농도는 더 낮다.
선택적 도전성 BCD 채널(236)이 제 1 BCD 소스/드레인 영역과 제 1 BCD 웰(110b1) 사이에 있고, 제 2 BCD 웰(110b2)에 의해 규정된다. BCD 소스/드레인 영역 확장부(232e)가 없는 일부 실시예들에서, 선택적 도전성 BCD 채널(236)은 제 1 BCD 소스/드레인 영역으로부터 제 1 BCD 웰(110b1)까지 연속적으로 연장된다. BCD 소스/드레인 영역 확장부(232e)를 갖는 일부 실시예들에서, 선택적 도전성 BCD 채널(236)은 BCD 소스/드레인 영역 확장부(232e)로부터 제 1 BCD 웰(110b1)까지 연속적으로 연장된다. 제 1 BCD 웰(110b1) 및 존재하는 경우 제 3 BCD 웰(110b3)은 BCD 디바이스(104b)에 대한 드리프트 영역의 역할을 한다. 드리프트 영역은 선택적 도전성 BCD 채널(236)로부터 제 2 BCD 소스/드레인 영역까지 도전성 경로를 제공하며, 도전성이지만 BCD 디바이스(104b)가 높은 전압에서 작동할 수 있도록 선택적 도전성 BCD 채널(236)의 ON 저항보다 높은 저항을 갖는다. 드리프트 영역은 제 1 도핑 타입을 갖는다.
BCD 게이트 전극(238) 및 하나 이상의 BCD 게이트 유전체 층들(240a-240c)이 선택적 도전성 BCD 채널(236) 상에 적층되고, BCD 게이트 전극(238)은 BCD 게이트 유전체 층(들)(240a-240c) 위에 놓인다. 예를 들어, 제 1 BCD 게이트 유전체층(240a)은 제 2 BCD 게이트 유전체 층(240b) 위에 놓이고, 제 2 BCD 게이트 유전체 층(240b)은 제 3 BCD 게이트 유전체 층(240c) 위에 놓이며, 제 3 BCD 게이트 유전체 층(240c)은 선택적 도전성 BCD 채널(236) 위에 놓인다. 일부 실시예들에서, 제 2 BCD 게이트 유전체 층(240b)은 더미 유전체 요소(120d)의 제 2 두께(T2)를 갖는다. BCD 게이트 유전체 층(들)(240a-240c)은 예를 들어, 산화물, 하이 k 유전체, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. BCD 게이트 전극(238)은 예를 들어, 도핑된 폴리 실리콘, 금속, 또는 일부 다른 적합한 도전성 물질일 수 있거나 또는 이를 포함할 수 있다.
도 2a의 섹션(I)에 의해 도시된 바와 같이, 메모리 웰(108)은 반도체 기판(106)의 메모리 영역(106m)에 있다. 메모리 웰(108)은 반도체 기판(106)의 벌크(112)에 대해 상이한 도핑 프로파일, 상이한 도핑 농도, 상이한 도핑 타입, 또는 이들의 임의의 조합을 갖는다. 또한, 메모리 웰(108)은 분리 구조물(114)에 의해 둘러싸여 있다. 일부 실시예들에서, 메모리 웰(108)의 상부 표면은 거리(D)만큼 로직 웰(110l)의 상부 표면, BCD 웰(들)(110b1-110b5)의 상부 표면, 반도체 기판(106)의 벌크(112)의 상부 표면 또는 이들의 임의의 조합 아래로 리세스된다. 거리(D)는 예를 들어, 약 10-100 옹스트롬, 약 40-60 옹스트롬, 또는 약 25-75 옹스트롬일 수 있다.
메모리 셀(102)은 반도체 기판(106)의 메모리 영역(106m) 상에서 메모리 웰(108) 위에 놓인다. 일부 실시예들에서, 메모리 셀(102)은 한 쌍의 메모리 소스/드레인 영역(202)을 포함한다. 설명의 용이함을 위해, 메모리 소스/드레인 영역(202) 중 단지 하나만 202로 표시되어 있다. 메모리 소스/드레인 영역(202)은 메모리 웰(108)의 양 측 상에 각각 존재하며, 메모리 웰(108)의 상부 표면 내로 리세스된다. 또한, 메모리 소스/드레인 영역(202)은 동일한 도핑 타입을 갖는다. 일부 실시예들에서, 한 쌍의 메모리 소스/드레인 확장부(202e)가 또한 메모리 소스/드레인 영역(202) 사이에서 측 방향으로, 메모리 웰(108)의 상부 표면 내로 리세스된다. 설명의 용이함을 위해, 메모리 소스/드레인 확장부(202e) 중 단지 하나만 202e로 표시되어 있다. 메모리 소스/드레인 확장부(202e)는 각각 메모리 소스/드레인 영역(202)으로부터 연장되고, 메모리 소스/드레인 영역(202)과 동일한 도핑 타입을 갖지만, 도핑 농도는 더 낮다.
선택적 도전성 메모리 채널(204)이 메모리 소스/드레인 영역(202) 사이에 있다. 메모리 소스/드레인 확장부(202e)를 갖지 않는 일부 실시예들에서, 선택적 도전성 메모리 채널(204)은 메모리 소스/드레인 영역(202) 중 하나로부터 메모리 소스/드레인 영역(202) 중 다른 하나까지 연속적으로 연장된다. 메모리 소스/드레인 확장부(202e)를 갖는 일부 실시예들에서, 선택적 도전성 메모리 채널(204)은 메모리 소스/드레인 확장부(202e) 중 하나로부터 메모리 소스/드레인 확장부(202e) 중 다른 하나까지 연속적으로 연장된다. 또한, 선택적 도전성 메모리 채널(204)은 메모리 웰(108)에 의해 규정되고, 메모리 웰(108)은 메모리 소스/드레인 영역(202)과는 반대인 도핑 타입을 갖는다. 예를 들어, 메모리 소스/드레인 영역(202)은 p 형일 수 있고, 메모리 웰(108)은 n 형일 수 있으며, 그 반대로도 가능하다.
플로팅 게이트 하드 마스크(206), 플로팅 게이트 전극(208) 및 플로팅 게이트 유전체 층(210)이 선택적 도전성 메모리 채널(204) 상에 적층된다. 플로팅 게이트 하드 마스크(206)는 플로팅 게이트 전극(208) 위에 놓이고, 플로팅 게이트 전극(208)은 플로팅 게이트 유전체 층(210) 위에 놓인다. 플로팅 게이트 하드 마스크(206) 및 플로팅 게이트 유전체 층(210)은 예를 들어, 산화물, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 플로팅 게이트 유전체 층(210)은 약 50-400 옹스트롬, 약 75-125 옹스트롬, 약 50-200 옹스트롬 또는 약 200-400 옹스트롬의 제 3 두께(T3)를 갖는다. 일부 실시예들에서, 제 3 두께(T3)는 거리(D)의 약 1.5-2.5 배, 거리(D)의 1.75-2.25 배, 거리(D)의 1.9-2.1 배 또는 거리(D)의 약 2 배이다. 플로팅 게이트 전극(208)은 예를 들어, 도핑된 폴리 실리콘 또는 일부 다른 적합한 도전성 물질일 수 있거나 또는 이를 포함할 수 있다.
제 1 선택 게이트 유전체 층(214)이 플로팅 게이트 전극(208)의 측면까지 선택적 도전성 메모리 채널(204) 위에 놓이고, 플로팅 게이트 전극(208)의 양 측벽을 각각 라이닝하는 한 쌍의 선택 게이트 유전체 세그먼트를 포함한다. 설명의 용이함을 위해, 선택 게이트 유전체 세그먼트 중 단지 하나만 214로 표시되어 있다. 부가적으로, 선택 게이트 유전체 세그먼트는 플로팅 게이트 전극(208)의 양 측벽과 각각 동일한 플로팅 게이트 유전체 층(210)의 양 측벽을 라이닝하고, 메모리 소스/드레인 영역(202)을 향해 각각 플로팅 게이트 유전체 층(210)의 양 측벽으로부터 연장된다. 제 1 선택 게이트 유전체 층(214)은 예를 들어, 실리콘 산화물, 하이 k 유전체, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
선택 게이트 전극(216)이 제 1 선택 게이트 유전체 층(214) 및 선택적 도전성 메모리 채널(204) 위에 놓이고, 또한 플로팅 게이트 하드 마스크(206) 위에 놓인다. 또한, 제 1 선택 게이트 유전체 층(214)과 선택 게이트 전극(216) 사이에 있는 메모리 측벽 스페이서(218) 및 일부 실시예들에서는 제 2 선택 게이트 유전체 층(220)이 제 1 선택 게이트 유전체 층(214) 위에 놓인다. 메모리 측벽 스페이서(218)는 플로팅 게이트 전극(208)의 양 측 상에 제 1 선택 게이트 유전체 층(214)의 측벽을 각각 라이닝하는 한 쌍의 메모리 스페이서 세그먼트를 포함한다. 설명의 용이함을 위해, 메모리 측벽 스페이서 세그먼트 중 단지 하나만 218로 표시되어 있다. 제 2 선택 게이트 유전체 층(220)은 또한 메모리 측벽 스페이서(218) 및 플로팅 게이트 하드 마스크(206) 위에 놓인다. 선택 게이트 전극(216)은 예를 들어, 도핑된 폴리 실리콘, 금속, 또는 일부 다른 적합한 도전성 물질일 수 있거나 또는 이를 포함할 수 있다. 제 2 선택 게이트 유전체 층(220)은 예를 들어, 실리콘 산화물, 하이 k 유전체, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 메모리 측벽 스페이서(218)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
더미 구조물(116)이 메모리 셀(102)에 인접하게, 반도체 기판(106)의 메모리 영역(106m) 상에 있다. 더미 구조물(116)은 더미 밀봉 요소(118d) 및 일부 실시예들에서는 더미 밀봉 요소(118d) 아래에 있는 더미 유전체 요소(120d)에 의해 규정된다. 더미 밀봉 요소(118d)는 메모리 셀(102)의 양 측 상에 각각 한 쌍의 더미 밀봉 세그먼트를 포함한다. 또한, 더미 유전체 요소(120d)는 각각 메모리 디바이스의 양 측 상에 그리고 각각 더미 밀봉 요소 아래에 놓여 있는 한 쌍의 더미 유전체 세그먼트를 포함한다. 설명의 용이함을 위해, 더미 밀봉 세그먼트들 중 단지 하나만 118d로 표시되어 있고, 더미 유전체 세그먼트들 중 단지 하나만 120d로 표시되어 있다.
메인 측벽 스페이서(242)가 메모리 셀(102), 더미 구조물(116), 로직 디바이스(104l) 및 BCD 디바이스(104b)의 측벽을 라이닝한다. 설명의 용이함을 위해, 메인 측벽 스페이서(242) 중 일부 세그먼트만 242로 표시되어 있다. 또한, ILD 층(122)은 반도체 기판(106), 메인 측벽 스페이서(242), 더미 구조물(116), 메모리 셀(102), 로직 디바이스(104l) 또는 BCD 디바이스(104b) 및 분리 구조물(114)을 커버한다. 역시 또한, 콘택 비아(124)는 ILD 층(122)을 통해 연장되고, 메모리 셀(102), 로직 디바이스(104l) 및 BCD 디바이스(104b)와 전기적으로 결합된다. 설명의 용이함을 위해, 콘택 비아(124) 중 일부만 124로 표시되어 있다. 메인 측벽 스페이서(242)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
도 2b를 참조하면, 도 1b의 IC의 일부 더 상세한 실시예들의 단면도(200B)가 제공된다. 도시된 바와 같이, 도 2b는 도 2a의 더미 유전체 요소(120d)가 생략된 도 1a의 변형예이다. 일부 실시예들에서, 더미 밀봉 요소(118d)는 분리 구조물(114)에 직접 접촉한다. 또한, 제 3 선택 게이트 유전체 층(244)이 제 1 선택 게이트 유전체 층(214)으로부터 제 2 선택 게이트 유전체 층(220)을 분리하며 및/또는 도 2a의 제 3 BCD 게이트 유전체 층(240c)은 생략된다. 제 3 선택 게이트 유전체 층(244)은 예를 들어, 실리콘 산화물, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
도 3 내지 도 23을 참조하면, 메모리 셀 및 BCD 또는 로직 디바이스를 포함하는 IC를 형성하기 위한 밀봉 방법의 일부 실시예들의 일련의 단면도(300-2300)가 제공된다. 밀봉 방법은 ESF1 디바이스와 관련하여 설명되지만, 밀봉 방법은 예를 들어, SONOS 디바이스, MONOS 디바이스, ESF3 디바이스 또는 다른 적합한 타입의 NVM 디바이스와 같은 다른 타입의 메모리 디바이스에 적용될 수 있다는 것을 이해해야 한다. 또한, 밀봉 방법은 예를 들어, 도 2a의 IC를 형성하기 위해 수행될 수 있다.
도 3의 단면도(300)에 의해 도시된 바와 같이, 반도체 기판(106)이 제공된다. 반도체 기판(106)은 메모리 영역(106m), BCD 영역(106b) 및 로직 영역(106l)을 포함한다. 메모리 영역(106m)은 제조 중인 IC의 섹션(I)에 있다. BCD 영역(106b)은 제조 중인 IC의 섹션(II')에 있다. 로직 영역(106l)은 제조 중인 IC의 섹션(II")에 있다. 반도체 기판(106)은 예를 들어, 벌크 실리콘 기판, 실리콘 에피택셜 층, SOI 기판, III-V족 반도체 기판, 일부 다른 적합한 반도체 구조물(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 매립 반도체 층(230)이 반도체 기판(106)에 매립되고, BCD 영역(106b)에 국한된다. 또한, 일부 실시예들에서, 매립 반도체 층(230)은 제 1 도핑 타입을 갖고, 반도체 기판(106)의 벌크(112)는 제 1 도핑 타입에 반대인 제 2 도핑 타입을 갖는다. 제 1 도핑 타입 및 제 2 도핑 타입은 각각 n 형 및 p 형일 수 있고, 그 반대로도 가능하다.
또한, 도 3의 단면도(300)에 의해 도시된 바와 같이, 반도체 기판(106)의 메모리 영역(106m), 반도체 기판(106)의 BCD 영역(106b) 및 반도체 기판(106)의 로직 영역(106l)의 경계를 정하기 위해 반도체 기판(106)에 분리 구조물(114)이 형성된다. 또한, 분리 구조물(114)은 반도체 기판(106)의 메모리 영역(106m), 반도체 기판(106)의 BCD 영역(106b) 및 반도체 기판(106)의 로직 영역(106l)을 주변 구조물로부터 전기적으로 절연시키고, 그 반대로도 가능하다. 설명의 용이함을 위해, 분리 구조물(114) 중 일부 세그먼트만 114로 표시되어 있다. 분리 구조물(114)은 예를 들어, STI 구조물, DTI 구조물, 또는 일부 다른 적합한 타입의 분리 구조물일 수 있다.
일부 실시예들에서, 분리 구조물(114)을 형성하는 공정은 반도체 기판(106)을 커버하는 하위 패드 층(302)을 형성하는 단계를 포함하고, 하위 패드 층(302)을 커버하는 상위 패드 층(304)을 형성하는 단계를 더 포함한다. 하위 패드 층(302)은 예를 들어, 실리콘 이산화물, 일부 다른 적합한 산화물 또는 일부 다른 적합한 유전체일 수 있거나 이를 포함할 수 있다. 상위 패드 층(304)은 예를 들어, 실리콘 질화물, 일부 다른 적합한 질화물, 또는 일부 다른 적합한 유전체일 수 있거나 또는 이를 포함할 수 있다. 또한, 하위 패드 층(302) 및 상위 패드 층(304)은 예를 들어, 화학 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 열 산화, 일부 다른 적합한 성장 또는 성막 공정(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다. 본 명세서에서 사용된 바와 같이, 접미사 "(들)"을 갖는 용어(예를 들어, 공정)는 예를 들어, 단수 또는 복수일 수 있다. 하위 패드 층(302) 및 상위 패드 층(304)을 형성한 후, 하위 패드 층(302) 및 상위 패드 층(304)은 분리 구조물(114)의 레이아웃으로 패턴화되고, 그 뒤에 반도체 기판(106)에 분리 구조물(114)의 레이아웃을 갖는 트렌치를 규정하기 위해 제 위치에 있는 하위 패드 층(302) 및 상위 패드 층(304)을 사용하여 반도체 기판(106)에 에칭이 수행된다. 상위 패드 층(304)을 커버하고 트렌치를 채우는 트렌치 유전체 층이 형성된다. 또한, 평탄화가 상위 패드 층(304)에 도달할 때까지 트렌치 유전체 층에 수행되어, 이에 의해 트렌치 유전체 층으로 분리 구조물(114)을 형성한다. 하위 패드 층(302) 및 상위 패드 층(304)은 예를 들어, 포토 리소그래피/에칭 공정 또는 일부 다른 적합한 패턴화 공정에 의해 패턴화될 수 있다. 트렌치 유전체 층은, 예를 들어, CVD, PVD, 스퍼터링, 또는 일부 다른 적합한 성막 공정에 의해 형성될 수 있다. 평탄화는, 예를 들어, 화학적 기계적 연마(chemical mechanical polish; CMP) 또는 일부 다른 적합한 평탄화 공정에 의해 수행될 수 있다.
도 4의 단면도(400)에 의해 도시된 바와 같이, 상위 패드 층(304)(도 3 참조)은 반도체 기판(106)의 메모리 영역(106m), BCD 영역(106b) 및 로직 영역(106l)으로부터 제거된다. 제거는 예를 들어, 평탄화, 에칭 공정 또는 일부 다른 적합한 제거 공정에 의해 수행될 수 있다. 평탄화는 예를 들어, CMP 또는 일부 다른 적합한 평탄화 공정에 의해 수행될 수 있다.
또한, 도 4의 단면도(400)에 의해 도시된 바와 같이, 하나 이상의 BCD 웰들(110b1-110b5)이 반도체 기판(106)의 BCD 영역(106)에 형성된다. 일부 실시예들에서, 제 1 BCD 웰(110b1) 및 제 2 BCD 웰(110b2)이 반도체 기판(106)의 상부 표면을 따라, 반도체 기판(106)의 BCD 영역(106b)에 형성된다. 제 2 BCD 웰(110b2)은 제 1 BCD 웰(110b1) 위에 놓이고, 제 1 BCD 웰(110b1)의 제 1 측면에 국한된다. 제 1 BCD 웰(110b1)은 제 1 도핑 타입을 가지며, 제 2 BCD 웰(110b2)은 제 1 도핑 타입에 반대인 제 2 도핑 타입을 갖는다. 일부 실시예들에서, 제 3 BCD 웰(110b3), 제 4 BCD 웰(110b4), 제 5 BCD 웰(110b5)이 또한 반도체 기판(106)의 BCD 영역(106b)에 형성된다. 제 3 BCD 웰(110b3)은 제 1 BCD 웰(110b1) 위에 놓이고, 반도체 기판(106)의 상부 표면을 따른다. 또한, 제 3 BCD 웰(110b3)은 제 1 BCD 웰(110b1)의 제 1 측면에 반대인 제 1 BCD 웰(110b1)의 제 2 측면에 국한되고, 제 1 도핑 타입을 갖는다. 제 4 BCD 웰(110b4)은 제 1 BCD 웰(110b1), 제 2 BCD 웰들(110b2) 및 제 3 BCD 웰(110b3) 밑에 놓이고, 제 2 도핑 타입을 갖는다. 제 5 BCD 웰(110b5)은 제 1 BCD 웰(110b1), 제 2 BCD 웰(110b2), 제 3 BCD 웰(110b3) 및 제 4 BCD 웰(110b4)을 둘러싸고, 반도체 기판(106)의 상부 표면을 따른다. 또한, 제 5 BCD 웰(110b5)은 제 1 BCD 웰(110b1)의 양 측 상에 각각 한 쌍의 웰 세그먼트를 포함하고, 제 2 도핑 타입을 갖는다.
일부 실시예들에서, BCD 웰(들)(110b1-110b5)을 형성하는 공정은 BCD 웰(들)(110b1-110b5)을 순차적으로 형성하기 위해 선택적 도핑 공정을 반복적으로 수행하는 단계를 포함한다. 일부 실시예들에서, 선택적 도핑 공정은 순차적으로 하위 패드 층(302) 상에 포토 레지스트 층을 성막하는 단계, 형성되는 BCD 웰의 레이아웃으로 포토 레지스트 층을 패턴화하는 단계, 제 위치에 있는 패턴화된 포토 레지스트 층을 사용하여 반도체 기판(106)의 BCD 영역(106b)에 도펀트를 주입하는 단계, 및 패턴화된 포토 레지스트 층을 제거하는 단계를 포함한다. 본 명세서에서 사용된 바와 같이, 포토 레지스트 층의 성막은, 예를 들어, 스핀 온 코팅(spin on coating) 또는 일부 다른 적합한 성막 공정에 의해 수행될 수 있다. 본 명세서에서 사용된 바와 같이, 포토 레지스트 층의 패턴화는, 예를 들어, 포토 리소그래피 공정 또는 일부 다른 적합한 패턴화 공정에 의해 수행될 수 있다. 본 명세서에서 사용된 바와 같이, 도펀트의 주입은, 예를 들어, 이온 주입 또는 일부 다른 적합한 도핑 공정에 의해 수행될 수 있다. 본 명세서에서 사용된 바와 같이, 포토 레지스트 층의 제거는, 예를 들어, 플라즈마 애싱 또는 일부 다른 적합한 제거 공정에 의해 수행될 수 있다.
도 5의 단면도(500)에 의해 도시된 바와 같이, 로직 웰(110l)이 반도체 기판(106)의 로직 영역(106l)에 형성된다. 일부 실시예들에서, 로직 웰(110l)은 반도체 기판(106)의 벌크(112)와는 반대인 도핑 타입으로 형성된다. 일부 실시예들에서, 로직 웰(110l)을 형성하는 공정은 순차적으로 하위 패드 층(302) 상에 포토 레지스트 층을 성막하는 단계, 로직 웰(110l)의 레이아웃으로 포토 레지스트 층을 패턴화하는 단계, 제 위치에 있는 패턴화된 포토 레지스트 층을 사용하여 반도체 기판(106)의 로직 영역(106l)에 도펀트를 주입하는 단계, 및 이어서 패턴화된 포토 레지스트 층을 제거하는 단계를 포함한다. 성막, 패턴화, 주입, 제거 또는 이들의 임의의 조합은, 예를 들어, 도 4와 관련하여 설명된 바와 같을 수 있다.
도 6의 단면도(600)에 의해 도시된 바와 같이, 반도체 기판(106)의 메모리 영역(106m), BCD 영역(106b) 및 로직 영역(106l)을 커버하는 제 1 게이트 유전체 층(120)이 형성된다. 또한, 제 1 게이트 유전체 층(120)을 커버하는 밀봉 층(118)이 형성된다. 제 1 게이트 유전체 층(120)은 예를 들어, 실리콘 산화물, 일부 다른 적합한 산화물(들), 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 밀봉 층(118)은 후속 공정 동안 사용되는 산화제에 대한 장벽이며, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 일부 다른 적합한 유전체(들), 폴리 실리콘(도핑되거나 또는 비도핑됨), 일부 다른 적합한 밀봉 물질(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 제 1 게이트 유전체 층(120) 및 밀봉 층(118)은 CVD, PVD, 열 산화, 일부 다른 적합한 성막 공정(들), 또는 이들의 임의의 조합에 의해 형성된다.
일부 실시예들에서, 밀봉 층(118d)는 약 100-500 옹스트롬, 약 100-250 옹스트롬, 약 250-500 옹스트롬, 약 150-350 옹스트롬, 약 50-150 옹스트롬, 또는 약 450-550 옹스트롬의 제 1 두께(T1)를 갖는다. 일부 실시예들에서, 제 1 게이트 유전체 층(120d)은 약 60-200 옹스트롬, 약 60-130 옹스트롬, 약 130-200 옹스트롬, 약 20-100 옹스트롬, 또는 약 160-240 옹스트롬의 제 2 두께(T2)를 갖는다. 일부 실시예들에서, 제 1 두께(T1)는 제 2 두께(T2)의 약 0.5-8.5 배, 제 2 두께(T2)의 약 0.25-0.75 배, 제 2 두께(T2)의 약 8-9 배, 제 2 두께(T2)의 약 1-5 배, 또는 제 2 두께(T2)의 약 4-9 배이다. 일부 실시예들에서, 제 1 두께(T1)는 열 및 산화 공정에 의한 손상으로부터 로직 영역(106l) 및 BCD 영역(106b)을 보호하기 위해 (예컨대, 완전히 보호하기 위해) 밀봉 층(118)에 대해 충분히 크다(예를 들어, 약 100 옹스트롬 또는 일부 다른 적합한 두께 값 이상). 이 보호는 이후에 설명됨을 유념한다. 일부 실시예들에서, 제 1 두께(T1)는 충분히 작아서(예를 들어, 약 500 옹스트롬 또는 일부 다른 적합한 두께 값 이하), 밀봉 층(118)은 효율적으로 형성될 수 있고 밀봉 층(118)을 형성하는 비용은 낮을 수 있다.
도 7의 단면도(700)에 의해 도시된 바와 같이, 밀봉 층(118)은 반도체 기판(106)의 메모리 영역(106m) 상에서 제 1 게이트 유전체 층(120) 위에 놓인 제 1 디바이스 개구부(702)를 형성하도록 패턴화된다. 밀봉 층(118)의 패턴화는, 예를 들어, 포토 리소그래피/에칭 공정 또는 일부 다른 적합한 패턴화 공정에 의해 수행될 수 있다. 일부 실시예들에서, 포토 리소그래피/에칭 공정은 제 1 포토 레지스트 층(704)을 밀봉 층(118) 상에 성막하는 단계, 제 1 포토 레지스트 층(704)을 제 1 디바이스 개구부(702)의 패턴으로 패턴화하는 단계, 패턴을 밀봉 층(118)에 전사하기 위해 제 1 포토 레지스트(704)을 통해 밀봉 층(118)에 에칭을 수행하는 단계, 및 제 1 포토 레지스트 층(704)을 제거하는 단계를 포함한다.
또한, 도 7의 단면도(700)에 의해 도시된 바와 같이, 메모리 웰(108)이 반도체 기판(106)의 메모리 영역(106m)에 형성된다. 일부 실시예들에서, 메모리 웰(108)은 반도체 기판(106)의 벌크(112)와는 반대인 도핑 타입으로 형성된다. 또한, 일부 실시예들에서, 메모리 웰(108)을 형성하기 위한 공정은, 이온 주입 또는 제 1 디바이스 개구부(702)를 통한 일부 다른 적합한 도핑 공정을 포함한다.
도 8의 단면도(800)에 의해 도시된 바와 같이, 제 1 에칭이 제 1 게이트 유전체 층(120) 및 하위 패드 층(302)에 수행된다. 제 1 에칭은 밀봉 층(118)을 마스크로서 사용하고, 따라서 밀봉 층(118)의 패턴을 제 1 게이트 유전체 층(120) 및 하위 패드 층(302)에 전사한다. 또한, 제 1 에칭은 반도체 기판(106) 상에서 정지하고 메모리 웰(108)을 노출 시키도록 제 1 디바이스 개구부(702)를 확장시킨다.
일부 실시예들에서, 비록 도시되지는 않았지만, B 세정 공정이 제 1 에칭 후에 수행된다. 일부 실시예들에서, B 세정 공정은 황산/과산화수소/탈이온수 혼합물을 제 1 디바이스 개구부(702)에 적용하는 단계; 플루오르화 수소산/탈이온수 혼합물을 제 1 디바이스 개구부(702)에 적용하는 단계; 수산화 암모늄/과산화수소/탈이온수 혼합물을 제 1 디바이스 개구부(702)에 적용하는 단계; 및 염산/과산화수소/탈이온수 혼합물을 제 1 디바이스 개구부(702)에 적용하는 단계를 포함한다. 황산/과산화수소/탈이온수 혼합물은, 예를 들어, 제 1 디바이스 개구부(702) 내의 유기 잔류물을 제거할 수 있다. 플루오르화 수소산/탈이온수 혼합물은, 예를 들어, 제 1 디바이스 개구부(702) 내의 자연 산화물을 제거할 수 있다. 염산/과산화수소/탈이온수 혼합물은, 예를 들어, 제 1 디바이스 개구부(702) 내의 유기 잔류물 및/또는 입자를 제거할 수 있다. 황산/과산화수소/탈이온수 혼합물은, 예를 들어, 제 1 디바이스 개구부(702) 내의 유기 금속 이온을 제거할 수 있다. 일부 실시예들에서, 네 개의 혼합물은 상기 순서대로 제 1 디바이스 개구부(702)에 순차적으로 적용된다.
도 9의 단면도(900)에 의해 도시된 바와 같이, 반도체 기판(106)의 메모리 영역(106m), BCD 영역(106b) 및 로직 영역(106l)을 커버하는 제 2 게이트 유전체 층(902)이 밀봉 층(118) 위에 형성된다. 또한, 제 2 게이트 유전체 층(902)은 제 1 디바이스 개구부(702)(도 8 참조)를 라이닝하도록 형성된다. 일부 실시예들에서, 제 2 게이트 유전체 층(902)은 실리콘 이산화물, 일부 다른 적합한 산화물(들), 또는 일부 다른 적합한 유전체(들)이거나 이를 포함한다. 일부 실시예들에서, 제 2 게이트 유전체 층(902)은 컨포멀 성막에 의해 형성되며, 및/또는 열 산화, CVD, PVD 또는 일부 다른 적합한 성막 또는 성장 공정에 의해 형성된다.
제 2 게이트 유전체 층(902)이 열 산화에 의해 형성되는 일부 실시예들에서, 메모리 웰(108)은 산화에 의해 부분적으로 소모되어, 메모리 웰(108)의 상부 표면은 BCD 웰(들)(110b1-110b5)의 상부 표면, 로직 웰(110l)의 상부 표면, 반도체 기판(106)의 벌크(112)의 상부 표면, 또는 이들의 임의의 조합에 대해 거리(D)만큼 리세스된다. 밀봉 층(118)이 없으면, BCD 웰(들)(110b1-110b5)의 상부 표면, 로직 웰(110l)의 상부 표면 및 반도체 기판(106)의 벌크(112)의 상부 표면은 또한 리세스 될 것인데, 밀봉 층(118)이 열 산화 동안 반도체 기판(106)의 벌크(112), BCD 웰(들)(110b1-110b5), 및 로직 웰(110l)이 산화되는 것을 방지하기 때문이다. 거리(D)는 예를 들어, 약 10-100 옹스트롬, 약 40-60 옹스트롬, 또는 약 25-75 옹스트롬일 수 있다.
또한, 제 2 게이트 유전체 층(902)이 열 산화에 의해 형성되는 일부 실시예들에서, 제 2 게이트 유전체 층(902)은 밀봉 층(118) 상에서보다 메모리 웰(108) 상에서 더 빠르게 형성되어, 제 2 게이트 유전체 층(902)은 메모리 웰(108) 상의 제 3 두께(T3) 및 밀봉 층(118) 상의 제 3 두께(T3)보다 작은 제 4 두께(T4)를 갖는다. 예를 들어, 밀봉 층(118)이 실리콘 질화물이고 메모리 웰(108)이 단결정 실리콘인 경우, 제 2 게이트 유전체 층(902)의 열 산화물은 메모리 웰(108)의 단결정 실리콘상에서보다 밀봉 층(118)의 실리콘 질화물 상에서 느리게 형성된다. 제 3 두께(T3)는 예를 들어, 약 50-400 옹스트롬, 약 75-125 옹스트롬, 약 50-200 옹스트롬, 또는 약 200-400 옹스트롬일 수 있다. 또한, 제 3 두께(T3)는 거리(D)의 약 1.5-2.5 배, 거리(D)의 1.75-2.25 배, 거리(D)의 1.9-2.1 배 또는 거리(D)의 약 2 배일 수 있다.
또한, 도 9의 단면도(900)에 의해 도시된 바와 같이, 제 2 게이트 유전체 층(902)을 커버하는 제 1 게이트 전극 층(904)이 형성되고, 제 1 게이트 전극 층(904)을 커버하는 캡핑 층(906)이 형성된다. 제 1 게이트 전극 층(904)은, 예를 들어, 도핑된 폴리 실리콘 또는 일부 다른 적합한 도전성 물질 일 수 있거나 이를 포함할 수 있으며 및/또는 캡핑 층(906)은, 예를 들어, 실리콘 질화물, 일부 다른 적합한 질화물, 또는 일부 다른 적합한 유전체일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 캡핑 층(906)은 밀봉 층(118)과 동일한 물질이다. 일부 실시예에서, 제 1 게이트 전극 층(904)을 형성하는 공정은 제 1 게이트 전극 층(904)을 성막하는 단계, 및 이어서 제 1 게이트 전극 층(904)을 도핑 및 어닐링하는 단계를 포함한다. 제 1 게이트 전극 층(904)의 성막은, 예를 들어, CVD, PVD 또는 일부 다른 적합한 성막 공정에 의해 수행될 수 있다. 제 1 게이트 전극 층(904)의 도핑은, 예를 들어, 이온 주입 또는 일부 다른 적합한 도핑 공정에 의해 수행될 수 있다. 캡핑 층(906)은, 예를 들어, CVD, PVD 또는 일부 다른 적합한 성막 공정에 의해 형성될 수 있다.
도 10의 단면도(1000)에 의해 도시된 바와 같이, 캡핑 층(906)은 반도체 기판(106)의 메모리 영역(106m) 상에서 제 1 게이트 전극 층(904) 위에 놓인 하드 마스크 개구부(1002)를 형성하도록 패턴화된다. 캡핑 층(906)의 패턴화는, 예를 들어, 포토 리소그래피/에칭 공정 또는 일부 다른 적합한 패턴화 공정에 의해 수행될 수 있다. 일부 실시예들에서, 포토 리소그래피/에칭 공정은 제 2 포토 레지스트 층(1004)을 캡핑 층(906) 상에 성막하는 단계, 제 2 포토 레지스트 층(1004)을 하드 마스크 개구부(1002)의 패턴으로 패턴화하는 단계, 패턴을 캡핑 층(906)에 전사하기 위해 제 2 포토 레지스트 층(1004)을 통해 캡핑 층(118)에 에칭을 수행하는 단계, 및 제 2 포토 레지스트 층(1004)을 제거하는 단계를 포함한다.
도 11의 단면도(1100)에 의해 도시된 바와 같이, 플로팅 게이트 하드 마스크(206)가 하드 마스크 개구부(1002)(도 10 참조)에 형성된다. 플로팅 게이트 하드 마스크(206)는, 예를 들어, 실리콘 산화물, 일부 다른 적합한 산화물 또는 일부 다른 적합한 유전체일 수 있거나 이를 포함할 수 있다. 또한, 플로팅 게이트 하드 마스크(206)는, 예를 들어, 제 2 게이트 유전체 층(902)과 동일한 물질일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 플로팅 게이트 하드 마스크(206)는 하드 마스크 개구부(1002) 내에서 제 1 게이트 전극 층(904)의 일부의 열 산화에 의해 형성된다. 다른 실시예들에서, 플로팅 게이트 하드 마스크(206)는 일부 다른 적합한 성장 또는 성막 공정에 의해 형성된다. 또한, 일부 실시예들에서, 플로팅 게이트 하드 마스크(206)의 형성은 하드 마스크 개구부(1002) 내에서 플로팅 게이트 하드 마스크(206)의 일부분을 소모한다.
도 12의 단면도(1200)에 의해 도시된 바와 같이, 제 2 에칭이 캡핑 층(906)(도 11 참조)을 제거하기 위해 캡핑 층(906)에 수행된다. 일부 실시예들에서, 제 2 에칭은 에칭 정지부로서 제 1 게이트 전극 층(904)을 사용한다. 또한, 일부 실시예들에서, 제 2 에칭에 의해 사용된 에천트는 제 1 게이트 전극 층(904)에 대한 에칭 속도 및/또는 플로팅 게이트 하드 마스크(206)에 대한 에칭 속도보다 더 높은 (예를 들어, 10, 20, 50 또는 100 배 큰) 캡핑 층(906)에 대한 에칭 속도를 갖는다.
또한, 도 12의 단면도(1200)에 의해 도시된 바와 같이, 플로팅 게이트 하드 마스크(206) 밑에 놓인 플로팅 게이트 전극(208)을 형성하기 위해 제 위치에 있는 플로팅 게이트 하드 마스크(206)를 사용하여 제 1 게이트 전극 층(904)(도 11 참조)에 제 3 에칭이 수행된다. 또한, 제 3 에칭은, 예를 들어, 제 1 디바이스 개구부(702)를 부분적으로 제거할 수 있다. 일부 실시예들에서, 제 3 에칭은 에칭 정지부로서 제 2 게이트 유전체 층(902)을 사용한다. 또한, 일부 실시예들에서, 제 3 에칭에 의해 사용된 에천트는 플로팅 게이트 하드 마스크(206)에 대한 에칭 속도 및/또는 제 2 게이트 유전체 층(902)에 대한 에칭 속도보다 더 높은 (예를 들어, 10, 20, 50 또는 100 배 큰) 제 1 게이트 전극 층(904)에 대한 에칭 속도를 갖는다.
도 13의 단면도(1300)에 의해 도시된 바와 같이, 플로팅 게이트 전극(208) 밑에 놓인 플로팅 게이트 유전체 층(210)을 형성하기 위해 제 2 게이트 유전체 층(902)(도 12 참조)에 제 4 에칭이 수행된다. 제 4 에칭은, 예를 들어, 제 1 디바이스 개구부(702)를 또한 제거할 수 있다. 플로팅 게이트 하드 마스크(206) 및 플로팅 게이트 전극(208)은 제 4 에칭을 위한 마스크로서의 역할을 하고, 일부 실시예들에서는 반도체 기판(106)이 제 4 에칭에 대한 에칭 정지부의 역할을 한다. 일부 실시예들에서, 제 4 에칭은 제 1 디바이스 개구부(702)의 B 세정 공정의 일부로서 수행된다. B 세정 공정의 예는 도 8의 동작과 도 9의 동작 사이에서 상기 설명되었다.
또한, 도 13의 단면도(1300)에 의해 도시된 바와 같이, 반도체 기판(106)의 BCD 영역(106b) 및 로직 영역(106l)을 커버하는 제 3 게이트 유전체 층(1302)이 형성된다. 또한, 제 3 게이트 유전체 층(1302)은 제 1 디바이스 개구부(702)를 라이닝하도록 형성되고, 플로팅 게이트 전극(208)의 측벽과 플로팅 게이트 유전체 층(210)의 측벽을 라이닝하도록 형성된다. 일부 실시예들에서, 제 3 게이트 유전체 층(1302)은 실리콘 산화물, 고온 산화물(high temperature oxide; HTO), 일부 다른 적합한 산화물 또는 일부 다른 적합한 유전체이거나 또는 이들을 포함한다. 또한, 일부 실시예들에서, 제 3 게이트 유전체 층(1302)은 열 산화 또는 일부 다른 적합한 성막 공정에 의해 형성된다. 제 3 게이트 유전체 층(1302)이 열 산화에 의해 형성되고 플로팅 게이트 하드 마스크(206)가 산화물이거나 산화물을 포함하는 경우, 제 3 게이트 유전체 층(1302)은 예를 들어, 플로팅 게이트 하드 마스크(206) 상에 (적어도) 최소한으로 형성될 수 있다.
도 14의 단면도(1400)에 의해 도시된 바와 같이, 메모리 측벽 스페이서(218)는 플로팅 게이트 전극(208)과 접하는 제 3 게이트 유전체 층(1302)의 플로팅 게이트 측벽을 라이닝하도록 형성되고, 또한 제 3 게이트 유전체 층(1302) 위에 놓이도록 형성된다. 메모리 측벽 스페이서(218)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있는 플로팅 게이트 전극(208)의 양 측 상에 각각 한 쌍의 세그먼트를 포함한다.
일부 실시예들에서, 메모리 측벽 스페이서(218)를 형성하는 공정은 도 13의 구조물을 커버하는 메모리 스페이서 층을 성막하는 단계, 및 이어서 메모리 스페이서 층에 에치 백을 수행하는 단계를 포함한다. 에치 백은 제 3 게이트 유전체 층(1302)의 플로팅 게이트 측벽을 따라 메모리 스페이서 층의 수직 세그먼트를 제거하지 않고 메모리 스페이서 층의 수평 세그먼트를 제거한다. 이들 수직 세그먼트는 메모리 측벽 스페이서(218)를 규정한다. 또한, 일부 실시예들에서, 에치 백은 제 3 게이트 유전체 층(1302)의 다른 측벽을 따라 메모리 스페이서 층의 수직 세그먼트를 제거한다. 이것은 예를 들어, 에치 백에 대한 에칭 시간이 길기 때문일 수 있고, 제 3 게이트 유전체 층(1302)의 플로팅 게이트 측벽을 따른 수직 세그먼트는 제 3 게이트 유전체 층(1302)의 다른 측벽을 따른 수직 세그먼트보다 큰 높이를 갖기 때문일 수 있다. 성막은, 예를 들어, 컨포멀 성막에 의해 수행될 수 있으며 및/또는 예를 들어, CVD, PVD, 일부 다른 적합한 성막 공정(들) 또는 이들의 임의의 조합에 의해 수행될 수 있다. 제 3 게이트 유전체 층(1302)은, 예를 들어, 에치 백을 위한 에칭 정지부의 역할을 할 수 있다.
도 15의 단면도(1500)에 의해 도시된 바와 같이, 제 3 게이트 유전체 층(1302)(도 14 참조) 및 밀봉 층(118)(도 14 참조)은 반도체 기판(106)의 로직 영역(106l) 및 BCD 영역(106b)으로부터 밀봉 층(118) 및 제 3 게이트 유전체 층(1302)를 제거하도록 패턴화된다. 또한, 상기 패턴화는 반도체 기판(106)의 메모리 영역(106m) 상에 제 1 선택 게이트 유전체 층(214) 및 더미 밀봉 요소(118d)를 형성한다. 패턴화는, 예를 들어, 포토 리소그래피/에칭 공정 또는 일부 다른 적합한 패턴화 공정에 의해 수행될 수 있다. 일부 실시예들에서, 포토 리소그래피/에칭 공정은 제 3 포토 레지스트 층(1502)을 제 3 게이트 유전체 층(1302) 상에 성막하는 단계, 제 3 포토 레지스트 층(1502)을 제 1 선택 게이트 유전체 층(214)의 패턴으로 패턴화하는 단계, 패턴을 제 3 게이트 유전체 층(1302) 및 밀봉 층(118)에 전사하기 위해 제 위치에 있는 제 3 포토 레지스트(1502)을 사용하여 제 3 게이트 유전체 층(1302) 및 밀봉 층(118)에 에칭을 수행하는 단계, 및 제 3 포토 레지스트 층(1502)을 제거하는 단계를 포함한다. 에칭은 예를 들어, 플라즈마 에칭 또는 일부 다른 적합한 에칭일 수 있다.
도 7 내지 도 14의 단계 동안, 열 및 산화 공정이 수행될 수 있다. 열 및 산화 공정은, 예를 들어, 제 2 게이트 유전체 층(902)(도 9 참조)을 형성하기 위한 열 산화, 플로팅 게이트 하드 마스크(206)(도 11 참조)를 형성하기 위한 열 산화, 제 3 게이트 유전체 층(1302)(도 13 참조)을 형성하기 위한 열 산화, 제 1 게이트 전극 층(904)(도 9 참조)에 대한 어닐링, 다른 적합한 열 및/또는 산화 공정 또는 이들의 임의의 조합을 포함할 수 있다. 또한, 열 및 산화 공정 중 적어도 일부는, 예를 들어, 약 800-1200 ℃, 약 900-1000 ℃ 또는 약 700-900 ℃의 고온에서 수행될 수 있다. 밀봉 층(118)(도 7 내지 도 14 참조)은 열 및 산화 공정에 의한 손상으로부터 반도체 기판(106)의 로직 영역(106l) 및 BCD 영역(106b)을 보호한다. 예를 들어, 밀봉 층(118)은 열 및 산화 공정 동안 사용되는 산화제가 반도체 기판(106)의 로직 영역(106l) 및 BCD 영역(106b)으로 이동하는 것을 차단할 수 있다. 밀봉 층(118)이 없으면, 산화제는 반도체 기판(106)의 로직 영역(106l) 및 BCD 영역(106b)의 산화 및 소모를 유발할 것이고, 이는 로직 웰(110l) 및 BCD 웰(들)(110b1-110b5)을 얕아지게 하며, 따라서 로직 웰(110l) 및 BCD 웰(110b1-110b5) 각각의 도핑 프로파일을 변경시킨다. 도핑 프로파일에 대한 이러한 변경은 결국 낮은 수율을 초래하고 로직 웰(110l) 및 BCD 웰(들)(110b1-110b5) 상에 제조 중인 로직 디바이스 및 BCD 디바이스의 동작 파라미터를 변경시킨다. 따라서, 밀봉 층(118)은 또한 높은 수율을 초래하고 제조 중인 로직 디바이스 및 BCD 디바이스의 파라미터의 변화를 방지한다.
도 16의 단면도(1600)에 의해 도시된 바와 같이, 제 1 게이트 유전체 층(120) 및 하위 패드 층(302)은 로직 웰(110l) 위에 놓여 로직 웰을 노출시키는 제 2 디바이스 개구부(1602)를 형성하도록 패턴화된다. 제 1 게이트 유전체 층(120) 및 하위 패드 층(302)의 패턴화는, 예를 들어, 포토 리소그래피/에칭 공정 또는 일부 다른 적합한 패턴화 공정에 의해 수행될 수 있다. 일부 실시예들에서, 포토 리소그래피/에칭 공정은 제 4 포토 레지스트 층(1604)을 제 1 게이트 유전체 층(120) 상에 성막하는 단계, 제 4 포토 레지스트 층(1604)을 제 2 디바이스 개구부(1602)의 패턴으로 패턴화하는 단계, 패턴을 제 1 게이트 유전체 층(120) 및 하위 패드 층(302)에 전사하기 위해 제 4 포토 레지스트(1604)을 통해 제 1 게이트 유전체 층(120) 및 하위 패드 층(302)에 에칭을 수행하는 단계, 및 제 4 포토 레지스트 층(1604)을 제거하는 단계를 포함한다.
도 17의 단면도(1700)에 의해 도시된 바와 같이, 반도체 기판(106)의 메모리 영역(106m), BCD 영역(106b) 및 로직 영역(106l)을 커버하고 또한 제 2 디바이스 개구부(1602)(도 16 참조) 라이닝하는 제 4 게이트 유전체 층(1702)이 형성된다. 일부 실시예들에서, 제 4 게이트 유전체 층(1702)은 산화물, 일부 다른 적합한 산화물(들), 하이 k 유전체, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 또한, 일부 실시예들에서, 제 4 게이트 유전체 층(1702)은 CVD, PVD, 또는 일부 다른 적합한 성막 공정에 의해 형성된다.
또한, 도 17의 단면도(1700)에 의해 도시된 바와 같이, 제 4 게이트 유전체 층(1702)을 커버하는 제 2 게이트 전극 층(1704)이 형성된다. 제 2 게이트 전극 층(1704)은, 예를 들어, 도핑된 폴리 실리콘, 금속, 또는 일부 다른 적합한 도전성 물질일 수 있거나 또는 이를 포함할 수 있다. 일부 실시예들에서, 제 2 게이트 전극 층(1704)을 형성하는 공정은, 예를 들어, CVD, PVD, 무전해 도금, 전기 도금 또는 일부 다른 적합한 성막 또는 도금 공정에 의해 제 2 게이트 전극 층(1704)을 성막하는 단계를 포함한다. 또한, 제 2 게이트 전극 층(1704)이 폴리 실리콘이거나 또는 폴리 실리콘을 포함하는 일부 실시예들에서, 도펀트가 제 2 게이트 전극 층(1704)에 첨가된다. 도펀트는 이온 주입 또는 일부 다른 적합한 도핑 공정에 의해 제 2 게이트 전극 층(1704)에 첨가될 수 있다.
도 18의 단면도(1800)에 의해 도시된 바와 같이, 제 2 게이트 전극 층(1704)(도 17 참조), 제 4 게이트 유전체 층(1702)(도 17 참조), 제 1 게이트 유전체 층(120)(도 17 참조), 하위 패드 층(302)(도 17 참조) 및 제 1 선택 게이트 유전체 층(214)은 패턴화된다. 상기 패턴화는 로직 웰(110l) 상에 적층된 로직 게이트 전극(226) 및 로직 게이트 유전체 층(228)을 형성하여, 로직 게이트 전극(226)은 로직 게이트 유전체 층(228) 위에 놓인다. 로직 게이트 전극(226)은, 예를 들어, 제 2 게이트 전극 층(1704)으로 형성될 수 있으며 및/또는 로직 게이트 유전체 층(228)은, 예를 들어, 제 4 게이트 유전체 층(1702)으로 형성될 수 있다. 또한, 패턴화는 BCD 웰(들)(110b1-110b5) 상에 적층된 BCD 게이트 전극(238) 및 복수의 BCD 게이트 유전체 층들(240a-240c)을 형성한다. 제 1 BCD 게이트 유전체 층(240a)은 BCD 게이트 전극(238) 밑에 놓이며, 예를 들어, 제 4 게이트 유전체 층(1702)으로 형성될 수 있다. 제 2 BCD 게이트 유전체 층(240b)은 제 1 BCD 게이트 유전체 층(240a) 밑에 놓이며, 예를 들어, 제 1 게이트 유전체 층(120)으로 형성될 수 있다. 제 3 BCD 게이트 유전체 층(240c)은 제 2 BCD 게이트 유전체 층(240b) 밑에 놓이며, 예를 들어, 하위 패드 층(302)으로 형성될 수 있다. 또한, 패턴화는 서로 적층되고 제 1 선택 게이트 유전체 층(214), 메모리 측벽 스페이서(218) 및 플로팅 게이트 하드 마스크(206) 위에 놓인 선택 게이트 전극(216) 및 제 2 선택 게이트 유전체 층(220)을 형성한다. 선택 게이트 전극(216)은 제 2 선택 게이트 유전체 층(220) 위에 놓이며, 예를 들어, 제 2 게이트 전극 층(1704)으로 형성될 수 있다. 제 2 선택 게이트 유전체 층(220)은, 예를 들어, 제 4 게이트 유전체 층(1702)으로 형성될 수 있다. 또한, 패턴화는 더미 밀봉 요소(118d) 아래에 놓이며 메모리 웰(108)의 양 측 상에 각각 한 쌍의 더미 유전체 세그먼트를 포함하는 더미 유전체 요소(120d)를 형성한다. 더미 유전체 요소(120d)는, 예를 들어, 제 1 게이트 유전체 층(120)으로 형성될 수 있다.
패턴화는, 예를 들어, 포토 리소그래피/에칭 공정 또는 일부 다른 적합한 패턴화 공정에 의해 수행될 수 있다. 일부 실시예들에서, 포토 리소그래피/에칭 공정은 제 2 게이트 전극 층(1704) 상에 제 5 포토 레지스트 층(1802)을 성막하는 단계; 제 5 포토 레지스트 층(1802)을 패턴으로 패턴화하는 단계; 패턴을 제 2 게이트 전극 층(1704), 제 4 게이트 유전체 층(1702), 제 1 게이트 유전체 층(120), 하위 패드 층(302) 및 제 1 선택 게이트 유전체 층(214)에 전사하기 위해 제 위치에 있는 제 5 포토 레지스트 층(1802)을 사용하여 제 2 게이트 전극 층(1704), 제 4 게이트 유전체 층(1702), 제 1 게이트 유전체 층(120), 하위 패드 층(302) 및 제 1 선택 게이트 유전체 층(214)에 에칭을 수행하는 단계; 및 제 5 포토 레지스트 층(1802)을 제거하는 단계를 포함한다. 일부 실시예들에서, 더미 밀봉 요소(118d)는 또한 에칭을 수행하는 동안 하드 마스크의 역할을 한다.
도 19의 단면도(1900)에 의해 도시된 바와 같이, BCD 게이트 전극(238) 및 복수의 BCD 게이트 유전체 층들(240a-240c)은 패턴화된다. 패턴화는 제 2 BCD 웰(110b2)의 제 1 측 상에서 제 2 BCD 웰(110b2)의 제 1 부분을 커버하지 않으면서 BCD 게이트 전극(238)에 의해 커버된, 제 1 측에 반대인 제 2 BCD 웰(110b2)의 제 2 측 상에 제 2 BCD 웰(110b2)의 제 2 부분을 남긴다. 패턴화는, 예를 들어, 포토 리소그래피/에칭 공정 또는 일부 다른 적합한 패턴화 공정에 의해 수행될 수 있다. 일부 실시예에서, 포토 리소그래피/에칭 공정은, 도 18의 구조물 상에 제 6 포토 레지스트 층(1902)을 성막하는 단계, 패턴으로 제 6 포토 레지스트 층(1902)을 패턴화하는 단계, 패턴을 BCD 게이트 전극(238) 및 복수의 BCD 게이트 유전체 층들(240a-240c)에 전사하기 위해 제 위치에 있는 제 6 포토 레지스트 층(1902)을 사용하여 BCD 게이트 전극(238) 및 복수의 BCD 게이트 유전체 층들(240a-240c)에 에칭을 수행하는 단계, 및 제 6 포토 레지스트 층(1902)을 제거하는 단계를 포함한다.
또한, 도 19의 단면도(1900)에 의해 도시된 바와 같이, 제 2 BCD 웰(110b2)의 제 1 측 상에서 제 2 BCD 웰(110b2) 위에 놓이는 바디 웰(234)이 형성된다. 일부 실시예들에서, 바디 웰(234)은 제 2 BCD 웰(110b2)과 동일한 도핑 타입 및 상이한 도핑 농도로 형성된다. 또한, 일부 실시예들에서, 바디 웰(234)은 선택적 도핑 공정 또는 일부 다른 적합한 도핑 공정에 의해 형성된다. 일부 실시예들에서, 선택적 도핑 공정은 제 6 포토 레지스트 층(1902)을 통해 반도체 기판(106)에 도펀트를 주입하는 단계를 포함한다. 도펀트의 주입은, 예를 들어, 이온 주입 또는 일부 다른 적합한 도핑 공정에 의해 수행될 수 있다.
도 20의 단면도(2000)에 의해 도시된 바와 같이, 각각 메모리 웰(108), 바디 웰(234) 및 로직 웰(110l) 위에 놓이는 한 쌍의 메모리 소스/드레인 확장부(202e), BCD 소스/드레인 확장부(232e) 및 한 쌍의 로직 소스/드레인 확장부(222e)가 형성된다. 설명의 용이함을 위해, 메모리 소스/드레인 확장부(202e) 중 단지 하나만 202e로 표시되어 있다. 메모리 소스/드레인 확장부(202e)는 메모리 웰(108)의 양 측에 각각 있어, 선택 게이트 전극(216) 및 플로팅 게이트 전극(208)은 메모리 소스/드레인 확장부(202e) 사이에 개재된다. 메모리 소스/드레인 확장부(202e)는, 예를 들어, 메모리 웰(108)과는 반대인 도핑 타입을 가질 수 있다. BCD 소스/드레인 확장부(232e)는, 예를 들어, 제 1 BCD 웰(110b1)과 동일한 도핑 타입을 가질 수 있다. 로직 소스/드레인 확장부(222e)는 로직 웰(110l)의 양 측 상에 각각 있어, 로직 웰 전극(226)은 로직 소스/드레인 확장부(222e) 사이에 개재된다. 로직 소스/드레인 확장부(222e)는, 예를 들어, 로직 웰(110l)과 반대인 도핑 타입을 가질 수 있다.
일부 실시예들에서, 메모리 소스/드레인 확장부(202e), BCD 소스/드레인 확장부(232e) 및 로직 소스/드레인 확장부(222e)를 형성하는 공정은, 선택적 도핑 공정을 반복적으로 수행하는 단계를 포함한다. 예를 들어, 제 1 선택적 도핑 공정이 메모리 소스/드레인 확장부(202e)를 형성하기 위해 수행될 수 있으며, 로직 소스/드레인 확장부(222e)를 형성하기 위해 제 2 선택적 도핑 공정이 이어지며, BCD 소스/드레인 확장부(232e)를 형성하기 위해 제 3 선택적 도핑 공정이 이어진다. 일부 실시예들에서, 선택적 도핑 공정은 도 19의 구조물 상에 포토 레지스트 층을 성막하는 단계, 형성되는 소스/드레인 확장부의 레이아웃으로 포토 레지스트 층을 패턴화하는 단계, 제 위치에 있는 패턴화된 포토 레지스트 층을 사용하여 반도체 기판(106)에 도펀트를 주입하는 단계, 및 패턴화된 포토 레지스트 층을 제거하는 단계를 포함한다.
도 21의 단면도(2100)에 의해 도시된 바와 같이, 메인 측벽 스페이서(242)가 도 20의 구조물의 측벽 상에 형성된다. 설명의 용이함을 위해, 메인 측벽 스페이서(242) 중 일부만 242로 표시되어 있다. 메인 측벽 스페이서(242)는, 예를 들어, 실리콘 질화물, 일부 다른 적합한 질화물(들), 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 메인 측벽 스페이서(242)를 형성하는 공정은 도 20의 구조물을 커버하는 메인 스페이서 층을 성막하는 단계, 및 이어서 메인 스페이서 층에 에치 백을 수행하는 단계를 포함한다. 에치 백은 메인 스페이서 층의 수직 세그먼트를 제거하지 않고 메인 스페이서 층의 수평 세그먼트를 제거하고, 남아 있는 수직 세그먼트는 메인 측벽 스페이서(242)를 규정한다. 성막은 예를 들어, 컨포멀 성막에 의해 수행될 수 있으며 및/또는 예를 들어 CVD, PVD, 일부 다른 적합한 성막 공정(들) 또는 이들의 임의의 조합에 의해 수행될 수 있다.
도 22의 단면도(2200)에 의해 도시된 바와 같이, 각각 메모리 웰(108), 제 1 BCD 웰(110b1) 및 로직 웰(110l) 위에 놓이는 한 쌍의 메모리 소스/드레인 영역(202), 한 쌍의 BCD 소스/드레인 영역(232) 및 한 쌍의 로직 소스/드레인 영역(222)이 형성된다. 메모리 소스/드레인 영역(202)은 메모리 웰(108)의 양 측에 각각 있어, 선택 게이트 전극(216) 및 플로팅 게이트 전극(208)은 메모리 소스/드레인 영역(202) 사이에 개재된다. 또한, 메모리 소스/드레인 영역(202)은 메모리 소스/드레인 확장부(202e)에 각각 접하고, 메모리 소스/드레인 영역(202)은 메모리 소스/드레인 확장부(202e)와 동일한 도핑 타입 및 더 높은 도핑 농도를 갖는다. BCD 소스/드레인 영역(232)은 제 1 BCD 웰(110b1)의 양 측에 각각 있어, BCD 게이트 전극(238)은 BCD 소스/드레인 영역(232) 사이에 개재된다. 또한, BCD 소스/드레인 영역(232) 중 하나는 BCD 소스/드레인 확장부(232e)에 접하고, BCD 소스/드레인 영역(232) 중 하나는 BCD 소스/드레인 확장부(232e)와 동일한 도핑 타입 및 더 높은 도핑 농도를 갖는다. 로직 소스/드레인 영역(222)은 로직 웰(110l)의 양 측 상에 각각 있어, 로직 게이트 전극(226)은 로직 소스/드레인 영역(222) 사이에 개재된다. 또한, 로직 소스/드레인 영역(222)은 로직 소스/드레인 확장부(222e)에 각각 접하고, 메모리 소스/드레인 영역(202)은 메모리 소스/드레인 확장부(202e)와 동일한 도핑 타입 및 더 높은 도핑 농도를 갖는다.
일부 실시예들에서, 메모리 소스/드레인 영역(202), BCD 소스/드레인 영역(232) 및 로직 소스/드레인 영역(222)을 형성하는 공정은, 선택적 도핑 공정을 반복적으로 수행하는 단계를 포함한다. 예를 들어, 제 1 선택적 도핑 공정이 메모리 소스/드레인 영역(202)을 형성하기 위해 수행될 수 있으며, 로직 소스/드레인 영역(222)을 형성하기 위해 제 2 선택적 도핑 공정이 이어지며, BCD 소스/드레인 영역(232)을 형성하기 위해 제 3 선택적 도핑 공정이 이어진다. 일부 실시예들에서, 선택적 도핑 공정은 도 21의 구조물 상에 포토 레지스트 층을 성막하는 단계, 형성되는 소스/드레인 영역의 레이아웃으로 포토 레지스트 층을 패턴화하는 단계, 제 위치에 있는 패턴화된 포토 레지스트 층을 사용하여 반도체 기판(106)에 도펀트를 주입하는 단계, 및 패턴화된 포토 레지스트 층을 제거하는 단계를 포함한다.
도 23의 단면도(2300)에 의해 도시된 바와 같이, 도 22의 구조물을 커버하는 ILD 층(122)이 형성되고, ILD 층(122)을 통해 메모리 소스/드레인 영역(202), BCD 소스/드레인 영역(232), 로직 소스/드레인 영역(222), 선택 게이트 전극(216), BCD 게이트 전극(238), 로직 게이트 전극(226) 또는 이들의 임의의 조합으로 연장되는 콘택 비아(124)가 형성된다. ILD 층(122)은, 예를 들어, 실리콘 이산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 또한, ILD 층(122)은, 예를 들어, ILD 층(122)을 성막하고 ILD 층(122)의 상부에 평탄화를 수행함으로써 형성될 수 있다. 성막은, 예를 들어, CVD, PVD 또는 일부 다른 적합한 성막 공정에 의해 수행될 수 있다. 평탄화는, 예를 들어, CMP 또는 일부 다른 적합한 평탄화 공정에 의해 수행될 수 있다. 콘택 비아(124)는, 예를 들어, 텅스텐, 구리, 알루미늄 구리, 알루미늄, 일부 다른 적합한 금속(들), 또는 일부 다른 적합한 도전 물질(들)일 수 있거나 이를 포함할 수 있다. 또한, 콘택 비아(124)는, 예를 들어, 단일 또는 이중 다마신 공정에 의해 형성될 수 있다.
도시되지는 않았지만, 일부 실시예들에서, 실리사이드 패드가 ILD 층(122)을 형성하기 전에 메모리 소스/드레인 영역(202), BCD 소스/드레인 영역(232) 및 로직 소스/드레인 영역(222) 상에 형성된다. 콘택 비아(124) 상의 소스/드레인 영역들 사이의 접촉 저항을 감소시키는 실리사이드 패드는 예를 들어, 니켈 실리사이드 또는 일부 다른 적합한 실리사이드일 수 있거나 이를 포함할 수 있다.
도 24를 참조하면, 도 3 내지 도 23의 밀봉 방법의 일부 실시예들의 흐름도(2400)가 제공된다.
단계(2402)에서, 반도체 기판에 메모리 영역, BCD 영역 및 로직 영역의 경계를 정하는 분리 구조물이 형성된다. 예를 들어, 도 3을 참조한다.
단계(2404)에서, 하나 이상의 BCD 웰이 반도체 기판의 BCD 영역에 형성된다. 예를 들어, 도 4를 참조한다.
단계(2406)에서, 하나 이상의 로직 웰이 반도체 기판의 로직 영역에 형성된다. 예를 들어, 도 5를 참조한다.
단계(2408)에서, 반도체 기판의 메모리 영역, 로직 영역 및 BCD 영역을 커버하는 밀봉 층이 형성된다. 예를 들어, 도 6을 참조한다. 일부 실시예들에서, 밀봉 층은 실리콘 질화물 또는 일부 다른 적합한 유전체이거나 이를 포함한다. 또한, 일부 실시예들에서, 밀봉 층은 이하 단계(2410)에서 사용되는 산화제에 대한 장벽이다.
단계(2410)에서, 메모리 셀 구조물이 반도체 기판의 메모리 영역 상에 형성된다. 메모리 셀 구조물의 형성은 열 및/또는 산화 공정을 포함한다. 예를 들어, 도 7 내지 도 14를 참조한다.
단계(2412)에서, 밀봉 층은 BCD 영역 및 로직 영역으로부터 제거된다. 예를 들어, 도 15를 참조한다. 밀봉 층은 단계(2410)에서 메모리 셀 구조물을 형성하기 위해 사용된 열 및/또는 산화 공정으로부터 로직 웰 및 BCD 웰을 보호한다. 예를 들어, 밀봉 층은 단계(2410)에서의 열 및/또는 산화 공정 동안 사용된 산화제가 로직 웰 및 BCD 웰을 산화시킴으로써 로직 웰 및 BCD 웰의 깊이를 감소시키고, 따라서 로직 웰 및 BCD 웰의 도핑 프로파일을 변경시키는 것을 방지한다. 따라서, 밀봉 층은 로직 웰 및 BCD 웰 상의 로직 디바이스 및 BCD 디바이스에 대한 안정적/균일한 디바이스 파라미터뿐만 아니라 높은 수율을 초래한다.
단계(2414)에서, 로직 구조물 및 BCD 구조물이 각각 로직 웰(들) 및 BCD 웰(들) 상에 형성된다. 예를 들어, 도 16 내지 도 19를 참조한다. 일부 실시예들에서, 로직 구조물 및 BCD 구조물을 형성하면서 메모리 구조물의 측벽을 따라 메모리 게이트 전극(예를 들어, 선택 게이트 전극)이 형성된다.
단계(2416)에서, 메모리 구조물, 로직 구조물 및 BCD 구조물에 대한 소스/드레인 영역이 형성된다. 예를 들어, 도 20 내지 도 22를 참조한다.
단계(2418)에서, 반도체 기판, 메모리 구조물, 로직 구조물 및 BCD 구조물을 커버하는 BEOL(back-end-of-line) 상호 접속 구조물이 형성된다. 예를 들어, 도 23을 참조한다. BEOL 상호 접속 구조물은 ILD 층, 및 ILD 층을 통해 소스/드레인 영역으로 연장되는 콘택 비아를 포함한다.
방법(24)의 흐름도(2400)는 일련의 동작 또는 이벤트로서 본 명세서에 도시되고 설명되었지만, 이러한 동작 또는 이벤트의 도시된 순서는 제한적인 의미로 해석되어서는 안 된다는 것이 인식될 것이다. 예를 들어, 일부 동작들은 상이한 순서로 발생 및/또는 본 명세서에 도시 및/또는 설명된 것 이외의 다른 동작 또는 이벤트와 함께 동시에 발생할 수 있다. 또한, 도시된 동작들 모두가 본원에서 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 요구되는 것은 아니고, 본원에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
도 25 내지 도 32를 참조하면, 도 3 내지 도 23의 밀봉 방법의 일부 다른 실시예들의 일련의 단면도(2500-3200)가 제공된다. 이하에서 알 수 있는 바와 같이, 도 3 내지 도 23의 밀봉 방법 실시예와 대조적으로, 도 25 내지 도 32의 밀봉 방법 실시예에서, 제 1 게이트 유전체 층(120)은 밀봉 층(118) 후에 형성된다. 도 25 내지 도 32의 밀봉 방법 실시예들은, 예를 들어, 도 2b의 IC를 형성하도록 수행될 수 있다.
도 25의 단면도(2500)에 의해 도시된 바와 같이, 반도체 기판(106)의 메모리 영역(106m), 반도체 기판(106)의 BCD 영역(106b) 및 반도체 기판(106)의 로직 영역(106l)의 경계를 정하기 위해 반도체 기판(106)에 분리 구조물(114)이 형성된다. 또한, 반도체 기판(106)의 BCD 영역(106b)에 하나 이상의 BCD 웰(110b1-110b5)이 형성되고, 반도체 기판(106)의 로직 영역(106l)에 로직 웰(110l)이 형성된다. 분리 구조물(114), BCD 웰(110b1-110b5) 및 로직 웰(110l)은, 예를 들어, 도 3 내지 도 5와 관련하여 설명된 바와 같이 형성될 수 있다.
또한, 도 25의 단면도(2500)에 의해 도시된 바와 같이, 반도체 기판(106)의 메모리 영역(106m), BCD 영역(106b) 및 로직 영역(106l)을 커버하는 밀봉 층(118)이 형성된다. 밀봉 층(118)은, 예를 들어, 도 6과 관련하여 설명된 바와 같이 형성될 수 있다. 도 6과 대조적으로, 도 6의 제 1 게이트 유전체 층(120)은 생략된다.
도 26의 단면도(2600)에 의해 도시된 바와 같이, 밀봉 층(118) 및 하위 패드 층(302)은 반도체 기판(106)의 메모리 영역(106m) 상에 제 1 디바이스 개구부(702)를 형성하도록 패턴화된다. 또한, 메모리 웰(108)이 제 1 디바이스 개구부(702)를 통해 반도체 기판(106)의 메모리 영역(106m)에 형성된다. 메모리 웰(108)의 패턴화 및 형성은, 예를 들어, 도 7 및 도 8과 관련하여 설명된 바와 같이 수행될 수 있다.
도 27의 단면도(2700)에 의해 도시된 바와 같이, 메모리 웰(108) 상에 적층된 플로팅 게이트 유전체 층(210), 플로팅 게이트 전극(208) 및 플로팅 게이트 하드 마스크(206)가 형성된다. 또한, 밀봉 층(118) 및 메모리 웰(108)을 커버하는 제 3 게이트 유전체 층(1302)이 형성된다. 역시 또한, 메모리 측벽 스페이서(218)가 플로팅 게이트 전극(208)의 측벽에 인접하게, 제 3 게이트 유전체 층(1302) 상에 형성된다. 형성은, 예를 들어, 도 9 내지 도 14와 관련하여 설명된 바와 같이 수행될 수 있다.
도 28의 단면도(2800)에 의해 도시된 바와 같이, 제 3 게이트 유전체 층(1302)(도 27 참조), 밀봉 층(118)(도 27 참조) 및 하위 패드 층(302)(도 27 참조)은 반도체 기판(106)의 로직 영역(106l) 및 BCD 영역(106b)으로부터 제 3 게이트 유전체 층(1302), 밀봉 층(118) 및 하위 패드 층(302)을 제거하도록 패턴화된다. 패턴화는, 예를 들어, 도 15와 관련하여 설명된 바와 같이 수행될 수 있다. 도 15와 대조적으로, 하위 패드 층(302)도 패턴화된다.
도 29의 단면도(2900)에 의해 도시된 바와 같이, 반도체 기판(106)의 메모리 영역(106m), BCD 영역(106b) 및 로직 영역(106l)을 커버하는 제 1 게이트 유전체 층(120)이 형성된다. 제 1 게이트 유전체 층(120)은 예를 들어, 실리콘 산화물, 일부 다른 적합한 산화물(들), 일부 다른 적합한 유전체(들) 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 제 1 게이트 유전체 층(120)은 CVD, PVD, 열 산화, 일부 다른 적합한 성막 공정(들), 또는 이들의 임의의 조합에 의해 형성된다.
제 1 게이트 유전체 층(120)이 열 산화에 의해 형성되는 일부 실시예들에서, 제 1 게이트 유전체 층(120)은 메모리 영역(106m) 상에서보다 BCD 영역(106b) 및 로직 영역(106l) 상에서 더 빠르게 형성되어, 제 1 게이트 유전체 층(120)은 BCD 영역(106b) 및 로직 영역(106l) 상에서 제 2 두께(T2) 및 메모리 영역(106m) 상에서 제 2 두께(T2)보다 작은 제 5 두께(T5)를 갖는다. 일부 실시예들에서, 제 2 두께(T2)는 약 60-200 옹스트롬, 약 60-130 옹스트롬, 약 130-200 옹스트롬, 약 20-100 옹스트롬, 또는 약 160-240 옹스트롬이다. 제 1 게이트 유전체 층(120)은, 예를 들어, 산화되는 물질의 차이로 인해 메모리 영역(106m) 상에서보다 BCD 영역(106b) 및 로직 영역(106l) 상에서 더 빠르게 형성될 수 있다.
도 30의 단면도(3000)에 의해 도시된 바와 같이, 제 1 게이트 유전체 층(120)은 로직 웰(110l)로부터 제 1 게이트 유전체 층(120)을 제거하도록 패턴화된다. 또한, 반도체 기판(106)의 메모리 영역(106m), BCD 영역(106b) 및 로직 영역(106l)을 커버하는 제 4 게이트 유전체 층(1702) 및 제 2 게이트 전극(1704)이 형성된다. 패턴화 및 형성은, 예를 들어, 도 17 및 도 18과 관련하여 설명된 바와 같이 수행될 수 있다.
도 31의 단면도(3100)에 의해 도시된 바와 같이, 제 2 게이트 전극 층(1704)(도 30 참조), 제 4 게이트 유전체 층(1702)(도 30 참조), 제 1 게이트 유전체 층(120)(도 30 참조) 및 제 1 선택 게이트 유전체 층(214)은 패턴화된다. 패턴화는 로직 웰(110l) 상에 적층된 로직 게이트 전극(226) 및 로직 게이트 유전체 층(228)을 형성한다. 또한, 패턴화는 BCD 웰(들)(110b1-110b5) 상에 적층된 BCD 게이트 전극(238) 및 복수의 BCD 게이트 유전체 층들(240a, 240b)을 형성한다. 또한, 패턴화는 서로 적층되고 제 1 선택 게이트 유전체 층(214), 메모리 측벽 스페이서(218) 및 플로팅 게이트 하드 마스크(206) 위에 놓인 선택 게이트 전극(216), 제 2 선택 게이트 유전체 층(220) 및 제 3 선택 게이트 유전체 층(244)을 형성한다. 패턴화 및 형성은, 예를 들어, 도 18과 관련하여 설명된 바와 같이 수행될 수 있다. 도 18과 대조적으로, 패턴화는 제 3 선택 게이트 유전체 층(244)을 추가로 형성하고, 도 18의 제 3 BCD 게이트 유전체 층(240c)은 생략된다.
도 32의 단면도(3200)에 의해 도시된 바와 같이, BCD 게이트 전극(238) 및 복수의 BCD 게이트 유전체 층(240a, 240b)은 추가로 패턴화되고, 제 2 BCD 웰(110b2) 위에 놓인 바디 웰(234)이 형성된다. 또한, 각각 메모리 웰(108), 바디 웰(234) 및 로직 웰(110l) 위에 놓이는 한 쌍의 메모리 소스/드레인 확장부(202e), BCD 소스/드레인 확장부(232e) 및 한 쌍의 로직 소스/드레인 확장부(222e)가 형성된다. 또한, 메인 측벽 스페이서(242)가 형성되고, 이어서 한 쌍의 메모리 소스/드레인 영역(202), 한 쌍의 BCD 소스/드레인 영역(232) 및 한 쌍의 로직 소스/드레인 영역(222)이 형성된다. 또한, ILD 층(122) 및 콘택 비아(124)가 형성된다. 형성은, 예를 들어, 도 19 내지 도 23과 관련하여 설명된 바와 같이 수행될 수 있다.
일부 실시예들에서, 본 발명개시는 집적 회로를 형성하는 방법을 제공하고, 상기 방법은 분리 구조물에 의해 분리된 제 1 디바이스 영역 및 제 2 디바이스 영역을 포함하는 반도체 기판을 제공하는 단계; 제 2 디바이스 영역에 도핑된 웰을 형성하는 단계; 제 1 디바이스 영역 및 제 2 디바이스 영역을 커버하고 또한 도핑된 웰을 커버하는 밀봉 층을 형성하는 단계; 제 2 디바이스 영역으로부터는 제거하지 않지만, 제 1 디바이스 영역으로부터 밀봉 층을 제거하는 단계; 제 1 디바이스 영역 상에 메모리 셀 구조물을 형성하는 단계; 메모리 셀 구조물을 형성하는 단계 후에, 제 2 디바이스 영역으로부터 밀봉 층을 제거하는 단계; 및 제 2 디바이스 영역 상에 디바이스 구조물을 형성하는 단계를 포함한다. 일부 실시예들에서, 메모리 셀 구조물을 형성하는 단계는, 제 2 디바이스 영역에서는 리세스하지 않지만, 제 1 디바이스 영역에서 반도체 기판의 상부 표면을 리세스하는 단계를 포함한다. 일부 실시예들에서, 상기 방법은 분리 구조물, 제 1 디바이스 영역 및 제 2 디바이스 영역 상에 게이트 유전체 층을 형성하는 단계를 더 포함하고, 게이트 유전체 층은 밀봉 층과는 상이한 물질이며, 제 2 디바이스 영역으로부터 밀봉 층을 제거하는 단계 후에 형성된다. 일부 실시예들에서, 상기 방법은 분리 구조물, 제 1 디바이스 영역 및 제 2 디바이스 영역 상에 게이트 유전체 층을 형성하는 단계를 포함하고, 게이트 유전체 층은 밀봉 층과는 상이한 물질이고, 밀봉 층은 게이트 유전체 층을 커버하도록 형성된다. 일부 실시예들에서, 밀봉 층은 실리콘 질화물, 실리콘 탄화물, 폴리 실리콘 또는 실리콘 산질화물을 포함한다. 일부 실시예들에서, 메모리 셀 구조물은 산화 공정을 사용하여 형성된다. 일부 실시예들에서, 메모리 셀 구조물을 형성하는 단계는, 메모리 게이트 유전체 층, 메모리 게이트 유전체 층 위에 놓이는 메모리 게이트 전극 및 메모리 게이트 전극 위에 놓이는 메모리 게이트 하드 마스크를 형성하는 단계를 포함하고, 메모리 게이트 유전체 층은 산화 공정에 의해 형성된다. 일부 실시예들에서, 상기 방법은 제 1 디바이스 영역으로부터 밀봉 층을 제거하는 단계 후에 그리고 메모리 셀 구조물을 형성하는 단계 전에, 제 1 디바이스 영역에 제 2 도핑된 웰을 형성하는 단계를 더 포함한다. 일부 실시예들에서, 상기 방법은, 제 1 디바이스 영역 및 제 2 디바이스 영역을 커버하고 또한 메모리 셀 구조물을 커버하는 도전 층을 성막하는 단계; 및 도핑된 웰 위에 놓이고 디바이스 구조물을 적어도 부분적으로 규정하는 디바이스 게이트 전극을 형성하고, 또한 메모리 셀 구조물에 접하는 메모리 게이트 전극을 형성하기 위해, 도전 층을 패턴화하는 단계를 더 포함한다.
일부 실시예들에서, 본 발명개시는 집적 회로를 제공하고, 상기 집적 회로는 제 1 디바이스 영역 및 제 2 디바이스 영역을 포함하는 반도체 기판; 반도체 기판의 상부 표면으로 연장되는 분리 구조물 - 상기 분리 구조물은 제 1 디바이스 영역 및 제 2 디바이스 영역의 경계를 정하고 이들을 분리함 - ; 제 1 디바이스 영역 위에 놓이는 메모리 셀; 제 2 디바이스 영역 위에 놓이는 MOS 디바이스; 및 분리 구조물 위에 놓이는 더미 구조물 - 상기 더미 구조물은 더미 밀봉 요소를 포함함 - 을 포함한다. 일부 실시예들에서, 더미 밀봉 요소는 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 폴리 실리콘을 포함한다. 일부 실시예들에서, 더미 밀봉 요소는 분리 구조물에 직접 접촉한다. 일부 실시예들에서, 더미 구조물은 더미 유전체 요소를 더 포함하고, 더미 밀봉 요소는 더미 유전체 요소 위에 놓인다. 일부 실시예들에서, 더미 구조물은 메모리 셀의 양 측 상에 각각 한 쌍의 더미 세그먼트를 포함한다. 일부 실시예들에서, 반도체 기판의 상부 표면은 제 1 디바이스 영역에서 제 1 상부 표면 부분을 가지며, 또한 제 2 디바이스 영역에서는 제 2 상부 표면 부분을 갖고, 제 1 상부 표면 부분은 제 2 상부 표면 부분 아래로 리세스된다. 일부 실시예들에서, 메모리 셀은 메모리 게이트 유전체 층 및 메모리 게이트 유전체 층 위에 놓이는 메모리 게이트 전극을 포함하고, 제 1 상부 표면 부분은 리세스 깊이만큼 제 2 상부 표면 부분 아래로 리세스되며, 메모리 게이트 유전체 층의 두께는 리세스 깊이의 약 1.75-2.25 배이다.
일부 실시예들에서, 본 발명개시는 집적 회로를 형성하는 다른 방법을 제공하고, 상기 방법은 반도체 기판에 분리 구조물을 형성하는 단계 - 상기 분리 구조물은 반도체 기판의 메모리 영역의 경계를 정하고, 또한 반도체 기판의 주변 영역의 경계를 정함 - ; 주변 영역에 도핑된 웰을 형성하는 단계; 메모리 영역 및 주변 영역을 커버하고 또한 도핑된 웰을 커버하는 밀봉 층을 형성하는 단계; 주변 영역에서는 제거하지 않지만, 메모리 영역으로부터 밀봉 층을 제거하는 단계; 열 산화 공정에 의해 메모리 영역 상에 게이트 유전체 층을 형성하는 단계 - 열 산화 공정은 주변 영역에서는 리세스하지 않지만, 메모리 영역에서 반도체 기판의 상부 표면을 리세스함 - ; 게이트 유전체 층 위에 메모리 게이트 전극을 형성하는 단계; 메모리 게이트 전극을 형성하는 단계 후, 주변 영역으로부터 밀봉 층을 제거하는 단계; 및 주변 영역 상에 주변 게이트 전극을 형성하는 동시에 메모리 게이트 전극에 접하는 제 2 메모리 게이트 전극을 형성하는 단계를 포함한다. 일부 실시예들에서, 상기 방법은 메모리 영역 및 주변 영역을 커버하고 또한 도핑된 웰을 커버하는 제 2 게이트 유전체 층을 형성하는 단계 - 밀봉 층은 제 2 게이트 유전체 층을 커버하도록 형성됨 - ; 및 게이트 유전체 층을 형성하는 단계 전에, 주변 영역에서는 제거하지 않지만, 메모리 영역으로부터 제 2 게이트 유전체 층을 제거하는 단계를 더 포함한다. 일부 실시예들에서, 상기 방법은 메모리 영역 및 주변 영역을 커버하고 또한 도핑된 웰을 커버하는 제 2 게이트 유전체 층을 형성하는 단계 - 주변 영역으로부터 밀봉 층을 제거하는 단계는 제 2 게이트 유전체 층을 형성하는 단계 전에 수행됨 - ; 및 주변 영역 상에 주변 게이트 유전체 층을 형성하기 위해 제 2 게이트 유전체 층을 패턴화하는 단계 - 주변 게이트 유전체 층은 주변 게이트 전극 아래에 놓임 - 를 더 포함한다. 일부 실시예들에서, 제 2 게이트 유전체 층을 패턴화하는 단계는 또한 메모리 영역 상에 메모리 게이트 유전체 층을 형성하고, 메모리 게이트 유전체는 층은 제 2 메모리 게이트 전극 아래에 놓인다.
1) 본 발명의 실시형태에 따른 집적 회로를 형성하는 방법은, 분리 구조물에 의해 분리된 제 1 디바이스 영역 및 제 2 디바이스 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 제 2 디바이스 영역에 도핑된 웰을 형성하는 단계; 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역을 커버하고, 또한 상기 도핑된 웰을 커버하는 밀봉 층을 형성하는 단계; 상기 제 2 디바이스 영역으로부터는 제거하지 않지만, 상기 제 1 디바이스 영역으로부터 상기 밀봉 층을 제거하는 단계; 상기 제 1 디바이스 영역 상에 메모리 셀 구조물을 형성하는 단계; 상기 메모리 셀 구조물을 형성하는 단계 후에, 상기 제 2 디바이스 영역으로부터 상기 밀봉 층을 제거하는 단계; 및 상기 제 2 디바이스 영역 상에 디바이스 구조물을 형성하는 단계를 포함한다.
2) 본 발명의 실시형태에 따른 집적 회로를 형성하는 방법에 있어서, 상기 메모리 셀 구조물을 형성하는 단계는, 상기 제 2 디바이스 영역에서는 리세스하지 않지만, 상기 제 1 디바이스 영역에서 상기 반도체 기판의 상부 표면을 리세스하는 단계를 포함한다.
3) 본 발명의 실시형태에 따른 집적 회로를 형성하는 방법은, 상기 분리 구조물, 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역 상에 게이트 유전체 층을 형성하는 단계를 더 포함하고, 상기 게이트 유전체 층은 상기 밀봉 층과는 상이한 물질이며, 상기 제 2 디바이스 영역으로부터 상기 밀봉 층을 제거하는 단계 후에 형성된다.
4) 본 발명의 실시형태에 따른 집적 회로를 형성하는 방법은, 상기 분리 구조물, 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역 상에 게이트 유전체 층을 형성하는 단계를 더 포함하고, 상기 게이트 유전체 층은 상기 밀봉 층과는 상이한 물질이고, 상기 밀봉 층은 상기 게이트 유전체 층을 커버하도록 형성된다.
5) 본 발명의 실시형태에 따른 집적 회로를 형성하는 방법에 있어서, 상기 밀봉 층은 실리콘 질화물, 실리콘 탄화물, 폴리 실리콘 또는 실리콘 산질화물을 포함한다.
6) 본 발명의 실시형태에 따른 집적 회로를 형성하는 방법에 있어서, 상기 메모리 셀 구조물은 산화 공정을 사용하여 형성된다.
7) 본 발명의 실시형태에 따른 집적 회로를 형성하는 방법에 있어서, 상기 메모리 셀 구조물을 형성하는 단계는, 메모리 게이트 유전체 층, 상기 메모리 게이트 유전체 층 위에 놓이는 메모리 게이트 전극 및 상기 메모리 게이트 전극 위에 놓이는 메모리 게이트 하드 마스크를 형성하는 단계를 포함하고, 상기 메모리 게이트 유전체 층은 상기 산화 공정에 의해 형성된다.
8) 본 발명의 실시형태에 따른 집적 회로를 형성하는 방법은, 상기 제 1 디바이스 영역으로부터 상기 밀봉 층을 제거하는 단계 후에 그리고 상기 메모리 셀 구조물을 형성하는 단계 전에, 상기 제 1 디바이스 영역에 제 2 도핑된 웰을 형성하는 단계를 더 포함한다.
9) 본 발명의 실시형태에 따른 집적 회로를 형성하는 방법은, 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역을 커버하고, 또한 상기 메모리 셀 구조물을 커버하는 도전 층을 성막하는 단계; 및 상기 도핑된 웰 위에 놓이고 상기 디바이스 구조물을 적어도 부분적으로 규정하는 디바이스 게이트 전극을 형성하고, 또한 상기 메모리 셀 구조물에 접하는 메모리 게이트 전극을 형성하기 위해, 상기 도전 층을 패턴화하는 단계를 더 포함한다.
10) 본 발명의 다른 실시형태에 따른 집적 회로는, 제 1 디바이스 영역 및 제 2 디바이스 영역을 포함하는 반도체 기판; 상기 반도체 기판의 상부 표면으로 연장되는 분리 구조물 - 상기 분리 구조물은 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역의 경계를 정하고 이들을 분리함 - ; 상기 제 1 디바이스 영역 위에 놓이는 메모리 셀; 상기 제 2 디바이스 영역 위에 놓이는 금속 산화물 반도체(metal-oxide-semiconductor; MOS) 디바이스; 및 상기 분리 구조물 위에 놓이는 더미 구조물 - 상기 더미 구조물은 더미 밀봉 요소를 포함함 - 을 포함한다.
11) 본 발명의 다른 실시형태에 따른 집적 회로에 있어서, 상기 더미 밀봉 요소는 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 폴리 실리콘을 포함한다.
12) 본 발명의 다른 실시형태에 따른 집적 회로에 있어서, 상기 더미 밀봉 요소는 상기 분리 구조물에 직접 접촉한다.
13) 본 발명의 다른 실시형태에 따른 집적 회로에 있어서, 상기 더미 구조물은 더미 유전체 요소를 더 포함하고, 상기 더미 밀봉 요소는 상기 더미 유전체 요소 위에 놓인다.
14) 본 발명의 다른 실시형태에 따른 집적 회로에 있어서, 상기 더미 구조물은 상기 메모리 셀의 양 측 상에 각각 한 쌍의 더미 세그먼트를 포함한다.
15) 본 발명의 다른 실시형태에 따른 집적 회로에 있어서, 상기 반도체 기판의 상부 표면은 상기 제 1 디바이스 영역에서 제 1 상부 표면 부분을 가지며, 또한 상기 제 2 디바이스 영역에서는 제 2 상부 표면 부분을 갖고, 상기 제 1 상부 표면 부분은 상기 제 2 상부 표면 부분 아래로 리세스된다.
16) 본 발명의 다른 실시형태에 따른 집적 회로에 있어서, 상기 메모리 셀은 메모리 게이트 유전체 층 및 상기 메모리 게이트 유전체 층 위에 놓이는 메모리 게이트 전극을 포함하고, 상기 제 1 상부 표면 부분은 리세스 깊이만큼 상기 제 2 상부 표면 부분 아래로 리세스되며, 상기 메모리 게이트 유전체 층의 두께는 상기 리세스 깊이의 약 1.75-2.25 배이다.
17) 본 발명의 또 다른 실시형태에 따른 집적 회로를 형성하는 방법은, 반도체 기판에 분리 구조물을 형성하는 단계 - 상기 분리 구조물은 상기 반도체 기판의 메모리 영역의 경계를 정하고, 또한 상기 반도체 기판의 주변 영역의 경계를 정함 - ; 상기 주변 영역에 도핑된 웰을 형성하는 단계; 상기 메모리 영역 및 상기 주변 영역을 커버하고, 또한 상기 도핑된 웰을 커버하는 밀봉 층을 형성하는 단계; 주변 영역에서는 제거하지 않지만, 상기 메모리 영역으로부터 상기 밀봉 층을 제거하는 단계; 열 산화 공정에 의해 상기 메모리 영역 상에 게이트 유전체 층을 형성하는 단계 - 상기 열 산화 공정은 상기 주변 영역에서는 리세스하지 않지만, 상기 메모리 영역에서 상기 반도체 기판의 상부 표면을 리세스함 - ; 상기 게이트 유전체 층 위에 메모리 게이트 전극을 형성하는 단계; 상기 메모리 게이트 전극을 형성하는 단계 후, 상기 주변 영역으로부터 상기 밀봉 층을 제거하는 단계; 및 상기 주변 영역 상에 주변 게이트 전극을 형성하는 동시에 상기 메모리 게이트 전극에 접하는 제 2 메모리 게이트 전극을 형성하는 단계를 포함한다.
18) 본 발명의 또 다른 실시형태에 따른 집적 회로를 형성하는 방법은, 상기 메모리 영역 및 상기 주변 영역을 커버하고, 또한 상기 도핑된 웰을 커버하는 제 2 게이트 유전체 층을 형성하는 단계 - 상기 밀봉 층은 상기 제 2 게이트 유전체 층을 커버하도록 형성됨 - ; 및 상기 게이트 유전체 층을 형성하는 단계 전에, 상기 주변 영역에서는 제거하지 않지만, 상기 메모리 영역으로부터 상기 제 2 게이트 유전체 층을 제거하는 단계를 더 포함한다.
19) 본 발명의 또 다른 실시형태에 따른 집적 회로를 형성하는 방법은, 상기 메모리 영역 및 상기 주변 영역을 커버하고, 또한 상기 도핑된 웰을 커버하는 제 2 게이트 유전체 층을 형성하는 단계 - 상기 주변 영역으로부터 상기 밀봉 층을 제거하는 단계는 상기 제 2 게이트 유전체 층을 형성하는 단계 전에 수행됨 - ; 및 상기 주변 영역 상에 주변 게이트 유전체 층을 형성하기 위해 상기 제 2 게이트 유전체 층을 패턴화하는 단계 - 상기 주변 게이트 유전체 층은 상기 주변 게이트 전극 아래에 놓임 - 를 더 포함한다.
20) 본 발명의 또 다른 실시형태에 따른 집적 회로를 형성하는 방법에 있어서, 상기 제 2 게이트 유전체 층을 패턴화하는 단계는 또한 상기 메모리 영역 상에 메모리 게이트 유전체 층을 형성하고, 상기 메모리 게이트 유전체 층은 상기 제 2 메모리 게이트 전극 아래에 놓인다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 집적 회로를 형성하는 방법에 있어서,
    분리 구조물에 의해 분리된 제 1 디바이스 영역 및 제 2 디바이스 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 제 2 디바이스 영역에 도핑된 웰을 형성하는 단계;
    상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역을 커버하고, 또한 상기 도핑된 웰을 커버하는 밀봉 층을 형성하는 단계;
    상기 제 2 디바이스 영역으로부터는 제거하지 않지만, 상기 제 1 디바이스 영역으로부터 상기 밀봉 층을 제거하는 단계;
    상기 제 1 디바이스 영역 상에 메모리 셀 구조물을 형성하는 단계;
    상기 메모리 셀 구조물을 형성하는 단계 후에, 상기 제 2 디바이스 영역으로부터 상기 밀봉 층을 제거하는 단계; 및
    상기 제 2 디바이스 영역 상에 디바이스 구조물을 형성하는 단계
    를 포함하는, 집적 회로를 형성하는 방법.
  2. 제1항에 있어서,
    상기 메모리 셀 구조물을 형성하는 단계는, 상기 제 2 디바이스 영역에서는 리세스하지 않지만, 상기 제 1 디바이스 영역에서 상기 반도체 기판의 상부 표면을 리세스하는 단계를 포함하는 것인, 집적 회로를 형성하는 방법.
  3. 제1항에 있어서,
    상기 분리 구조물, 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역 상에 게이트 유전체 층을 형성하는 단계를 더 포함하고,
    상기 게이트 유전체 층은 상기 밀봉 층과는 상이한 물질이며, 상기 제 2 디바이스 영역으로부터 상기 밀봉 층을 제거하는 단계 후에 형성되는 것인, 집적 회로를 형성하는 방법.
  4. 제1항에 있어서,
    상기 분리 구조물, 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역 상에 게이트 유전체 층을 형성하는 단계를 더 포함하고,
    상기 게이트 유전체 층은 상기 밀봉 층과는 상이한 물질이고, 상기 밀봉 층은 상기 게이트 유전체 층을 커버하도록 형성되는 것인, 집적 회로를 형성하는 방법.
  5. 제1항에 있어서,
    상기 메모리 셀 구조물은 산화 공정을 사용하여 형성되는 것인, 집적 회로를 형성하는 방법.
  6. 제5항에 있어서,
    상기 메모리 셀 구조물을 형성하는 단계는, 메모리 게이트 유전체 층, 상기 메모리 게이트 유전체 층 위에 놓이는 메모리 게이트 전극 및 상기 메모리 게이트 전극 위에 놓이는 메모리 게이트 하드 마스크를 형성하는 단계를 포함하고,
    상기 메모리 게이트 유전체 층은 상기 산화 공정에 의해 형성되는 것인, 집적 회로를 형성하는 방법.
  7. 제1항에 있어서,
    상기 제 1 디바이스 영역으로부터 상기 밀봉 층을 제거하는 단계 후에 그리고 상기 메모리 셀 구조물을 형성하는 단계 전에, 상기 제 1 디바이스 영역에 제 2 도핑된 웰을 형성하는 단계
    를 더 포함하는, 집적 회로를 형성하는 방법.
  8. 제1항에 있어서,
    상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역을 커버하고, 또한 상기 메모리 셀 구조물을 커버하는 도전 층을 성막하는 단계; 및
    상기 도핑된 웰 위에 놓이고 상기 디바이스 구조물을 적어도 부분적으로 규정하는 디바이스 게이트 전극을 형성하고, 또한 상기 메모리 셀 구조물에 접하는 메모리 게이트 전극을 형성하기 위해, 상기 도전 층을 패턴화하는 단계
    를 더 포함하는, 집적 회로를 형성하는 방법.
  9. 집적 회로에 있어서,
    제 1 디바이스 영역 및 제 2 디바이스 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상부 표면으로 연장되는 분리 구조물 - 상기 분리 구조물은 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역의 경계를 정하고 이들을 분리함 - ;
    상기 제 1 디바이스 영역 위에 놓이는 메모리 셀;
    상기 제 2 디바이스 영역 위에 놓이는 금속 산화물 반도체(metal-oxide-semiconductor; MOS) 디바이스; 및
    상기 분리 구조물 위에 놓이는 더미 구조물 - 상기 더미 구조물은 더미 밀봉 요소를 포함함 -
    을 포함하는, 집적 회로.
  10. 집적 회로를 형성하는 방법에 있어서,
    반도체 기판에 분리 구조물을 형성하는 단계 - 상기 분리 구조물은 상기 반도체 기판의 메모리 영역의 경계를 정하고, 또한 상기 반도체 기판의 주변 영역의 경계를 정함 - ;
    상기 주변 영역에 도핑된 웰을 형성하는 단계;
    상기 메모리 영역 및 상기 주변 영역을 커버하고, 또한 상기 도핑된 웰을 커버하는 밀봉 층을 형성하는 단계;
    주변 영역에서는 제거하지 않지만, 상기 메모리 영역으로부터 상기 밀봉 층을 제거하는 단계;
    열 산화 공정에 의해 상기 메모리 영역 상에 게이트 유전체 층을 형성하는 단계 - 상기 열 산화 공정은 상기 주변 영역에서는 리세스하지 않지만, 상기 메모리 영역에서 상기 반도체 기판의 상부 표면을 리세스함 - ;
    상기 게이트 유전체 층 위에 메모리 게이트 전극을 형성하는 단계;
    상기 메모리 게이트 전극을 형성하는 단계 후, 상기 주변 영역으로부터 상기 밀봉 층을 제거하는 단계; 및
    상기 주변 영역 상에 주변 게이트 전극을 형성하는 동시에 상기 메모리 게이트 전극에 접하는 제 2 메모리 게이트 전극을 형성하는 단계
    를 포함하는, 집적 회로를 형성하는 방법.
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