TW201911469A - 積體電路及用於形成積體電路的方法 - Google Patents

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Abstract

本申請案的各種實施例是關於一種整合NVM裝置與邏輯或BCD裝置的方法。在一些實施例中，在半導體基底中形成隔離結構。隔離結構界定半導體基底的記憶體區域，且進一步界定半導體基底的周邊區域。周邊區域可例如對應於BCD裝置或邏輯裝置。摻雜井形成於周邊區域中。介電密封層經形成覆蓋記憶體及周邊區域，且進一步覆蓋摻雜井。自記憶體區域而非周邊區域移除介電密封層。記憶胞結構藉由使用熱氧化製程形成於記憶體區域上。自周邊區域移除介電密封層，且在周邊區域上形成包含閘極電極的周邊裝置結構。

Description

將非揮發性記憶體（NVM）整合至邏輯或雙極CMOS　DMOS（BCD）技術中的密封方法
積體電路（integrated circuit；IC）製造業在過去數十年內已經歷指數增長。隨著IC的發展，功能密度（亦即，每晶片面積的互連裝置的數目）通常已增大而幾何大小（亦即，可產生的最小組件）通常已減小。IC的演進的發展包含整合非揮發性記憶體（non - volatile memory；NVM）與邏輯技術或雙極互補金屬氧化物半導體雙擴散金屬氧化物半導體（bipolar complementary metal-oxide-semiconductor　（CMOS）　double-diffused metal-oxide-semiconductor （DMOS）；BCD）技術。BCD技術可為或可包括例如將雙極接面電晶體（bipolar junction transistor；BJT）、CMOS裝置以及DMOS裝置共同整合在同一半導體晶片上。此外，整合NVM與邏輯或BCD技術可應用於功率管理、物聯網（internet of things；IoT）、智慧卡、微控制器單元（microcontroller unit；MCU）以及汽車裝置。
本揭露提供用於實施本揭露的不同特徵的多個不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複是出於簡單性及清晰性的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，在本文中，為了易於描述，空間相對術語，諸如「在...下方」、「下方」、「下」、「上」、「上方」及類似者可用於描述一個元件或特徵與如圖式中所說明的其他元件或特徵的關係。除圖中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
一種用於整合NVM裝置與邏輯裝置及/或BCD裝置的方法包括形成淺溝渠隔離（shallow trench isolation；STI）結構，其延伸入半導體基底的頂部表面且界定半導體基底的記憶體區域、半導體基底的邏輯區域以及半導體基底的BCD區域。BCD井（BCD well）及邏輯井（logic well）分別形成於BCD區域及邏輯區域中，並且BCD閘極氧化物層隨後形成以覆蓋邏輯區域、BCD區域以及記憶體區域。自記憶體區域（而非邏輯區域及BCD區域）移除BCD閘極氧化物層，並且進行一系列製程以在記憶體區域上形成記憶體結構。製程包含熱製程及氧化製程，且記憶體結構包含記憶體閘極氧化物層。其後，自邏輯區域（而非BCD區域）移除BCD閘極氧化物層，並且進行一系列製程以在邏輯區域上形成邏輯閘極氧化物層。導電層經形成以覆蓋記憶體區域、邏輯區域以及BCD區域，並且導電層經圖案化成記憶體閘極電極、邏輯閘極電極以及BCD閘極電極。
上述方法的挑戰在於在製造情況下用於形成記憶體結構的熱及氧化製程可影響邏輯裝置及BCD裝置。舉例而言，在熱及氧化製程期間使用的氧化劑可穿過BCD閘極氧化物層遷移至邏輯區域及BCD，且促進邏輯區域及BCD區域的氧化。此氧化部分地消耗邏輯區域及BCD區域，由此減小邏輯井及BCD井的深度且改變邏輯井及BCD井的摻雜分佈。藉由改變邏輯井及BCD井的摻雜分佈，熱及氧化製程導致邏輯裝置及BCD裝置的效能參數的大量變化。熱製程及氧化製程包含例如在超過約攝氏850度的溫度下，及/或在約攝氏850度至攝氏1000度、約攝氏750度至攝氏950度或約攝氏850度至攝氏1250度之間的溫度下進行的製程。挑戰的解決方案是使用P型金屬氧化物半導體（p-type metal-oxide-semiconductor；PMOS）單次可編程（one-time programmable；）記憶體，因為該記憶體可在無熱及氧化製程的情況下形成。然而，PMOS OTP記憶體為單次可編程的，且因此具有受限應用。
鑒於前述內容，本申請案的各種實施例是關於一種使用密封層整合NVM裝置與邏輯或BCD裝置的密封方法，以及由所述方法產生的IC。根據所述方法的一些實施例，隔離結構形成於半導體基底中。隔離結構將半導體基底的記憶體區域與半導體基底的周邊區域分離。摻雜井形成於周邊區域中。密封層經形成覆蓋記憶體及周邊區域，且進一步覆蓋摻雜井。密封層可例如為介電質，及/或可為或可包括例如氮化矽、氮氧化矽、碳化矽、多晶矽（摻雜或未摻雜），或其他合適的密封材料。自記憶體區域而非周邊區域移除密封層，並且使用熱製程及氧化製程在記憶體區域上形成記憶胞結構。自周邊區域移除密封層，並且在周邊區域上形成邏輯或BCD裝置結構。
密封層保護周邊區域免受用於形成記憶胞結構的熱及氧化製程，所述周邊區域包含摻雜井。舉例而言，密封層可阻止在熱及氧化製程期間使用的氧化劑遷移至周邊區域並引起周邊區域的氧化及消耗。此類氧化及消耗減小摻雜井的深度，且因此，改變摻雜井的摻雜分佈。相應地，密封層防止摻雜井的摻雜分佈的變化，此防止形成於摻雜井上的邏輯或BCD裝置的效能變化。隨後，此在IC的成批製造期間導致高產率。
參考圖1A，提供包括記憶胞102及邏輯或BCD裝置104的IC的一些實施例的橫截面圖100A。記憶胞102在IC的第一區段I中，在半導體基底106的記憶體區域106m上。此外，記憶胞102上覆於記憶體區域106m中的記憶體井108。記憶胞102可為例如第一代嵌入式超快閃（first generation embedded superflash；ESF1）裝置、第三代嵌入式超快閃（third generation embedded superflash；ESF3）裝置、1.5電晶體矽-氧化物-氮化物-氧化物-矽（silicon-oxide-nitride-oxide-silicon；SONOS）裝置、二電晶體SONOS裝置、1.5電晶體金屬-氧化物-氮化物-氧化物-矽（metal-oxide-nitride-oxide-silicon；MONOS）裝置、二電晶體MONOS裝置、一電晶體浮動閘極裝置、二電晶體浮動閘極裝置、薄膜儲存器（thin film storage；TFS）裝置，或其他合適的記憶胞。半導體基底106可為或可包括例如塊狀矽基底、矽磊晶層、絕緣層上矽（silicon-on-insulator；SOI）基底、一些其他合適的半導體結構，或前述的任何組合。如本文中所使用，具有後綴「(s)」的術語（例如，半導體結構）可為單數或複數。在一些實施例中，半導體基底106包括塊狀矽基底（未繪示）及覆蓋所述塊狀矽基底的矽磊晶層（未繪示）。
邏輯或BCD裝置104在IC的第二區段II中，在半導體基底106的邏輯或BCD區域106lb上。在一些實施例中，半導體基底106的邏輯或BCD區域106lb在IC的周邊及/或半導體基底106的記憶體區域106m的周邊。此外，邏輯或BCD裝置104上覆於邏輯或BCD區域106lb中的邏輯或BCD井110。在一些實施例中，邏輯或BCD井110具有在記憶體井108的頂部表面上方升高距離D的頂部表面。距離D可為例如約10埃（angstrom）至100埃、約40埃至60埃，或約25埃至75埃。邏輯或BCD裝置104可為例如金屬氧化物半導體（metal-oxide-semiconductor；MOS）裝置、DMOS裝置、雙極接面電晶體（BJT），或其他合適的邏輯或BCD裝置。
記憶體井108及邏輯或BCD井110相對於彼此及/或相對於半導體基底106的主體112具有不同摻雜分佈、不同摻雜濃度、不同摻雜類型，或前述的任何組合。在一些實施例中，記憶體井108具有單一摻雜類型，及/或邏輯或BCD井110具有單一摻雜類型。此外，記憶體井108及邏輯或BCD井110由延伸入半導體基底106的頂部表面的隔離結構114包圍。隔離結構114包括在記憶體井108的相對側上的一對記憶體段。類似地，隔離結構114包括在邏輯或BCD井110的相對側上的一對邏輯或BCD段。隔離結構114可為或可包括例如淺溝渠隔離（STI）結構、深溝渠隔離（deep trench isolation；DTI）結構，或其他合適的隔離結構。
在一些實施例中，擬結構116在半導體基底106與記憶胞102相鄰的記憶體區域106m上。在一些實施例中，擬結構116亦上覆於隔離結構114的記憶體段。擬結構116包括在記憶胞102的相對側上的一對擬段。在一些實施例中，擬結構116的平面頂部佈局在閉合路徑中沿記憶體井108的邊界橫向地延伸以完全地封閉記憶體井108，及/或沿閉合路徑自擬段中的一者連續至擬段中的另一者。閉合路徑可例如為圓形環狀、方形環狀、矩形環狀，或其他合適的閉合路徑形狀。應注意，此在圖1A的橫截面圖100A內不可見，此是因為閉合路徑在圖1A的橫截面圖100A外延伸（例如，進入且離開頁面）。擬結構116由擬密封元件118d定義，且在一些實施例中，擬介電元件120d在擬密封元件118d之下。
在一些實施例中，擬密封元件118d具有約100埃至500埃、約100埃至250埃、約250埃至500埃、約150埃至350埃、約50埃至150埃，或約450埃至550埃的第一厚度T1 。在一些實施例中，擬介電元件120d具有約60埃至200埃、約60埃至130埃、約130埃至200埃、約20埃至100埃，或約160埃至240埃的第二厚度T2 。在一些實施例中，第一厚度T1 為第二厚度T2 的約0.5倍至8.5倍、第二厚度T2 的約0.25倍至0.75倍、第二厚度T2 的約8倍至9倍、第二厚度T2 的約1倍至5倍，或第二厚度T2 的約4倍至9倍。
如下文所見，密封層用於保護邏輯或BCD井110同時執行用於形成IC的方法。此外，如下文所見，密封層在執行方法時大部分移除，且擬密封元件118d為密封層的殘餘部分。類似地，如下文所見，擬介電元件120d為介電層的殘餘部分，其中BCD裝置的BCD閘極是藉由所述介電層形成。擬密封元件118d可為或可包括例如氮化矽、氮氧化矽、碳化矽、一些其他合適的介電質、多晶矽（摻雜或未摻雜），或前述的任何組合。此外，擬密封元件118d可為阻止或以其他方式防止氧化劑通過的材料。擬介電元件120d可為例如氧化矽、一些其他合適的氧化物、高κ介電質、一些其他合適的介電質，或前述的任何組合。如本文中所使用，高κ介電質可為例如具有大於約3.9、5、10、15或20的介電常數κ的介電質。在一些實施例中，擬密封元件118d為同質的（例如，單一材料），及/或擬介電質元件120d為同質的。
層間介電（interlayer dielectric；ILD）層122覆蓋半導體基底106、擬結構116、記憶胞102、邏輯或BCD裝置104，以及隔離結構114。此外，接觸通孔124延伸穿過ILD層122且與記憶胞102以及邏輯或BCD裝置104電耦接。ILD層122可為或可包括例如二氧化矽、低κ介電質、氮化矽、一些其他合適的介電質，或前述的任何組合。如本文中所使用，低κ介電質可為例如具有小於約3.9、3、2或1的介電常數的介電質。接觸通孔124可為或可包括例如銅、鋁銅、鋁、鎢、一些其他合適的金屬，或前述的任何組合。
參考圖1B，提供圖1A的IC的一些其他實施例的橫截面圖100B。如所說明，圖1B為圖1A的變型，其中省略圖1A的擬介電元件120d。在此類實施例中的一些中，擬密封元件118d直接接觸隔離結構114。
參考圖2A，提供圖1A的IC的一些更詳細實施例的橫截面圖200A。區段I說明圖1A的區段I的一些更詳細實施例。區段II'說明圖1A的區段II的一些更詳細BCD實施例。半導體基底106的BCD區域106b對應於圖1A的邏輯或BCD區域106lb，BCD裝置104b對應於圖1A的邏輯或BCD裝置104，且一或多個BCD井110b1 至BCD井110b5 對應於圖1A的邏輯或BCD井110。區段II''說明圖1A的區段II的一些更詳細邏輯實施例。半導體基底106的邏輯區域106l對應於圖1A的邏輯或BCD區域106lb，邏輯裝置104l對應於圖1A的邏輯或BCD裝置104，且邏輯井110l對應於圖1A的邏輯或BCD井110。雖然圖2A說明區段II'及區段II''兩者，但在其他實施例中可省略區段II'或區段II''（但並非兩者）。
如圖2A的區段II''所說明，邏輯井110l在半導體基底106的邏輯區域106l中。邏輯井110l相對於半導體基底106的主體112具有不同摻雜分佈、不同摻雜濃度、不同摻雜類型或前述的任何組合。在一些實施例中，邏輯井110l具有單一摻雜類型。此外，邏輯井110l由隔離結構114包圍，且隔離結構114包括在邏輯井110l的相對側上的一對邏輯段。
邏輯裝置104l上覆於邏輯井110l，在半導體基底106的邏輯區域106l上。邏輯裝置104l可為例如金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor；MOSFET）、其他合適的MOS裝置、絕緣閘場效電晶體（insulated gate field-effect transistor；IGFET），或其他合適的邏輯裝置。在一些實施例中，邏輯裝置104l包括一對邏輯源極/汲極區222。為了易於說明，將邏輯源極/汲極區222中的僅一者標記為222。邏輯源極/汲極區222分別在邏輯井110l的相對側上，凹進邏輯井110l的頂部表面。此外，邏輯源極/汲極區222具有相同摻雜類型。在一些實施例中，一對邏輯源極/汲極延伸部222e亦凹進邏輯井110l的頂部表面，所述一對邏輯源極/汲極延伸部橫向地在邏輯源極/汲極區222之間。為了易於說明，將邏輯源極/汲極延伸部222e中的僅一者標記為222e。邏輯源極/汲極延伸部222e分別自邏輯源極/汲極區222延伸，並且具有相同的摻雜類型，但摻雜濃度比邏輯源極/汲極區222更低。
選擇性導電邏輯通道224在邏輯源極/汲極區222之間。在無邏輯源極/汲極延伸部222e的一些實施例中，選擇性導電邏輯通道224自邏輯源極/汲極區222中的一者連續延伸至邏輯源極/汲極區222中的另一者。在具有邏輯源極/汲極延伸部222e的一些實施例中，選擇性導電邏輯通道224自邏輯源極/汲極延伸部222e中的一者連續延伸至邏輯源極/汲極延伸部222e中的另一者。選擇性導電邏輯通道224由邏輯井110l定義，且邏輯井110l具有與邏輯源極/汲極區222相反的摻雜類型。舉例而言，邏輯源極/汲極區222可為p型，且邏輯井110l可為n型，或反之亦然。
邏輯閘極電極226及邏輯閘極介電層228堆疊於選擇性導電邏輯通道224上，且邏輯閘極電極226上覆於邏輯閘極介電層228。邏輯閘極介電層228可為或可包括例如氧化物、高κ介電質、一些其他合適的介電質，或前述的任何組合。邏輯閘極電極226可為或可包括例如經摻雜的多晶矽、金屬，或其他合適的導電材料。
如圖2A的區段II'所說明，BCD井110b1 至BCD井110b5 在半導體基底106的BCD區域106b中。BCD井110b1 至BCD井110b5 中的至少一些（例如，全部）相對於半導體基底106的主體112各自具有不同摻雜分佈、不同摻雜濃度、不同摻雜類型，或前述的任何組合。此外，在一些實施例中，BCD井110b1 至BCD井110b5 中的至少一些（例如，全部）各自具有單一摻雜類型。
在一些實施例中，第一BCD井110b1 及第二BCD井110b2 沿半導體基底106的頂部表面處於半導體基底106的BCD區域106b中。第二BCD井110b2 上覆於第一BCD井110b1 且定位於第一BCD井110b1 的第一側。第一BCD井110b1 具有第一摻雜類型，且第二BCD井110b2 具有與第一摻雜類型相反的第二摻雜類型。在一些實施例中，半導體基底106的主體112亦具有第二摻雜類型。第一摻雜類型及第二摻雜類型可分別為例如p型及n型，或反之亦然。此外，在一些實施例中，第三BCD井110b3 、第四BCD井110b4 、第五BCD井110b5 或前述的任何組合在半導體基底106的BCD區域106b中。
在一些實施例中，第三BCD井110b3 上覆於第一BCD井110b1 且定位於與第一BCD井110b1 的第一側相對的第一BCD井110b1 的第二側。在一些實施例中，第四BCD井110b4 在第一BCD井110b1 及第二BCD井110b2 之下，且進一步在第三BCD井110b3 （當存在時）之下。第三BCD井110b3 具有第一摻雜類型，且第四BCD井110b4 具有第二摻雜類型。在一些實施例中，第三BCD井110b3 具有比第一BCD井110b1 高的摻雜濃度。在一些實施例中，第五BCD井110b5 包圍第一BCD井110b1 及第二BCD井110b2 ，且進一步包圍第三BCD井110b3 （當存在時）及/或第四BCD井110b4 （當存在時）。此外，第五BCD井110b5 沿半導體基底106的頂部表面。第五BCD井110b5 包括分別在第一BCD井110b1 的相對側上的一對井段，使得第一BCD井110b1 及第二BCD井110b2 包夾在井段之間。在一些實施例中，第三BCD井110b3 及/或第四BCD井110b4 亦包夾在井段之間。第五BCD井110b5 具有第二摻雜類型。
在一些實施例中，埋入半導體層230在BCD井110b1 至BCD井110b5 之下，及/或隔離結構114包圍及/或分離BCD井110b1 至BCD井110b5 。在一些實施例中，埋入半導體層230具有第一摻雜類型。在一些實施例中，隔離結構114包圍第一BCD井110b1 及第二BCD井110b2 ，且進一步包圍第三BCD井110b3 （當存在時）及/或第四BCD井110b4 （當存在時）。舉例而言，隔離結構114可包括三個一組的BCD段，為了易於說明將其中僅一些標記為114。三個中的第一BCD段及三個中的第二BCD段可分別在第一BCD井110b1 的相對側上。第一BCD段可將第二BCD井110b2 與第五BCD井110b5 分離，且第二BCD段可將第三BCD井110b3 與第五BCD井110b5 分離。此外，三個中的第三BCD段可在第一BCD段與第二BCD段之間，且可進一步將第一BCD井110b1 與第三BCD井110b3 分離。
BCD裝置104b在半導體基底106的BCD區域106b上上覆於BCD井110b1 至BCD井110b5 。BCD裝置104b可為例如橫向擴散MOS（laterally diffused MOS；LDMOS）裝置、其他合適的MOS裝置、其他合適的DMOS裝置、BJT，或其他合適的BCD裝置。此外，BCD裝置104b可被配置成在大於約50伏、100伏、200伏或500伏的高電壓下操作。
在一些實施例中，BCD裝置104b包括一對BCD源極/汲極區232。為了易於說明，將BCD源極/汲極區232中的僅一者標記為232。BCD源極/汲極區232上覆於第一BCD井110b1 ，分別第一BCD井110b1 的相對側上，且凹進半導體基底106的頂部表面。BCD源極/汲極區232中的第一BCD源極/汲極區進一步上覆於第二BCD井110b2 ，且BCD源極/汲極區232中的第二BCD源極/汲極區進一步上覆於第三BCD井110b3 （當存在時）。在一些實施例中，第一BCD源極/汲極區亦上覆於半導體基底106的本體井234，所述本體井上覆於第二BCD井110b2 。本體井234具有第二摻雜類型且可例如具有與第二BCD井110b2 不同的摻雜濃度。BCD源極/汲極區232具有相同摻雜類型且進一步具有第一摻雜類型。此外，在一些實施例中，BCD源極/汲極區延伸部232e上覆於第二BCD井110b2 以及本體井234（當存在時）。BCD源極/汲極區延伸部232e具有相同摻雜類型且比BCD源極/汲極區232更低的摻雜濃度。
選擇性導電BCD通道236在第一BCD源極/汲極區與第一BCD井110b1 之間，且由第二BCD井110b2 定義。在無BCD源極/汲極區延伸部232e的一些實施例中，選擇性導電BCD通道236自第一BCD源極/汲極區連續延伸至第一BCD井110b1 。在具有BCD源極/汲極區延伸部232e的一些實施例中，選擇性導電BCD通道236自BCD源極/汲極區延伸部232e連續延伸至第一BCD井110b1 。第一BCD井110b1 及第三BCD井110b3 （當存在時）充當BCD裝置104b的漂移區。漂移區提供自選擇性導電BCD通道236至第二BCD源極/汲極區的導電路徑，且儘管所述漂移區具導電性，但其具有比選擇性導電BCD通道236的導通電阻更高的電阻，以允許BCD裝置104b在高電壓下操作。漂移區具有第一摻雜類型。
BCD閘極電極238及一或多個BCD閘極介電層240a至BCD閘極介電層240c堆疊於選擇性導電BCD通道236上，且BCD閘極電極238上覆於BCD閘極介電層240a至BCD閘極介電層240c。舉例而言，第一BCD閘極介電層240a上覆於第二BCD閘極介電層240b，第二BCD閘極介電層240b上覆於第三BCD閘極介電層240c，且第三BCD閘極介電層240c上覆於選擇性導電BCD通道236。在一些實施例中，第二BCD閘極介電層240b具有擬介電元件120d的第二厚度T2 。BCD閘極介電層240a至BCD閘極介電層240c可為或可包括例如氧化物、高κ介電質、一些其他合適的介電質，或前述的任何組合。BCD閘極電極238可為或可包括例如經摻雜的多晶矽、金屬，或其他合適的導電材料。
如圖2A的區段I所說明，記憶體井108在半導體基底106的記憶體區域106m中。記憶體井108相對於半導體基底106的主體112具有不同摻雜分佈、不同摻雜濃度、不同摻雜類型或前述的任何組合。此外，記憶體井108由隔離結構114包圍。在一些實施例中，記憶體井108的頂部表面以距離D凹進邏輯井110l的頂部表面、BCD井110b1 至BCD井110b5 的頂部表面、半導體基底106的主體112的頂部表面，或前述的任何組合下方。距離D可為例如約10埃至100埃、約40埃至60埃，或約25埃至75埃。
記憶胞102上覆於記憶體井108，在半導體基底106的記憶體區域106m上。在一些實施例中，記憶胞102包括一對記憶體源極/汲極區202。為了易於說明，將記憶體源極/汲極區202中的僅一者標記為202。記憶體源極/汲極區202分別在記憶體井108的相對側上，凹進記憶體井108的頂部表面。此外，記憶體源極/汲極區202具有相同摻雜類型。在一些實施例中，一對記憶體源極/汲極延伸部202e亦凹進記憶體井108的頂部表面，所述一對記憶體源極/汲極延伸部橫向地在記憶體源極/汲極區202之間。為了易於說明，將記憶體源極/汲極延伸部202e中的僅一者標記為202e。記憶體源極/汲極延伸部202e分別自記憶體源極/汲極區202延伸，並且具有相同的摻雜類型，但摻雜濃度比記憶體源極/汲極區202更低。
選擇性導電記憶體通道204在記憶體源極/汲極區202之間。在無記憶體源極/汲極延伸部202e的一些實施例中，選擇性導電記憶體通道204自記憶體源極/汲極區202中的一者連續延伸至記憶體源極/汲極區202中的另一者。在具有記憶體源極/汲極延伸部202e的一些實施例中，選擇性導電記憶體通道204自記憶體源極/汲極延伸部202e中的一者連續延伸至記憶體源極/汲極延伸部202e中的另一者。此外，選擇性導電記憶體通道204由記憶體井108定義，且記憶體井108具有與記憶體源極/汲極區202相反的摻雜類型。舉例而言，記憶體源極/汲極區202可為p型，且記憶體井108可為n型，或反之亦然。
浮動閘極硬式罩幕206、浮動閘極電極208以及浮動閘極介電層210堆疊於選擇性導電記憶體通道204上。浮動閘極硬式罩幕206上覆於浮動閘極電極208，且浮動閘極電極208上覆於浮動閘極介電層210。浮動閘極硬式罩幕206及浮動閘極介電層210可為或可包括例如氧化物、一些其他合適的介電質，或前述的任何組合。在一些實施例中，浮動閘極介電層210具有約50埃至400埃、約75埃至125埃、約50埃至200埃，或約200埃至400埃的第三厚度T3 。在一些實施例中，第三厚度T3 為距離D的約1.5倍至2.5倍、距離D的約1.75倍至2.25倍、距離D的約1.9倍至2.1倍，或距離D的約2倍。浮動閘極電極208可為或可包括例如經摻雜的多晶矽或其他合適的導電材料。
第一選擇閘極介電層214上覆於選擇性導電記憶體通道204，達至浮動閘極電極208的側面，且包括分別為浮動閘極電極208的相對側壁加襯的一對選擇閘極介電質段。為了易於說明，將選擇閘極介電質段中的僅一者標記為214。另外，選擇閘極介電質段為浮動閘極介電層210的相對側壁加襯,所述相對側壁與浮動閘極電極208的相對側壁對齊，且所述選擇閘極介電質段自浮動閘極介電層210的相對側壁分別朝向記憶體源極/汲極區202延伸。第一選擇閘極介電層214可為或可包括例如氧化矽、高κ介電質、一些其他合適的介電質，或前述的任何組合。
選擇閘極電極216上覆於第一選擇閘極介電層214及選擇性導電記憶體通道204，且進一步上覆於浮動閘極硬式罩幕206。此外，記憶體側壁間隔物218以及第二選擇閘極介電層220（在一些實施例中）上覆於第一選擇閘極介電層214，在第一選擇閘極介電層214與選擇閘極電極216之間。記憶體側壁間隔物218包括一對記憶體間隔物段，分別在浮動閘極電極208的相對側上的第一選擇閘極介電層214的側壁加襯。為了易於說明，將記憶體側壁間隔物段中的僅一者標記為218。第二選擇閘極介電層220進一步上覆於記憶體側壁間隔物218及浮動閘極硬式罩幕206。選擇閘極電極216可為或可包括例如經摻雜的多晶矽、金屬或其他合適的導電材料。第二選擇閘極介電層220可為或可包括例如氧化矽、高κ介電質、一些其他合適的介電質，或前述的任何組合。記憶體側壁間隔物218可為或可包括例如氧化矽、氮化矽、氮氧化矽、一些其他合適的介電質，或前述的任何組合。
擬結構116在半導體基底106的記憶體區域106m上，與記憶胞102相鄰。擬結構116由擬密封元件118d定義，且在一些實施例中，擬介電元件120d在擬密封元件118d之下。擬密封元件118d包括分別在記憶胞102的相對側上的一對擬密封段。此外，擬介電元件120d包括分別在記憶體裝置的相對側上且分別在擬密封段之下的一對擬介電質段。為了易於說明，將擬密封段中的僅一者標記為118d，且將擬介電質段中的僅一者標記為120d。
主側壁間隔物242為記憶胞102、擬結構116、邏輯裝置104l以及BCD裝置104b的側壁加襯。為了易於說明，將主側壁間隔物242中的僅一些段標記為242。此外，ILD層122覆蓋半導體基底106、主側壁間隔物242、擬結構116、記憶胞102、邏輯裝置104l、BCD裝置104b以及隔離結構114。更進一步地，接觸通孔124延伸穿過ILD層122且與記憶胞102、邏輯裝置104l以及BCD裝置104b電耦接。為了易於說明，將接觸通孔124中的僅一些標記為124。主側壁間隔物242可為或可包括例如氮化矽、氧化矽、氮氧化矽、一些其他合適的介電質，或前述的任何組合。
參考圖2B，提供圖1B的IC的一些更詳細實施例的橫截面圖200B。如所說明，圖2B為圖2A的變型，其中省略圖2A的擬介電元件120d。在此類實施例中的一些中，擬密封元件118d直接接觸隔離結構114。此外，第三選擇閘極介電層244將第二選擇閘極介電層220與第一選擇閘極介電層214分離，及/或省略圖2A的第三BCD閘極介電層240c。第三選擇閘極介電層244可為或可包括例如氧化矽、一些其他合適的介電質，或前述的任何組合。
參考圖3至圖23，提供形成包括記憶胞及BCD或邏輯裝置的IC的密封方法的一些實施例的一系列橫截面圖300至橫截面圖2300。於ESF1裝置說明密封方法，但將理解，密封方法可應用於其他類型的記憶體裝置，諸如，SONOS裝置、MONOS裝置、ESF3裝置，或其他合適類型的NVM裝置。此外，舉例而言，密封方法可經執行以形成圖2A的IC。
如圖3的橫截面視圖300所說明，提供半導體基底106。半導體基底106包括記憶體區域106m、BCD區域106b以及邏輯區域106l。記憶體區域106m位於製造中IC的區段I中。BCD區域106b位於製造中IC的區段II'中。邏輯區域106l位於製造中IC的區段II''中。半導體基底106可為或可包括例如塊狀矽基底、矽磊晶層、SOI基底、III族至V族半導體基底、一些其他合適的半導體結構，或前述的任何組合。在一些實施例中，埋入半導體層230埋入於半導體基底106中且定位至BCD區域106b。此外，在一些實施例中，埋入半導體層230具有第一摻雜類型，且半導體基底106的主體112具有與第一摻雜類型相反的第二摻雜類型。第一摻雜類型及第二摻雜類型可分別為n型及p型，或反之亦然。
圖3的橫截面視圖300亦說明，隔離結構114形成於半導體基底106中以界定半導體基底106的記憶體區域106m、半導體基底106的BCD區域106b，以及半導體基底106的邏輯區域106l。此外，隔離結構114使半導體基底106的記憶體區域106m、半導體基底106的BCD區域106b、以及半導體基底106的邏輯區域106l與周圍結構電絕緣，且反之亦然。為了易於說明，將隔離結構114的僅一些段標記為114。隔離結構114可為例如STI結構、DTI結構或其他合適類型的隔離結構。
在一些實施例中，用於形成隔離結構114的製程包括形成覆蓋半導體基底106的下墊層302，且進一步形成覆蓋下墊層302的上墊層304。下墊層302可為或可包括例如二氧化矽、其他合適的氧化物，或其他合適的介電質。上墊層304可為或可包括例如氮化矽、其他合適的氮化物，或其他合適的介電質。此外，下墊層302及上墊層304可藉由例如化學氣相沈積（chemical vapor deposition；CVD）、物理氣相沈積（physical vapor deposition；PVD）、熱氧化、一些其他合適的生長或沈積製程，或前述的任何組合形成。如本文中所使用，具有後綴「(es)」的術語（例如，製程）可例如為單數或複數。在形成下墊層302及上墊層304之後，下墊層302及上墊層304以隔離結構114的佈局經圖案化，且隨後藉由下墊層302及上墊層304在半導體基底106中在適當位置執行蝕刻，以在半導體基底106中定義具有隔離結構114的佈局的溝渠。溝渠介電層經形成覆蓋上墊層304且填充溝渠。此外，在溝渠介電層中進行平坦化直至達至上墊層304為止，由此自溝渠介電層形成隔離結構114。下墊層302及上墊層304可例如藉由微影/蝕刻製程或其他合適的圖案化製程經圖案化。舉例而言，溝渠介電層可由例如CVD、PVD、濺鍍或其他合適的沈積製程形成。平坦化可例如藉由化學機械拋光（chemical mechanical polish；CMP）或其他合適的平坦化製程執行。
如圖4的橫截面圖400所說明，自半導體基底106的記憶體區域106m、BCD區域106b以及邏輯區域106l移除上墊層304（參見圖3）。移除可例如藉由平坦化、蝕刻製程或其他合適的移除製程執行。平坦化可例如藉由CMP或其他合適的平坦化製程執行。
圖4的橫截面圖400亦說明，一或多個BCD井110b1 至BCD井110b5 形成於半導體基底106的BCD區域106b中。在一些實施例中，第一BCD井110b1 及第二BCD井110b2 沿半導體基底106的頂部表面形成於半導體基底106的BCD區域106b中。第二BCD井110b2 上覆於第一BCD井110b1 且定位於第一BCD井110b1 的第一側。第一BCD井110b1 具有第一摻雜類型，且第二BCD井110b2 具有與第一摻雜類型相反的第二摻雜類型。在一些實施例中，第三BCD井110b3 、第四BCD井以及第五BCD井亦形成於半導體基底106的BCD區域106b中。第三BCD井110b3 上覆於第一BCD井110b1 且沿半導體基底106的頂部表面。此外，第三BCD井110b3 定位於第一BCD井110b1 的第二側且具有第一摻雜類型，所述第二側與第一BCD井110b1 的第一側相反。第四BCD井110b4 在第一BCD井110b1 、第二BCD井110b2 以及第三BCD井110b3 之下且具有第二摻雜類型。第五BCD井110b5 包圍第一BCD井110b1 、第二BCD井110b2 、第三BCD井110b3 以及第四BCD井110b4 且沿半導體基底106的頂部表面。此外，第五BCD井110b5 包括分別在第一BCD井110b1 的相對側上的一對井段且具有第二摻雜類型。
在一些實施例中，用於形成BCD井110b1 至BCD井110b5 的製程包括重複執行選擇性摻雜製程以依序形成BCD井110b1 至BCD井110b5 。在一些實施例中，選擇性摻雜製程包括依序地：在下墊層302上沈積光阻層；用欲形成的BCD井的佈局來圖案化光阻層；藉由經圖案化光阻層在適當位置將摻雜物植入半導體基底106的BCD區域106b中；以及移除經圖案化光阻層。如本文中所使用，光阻層的沈積可例如藉由旋塗或其他合適的沈積製程執行。如本文所使用，光阻層的圖案化可例如藉由微影製程或其他合適的圖案化製程來執行。如本文中所使用，摻雜物的植入可例如藉由離子植入（ion implantation）或其他合適的摻雜製程執行。如本文中所使用，光阻層的移除可例如藉由電漿灰化或其他合適的移除製程來執行。
如圖5的橫截面圖500所說明，邏輯井110l形成於半導體基底106的邏輯區域106l中。在一些實施例中，邏輯井110l由與半導體基底106的主體112相反的摻雜類型形成。在一些實施例中，用於形成邏輯井110l的製程包括依序地：在下墊層302上沈積光阻層；用邏輯井110l的佈局來圖案化光阻層；藉由經圖案化光阻層在適當位置將摻雜物植入半導體基底106的邏輯區域106l中；以及隨後移除經圖案化光阻層。舉例而言，沈積、圖案化、植入、移除或前述的任何組合可如關於圖4所描述的那般。
如圖6的橫截面視圖600所說明，第一閘極介電層120經形成覆蓋半導體基底106的記憶體區域106m、BCD區域106b以及邏輯區域106l。此外，密封層118經形成覆蓋第一閘極介電層120。第一閘極介電層120可為或可包括例如氧化矽、一些其他合適的氧化物、一些其他合適的介電質，或前述的任何組合。密封層118為用於在後續處理期間使用的氧化劑的障壁，且可為或且可包括例如氮化矽、氮氧化矽、碳化矽、一些其他合適的介電質、多晶矽（摻雜或未摻雜）、一些其他合適的密封材料，或前述的任何組合。在一些實施例中，第一閘極介電層120及密封層118由CVD、PVD、熱氧化、一些其他合適的沈積製程，或前述的任何組合形成。
在一些實施例中，密封層118具有約100埃至500埃、約100埃至250埃、約250埃至500埃、約150埃至350埃、約50埃至150埃，或約450埃至550埃的第一厚度T1 。在一些實施例中，第一閘極介電層120具有約60埃至200埃、約60埃至130埃、約130埃至200埃、約20埃至100埃，或約160埃至240埃的第二厚度T2 。在一些實施例中，第一厚度T1 為第二厚度T2 的約0.5倍至8.5倍、第二厚度T2 的約0.25倍至0.75倍、第二厚度T2 的約8倍至9倍、第二厚度T2 的約1倍至5倍，或第二厚度T2 的約4倍至9倍。在一些實施例中，第一厚度T1 足夠大（例如，大於約100埃或其他合適的厚度值）以讓密封層118保護（例如，完全地保護）邏輯區域106l及BCD區域106b不受熱及氧化製程損壞。應注意，下文解釋此保護。在一些實施例中，第一厚度T1 足夠小（例如，小於約500埃或其他合適的厚度值），因此密封層118可有效地形成且用於形成密封層118的成本可較低。
如圖7的橫截面圖700所說明，密封層118經圖案化以在半導體基底106的記憶體區域106m上形成上覆於第一閘極介電層120的第一裝置開口702。密封層118的圖案化可例如藉由微影/蝕刻製程或其他合適的圖案化製程執行。在一些實施例中，微影/蝕刻製程包括：在密封層118上沈積第一光阻層704；用第一裝置開口702的圖案圖案化第一光阻層704；穿過第一光阻層704在密封層118中執行蝕刻以將圖案轉移至密封層118；以及移除第一光阻層704。
圖7的橫截面圖700亦說明，記憶體井108形成於半導體基底106的記憶體區域106m中。在一些實施例中，記憶體井108由與半導體基底106的主體112相反的摻雜類型形成。此外，在一些實施例中，用於形成記憶體井108的製程包括離子植入或經由第一裝置開口702的其他合適的摻雜製程。
如圖8的橫截面圖800所說明，在第一閘極介電層120及下墊層302中執行第一蝕刻。第一蝕刻將密封層118用作罩幕，且因此將密封層118的圖案轉移至第一閘極介電層120及下墊層302。此外，第一蝕刻在半導體基底106上停止，且使第一裝置開口702擴大以暴露記憶體井108。
在一些實施例中，儘管未繪示，但B清潔製程在第一蝕刻之後執行。在一些實施例中，B清潔製程包括：將硫酸/過氧化氫/去離子水混合物施加至第一裝置開口702；將氫氟酸/去離子水混合物施加至第一裝置開口702；將氫氧化銨/過氧化氫/去離子水混合物施加至第一裝置開口702；以及將氫氯酸/過氧化氫/去離子水混合物施加至第一裝置開口702。硫酸/過氧化氫/去離子水混合物可例如移除第一裝置開口702中的有機殘餘物。氫氟酸/去離子水混合物可例如移除第一裝置開口702中的原生氧化物。氫氯酸/過氧化氫/去離子水混合物可例如移除第一裝置開口702中的有機殘餘物及/或顆粒。硫酸/過氧化氫/去離子水混合物可例如移除第一裝置開口702中的有機金屬離子。在一些實施例中，四種混合物依上文的順序依序施加至第一裝置開口702。
如圖9的橫截面圖900所說明，第二閘極介電層902經形成在密封層118上覆蓋半導體基底106的記憶體區域106m、BCD區域106b以及邏輯區域106l。此外，第二閘極介電層902經形成為第一裝置開口702（參見圖8）加襯。在一些實施例中，第二閘極介電層902為或包括二氧化矽、一些其他合適的氧化物，或一些其他合適的介電質。在一些實施例中，第二閘極介電層902由保形沈積（conformal disposition）形成，及/或由熱氧化、CVD、PVD，或其他合適的沈積或生長製程形成。
在第二閘極介電層902由熱氧化形成的一些實施例中，記憶體井106m部分地由氧化消耗，使得記憶體井106m的頂部表面相對於BCD井110b1 至BCD井110b5 的頂部表面、邏輯井110l的頂部表面、半導體基底106的主體112的頂部表面或前述的任何組合凹進距離D。在不存在密封層118的情況下，BCD井110b1 至BCD井110b5 的頂部表面、邏輯井110l的頂部表面以及半導體基底106的主體112的頂部表面亦將凹進，此是因為在熱氧化期間密封層118防止BCD井110b1 至BCD井110b5 、邏輯井110l以及半導體基底106的主體112氧化。距離D可為例如約10埃至100埃、約40埃至60埃，或約25埃至75埃。
此外，在第二閘極介電層902由熱氧化形成的一些實施例中，第二閘極介電層902在記憶體井106m上比在密封層118上形成得更快，使得第二閘極介電層902在記憶體井106m上具有第三厚度T3 且在密封層118上具有小於第三厚度T3 的第四厚度T4 。舉例而言，在密封層118為氮化矽且記憶體井106m為單晶矽的情況下，第二閘極介電層902的熱氧化物在密封層118的氮化矽上比在記憶體井106m的單晶矽上形成得更慢。第三厚度T3 可為例如約50埃至400埃、約75埃至125埃、約50埃至200埃，或約200埃至400埃。此外，第三厚度T3 可為例如距離D的約1.5倍至2.5倍、距離D的約1.75倍至2.25倍、距離D的約1.9倍至2.1倍，或距離D的約2倍。
圖9的橫截面圖900亦說明，第一閘極電極層904經形成覆蓋第二閘極介電層902，且頂蓋層906經形成覆蓋第一閘極電極層904。第一閘極電極層904可為或可包括例如經摻雜的多晶矽或其他合適的導電材料，及/或頂蓋層906可為或可包括例如氮化矽、其他合適的氮化物，或其他合適的介電質。在一些實施例中，頂蓋層906為與密封層118相同的材料。在一些實施例中，用於形成第一閘極電極層904的製程包括沈積第一閘極電極層904，且隨後摻雜並退火第一閘極電極層904。第一閘極電極層904的沈積可例如藉由CVD、PVD或其他合適的沈積製程執行。第一閘極電極層904的摻雜可例如藉由離子植入或其他合適的摻雜製程執行。頂蓋層906可例如由CVD、PVD或其他合適的沈積製程形成。
如圖10的橫截面圖1000所說明，頂蓋層906經圖案化以在半導體基底106的記憶體區域106m上形成上覆於第一閘極電極層904的硬式罩幕開口1002。頂蓋層906的圖案化可例如藉由微影/蝕刻製程或其他合適的圖案化製程執行。在一些實施例中，微影/蝕刻製程包括：在頂蓋層906上沈積第二光阻層1004；用硬式罩幕開口1002的圖案來圖案化第二光阻層1004；穿過第二光阻層1004在頂蓋層906中執行蝕刻以將圖案轉移至頂蓋層906；以及移除第二光阻層1004。
如圖11的橫截面圖1100所說明，浮動閘極硬式罩幕206形成於硬式罩幕開口1002（參見圖10）中。浮動閘極硬式罩幕206可為或可包括例如氧化矽、其他合適的氧化物，或其他合適的介電質。此外，浮動閘極硬式罩幕206可為或可包括例如與第二閘極介電層902相同的材料。在一些實施例中，浮動閘極硬式罩幕206是藉由在硬式罩幕開口1002中熱氧化第一閘極電極層904的部分而形成。在其他實施例中，浮動閘極硬式罩幕206由其他合適的生長或沈積製程形成。此外，在一些實施例中，浮動閘極硬式罩幕206的形成消耗浮動閘極硬式罩幕206在硬式罩幕開口1002中的部分。
如圖12的橫截面圖1200所說明，在頂蓋層906（參見圖11）中執行第二蝕刻以移除頂蓋層906。在一些實施例中，第二蝕刻將第一閘極電極層904作為蝕刻終止層。此外，在一些實施例中，第二蝕刻使用的蝕刻劑用於頂蓋層906的蝕刻速率比用於第一閘極電極層904的蝕刻速率及/或用於浮動閘極硬式罩幕206的蝕刻速率更高（例如，高10倍、20倍、50倍或100倍）。
圖12的橫截面圖1200亦說明，藉由浮動閘極硬式罩幕206在適當位置，在第一閘極電極層904（參見圖11）中執行第三蝕刻，以形成在浮動閘極硬式罩幕206之下的浮動閘極電極208。第三蝕刻可例如亦部分地使第一裝置開口702開通。在一些實施例中，第三蝕刻將第二閘極介電層902用作蝕刻終止層。此外，在一些實施例中，第三蝕刻使用的蝕刻劑用於第一閘極電極層904的蝕刻速率比用於浮動閘極硬式罩幕206的蝕刻速率及/或用於第二閘極介電層902的蝕刻速率更高（例如，高10倍、20倍、50倍或100倍）。
如圖13的橫截面圖1300所說明，在第二閘極介電層902（參見圖12）中執行第四蝕刻以形成在浮動閘極電極208之下的浮動閘極介電層210。第四蝕刻亦可例如使第一裝置開口702開通。浮動閘極硬式罩幕206及浮動閘極電極208充當用於第四蝕刻的罩幕，且在一些實施例中，半導體基底106充當用於第四蝕刻的蝕刻終止層。在一些實施例中，第四蝕刻作為第一裝置開口702的B清潔製程的一部分。上文在圖8的動作與圖9的動作之間描述B清潔製程的實例。
圖13的橫截面圖1300亦說明，第三閘極介電層1302經形成覆蓋半導體基底106的BCD區域106b及邏輯區域106l。此外，第三閘極介電層1302經形成為第一裝置開口702加襯，且經形成為浮動閘極電極208的側壁及浮動閘極介電層210的側壁加襯。在一些實施例中，第三閘極介電層1302為或包括氧化矽、高溫氧化物（high temperature oxide；HTO）、其他合適的氧化物，或其他合適的介電質。此外，在一些實施例中，第三閘極介電層1302由熱氧化或其他合適的沈積製程形成。在第三閘極介電層1302由熱氧化形成且浮動閘極硬式罩幕206為或包括氧化物的情況下，第三閘極介電層1302可例如在浮動閘極硬式罩幕206上微量地形成（若有的話）。
如圖14的橫截面圖1400所說明，記憶體側壁間隔物218經形成為與浮動閘極電極208毗鄰的第三閘極介電層1302的浮動閘極側壁加襯，且進一步經形成上覆於第三閘極介電層1302。記憶體側壁間隔物218包括分別在浮動閘極電極208的相對側上的一對段，且可為或可包括例如氮化矽、氧化矽、氮氧化矽、一些其他合適的介電質，或前述的任何組合。
在一些實施例中，用於形成記憶體側壁間隔物218的製程包括沈積覆蓋圖13的結構的記憶體間隔物層，且隨後在記憶體間隔物層中執行回蝕（etch back）。所述回蝕在不移除記憶體間隔物層沿第三閘極介電層1302的浮動閘極側壁的豎直段的情況下移除記憶體間隔物層的水平段。此等豎直段定義記憶體側壁間隔物218。此外，在一些實施例中，所述回蝕移除記憶體間隔物層沿第三閘極介電層1302的其他側壁的豎直段。舉例而言，此是因為用於回蝕的長蝕刻時間，且由於沿第三閘極介電層1302的浮動閘極側壁的豎直段具有比沿第三閘極介電層1302的其他側壁的豎直段更高的高度。沈積可例如藉由保形沈積執行，及/或可例如藉由CVD、PVD、一些其他合適的沈積製程，或前述的任何組合執行。第三閘極介電層1302可例如充當用於回蝕的蝕刻終止層。
如圖15的橫截面圖1500所說明，第三閘極介電層1302（參見圖14）及密封層118（參見圖14）經圖案化以自半導體基底106的邏輯區域106l及BCD區域106b移除第三閘極介電層1302及密封層118。此外，圖案化在半導體基底106的記憶體區域106m上形成第一選擇閘極介電層214及擬密封元件118d。圖案化可例如藉由微影/蝕刻製程或其他合適的圖案化製程執行。在一些實施例中，微影/蝕刻製程包括：在第三閘極介電層1302上沈積第三光阻層1502；用第一選擇閘極介電層214的圖案來圖案化第三光阻層1502；藉由第三光阻層1502在適當位置，在第三閘極介電層1302及密封層118中執行蝕刻以將圖案轉移至第三閘極介電層1302及密封層118；以及移除第三光阻層1502。蝕刻可例如為電漿蝕刻或其他合適的蝕刻。
在圖7至圖14的動作期間，可執行熱及氧化製程。熱及氧化製程可包含例如形成第二閘極介電層902的熱氧化（參見圖9）、形成浮動閘極硬式罩幕206的熱氧化（參見圖11）、形成第三閘極介電層1302的熱氧化（參見圖13）、第一閘極電極層904的退火（參見圖9）、其他合適的熱及/或氧化製程，或前述的任何組合。此外，熱及氧化製程中的至少一些可例如在約攝氏800度（℃）至1200℃之間、約900℃至1000℃之間或約700℃至900℃之間的高溫下執行。密封層118（參見圖7至圖14）保護半導體基底106的邏輯區域106l及BCD區域106b不受熱及氧化製程損壞。舉例而言，密封層118可阻止在熱及氧化製程期間使用的氧化劑遷移至半導體基底106的邏輯區域106l及BCD區域106b。在密封層118不存在的情況下，氧化劑將導致半導體基底106的邏輯區域106l及BCD區域106b的氧化及消耗，其使邏輯井110l及BCD井110b1 至BCD井110b5 變淺，且因此，分別改變邏輯井110l及BCD井110b1 至BCD井110b5 的摻雜分佈。摻雜分佈的此類改變又導致低產率且在製造情況下改變邏輯井110l及BCD井110b1 至BCD井110b5 上的邏輯裝置及BCD裝置的操作參數。因此，密封層118亦導致高產率且在製造情況下防止邏輯裝置及BCD裝置的參數的變化。
如圖16的橫截面圖1600所說明，第一閘極介電層120及下墊層302經圖案化以形成上覆於邏輯井110l且暴露所述邏輯井110l的第二裝置開口1602。第一閘極介電層120及下墊層302的圖案化可例如藉由微影/蝕刻製程或其他合適的圖案化製程執行。在一些實施例中，微影/蝕刻製程包括：在第一閘極介電層120上沈積第四光阻層1604；用第二裝置開口1602的圖案來圖案化第四光阻層1604；穿過第四光阻層1604在第一閘極介電層120及下墊層302中執行蝕刻以將圖案轉移至第一閘極介電層120及下墊層302；以及移除第四光阻層1604。
如圖17的橫截面圖1700所說明，第四閘極介電層1702經形成覆蓋半導體基底106的記憶體區域106m、BCD區域106b以及邏輯區域106l，且進一步為第二裝置開口1602（參見圖16）加襯。在一些實施例中，第四閘極介電層1702為或包括氧化物、一些其他合適的氧化物、高κ介電質、一些其他合適的介電質，或前述的任何組合。此外，在一些實施例中，第四閘極介電層1702由CVD、PVD或其他合適的沈積製程形成。
圖17的橫截面圖1700亦說明，第二閘極電極層1704經形成覆蓋第四閘極介電層1702。第二閘極電極層1704可為或可包括例如經摻雜的多晶矽、金屬或其他合適的導電材料。在一些實施例中，用於形成第二閘極電極層1704的製程包括藉由例如CVD、PVD、無電極電鍍、電鍍或其他合適的沈積或鍍敷製程沈積第二閘極電極層1704。此外，在第二閘極電極層1704為或包括多晶矽的一些實施例中，將摻雜物添加至第二閘極電極層1704。摻雜物可藉由離子植入或其他合適的摻雜製程添加至第二閘極電極層1704。
如圖18的橫截面圖1800所說明，第二閘極電極層1704（參見圖17）、第四閘極介電層1702（參見圖17）、第一閘極介電層120（參見圖17）、下墊層302（參見圖17）以及第一選擇閘極介電層214經圖案化。此圖案化形成堆疊於邏輯井110l上的邏輯閘極電極226及邏輯閘極介電層228，使得邏輯閘極電極226上覆於邏輯閘極介電層228。邏輯閘極電極226可例如自第二閘極電極層1704形成，及/或邏輯閘極介電層228可例如自第四閘極介電層1702形成。此外，此圖案化形成堆疊於BCD井110b1 至BCD井110b5 上的BCD閘極電極238及多個BCD閘極介電層240a至BCD閘極介電層240c。第一BCD閘極介電層240a在BCD閘極電極238之下，且可例如自第四閘極介電層1702形成。第二BCD閘極介電層240b在第一BCD閘極介電層240a之下，且可例如自第一閘極介電層120形成。第三BCD閘極介電層240c在第二BCD閘極介電層240b之下，且可例如自下墊層302形成。此外，此圖案化形成彼此堆疊且上覆於第一選擇閘極介電層214、記憶體側壁間隔物218以及浮動閘極硬式罩幕206的選擇閘極電極216及第二選擇閘極介電層220。第二選擇閘極電極216上覆於第二選擇閘極介電層220，且可例如自第二閘極電極層1704形成。第二選擇閘極介電層220可例如自第四閘極介電層1702形成。此外，圖案化形成在擬密封元件118d之下且包括分別在記憶體井108的相對側上的一對擬介電質段的擬介電元件120d。擬介電元件120d可例如自第一閘極介電層120形成。
圖案化可例如藉由微影/蝕刻製程或其他合適的圖案化製程執行。在一些實施例中，微影/蝕刻製程包括：在第二閘極電極層1704上沈積第五光阻層1802；用圖案來圖案化第五光阻層1802；藉由第五光阻層1802在適當位置，在第二閘極電極層1704、第四閘極介電層1702、第一閘極介電層120、下墊層302以及第一選擇閘極介電層214中執行蝕刻以將圖案轉移至第二閘極電極層1704、第四閘極介電層1702、第一閘極介電層120、下墊層302以及第一選擇閘極介電層214；以及移除第五光阻層1802。在一些實施例中，當執行蝕刻時，擬密封元件118d亦充當硬式罩幕。
如圖19的橫截面圖1900所說明，BCD閘極電極238及多個BCD閘極介電層240a至BCD閘極介電層240c經圖案化。圖案化露出在第二BCD井110b2 的第一側上的第二BCD井110b2 的第一部分，同時保留第二BCD井110b2 的第一側上的第二BCD井110b2 的第二部分由BCD閘極電極238覆蓋。圖案化可例如藉由微影/蝕刻製程或其他合適的圖案化製程執行。在一些實施例中，微影/蝕刻製程包括：在圖18的結構上沈積第六光阻層1902；用圖案來圖案化第六光阻層1902；藉由第六光阻層1902在適當位置，在BCD閘極電極238及多個BCD閘極介電層240a至BCD閘極介電層240c中執行蝕刻以將圖案轉移至BCD閘極電極238及多個BCD閘極介電層240a至BCD閘極介電層240c；以及移除第六光阻層1902。
圖19的橫截面圖1900亦說明，本體井234經形成上覆於第二BCD井110b2 ，在第二BCD井110b2 的第一側上。在一些實施例中，本體井234形成有與第二BCD井110b2 相同的摻雜類型及不同的摻雜濃度。此外，在一些實施例中，本體井234由選擇性摻雜製程或其他合適的摻雜製程形成。在一些實施例中，選擇性摻雜製程包括穿過第六光阻層1902將摻雜物植入半導體基底106中。摻雜物的植入可例如藉由離子植入或其他合適的摻雜製程執行。
如圖20的橫截面圖2000所說明，一對記憶體源極/汲極延伸部202e、BCD源極/汲極延伸部232e，以及一對邏輯源極/汲極延伸部222e經形成分別上覆於記憶體井108、本體井234以及邏輯井110l。為了易於說明，將記憶體源極/汲極延伸部202e中的僅一者標記為202e。記憶體源極/汲極延伸部202e分別在記憶體井108的相對側上，使得選擇閘極電極216及浮動閘極電極208包夾在記憶體源極/汲極延伸部202e之間。記憶體源極/汲極延伸部202e可例如具有與記憶體井108相反的摻雜類型。BCD源極/汲極延伸部232e可例如具有與第一BCD井110b1 相同的摻雜類型。邏輯源極/汲極延伸部222e分別在邏輯井110l的相對側上，使得邏輯閘極電極226包夾在邏輯源極/汲極延伸部222e之間。邏輯源極/汲極延伸部222e可例如具有與邏輯井110l相反的摻雜類型。
在一些實施例中，用於形成記憶體源極/汲極延伸部202e、BCD源極/汲極延伸部232e以及邏輯源極/汲極延伸部222e的製程包括重複執行選擇性摻雜製程。舉例而言，第一選擇性摻雜製程可經執行以形成記憶體源極/汲極延伸部202e，之後執行第二選擇性摻雜製程以形成邏輯源極/汲極延伸部222e，之後執行第三選擇性摻雜製程以形成BCD源極/汲極延伸部232e。在一些實施例中，選擇性摻雜製程包括：在圖19的結構上沈積光阻層；用形成的源極/汲極延伸部的佈局來圖案化光阻層；藉由經圖案化光阻層在適當位置，將摻雜物植入半導體基底106中；以及移除經圖案化光阻層。
如圖21的橫截面圖2100所說明，主側壁間隔物242形成於圖20中的結構的側壁上。為了易於說明，將主側壁間隔物242中的僅一些標記為242。主側壁間隔物242可為或可包括例如氮化矽、一些其他合適的氮化物、一些其他合適的介電質，或前述的任何組合。在一些實施例中，用於形成主側壁間隔物242的製程包括沈積覆蓋圖20的結構的主間隔物層，且隨後在主間隔物層中執行回蝕。所述回蝕移除主間隔物層的水平段而不移除主間隔物層的豎直段，且剩餘豎直段定義主側壁間隔物242。沈積可例如藉由保形沈積執行，及/或可例如藉由CVD、PVD、一些其他合適的沈積製程，或前述的任何組合執行。
如圖22的橫截面圖2200所說明，一對記憶體源極/汲極區202、一對BCD源極/汲極區232，以及一對邏輯源極/汲極區222經形成分別上覆於記憶體井108、第一BCD井110b1 以及邏輯井110l。記憶體源極/汲極區202分別在記憶體井108的相對側上，使得選擇閘極電極216及浮動閘極電極208包夾在記憶體源極/汲極區202之間。此外，記憶體源極/汲極區202分別與記憶體源極/汲極延伸部202e毗鄰，且記憶體源極/汲極區202具有與記憶體源極/汲極延伸部202e相同的摻雜類型及更高的摻雜濃度。BCD源極/汲極區232分別在第一BCD井110b1 的相對側上，使得BCD閘極電極238包夾在BCD源極/汲極區232之間。此外，BCD源極/汲極區232中的一者與BCD源極/汲極延伸部232e毗鄰，且BCD源極/汲極區232中的一者具有與BCD源極/汲極延伸部232e相同的摻雜類型及更高的摻雜濃度。邏輯源極/汲極區222分別在邏輯井110l的相對側上，使得邏輯閘極電極226包夾在邏輯源極/汲極區222之間。此外，邏輯源極/汲極區222分別與邏輯源極/汲極延伸部222e毗鄰，且記憶體源極/汲極區202具有與記憶體源極/汲極延伸部202e相同的摻雜類型及更高的摻雜濃度。
在一些實施例中，用於形成記憶體源極/汲極區202、BCD源極/汲極區232以及邏輯源極/汲極區222的製程包括重複執行選擇性摻雜製程。舉例而言，第一選擇性摻雜製程可經執行以形成記憶體源極/汲極區202，之後執行第二選擇性摻雜製程以形成邏輯源極/汲極區222，之後執行第三選擇性摻雜製程以形成BCD源極/汲極區232。在一些實施例中，選擇性摻雜製程包括：在圖21的結構上沈積光阻層；用形成的源極/汲極區的佈局來圖案化光阻層；藉由經圖案化光阻層在適當位置將摻雜物植入半導體基底106中；以及移除經圖案化光阻層。
如圖23的橫截面圖2300所說明，ILD層122經形成覆蓋圖22的結構，且接觸通孔124經形成穿過ILD層122延伸至記憶體源極/汲極區202、BCD源極/汲極區232、邏輯源極/汲極區222、選擇閘極電極216、BCD閘極電極238、邏輯閘極電極226，或前述的任何組合。ILD層122可為或可包括例如二氧化矽、氮化矽、一些其他合適的介電質，或前述的任何組合。此外，ILD層122可例如藉由沈積ILD層122且在ILD層122的頂部中執行平坦化而形成。沈積可例如藉由CVD、PVD或其他合適的沈積製程執行。平坦化可例如藉由CMP或其他合適的平坦化製程執行。接觸通孔124可為或可包括例如鎢、銅、鋁銅、鋁、一些其他合適的金屬，或一些其他合適的導電材料。此外，接觸通孔124可例如由單鑲嵌製程或雙鑲嵌製程形成。
雖然未繪示，但在一些實施例中，在形成ILD層122之前，矽化物墊形成於記憶體源極/汲極區202、BCD源極/汲極區232以及邏輯源極/汲極區222上。矽化物墊減小接觸通孔124上的源極/汲極區之間的接觸電阻，且可為或可包括例如矽化鎳或其他合適的矽化物。
參考圖24，提供圖3至圖23的密封方法的一些實施例的流程圖2400。
在2402處，形成界定半導體基底中的記憶體區域、BCD區域以及邏輯區域的隔離結構。例如，參見圖3。
在2404處，一或多個BCD井形成於半導體基底的BCD區域中。例如，參見圖4。
在2406處，一或多個邏輯井形成於半導體基底的邏輯區域中。例如，參見圖5。
在2408處，密封層經形成覆蓋半導體基底的記憶體區域、邏輯區域以及BCD區域。例如，參見圖6。在一些實施例中，密封層為或包括氮化矽或其他合適的介電質。此外，在一些實施例中，密封層為用於下文在2410處使用的氧化劑的障壁。
在2410處，記憶胞結構形成於半導體基底的記憶體區域上。記憶胞結構的形成包括熱及/或氧化製程。例如，參見圖7至圖14。
在2412處，自BCD區域及邏輯區域移除密封層。例如，參見圖15。密封層保護邏輯井及BCD井免受在2410處用於形成記憶胞結構的熱及/或氧化製程。舉例而言，密封層防止在2410處的熱及/或氧化製程期間使用的氧化劑氧化邏輯井及BCD井，由此減小邏輯井及BCD的深度，且因此，改變邏輯井及BCD井的摻雜分佈。相應地，密封層導致高產率，以及用於邏輯井及BCD井上的邏輯裝置及BCD裝置的穩定/一致的裝置參數。
在2414處，邏輯結構及BCD結構分別在邏輯井及BCD井上。例如，參見圖16至圖19。在一些實施例中，記憶體閘極電極（例如，選擇閘極電極）沿記憶體結構的側壁形成，同時形成邏輯結構及BCD結構。
在2416處，針對記憶體結構、邏輯結構以及BCD結構形成源極/汲極區。例如，參見圖20至圖22。
在2418處，後段製程（back-end-of-line；BEOL）互連結構經形成覆蓋半導體基底、記憶體結構、邏輯結構以及BCD結構。例如，參見圖23。BEOL互連結構包括ILD層以及穿過ILD層延伸至源極/汲極區的接觸通孔。
雖然圖24的流程圖2400在本文中說明且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋此等動作或事件的所說明次序。舉例而言，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時出現。此外，並非可需要所有經說明的動作以實施本文中描述的一或多個態樣或實施例，且本文中所描繪的動作中的一或多者可在一或多個單獨動作及/或相位中進行。
參考圖25至圖32，提供圖3至圖23的密封方法的一些其他實施例的一系列橫截面圖2500至橫截面圖3200。如下文所見，相比於圖3至圖23的密封方法實施例，在圖25至圖32的密封方法實施例中，第一閘極介電層120在密封層118之後形成。圖25至圖32的密封方法實施例可例如經執行以形成圖2B的IC。
如圖25的橫截面圖2500所說明，隔離結構114形成於半導體基底106中以界定半導體基底106的記憶體區域106m、半導體基底106的BCD區域106b，以及半導體基底106的邏輯區域106l。此外，一或多個BCD井110b1 至BCD井110b5 形成於半導體基底106的BCD區域106b中，且邏輯井110l形成於半導體基底106的邏輯區域106l中。舉例而言，隔離結構114、BCD井110b1 至BCD井110b5 以及邏輯井110l可如關於圖3至圖5的描述來形成。
圖25的橫截面圖2500亦說明，密封層118經形成覆蓋半導體基底106的記憶體區域106m、BCD區域106b以及邏輯區域106l。舉例而言，密封層118可如關於圖6的描述來形成。相比於圖6，省略圖6的第一閘極介電層120。
如圖26的橫截面圖2600所說明，密封層118及下墊層302經圖案化以在半導體基底106的記憶體區域106m上形成第一裝置開口702。此外，記憶體井108穿過第一裝置開口702形成於半導體基底106的記憶體區域106m中。舉例而言，記憶體井108的圖案化及形成可如關於圖7及圖8的描述來執行。
如圖27的橫截面圖2700所說明，浮動閘極介電層210、浮動閘極電極208以及浮動閘極硬式罩幕206經形成堆疊於記憶體井108上。此外，第三閘極介電層1302經形成覆蓋密封層118及記憶體井108。更進一步地，記憶體側壁間隔物218形成於第三閘極介電層1302上，與浮動閘極電極208的側壁相鄰。舉例而言，所述形成可如關於圖9至圖14所描述的執行。
如圖28的橫截面圖2800所說明，第三閘極介電層1302（參見圖27）、密封層118（參見圖27）以及下墊層302（參見圖27）經圖案化以自半導體基底106的邏輯區域106l及BCD區域106b移除第三閘極介電層1302、密封層118以及下墊層302。舉例而言，所述圖案化可如關於圖15所描述的執行。相比於圖15，下墊層302亦經圖案化。
如圖29的橫截面視圖2900所說明，第一閘極介電層120經形成覆蓋半導體基底106的記憶體區域106m、BCD區域106b以及邏輯區域106l。第一閘極介電層120可為或可包括例如氧化矽、一些其他合適的氧化物、一些其他合適的介電質，或前述的任何組合。在一些實施例中，第一閘極介電層120藉由CVD、PVD、熱氧化、一些其他合適的沈積製程，或前述的任何組合形成。
在第一閘極介電層120由熱氧化形成的一些實施例中，第一閘極介電層120在BCD區域106b及邏輯區域106l上比在記憶體區域106m形成得更快，使得第一閘極介電層120在BCD區域106b及邏輯區域106l上具有第二厚度T2 且在記憶體區域106m上具有小於第二厚度T2 的第五厚度T5 。在一些實施例中，第二厚度T2 為約60埃至200埃、約60埃至130埃、約130埃至200埃、約20埃至100埃，或約160埃至240埃。舉例而言，第一閘極介電層120可在BCD區域106b及邏輯區域106l上比在記憶體區域106m上形成得更快歸因於經氧化的材料的差異。
如圖30的橫截面圖3000所說明，第一閘極介電層120經圖案化以自邏輯井110l移除第一閘極介電層120。此外，第四閘極介電層1702及第二閘極電極1704經形成覆蓋半導體基底106的記憶體區域106m、BCD區域106b以及邏輯區域106l。舉例而言，圖案化及形成可如關於圖17及圖18的描述來執行。
如圖31的橫截面圖3100所說明，第二閘極電極層1704（參見圖30）、第四閘極介電層1702（參見圖30）、第一閘極介電層120（參見圖30）以及第一選擇閘極介電層214經圖案化。圖案化形成堆疊於邏輯井110l上的邏輯閘極電極226及邏輯閘極介電層228。此外，此圖案化形成堆疊於BCD井110b1 至BCD井110b5 上的BCD閘極電極238及多個BCD閘極介電層240a、BCD閘極介電層240b。此外，此圖案化形成彼此堆疊且上覆於第一選擇閘極介電層214、記憶體側壁間隔物218以及浮動閘極硬式罩幕206的選擇閘極電極216、第二選擇閘極介電層220以及第三選擇閘極介電層244。舉例而言，上述圖案化及形成可如關於圖18的描述來執行。相比於圖18，此圖案化進一步形成第三選擇閘極介電層244，且圖18的第三BCD閘極介電層240c經省略。
如圖32的橫截面圖3200所說明，BCD閘極電極238及多個BCD閘極介電層240a、BCD閘極介電層240b進一步經圖案化，且本體井234經形成上覆於第二BCD井110b2 。此外，一對記憶體源極/汲極延伸部202e、源極/汲極延伸部232e以及一對邏輯源極/汲極延伸部222e經形成分別上覆於記憶體井108、本體井234以及邏輯井110l。此外，形成主側壁間隔物242，接著形成一對記憶體源極/汲極區202、一對BCD源極/汲極區232以及一對邏輯源極/汲極區222。此外，形成ILD層122及接觸通孔124。舉例而言，所述形成可如關於圖19至圖23的描述來執行。
在一些實施例中，本揭露提供一種用於形成積體電路的方法，所述方法包含：提供包含由隔離結構間隔開的第一裝置區域及第二裝置區域的半導體基底；在第二裝置區域中形成摻雜井；形成覆蓋第一裝置區域及第二裝置區域，且進一步覆蓋摻雜井的密封層；自第一裝置區域而非自第二裝置區域移除密封層；在第一裝置區域上形成記憶胞結構；在記憶胞結構的形成之後，自第二裝置區域移除密封層；以及在第二裝置區域上形成裝置結構。在一些實施例中，記憶胞結構的形成包含使半導體基底的頂部表面凹進第一裝置區域而非第二裝置區域。在一些實施例中，所述方法更包含在隔離結構、第一裝置區域以及第二裝置區域上形成閘極介電層，其中閘極介電層的材料與密封層不同且在密封層自第二裝置區域移除之後形成。在一些實施例中，所述方法包含在隔離結構、第一裝置區域以及第二裝置區域上形成閘極介電層，其中閘極介電層的材料與密封層不同，且其中密封層經形成覆蓋閘極介電層。在一些實施例中，密封層包含氮化矽、碳化矽、多晶矽或氮氧化矽。在一些實施例中，使用氧化製程形成記憶胞結構。在一些實施例中，記憶胞結構的形成包含形成記憶體閘極介電層、上覆於記憶體閘極介電層的記憶體閘極電極，以及上覆於記憶體閘極電極的記憶體閘極硬式罩幕，其中記憶體閘極介電層由氧化製程形成。在一些實施例中，所述方法更包含在密封層自第一裝置區域的移除之後且在記憶胞結構的形成之前在第一裝置區域中形成第二摻雜井。在一些實施例中，所述方法更包含：沈積覆蓋第一裝置區域及第二裝置區域，且進一步覆蓋記憶胞結構的導電層；以及圖案化導電層，以形成上覆於摻雜井且至少部分地定義裝置結構的裝置閘極電極，且進一步形成與記憶胞結構毗鄰的記憶體閘極電極。
在一些實施例中，本揭露提供一種積體電路，包含：半導體基底，包括第一裝置區域及第二裝置區域；隔離結構，延伸入半導體基底的頂部表面，其中隔離結構界定及分離第一裝置區域及第二裝置區域；記憶胞，上覆於第一裝置區域；MOS裝置，上覆於第二裝置區域；以及擬結構，上覆於隔離結構，其中擬結構包含擬密封元件。在一些實施例中，擬密封元件包含氮化矽、碳化矽、氮氧化矽或多晶矽。在一些實施例中，擬密封元件直接接觸隔離結構。在一些實施例中，擬結構更包含擬介電元件，其中擬密封元件上覆於擬介電元件。在一些實施例中，擬結構包含分別在記憶胞的相對側上的一對擬段。在一些實施例中，半導體基底的頂部表面具有在第一裝置區域處的第一頂部表面部分，且進一步具有在第二裝置區域處的第二頂部表面部分，其中第一頂部表面部分凹至低於第二頂部表面部分。在一些實施例中，記憶胞包含記憶體閘極介電層及上覆於記憶體閘極介電層的記憶體閘極電極，其中第一頂部表面部分以一凹口深度凹至低於第二頂部表面部分，且其中記憶體閘極介電層的厚度為凹口深度的約1.75倍至2.25倍。
在一些實施例中，本揭露提供用於形成積體電路的另一方法，所述方法包含：在半導體基底中形成隔離結構，其中所述隔離結構界定半導體基底的記憶體區域，且進一步界定半導體基底的周邊區域；在周邊區域中形成摻雜井；形成覆蓋記憶體區域及周邊區域，且進一步覆蓋摻雜井的密封層；自記憶體區域而非周邊區域移除密封層；藉由熱氧化製程在記憶體區域上形成閘極介電層，其中熱氧化製程使半導體基底的頂部表面凹進記憶體區域而非周邊區域；在閘極介電層上方形成記憶體閘極電極；在記憶體閘極電極的形成之後，自周邊區域移除密封層；以及在周邊區域上形成周邊閘極電極，而同時形成毗鄰記憶體閘極電極的第二記憶體閘極電極。在一些實施例中，所述方法更包含：形成覆蓋記憶體區域及周邊區域，且進一步覆蓋摻雜井的第二閘極介電層，其中密封層經形成覆蓋第二閘極介電層；以及在閘極介電層的形成之前，自記憶體區域而非周邊區域移除第二閘極介電層。在一些實施例中，所述方法更包含：形成覆蓋記憶體區域及周邊區域，且進一步覆蓋摻雜井的第二閘極介電層，其中密封層自周邊區域的移除是在第二閘極介電層的形成之前執行；以及圖案化第二閘極介電層以在周邊區域上形成周邊閘極介電層，其中周邊閘極介電層在周邊閘極電極之下。在一些實施例中，第二閘極介電層的圖案化進一步在記憶體區域上形成記憶體閘極介電層，其中記憶體閘極介電層在第二記憶體閘極電極之下。
前文概述若干實施例的特徵，使得本領域通常知識者可更佳地理解本揭露的態樣。本領域通常知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他處理程序及結構的基礎。本領域通常知識者亦應理解到，此類等效構造並不脫離本揭露的精神及範疇，且本領域通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行改變、替代及更改。
100A‧‧‧橫截面圖
100B‧‧‧橫截面圖
102‧‧‧記憶胞
104‧‧‧邏輯或BCD裝置
104b‧‧‧BCD裝置
104l‧‧‧邏輯裝置
106‧‧‧半導體基底
106b‧‧‧BCD區域
106l‧‧‧邏輯區域
106lb‧‧‧邏輯或BCD區域
106m‧‧‧記憶體區域
108‧‧‧記憶體井
110‧‧‧邏輯或BCD井
110b1‧‧‧第一BCD井
110b2‧‧‧第二BCD井
110b3‧‧‧第三BCD井
110b4‧‧‧第四BCD井
110b5‧‧‧第五BCD井
110l‧‧‧邏輯井
112‧‧‧主體
114‧‧‧隔離結構
116‧‧‧擬結構
118‧‧‧密封層
118d‧‧‧擬密封元件
120‧‧‧第一閘極介電層
120d‧‧‧擬介電元件
122‧‧‧層間介電層
124‧‧‧接觸通孔
200A‧‧‧橫截面圖
200B‧‧‧橫截面圖
202‧‧‧記憶體源極/汲極區
202e‧‧‧記憶體源極/汲極延伸部
204‧‧‧選擇性導電記憶體通道
206‧‧‧浮動閘極硬式罩幕
208‧‧‧浮動閘極電極
210‧‧‧浮動閘極介電層
214‧‧‧第一選擇閘極介電層
216‧‧‧選擇閘極電極
218‧‧‧記憶體側壁間隔物
220‧‧‧第二選擇閘極介電層
222‧‧‧邏輯源極/汲極區
222e‧‧‧邏輯源極/汲極延伸部
224‧‧‧選擇性導電邏輯通道
226‧‧‧邏輯閘極電極
228‧‧‧邏輯閘極介電層
230‧‧‧埋入半導體層
232‧‧‧BCD源極/汲極區
232e‧‧‧BCD源極/汲極區延伸部
234‧‧‧本體井
236‧‧‧選擇性導電BCD通道
238‧‧‧BCD閘極電極
240a‧‧‧BCD閘極介電層
240b‧‧‧BCD閘極介電層
240c‧‧‧BCD閘極介電層
242‧‧‧主側壁間隔物
244‧‧‧第三選擇閘極介電層
300‧‧‧橫截面圖
302‧‧‧下墊層
304‧‧‧上墊層
400‧‧‧橫截面圖
500‧‧‧橫截面圖
600‧‧‧橫截面圖
700‧‧‧橫截面圖
702‧‧‧第一裝置開口
704‧‧‧第一光阻層
800‧‧‧橫截面圖
900‧‧‧橫截面圖
902‧‧‧第二閘極介電層
904‧‧‧第一閘極電極層
906‧‧‧頂蓋層
1000‧‧‧橫截面圖
1002‧‧‧硬式罩幕開口
1004‧‧‧第二光阻層
1100‧‧‧橫截面圖
1200‧‧‧橫截面圖
1300‧‧‧橫截面圖
1302‧‧‧第三閘極介電層
1400‧‧‧橫截面圖
1500‧‧‧橫截面圖
1502‧‧‧第三光阻層
1600‧‧‧橫截面圖
1602‧‧‧第二裝置開口
1604‧‧‧第四光阻層
1700‧‧‧橫截面圖
1702‧‧‧第四閘極介電層
1704‧‧‧第二閘極電極層
1800‧‧‧橫截面圖
1802‧‧‧第五光阻層
1900‧‧‧橫截面圖
1902‧‧‧第六光阻層
2000‧‧‧橫截面圖
2100‧‧‧橫截面圖
2200‧‧‧橫截面圖
2300‧‧‧橫截面圖
2400‧‧‧流程圖
2402‧‧‧動作
2404‧‧‧動作
2406‧‧‧動作
2408‧‧‧動作
2410‧‧‧動作
2412‧‧‧動作
2414‧‧‧動作
2416‧‧‧動作
2418‧‧‧動作
2500‧‧‧橫截面圖
2600‧‧‧橫截面圖
2700‧‧‧橫截面圖
2800‧‧‧橫截面圖
2900‧‧‧橫截面圖
3000‧‧‧橫截面圖
3100‧‧‧橫截面圖
3200‧‧‧橫截面圖
D‧‧‧距離
I‧‧‧第一區段
II‧‧‧第二區段
II'‧‧‧區段
II''‧‧‧區段
T1‧‧‧第一厚度
T2‧‧‧第二厚度
T3‧‧‧第三厚度
T4‧‧‧第四厚度
T5‧‧‧第五厚度
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1A及圖1B說明IC的各種實施例的橫截面圖，其包括記憶體裝置及BCD或邏輯裝置。 圖2A及圖2B分別說明圖1A及圖1B的IC的一些更詳細實施例的橫截面圖。 圖3至圖23說明形成包括記憶體裝置及BCD或邏輯裝置的IC的密封方法的一些實施例的一系列橫截面圖。 圖24說明圖3至圖23的密封方法的一些實施例的流程圖。 圖25至圖32說明圖3至圖23的密封方法的一些其他性實施例的一系列橫截面圖。

Claims (20)

  1. 一種用於形成積體電路的方法，所述方法包括： 提供包括由隔離結構間隔開的第一裝置區域及第二裝置區域的半導體基底； 在所述第二裝置區域中形成摻雜井； 形成覆蓋所述第一裝置區域及所述第二裝置區域，且進一步覆蓋所述摻雜井的密封層； 自所述第一裝置區域而非自所述第二裝置區域移除所述密封層； 在所述第一裝置區域上形成記憶胞結構； 在所述記憶胞結構的所述形成之後，自所述第二裝置區域移除所述密封層；以及 在所述第二裝置區域上形成裝置結構。
  2. 如申請專利範圍第1項所述的用於形成積體電路的方法，其中所述記憶胞結構的所述形成包括使所述半導體基底的頂部表面凹進所述第一裝置區域而非所述第二裝置區域。
  3. 如申請專利範圍第1項所述的用於形成積體電路的方法，更包括： 在所述隔離結構、所述第一裝置區域以及所述第二裝置區域上形成閘極介電層，其中所述閘極介電層的材料與所述密封層不同且在所述密封層自所述第二裝置區域的所述移除之後形成。
  4. 如申請專利範圍第1項所述的用於形成積體電路的方法，更包括： 在所述隔離結構、所述第一裝置區域以及所述第二裝置區域上形成閘極介電層，其中所述閘極介電層的材料與所述密封層不同，且其中所述密封層經形成覆蓋所述閘極介電層。
  5. 如申請專利範圍第1項所述的用於形成積體電路的方法，其中所述密封層包括氮化矽、碳化矽、多晶矽或氮氧化矽。
  6. 如申請專利範圍第1項所述的用於形成積體電路的方法，其中所述記憶胞結構藉由使用氧化製程而形成。
  7. 如申請專利範圍第6項所述的用於形成積體電路的方法，其中所述記憶胞結構的所述形成包括： 形成記憶體閘極介電層、上覆於所述記憶體閘極介電層的記憶體閘極電極以及上覆於所述記憶體閘極電極的記憶體閘極硬式罩幕，其中所述記憶體閘極介電層由所述氧化製程形成。
  8. 如申請專利範圍第1項所述的用於形成積體電路的方法，更包括： 在所述密封層自所述第一裝置區域的所述移除之後及在所述記憶胞結構的所述形成之前在所述第一裝置區域中形成第二摻雜井。
  9. 如申請專利範圍第1項所述的用於形成積體電路的方法，更包括： 沈積覆蓋所述第一裝置區域及所述第二裝置區域且進一步覆蓋所述記憶胞結構的導電層；以及 圖案化所述導電層以形成上覆於所述摻雜井及至少部分地定義所述裝置結構的裝置閘極電極，且進一步形成與所述記憶胞結構毗鄰的記憶體閘極電極。
  10. 一種積體電路，包括： 半導體基底，包括第一裝置區域及第二裝置區域； 隔離結構，延伸入所述半導體基底的頂部表面，其中所述隔離結構界定及分離所述第一裝置區域及所述第二裝置區域； 記憶胞，上覆於所述第一裝置區域； 金屬氧化物半導體裝置，上覆於所述第二裝置區域；以及 擬結構，上覆於所述隔離結構，其中所述擬結構包括擬密封元件。
  11. 如申請專利範圍第10項所述的積體電路，其中所述擬密封元件包括氮化矽、碳化矽、氮氧化矽或多晶矽。
  12. 如申請專利範圍第10項所述的積體電路，其中所述擬密封元件直接接觸所述隔離結構。
  13. 如申請專利範圍第10項所述的積體電路，其中所述擬結構進一步包括擬介電元件，且其中所述擬密封元件上覆於所述擬介電元件。
  14. 如申請專利範圍第10項所述的積體電路，其中所述擬結構包括分別在所述記憶胞的相對側上的一對擬段。
  15. 如申請專利範圍第10項所述的積體電路，其中所述半導體基底的所述頂部表面具有在所述第一裝置區域處的第一頂部表面部分，且進一步具有在所述第二裝置區域處的第二頂部表面部分，且其中所述第一頂部表面部分凹至低於所述第二頂部表面部分。
  16. 如申請專利範圍第15項所述的積體電路，其中所述記憶胞包括記憶體閘極介電層及上覆於所述記憶體閘極介電層的記憶體閘極電極，其中所述第一頂部表面部分以一凹口深度凹至低於所述第二頂部表面部分，且其中所述記憶體閘極介電層的厚度為所述凹口深度的約1.75倍至2.25倍。
  17. 一種用於形成積體電路的方法，所述方法包括： 在半導體基底中形成隔離結構，其中所述隔離結構界定所述半導體基底的記憶體區域，且進一步界定所述半導體基底的周邊區域； 在所述周邊區域中形成摻雜井； 形成覆蓋所述記憶體區域及所述周邊區域，且進一步覆蓋所述摻雜井的密封層； 自所述記憶體區域而非所述周邊區域移除所述密封層； 藉由熱氧化製程在所述記憶體區域上形成閘極介電層，其中所述熱氧化製程使所述半導體基底的頂部表面凹進所述記憶體區域而非所述周邊區域； 在所述閘極介電層上方形成記憶體閘極電極； 在所述記憶體閘極電極的所述形成之後，自所述周邊區域移除所述密封層；以及 在所述周邊區域上形成周邊閘極電極，而同時形成與所述記憶體閘極電極毗鄰的第二記憶體閘極電極。
  18. 如申請專利範圍第17項所述的用於形成積體電路的方法，更包括： 形成覆蓋所述記憶體區域及所述周邊區域，且進一步覆蓋所述摻雜井的第二閘極介電層，其中所述密封層經形成覆蓋所述第二閘極介電層；以及 在所述閘極介電層的所述形成之前，自所述記憶體區域而非所述周邊區域移除所述第二閘極介電層。
  19. 如申請專利範圍第17項所述的用於形成積體電路的方法，更包括： 形成覆蓋所述記憶體區域及所述周邊區域，且進一步覆蓋所述摻雜井的第二閘極介電層，其中所述密封層自所述周邊區域的所述移除是在所述第二閘極介電層的所述形成之前執行；以及 圖案化所述第二閘極介電層以在所述周邊區域上形成周邊閘極介電層，其中周邊閘極介電層在所述周邊閘極電極之下。
  20. 如申請專利範圍第19項所述的用於形成積體電路的方法，其中所述第二閘極介電層的所述圖案化進一步在所述記憶體區域上形成記憶體閘極介電層，其中所述記憶體閘極介電層在所述第二記憶體閘極電極之下。
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