KR100973278B1 - 상변화 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 히터를 자기정렬적으로 형성하여 상변화막과의 접촉 계면이 균일하게 되도록 함과 아울러 상기 히터 하부에 히트 싱크를 형성하여 상변화막의 비정질 상을 안정적으로 형성할 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 셀 지역 및 주변 지역을 갖는 실리콘 기판; 상기 실리콘 기판의 셀 지역 상에 형성되며, 다수의 홀을 갖는 제1절연막; 상기 홀 내에 형성된 셀 스위칭 소자; 상기 셀 스위칭 상에 형성된 히트싱크; 상기 히트싱크의 중심부 상에 형성된 히터; 상기 히트싱크 상에 상기 히터를 둘러싸도록 형성된 스페이서; 상기 실리콘 기판의 주변 지역에 형성되며, 게이트절연막, 제1도전막, 제2도전막 및 하드마스크막의 적층 구조를 갖는 게이트; 상기 스페이서, 히터 및 히트싱크와 게이트가 형성된 실리콘 기판의 전면 상에 상기 셀 지역의 스페이서 및 히터와 상기 주변 지역의 게이트하드마스크막이 노출되도록 형성된 제2절연막; 및 상기 히터 상에 형성된 상변화막과 상부전극의 적층 패턴;을 포함한다.

Description

상변화 기억 소자 및 그의 제조방법{Phase change memory device and method for manufacturing the same}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 히터를 자기정렬적으로 형성하여 상변화막과의 접촉 계면이 균일하게 되도록 함과 아울러 상기 히터 하부에 히트 싱크를 형성하여 상변화막의 비정질 상을 안정적으로 형성할 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리를 들 수 있다.
그런데, 상기 디램은 우수한 메모리 소자임에도 불구하고 높은 전하 저장 능력이 요구되는 것과 관련해서 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 상기 플래쉬 메모리 또한 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되어 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 메모리 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 메모리 소자를 개발하기 위한 많은 연구들이 진행되고 있다. 그 한 예로서, 최근 상변화 기억 소자가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름에 따라 상기 전극들 사이에 개재된 상변화막이 결정질 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 상기 결정질 상태의 상변화막과 비정질 상태의 상변화막간 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
이와 같은 상변화 기억 소자의 개발시 고려되어야 할 중요한 사항 중의 하나는 프로그래밍 전류를 낮추는 것이다. 따라서, 최근의 상변화 기억 소자는 셀 스위칭 소자로서 NMOS 트랜지스터 대신에 수직형 PN 다이오드를 이용하고 있다.
또한, 도시하고 설명하지는 않았지만, 셀 스위칭 소자로서 수직형 PN 다이오드를 이용하는 상변화 기억 소자는 상변화막과의 접촉 면적을 작게 하는 히터를 형성하여 셀 스위칭 소자로부터의 전류 흐름이 상기 히터를 통해 상변화막에 전달되도록 하고 있다.
그러나, 상기 히터의 형성이 균일하지 못함은 물론 그 크기를 줄임에 어려움이 있는 바, 이에 대한 해결책이 필요하다.
게다가, 상변화 기억 소자는, 리세트 프로그래밍 시, 즉, 상변화막이 용융된 후에 급랭(quenching)될 때, 열전달이 히터 영역으로 일어나기 때문에 상기 히터 온도를 빠르게 낮추어야만 상기 상변화막이 비정질 상을 안정적으로 형성하여 고저 항의 리세트(reset) 상태를 형성할 수 있다.
그러나, 상기 상변화막이 용융된 후에 대부분의 열이 히터 영역으로 전달되기는 하지만, 상기 상변화막이 빠르게 냉각되지 못하기 때문에, 용융된 상변화막 내에서 핵생성이 일어나게 되고, 그 결과, 상기 핵생성이 비정질 상태인 리세트 저항을 낮추는 문제를 야기하게 된다. 이는, 비정질 상태의 리세트 저항을 낮게 만듦으로써 결정질 상태의 세트 저항과의 차이를 줄이게 되고, 그에 따라, 상변화 기억 소자의 센싱 마진이 저하되는 결과를 초래한다.
특히, 상변화 기억 소자는 비정질의 리세트 저항과 결정질의 세트 저항 차이를 이용하여 센싱을 하므로, 리세트 저항이 낮아지게 되면, 센싱 마진이 감소됨으로써 내구성 측면에서도 쉽게 열화될 수 있다.
본 발명의 실시예들은 히터를 자기정렬적으로 형성하여 상변화막과의 접촉 계면이 균일하게 되도록 한 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명의 실시예들은 상변화막의 비정질 상을 안정적으로 형성할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명에 따른 상변화 기억 소자는, 셀 지역 및 주변 지역을 갖는 실리콘 기판; 상기 실리콘 기판의 셀 지역 상에 형성되며, 다수의 홀을 갖는 제1절연막; 상기 홀 내에 형성된 셀 스위칭 소자; 상기 셀 스위칭 상에 형성된 히 트싱크; 상기 히트싱크의 중심부 상에 형성된 히터; 상기 히트싱크 상에 상기 히터를 둘러싸도록 형성된 스페이서; 상기 실리콘 기판의 주변 지역에 형성되며, 게이트절연막, 제1도전막, 제2도전막 및 하드마스크막의 적층 구조를 갖는 게이트; 상기 스페이서, 히터 및 히트싱크와 게이트가 형성된 실리콘 기판의 전면 상에 상기 셀 지역의 스페이서 및 히터와 상기 주변 지역의 게이트하드마스크막이 노출되도록 형성된 제2절연막; 및 상기 히터 상에 형성된 상변화막과 상부전극의 적층 패턴;을 포함한다.
또한, 본 발명에 따른 상변화 기억 소자는, 상기 셀 지역의 실리콘 기판 표면 내에 형성된 N+ 베이스 영역을 더 포함한다.
상기 셀 스위칭 소자는 N형 실리콘막과 P형 실리콘막이 적층된 구조를 갖는 수직형 PN 다이오드로 이루어진다.
상기 N형 실리콘막은 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖는다.
상기 P형 실리콘막은 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖는다.
상기 히트싱크는 W, Al, Cu 및 WSi 중 어느 하나로 이루어진다.
상기 히터는 TiW, TiN, TiAlN 및 WN 중 어느 하나로 이루어진다.
상기 스페이서는 질화막 및 산화막 중 적어도 어느 하나 이상의 단일막 또는 이중막으로 이루어진다.
상기 셀 스위칭 소자와 제1도전막은 단면상으로 볼 때 동일 높이를 갖는다.
상기 제1도전막은 폴리실리콘으로 이루어진다.
상기 제2도전막은 상기 히트싱크와 동일 물질로 이루어진다.
상기 히트싱크와 제2도전막은 단면상으로 볼 때 동일 높이를 갖는다.
상기 히터와 하드마스크막은 단면상으로 볼 때 동일 높이를 갖는다.
게다가, 본 발명에 따른 상변화 기억 소자는, 상기 게이트의 양측벽에 형성된 게이트 스페이서를 더 포함한다.
상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 이루어진다.
상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상이 이온주입된다.
상기 상부전극은 TiN, TiW, TiAlN 및 WN 중 어느 하나로 이루어진다.
다른 견지에서, 본 발명에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 주변 지역을 갖는 실리콘 기판 상에 상기 셀 지역에 대응해서 다수의 제1홀을 갖는 제1절연막을 형성하는 단계; 상기 제1홀 내에 셀 스위칭 소자를 형성하는 단계; 상기 실리콘 기판의 주변 지역에 형성된 제1절연막을 제거하는 단계; 상기 실리콘 기판의 주변 지역 상에 단면상으로 볼 때 상기 셀 지역의 제1절연막과 동일 높이가 되도록 게이트절연막과 제1도전막을 차례로 형성하는 단계; 상기 셀 지역의 제1절연막 및 셀 스위칭 소자와 상기 주변 지역의 제1도전막 상에 제2도전막 및 하드마스크막을 차례로 형성하는 단계; 상기 주변 지역에 형성된 하드마스크막, 제2도전막, 제1도전막 및 게이트절연막을 식각하여 상기 실리콘 기판의 주변 지역에 게이트를 형성하는 단계; 상기 셀 지역에 잔류하는 하드마스크막과 제2도전막을 식각하 여 상기 셀 스위칭 소자 상에 상기 제2도전막으로 이루어진 히트싱크를 형성하는 단계; 상기 셀 지역 및 주변 지역의 각 하드마스크막이 노출되도록 상기 셀 지역의 제1절연막과 상기 주변 지역의 실리콘 기판 상에 제2절연막을 형성하는 단계; 상기 히트싱크를 노출시키는 제2홀이 형성되도록 상기 셀 지역의 식각된 하드마스크막을 제거하는 단계; 상기 제2홀의 측벽 상에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 제2홀을 매립하는 형태로 히터를 형성하는 단계; 및 상기 히터를 포함한 제2절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;를 포함한다.
또한, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 제1절연막을 형성하는 단계 전, 상기 셀 지역의 실리콘 기판 표면 내에 N+ 베이스 영역을 형성하는 단계를 더 포함한다.
상기 셀 스위칭 소자는 수직형 PN 다이오드로 형성한다.
상기 셀 스위칭 소자를 형성하는 단계는, 상기 제1홀 내에 N형 실리콘막을 형성하는 단계; 및 상기 N형 실리콘막의 상측부에 P형 불순물을 이온주입해서 P형 실리콘막을 형성하는 단계;를 포함한다.
상기 N형 실리콘막을 형성하는 단계는 선택적 에피택셜 성장 공정으로 수행한다.
상기 N형 실리콘막은 P 또는 As 이온을 1ⅹ1018∼1ⅹ1020 이온/㎤의 농도로 도핑하여 형성한다.
상기 P형 실리콘막은 B 또는 BF2 이온을 1ⅹ1020∼1ⅹ1022 이온/㎤의 농도로 도핑하여 형성한다.
상기 제1도전막은 폴리실리콘으로 형성한다.
상기 히트싱크 물질인 제2도전막은 W, Al, Cu 및 WSi 중 어느 하나로 형성한다.
게다가, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 게이트를 형성하는 단계 후, 그리고, 상기 히트싱크를 형성하는 단계 전, 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함한다.
상기 스페이서는 질화막 및 산화막 중 적어도 어느 하나 이상의 단일막 또는 이중막으로 형성한다.
상기 히터는 TiW, TiN, TiAlN 및 WN 중 어느 하나로 형성한다.
상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성한다. 상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 이온주입하여 형성한다.
상기 상부전극은 TiN, TiW, TiAlN 및 WN 중 어느 하나로 형성한다.
본 발명은 히터를 자기정렬(self-aligned)적으로 형성함으로써 상기 히터의 크기를 용이하게 줄일 수 있음은 물론 상기 히터를 안정적으로 형성할 수 있으며, 이에 따라, 히터와 상변화막 간의 접촉 계면을 줄임으로써 프로그래밍 전류를 낮출 수 있다.
또한, 본 발명은 히터 아래에 히트싱크를 형성함으로써 상변화막으로부터의 열전달이 히터 영역으로 빠르게 이루어지도록 할 수 있으며, 이에 따라, 상변화막의 비정질 상을 안정적으로 형성함으로써 비정질의 리세트 저항이 낮아지는 것을 방지할 수 있고, 결과적으로, 비정질의 리세트 저항과 결정질의 세트 저항 차이를 크게 유지시킬 수 있어서 센싱 마진을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 셀 지역 및 주변 지역으로 구획된 실리콘 기판(100)의 상기 셀 지역의 표면 내에 N+ 베이스 영역(102)이 형성되어 있다. 상기 N+ 베이스 영역(102)은 셀 스위칭 소자인 수직형 PN 다이오드(110)와 워드라인(도시안됨) 간을 전기적으로 연결시키기 위해 형성되는 것이다. 상기 N+ 베이스 영역(102)을 포함한 실리콘 기판(100)의 셀 지역 상에 제1절연막(104)이 형성되어 있다. 상기 제1절연막(104) 내에는 셀 지역에 대응해서 다수의 제1홀(H)이 형성되어 있으며, 각 제1홀(H1) 내에는 셀 스위칭 소자로서 수직형 PN 다이오드(116)가 형성되어 있다.
상기 수직형 PN 다이오드(116)는 N형 실리콘막(106a)과 P형 실리콘막(106b)의 적층 구조로 이루어지며, 여기서, 상기 N형 실리콘막(106a)은 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖고, 상기 P형 실리콘막(106b)은 1ⅹ1020∼1ⅹ1022 이온/㎤ 의 도핑 농도를 갖는다.
상기 실리콘 기판(100)의 주변 지역 상에 게이트(130)가 형성되어 있다. 상기 게이트(130)는 게이트절연막(110), 제1도전막(112), 제2도전막(118) 및 하드마스크막(120)의 적층 구조를 갖는다. 상기 제1도전막(112)은, 예를 들어, 폴리실리콘으로 이루어지며, 단면상으로 볼 때, 상기 셀 스위칭 소자인 수직형 PN 다이오드(116)와 동일 높이를 갖는다. 상기 제2도전막(118)은, 예를 들어, W, Al, Cu 또는 WSi로 이루어지며, 상기 하드마스크막(120)은, 예를 들어, 질화막으로 이루어진다. 상기 게이트(130)의 양측벽에 게이트 스페이서(132)가 형성되어 있다. 상기 게이트 스페이서(132)는 제2도전막(118)이 산소와 반응하여 산화되는 것을 방지하기 위해 형성해주는 것이다.
상기 셀 지역의 각 수직형 PN 다이오드(116) 상에 히트싱크(118a)가 형성되어 있다. 상기 히트싱크(118a)는 상기 게이트(130)의 제2도전막(118)과 동일한 물질, 예를 들어, W, Al, Cu 및 WSi 중 어느 하나로 이루어지며, 단면상으로 볼 때, 상기 주변 지역에 형성된 게이트(130)의 제2도전막(118)과 동일 높이를 갖는다.
상기 히트싱크(118a)가 형성된 셀 지역 및 상기 게이트(130)가 형성된 주변 지역을 포함하는 실리콘 기판(100)의 전면 상에 제2절연막(134)이 형성되어 있다. 상기 제2절연막(134)은 상기 주변 지역에 형성된 게이트(130)의 하드마스크막(120)을 노출시키도록 형성되어 있으며, 또한, 셀 지역에 대응해서 각 히트싱크(118a)를 노출시키는 제2홀(H2)들을 구비한다.
상기 제2홀(H2)의 측벽 상에 스페이서(138)가 형성되어 있으며, 상기 스페이 서(138)가 형성된 제2홀(H2)을 매립하는 형태로 히터(140)가 형성되어 있다. 따라서, 상기 히터(140)는 상기 히트싱크(118a)의 중심부 상에 배치되며, 상기 스페이서(138)는 상기 히트싱크(140)의 가장자리부 상에 배치되면서 상기 히터(140)를 둘러싸는 형태가 된다. 상기 히터(140)는 TiW, TiN, TiAlN 및 WN 중 어느 하나로 형성되며, 단면 상으로 볼 때 주변 지역에 형성된 게이트(130)의 하드마스크막(120)과 동일 높이를 갖는다. 상기 스페이서(138)는 질화막 또는 산화막의 단일막으로 이루어진다.
상기 히터(140)를 포함한 상기 제2절연막(134) 상에 상변화막(142)과 상부전극(144)의 적층 패턴이 형성되어 있다. 상기 상변화막(142)과 상부전극(144)의 적층 패턴은, 예를 들어, N+ 베이스 영역(102)의 연장 방향과 수직하는 방향을 따라 라인 형태로 형성된다.
한편, 도시되지 않았으나, 상기 상변화막(142)과 상부전극(144)의 적층 패턴을 포함한 제2절연막(134) 상에는 제3절연막이 형성되어 있으며, 상기 제3절연막 상에는 상부전극 콘택을 통해 상기 상부전극(144)과 연결되게 비트라인이 형성되어 있고, 상기 비트라인을 덮도록 상기 제3절연막 상에는 제4절연막이 형성되어 있으며, 상기 제4절연막 상에는 콘택을 통해 상기 N+ 베이스 영역(102)과 전기적으로 연결되고, 그리고, 상기 비트라인과 수직하는 방향으로 연장하게 워드라인이 형성되어 있다.
이와 같이, 본 발명의 상변화 기억 소자에 따르면, 히터가 제2절연막의 제2홀 내에 자기정렬적으로 형성되며, 아울러, 스페이서에 의해 그 크기가 감소되기 때문에 상기 히터를 균일하게 형성할 수 있고, 특히, 상변화막과의 접촉 면적을 줄여서 프로그래밍 전류를 낮출 수 있다.
또한, 본 발명의 상변화 기억 소자에 따르면, 히터 아래에 히트싱크가 형성되기 때문에, 상기 히트싱크에 의해 상변화막이 급랭 될 때 열전달이 히터 영역으로 빠르게 이루어지게 되고, 그에 따라, 상기 상변화막의 비정질 상을 안정적으로 형성할 수 있다. 그 결과, 본 발명의 상변화 기억 소자는 비정질의 리세트 저항과 결정질의 세트 저항 간 차이를 크게 유지할 수 있으므로 향상된 센싱 마진을 갖게 된다.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 셀 지역 및 주변 지역을 갖는 실리콘 기판(100)에 각 지역에서의 활성영역을 한정한 후, 상기 셀 지역의 활성영역 표면 내에 N형 불순물을 이온주입해서 N+ 베이스 영역(102)을 형성한다. 상기 N+ 베이스 영역(102)을 포함한 실리콘 기판(100)의 전면 상에 제1절연막(104)을 형성한 후, 상기 제1절연막(104)을 식각해서 셀 지역에 대응하는 제1절연막(104) 부분에 다수의 제1홀(H1)을 형성한다.
도 2b를 참조하면, 선택적 에피텍셜 성장(Selective Epitaxial Growth) 공정을 통해 상기 제1홀(H)들 내에 각각 N형 실리콘막(106a)을 성장시킨 후, 상기 제1절연막(104)의 상단부까지 성장된 N형 실리콘막(106a) 부분을 CMP(Chemical Mechanical Polishing) 공정으로 제거한다. 상기 N형 실리콘막(106a)은 P 또는 As 이온을 1ⅹ1018∼1ⅹ1020 이온/㎤의 농도로 이온주입해서 형성한다. 여기서, 상기 N형 실리콘막(106a)은 N+ 베이스 영역(102)과 후속에서 형성될 P형 실리콘막 사이의 전계(electric field)를 줄이는 역할을 한다.
도 2c를 참조하면, N형 실리콘막(106a)을 포함하여 셀 지역에 형성된 제1절연막(104) 부분을 가리도록 제1마스크패턴(108)을 형성한 다음, 상기 제1마스크패턴(108)을 식각 마스크로 이용한 식각 공정을 통해 주변 지역에 형성된 제1절연막(104) 부분을 제거한다. 상기 제1마스크패턴(108)은, 예를 들어, 감광막의 도포, 노광 및 현상을 통해 형성한다.
도 2d를 참조하면, 공지의 공정에 따라 상기 제1마스크패턴을 제거한다. 상기 제1절연막(104)이 제거된 주변 지역을 포함한 기판 결과물의 전면 상에 게이트절연막(110)과 제1도전막(112)을 차례로 형성한 후, CMP 공정으로 셀 지역의 제1절연막(104) 상에 형성된 게이트절연막(110) 및 제1도전막(112)을 제거한다. 상기 게이트절연막(110)은, 예를 들어, 산화막으로 형성하며, 상기 제1도전막(112)은, 예를 들어, 폴리실리콘막으로 형성한다.
도 2e를 참조하면, 상기 실리콘 기판(100)의 주변 지역을 가리도록 제2마스크 패턴(114)을 형성한다. 상기 제2마스크 패턴(114)은, 예를 들어, 감광막의 도포, 노광 및 현상을 통해 형성한다. 상기 제2마스크 패턴(114)을 이온주입 마스크로 이용해서 셀 지역의 노출된 N형 실리콘막(106a) 내에 P형 불순물을 이온주입하여 상기 N형 실리콘막(106a)의 상측부에 P형 실리콘막(106b)을 형성하고, 이를 통 해, 상기 셀 지역의 제1홀 내에 셀 스위칭 소자로서 N형 실리콘막(106a)과 P형 실리콘막(106b)의 적층 구조로 이루어진 수직형 PN 다이오드(116)를 형성한다. 상기 P형 실리콘막(106b)은 P형 불순물로서 B 또는 BF2 이온을 1ⅹ1020∼1ⅹ1022 이온/㎤의 농도로 이온주입해서 형성한다.
여기서, 상기 셀 지역에 형성된 셀 스위칭 소자인 수직형 PN 다이오드(116)는 단면상으로 볼 때 상기 주변 지역에 형성된 게이트절연막(110)을 포함한 제2도전막(112)과 동일 높이를 갖도록 형성된다.
도 2f를 참조하면, 공지의 공정에 따라 상기 제2마스크 패턴을 제거한다. 상기 셀 지역의 수직형 PN 다이오드(116)를 포함한 제1절연막(104)과 상기 주변 지역의 게이트절연막(110)을 포함한 제1도전막(112) 상에 제2도전막(118)과 하드마스크막(120)을 차례로 형성한다. 상기 제2도전막(118)은, 예를 들어, W, Al, Cu 및 WSi 중 어느 하나의 금속계막으로 형성하며, 상기 하드마스크막(120)은, 예를 들어, 질화막으로 형성한다.
도 2g를 참조하면, 주변 지역에 형성된 하드마스크막(120), 제2도전막(118), 제1도전막(112) 및 게이트절연막(110)을 식각해서 상기 주변 지역에 게이트절연막(110), 제1도전막(112), 제2도전막(118) 및 하드마스크막(120)의 적층 구조로 이루어진 게이트(130)를 형성한다. 상기 게이트(130)의 양측벽 상에 공지의 공정에 따라 산화막 및 질화막 중 어느 하나 이상의 단일막 또는 다중막으로 이루어진 게이트 스페이서(132)를 형성한다.
도 2h를 참조하면, 셀 지역 상에 잔류되어 있는 하드마스크막(120)과 제2도전막(118)을 식각하여 상기 셀 지역의 수직형 PN 다이오드(116) 상에 상기 제2도전막으로 이루어진 히트싱크(118a)를 형성한다. 상기 히트싱크(118a)는, 전술한 바와 같이, 제2도전막(118) 물질인 W, Al, Cu 및 WSi 중 어느 하나의 금속계막으로 이루어지며, 제조 완료된 상변화 기억 소자에서 용융된 상변화막에서 발생된 열이 히터 영역으로 신속하게 전달될 수 있도록 역할한다.
여기서, 상기 셀 지역의 히트싱크(118a)와 상기 주변 지역의 제2도전막(118)은, 전술한 바와 같이, 동일 레벨의 막으로 형성되며, 특히, 단면상으로 볼 때, 동일 높이를 갖는다.
도 2i를 참조하면, 히트싱크(118a) 및 게이트(130)가 형성된 기판 결과물의 전면 상에 제2절연막(134)을 형성한다. 그런다음, 상기 셀 지역의 히트싱크(118a) 상에 잔류되어 있는 하드마스크막(120) 및 상기 주변 지역의 게이트(130)의 하드마스크막(120)이 노출되도록 CMP 공정으로 상기 제2절연막(134)을 연마한다.
도 2j를 참조하면, 주변 지역을 가리도록 제2절연막(134) 및 게이트(130) 상에 제3마스크패턴(136)을 형성한다. 상기 제3마스크패턴(136)은, 예를 들어, 감광막의 도포, 노광 및 현상 공정을 통해 형성한다. 상기 제3마스크패턴(136)으로부터 가려지지 않은 셀 지역에서의 노출된 하드마스크막을 제거하고, 이를 통해, 상기 히트싱크(118a)를 노출시키는 제2홀(H2)을 형성한다.
도 2k를 참조하면, 공지의 공정에 따라 상기 제2마스크패턴을 제거한 상태에서, 상기 제2홀(H2)을 포함한 제2절연막(134) 상에 질화막을 형성한다. 상기 질화 막(134)은 상기 제2홀(H2)이 매립되지 않는 두께로 증착해야 한다. 상기 질화막을 에치백하여 상기 제2홀(H2)의 양측벽에 스페이서(138)를 형성한다. 여기서, 상기 스페이서(138)는 히트싱크(118a)의 가장자리부 상에 배치된 형태가 된다.
상기 스페이서(138)가 형성된 제2홀(H2)을 매립하도록 기판 결과물 상에 히터 물질을 형성한다. 상기 히터 물질로서는 열전도도가 높으면서 후속에서 형성될 상변화막과 반응성이 낮은 물질, 예를 들어, TiW, TiN, TiAlN 및 WN 중 어느 하나를 이용한다. 상기 제2홀(H2) 내에만 잔류되도록 히터 물질을 제거하고, 이를 통해, 상기 스페이서(138)가 형성된 제2홀(H2)을 매립하는 형태를 갖는 히터(140)를 형성한다. 여기서, 상기 히터(140)는 자기-정렬(Self-Aligned)적으로 형성될 뿐만 아니라 상기 스페이서(138)에 의해 그 크기가 감소되기 때문에, 그 형성이 균일함은 물론 후속에서 형성될 상변화막의 접촉 면적을 줄일 수 있어서 프로그래밍 전류를 낮출 수 있다.
도 2l을 참조하면, 상기 히터(140)를 포함한 제2절연막(134) 상에 상변화 물질막과 상부전극용 도전막을 차례로 증착한 후, 이들을 패터닝하여 상변화막(142)과 상부전극(144)의 적층 패턴을 형성한다. 상기 상변화막(142)과 상부전극(144)의 적층 패턴은 N+ 베이스 영역(102)의 연장 방향과 수직하는 방향을 따라 연장하는 라인 형태로 형성한다. 상기 상변화막(142)은 캘코제나이드(Chalcogenide) 물질인 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성한다. 또한, 상기 상변화막(142)은 상기의 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 불순물로 이온주입해서 형성한다. 상기 상부전극(144)은 TiN, TiW, TiAlN 및 WN 중 어느 하나로 형성한다.
이후, 도시하지는 않았으나, 상기 상변화막(142)과 상부전극(144)의 적층 패턴을 덮도록 제3절연막을 형성한 후, 상기 제3절연막 상에 상부전극 콘택을 통해 상기 상부전극과 연결되는 비트라인을 형성한다. 상기 비트라인은 상변화막(142)과 상부전극(144)의 적층 패턴과 평행한 방향을 따라 연장하도록 형성한다. 그런 다음, 상기 비트라인을 덮도록 제4절연막을 형성한 후, 상기 제4절연막 상에 셀 지역의 N+ 베이스 영역(102)과 전기적으로 연결되는 워드라인을 형성한다. 상기 워드라인은 비트라인과 수직하는 방향을 따라 연장하도록 형성한다. 그리고나서, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 실시예에 따른 상변화막 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 히터 아래에 히트싱크를 형성해줌으로써 상변화막으로부터의 열전달이 히터 영역으로 빠르게 이루어지도록 할 수 있으며, 이에 따라, 상기 상변화막이 안정적으로 비정질 상을 형성할 수 있어서 고저항의 리세트 상태를 형성할 수 있고, 이 결과, 리세트 저항과 세트 저항의 차이를 크게 함으로써 센싱 마진을 향상시킬 수 있다.
또한, 본 발명은 히터를 자기정렬적으로 형성할 뿐만 아니라 스페이서에 의해 그 크기를 줄임으로써 상기 히터의 형성을 균일하게 할 수 있으며, 또한, 상변화막과의 접촉 면적을 감소시켜서 프로그래밍 전류를 낮출 수 있다.
한편, 전술한 본 발명의 일 실시예에서는 히터 크기를 감소시키기 위한 스페이서의 형성을 산화막 또는 질화막의 단일막으로 하였지만, 도 3에 도시된 바와 같 이, 상기 스페이서(138)를 서로 다른 물질, 예를 들어, 산화막과 질화막의 이중막 구조로 형성하는 것도 가능하다.
또한, 도시하지는 않았으나, 상기 스페이서는 산화막과 질화막의 다중막 구조로 형성하는 것도 가능하다.
도 3에서, 도면부호 138a는 질화막 스페이서를, 138b는 산화막 스페이서를 각각 나타낸다. 그리고, 이중막 구조의 스페이서 이외에, 다른 구성들은 이전 실시예의 그것들과 동일하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.

Claims (32)

  1. 셀 지역 및 주변 지역을 갖는 실리콘 기판;
    상기 실리콘 기판의 셀 지역 상에 형성되며, 다수의 홀을 갖는 제1절연막;
    상기 홀 내에 형성된 셀 스위칭 소자;
    상기 셀 스위칭 상에 형성된 히트싱크;
    상기 히트싱크의 중심부 상에 형성된 히터;
    상기 히트싱크 상에 상기 히터를 둘러싸도록 형성된 스페이서;
    상기 실리콘 기판의 주변 지역에 형성되며, 게이트절연막, 제1도전막, 제2도전막 및 하드마스크막의 적층 구조를 갖는 게이트;
    상기 스페이서, 히터 및 히트싱크와 게이트가 형성된 실리콘 기판의 전면 상에 상기 셀 지역의 스페이서 및 히터와 상기 주변 지역의 하드마스크막이 노출되도록 형성된 제2절연막; 및
    상기 히터 상에 형성된 상변화막과 상부전극의 적층 패턴;
    을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 셀 지역의 실리콘 기판 표면 내에 형성된 N+ 베이스 영역을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 셀 스위칭 소자는 N형 실리콘막과 P형 실리콘막이 적층된 구조를 갖는 수직형 PN 다이오드로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  4. 제 3 항에 있어서,
    상기 N형 실리콘막은 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
  5. 제 4 항에 있어서,
    상기 P형 실리콘막은 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 히트싱크는 W, Al, Cu 및 WSi 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  7. 제 1 항에 있어서, 상기 히터는 TiW, TiN, TiAlN 및 WN 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  8. 제 1 항에 있어서,
    상기 스페이서는 질화막 및 산화막 중 적어도 어느 하나 이상의 단일막 또는 이중막으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  9. 제 1 항에 있어서,
    상기 셀 스위칭 소자와 제1도전막은 단면상으로 볼 때 동일 높이를 갖는 것을 특징으로 하는 상변화 기억 소자.
  10. 제 1 항에 있어서,
    상기 제1도전막은 폴리실리콘으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  11. 제 1 항에 있어서,
    상기 제2도전막은 상기 히트싱크와 동일 물질로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  12. 제 1 항에 있어서,
    상기 히트싱크와 제2도전막은 단면상으로 볼 때 동일 높이를 갖는 것을 특징으로 하는 상변화 기억 소자.
  13. 제 1 항에 있어서,
    상기 히터와 하드마스크막은 단면상으로 볼 때 동일 높이를 갖는 것을 특징으로 하는 상변화 기억 소자.
  14. 제 1 항에 있어서,
    상기 게이트의 양측벽에 형성된 게이트 스페이서를 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  15. 제 1 항에 있어서,
    상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  16. 제 15 항에 있어서,
    상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상이 이온주입된 것을 특징으로 하는 상변화 기억 소자.
  17. 제 1 항에 있어서,
    상기 상부전극은 TiN, TiW, TiAlN 및 WN 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  18. 셀 지역 및 주변 지역을 갖는 실리콘 기판 상에 상기 셀 지역에 대응해서 다수의 제1홀을 갖는 제1절연막을 형성하는 단계;
    상기 제1홀 내에 셀 스위칭 소자를 형성하는 단계;
    상기 실리콘 기판의 주변 지역에 형성된 제1절연막을 제거하는 단계;
    상기 실리콘 기판의 주변 지역 상에 단면상으로 볼 때 상기 셀 지역의 제1절연막과 동일 높이가 되도록 게이트절연막과 제1도전막을 차례로 형성하는 단계;
    상기 셀 지역의 제1절연막 및 셀 스위칭 소자와 상기 주변 지역의 제1도전막 상에 제2도전막 및 하드마스크막을 차례로 형성하는 단계;
    상기 주변 지역에 형성된 하드마스크막, 제2도전막, 제1도전막 및 게이트절연막을 식각하여 상기 실리콘 기판의 주변 지역에 게이트를 형성하는 단계;
    상기 셀 지역에 잔류하는 하드마스크막과 제2도전막을 식각하여 상기 셀 스위칭 소자 상에 상기 제2도전막으로 이루어진 히트싱크를 형성하는 단계;
    상기 셀 지역 및 주변 지역의 각 하드마스크막이 노출되도록 상기 셀 지역의 제1절연막과 상기 주변 지역의 실리콘 기판 상에 제2절연막을 형성하는 단계;
    상기 히트싱크를 노출시키는 제2홀이 형성되도록 상기 셀 지역의 식각된 하드마스크막을 제거하는 단계;
    상기 제2홀의 측벽 상에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 제2홀을 매립하는 형태로 히터를 형성하는 단계; 및
    상기 히터를 포함한 제2절연막 상에 상변화막과 상부전극의 적층 패턴을 형 성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 제1절연막을 형성하는 단계 전, 상기 셀 지역의 실리콘 기판 표면 내에 N+ 베이스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 셀 스위칭 소자는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 셀 스위칭 소자를 형성하는 단계는,
    상기 제1홀 내에 N형 실리콘막을 형성하는 단계; 및
    상기 N형 실리콘막의 상측부에 P형 불순물을 이온주입해서 P형 실리콘막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 N형 실리콘막을 형성하는 단계는 선택적 에피택셜 성장 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 N형 실리콘막은 P 또는 As 이온을 1ⅹ1018∼1ⅹ1020 이온/㎤의 농도로 도핑하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  24. 제 21 항에 있어서,
    상기 P형 실리콘막은 B 또는 BF2 이온을 1ⅹ1020∼1ⅹ1022 이온/㎤의 농도로 도핑하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  25. 제 18 항에 있어서,
    상기 제1도전막은 폴리실리콘으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  26. 제 18 항에 있어서,
    상기 히트싱크 물질인 제2도전막은 W, Al, Cu 및 WSi 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  27. 제 18 항에 있어서,
    상기 게이트를 형성하는 단계 후, 그리고, 상기 히트싱크를 형성하는 단계 전, 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  28. 제 18 항에 있어서,
    상기 스페이서는 질화막 및 산화막 중 적어도 어느 하나 이상의 단일막 또는 이중막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  29. 제 18 항에 있어서,
    상기 히터는 TiW, TiN, TiAlN 및 WN 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  30. 제 18 항에 있어서,
    상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  31. 제 30 항에 있어서,
    상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 이온주입하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  32. 제 18 항에 있어서,
    상기 상부전극은 TiN, TiW, TiAlN 및 WN 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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