KR20090026674A - 수직형 피엔 다이오드의 형성방법 - Google Patents

수직형 피엔 다이오드의 형성방법 Download PDF

Info

Publication number
KR20090026674A
KR20090026674A KR1020070091788A KR20070091788A KR20090026674A KR 20090026674 A KR20090026674 A KR 20090026674A KR 1020070091788 A KR1020070091788 A KR 1020070091788A KR 20070091788 A KR20070091788 A KR 20070091788A KR 20090026674 A KR20090026674 A KR 20090026674A
Authority
KR
South Korea
Prior art keywords
conductive
epitaxial layer
region
silicon epitaxial
type
Prior art date
Application number
KR1020070091788A
Other languages
English (en)
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070091788A priority Critical patent/KR20090026674A/ko
Publication of KR20090026674A publication Critical patent/KR20090026674A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 SEG(Selective Epitaxial Growth) 공정시 가해지는 열적 스트레스를 감소시켜 소자 특성을 향상시킬 수 있는 수직형 PN 다이오드의 형성방법을 개시한다. 개시된 본 발명에 따른 수직형 PN 다이오드의 형성방법은, 반도체 기판의 활성 영역을 정의하는 단계; 상기 활성 영역의 전면 상에 제1도전형 실리콘 에피층을 형성하는 단계; 상기 제1도전형 실리콘 에피층이 상기 활성 영역 상에서 다수개의 필라(Pillar)형으로 잔류되도록 상기 제1도전형 실리콘 에피층을 식각하는 단계; 및 상기 식각된 제1도전형 실리콘 에피층 내의 상부에 제2도전형 불순물을 도핑시키는 단계;를 포함한다.

Description

수직형 피엔 다이오드의 형성방법{METHOD FOR FORMING VERTICAL TYPE PN DIODE}
본 발명은 수직형 PN 다이오드의 형성방법에 관한 것으로, 보다 상세하게는, SEG(Selective Epitaxial Growth) 공정시 가해지는 열적 스트레스를 감소시켜 소자 특성을 향상시킬 수 있는 수직형 PN 다이오드의 형성방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되 고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
자세하게, 상기 상변환 기억 소자는 상변화막으로 칼코제나이드(Chalcogenide)막을 이용한다. 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)으로 이루어진 화합물막으로서, 인가된 전류에 의해 발생하는 열, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어난다. 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 이러한 상변화 기억 소자의 셀 크기가 10F2 이하로 작아지면서, 게이트 구조가 아닌 수직형(Vertical Type) PN 다이오드 구조를 적용하고 있다. 상기 PN 다이오드는 통상 이온주입 공정을 통해 활성 영역의 표면에 형성된 N형 불순물 영역 상에서 N영역과 P영역의 적층 구조로 형성된다.
이하에서는, 종래 기술에 따른 수직형 PN 다이오드의 형성방법을 간략하게 설명하도록 한다.
먼저, 셀 영역 및 페리 영역으로 구획된 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성한다. 그런 다음, 상기 셀 영역의 활성 영역 표면 내에 N형 불순물 영역을 형성한 후, 상기 페리 영역의 활성 영역에 게이트를 형성하고 상기 게이트 양측의 반도체 기판 내에 접합 영역을 형성한다.
이어서, 상기 N형 불순물 영역 및 게이트를 덮도록 제1절연막을 증착한 후, 상기 제1절연막을 식각하여 셀 영역의 N형 불순물 영역을 노출시키는 콘택홀을 형성한다. 그리고 나서, 상기 콘택홀 저면의 N형 불순물 영역으로부터 SEG(Selective Epitaxial Growth) 공정을 통해 N형 실리콘 에피층을 성장시킨다.
계속해서, 상기 N형 실리콘 에피층에 대해 P영역 불순물 이온주입 공정을 수행하여 상기 콘택홀 저면의 N형 불순물 영역 상에 N영역과 P영역이 적층된 구조의 수직형 PN 다이오드를 형성한다.
그러나, 전술한 종래 기술의 경우에는 상기 N형 실리콘 에피층이 100nm 이하 크기의 좁은 콘택홀 내에서 2000Å 이상의 높이로 형성되므로, 소망하는 높이의 실리콘 에피층을 성장시키기 위해서는 SEG 공정을 800℃ 이상의 고온 분위기에서 적어도 한 시간 이상의 오랜 시간 동안 수행할 수밖에 없다.
그 결과, 상기 SEG 공정시 페리 영역의 접합 영역에 도핑되어 있던 불순물들 이 확산되면서 게이트의 특성이 열화되며, 셀 영역에 형성된 N형 불순물 영역에 도핑되어 있던 N형 불순물들이 확산된다. 이 때문에, 상변화 기억 소자의 특성이 저하된다.
본 발명은 SEG(Selective Epitaxial Growth) 공정시 가해지는 열적 스트레스를 감소시킬 수 있는 수직형 PN 다이오드의 형성방법을 제공한다.
또한, 본 발명은 소자 특성을 향상시킬 수 있는 수직형 PN 다이오드의 형성방법을 제공한다.
본 발명의 일 실시예에 따른 수직형 PN 다이오드의 형성방법은, 반도체 기판의 활성 영역을 정의하는 단계; 상기 활성 영역의 전면 상에 제1도전형 실리콘 에피층을 형성하는 단계; 상기 제1도전형 실리콘 에피층이 상기 활성 영역 상에서 다수개의 필라(Pillar)형으로 잔류되도록 상기 제1도전형 실리콘 에피층을 식각하는 단계; 및 상기 식각된 제1도전형 실리콘 에피층 내의 상부에 제2도전형 불순물을 도핑시키는 단계;를 포함한다.
여기서, 상기 활성 영역을 정의하는 단계 후, 그리고, 상기 제1도전형 실리콘 에피층을 형성하는 단계 전, 상기 활성 영역 표면 내에 라인 타입의 제1도전형 불순물 영역을 형성하는 단계;를 더 포함한다.
상기 제1도전형은 N형이고, 제2도전형이다.
상기 제1도전형 실리콘 에피층은 SEG(Selective Epitaxial Growth) 공정을 통해 형성한다.
상기 제1도전형 실리콘 에피층을 형성하는 단계 후, 그리고, 상기 제1도전형 실리콘 에피층을 식각하는 단계 전, 상기 제1도전형 실리콘 에피층을 상면을 평탄화시키는 단계;를 더 포함한다.
상기 제1도전형 실리콘 에피층을 식각하는 단계 후, 그리고, 상기 제2도전형 불순물을 도핑시키는 단계 전, 상기 식각된 제1도전형 실리콘 에피층 사이의 공간을 매립하도록 절연막을 증착하는 단계; 및 상기 절연막을 상기 제1도전형 실리콘 에피층의 상면이 노출되도록 평탄화시키는 단계;를 더 포함한다.
상기 제2도전형 불순물을 도핑시키는 단계는, B, 또는, BF2를 사용하여 1.0×1019∼1.0×1022이온/cm3의 도우즈와 10∼80KeV의 에너지로 수행한다.
또한, 본 발명의 다른 실시예에 따른 수직형 PN 다이오드의 형성방법은, 반도체 기판의 활성 영역을 정의하는 단계; 상기 활성 영역의 전면 상에 제1도전형 실리콘 에피층을 형성하는 단계; 상기 제1도전형 실리콘 에피층 내의 상부에 제2도전형 불순물을 도핑시키는 단계; 및 상기 제2도전형 불순물이 도핑된 제1도전형 실리콘 에피층이 상기 활성 영역 상에서 다수개의 필라(Pillar)형으로 잔류되도록 제2도전형 불순물이 도핑된 제1도전형 실리콘 에피층을 식각하는 단계;를 포함한다.
여기서, 상기 활성 영역을 정의하는 단계 후, 그리고, 상기 제1도전형 실리콘 에피층을 형성하는 단계 전, 상기 활성 영역 표면 내에 라인 타입의 제1도전형 불순물 영역을 형성하는 단계;를 더 포함한다.
상기 제1도전형은 N형이고, 제2도전형은 P형이다.
상기 제1도전형 실리콘 에피층은 SEG(Selective Epitaxial Growth) 공정을 통해 형성한다.
상기 제1도전형 실리콘 에피층을 형성하는 단계 후, 그리고, 상기 제2도전형 불순물을 도핑시키는 단계 전, 상기 제1도전형 실리콘 에피층을 상면을 평탄화시키는 단계;를 더 포함한다.
상기 제2도전형 불순물을 도핑시키는 단계는, B, 또는, BF2를 사용하여 1.0×1019∼1.0×1022이온/cm3의 도우즈와 10∼80KeV의 에너지로 수행한다.
상기 제2도전형 불순물이 도핑된 제1도전형 실리콘 에피층을 식각하는 단계 후, 상기 식각된 제2도전형 불순물이 도핑된 제1도전형 실리콘 에피층 사이의 공간을 매립하도록 절연막을 증착하는 단계; 및 상기 절연막을 상기 제1도전형 실리콘 에피층의 상면이 노출되도록 평탄화시키는 단계;를 더 포함한다.
본 발명은 반도체 기판 활성 영역의 표면 내에 라인 타입의 N형 불순물 영역을 형성한 후, 상기 N형 불순물 영역으로부터 SEG 공정을 통해 N형 실리콘 에피층을 성장시킨다. 그런 다음, 상기 N형 실리콘 에피층을 패터닝함과 아울러 P형 불순물을 도핑시켜 수직형 PN 다이오드를 형성한다.
이렇게 하면, N형 불순물 영역으로부터 전체적으로 N형 실리콘 에피층을 형 성할 수 있으므로, 절연막 내에 형성된 좁은 콘택홀로부터 N형 실리콘 에피층을 성장시키는 종래의 경우보다 상기 SEG 공정의 수행 시간을 감소시킬 수 있으며, 이를 통해, 상기 SEG 공정시 가해지는 열적 스트레스를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 수직형 PN 다이오드의 형성방법을 설명하기 위한 공정별 평면도 및 A-A´선과 B-B´선에 대응하는 단면도이다.
도 1a를 참조하면, 셀 영역 및 페리 영역으로 구획된 반도체 기판(100)의 각 영역에 활성 영역(102, 104)을 정의하는 소자분리막(106)을 형성한다. 상기 활성 영역(102, 104)은 셀 영역에서 동일한 간격으로 이격되는 라인(Line) 타입으로 형성되며, 페리 영역에서 서로 이격되도록 형성한다.
도 1b를 참조하면, 상기 셀 영역의 활성 영역(102) 표면 내에만 선택적으로 N형 불순물 영역(108)을 형성한다. 상기 N형 불순물 영역(108)은 N형 불순물 이온주입 공정을 통해 라인 타입으로 형성하며, 이때, 상기 이온주입 공정은 1.0×1019∼1.0×1022이온/cm3의 도우즈로 수행함이 바람직하다.
상기 N형 불순물 영역(108)은 후속으로 형성되는 수직형 PN 다이오드와 워드 라인을 전기적으로 연결하는 역할을 하며, 상기 수직형 PN 다이오드로부터 워드 라인으로의 전류 흐름을 높이기 위해서는 N형 불순물 영역(108)의 직렬 저항이 낮아 야 한다.
도 1c를 참조하면, 상기 페리 영역의 활성 영역(104) 상에 게이트(110)를 형성하고 상기 게이트(110) 양측의 반도체 기판(100) 내에 접합 영역(도시안됨)을 형성한다. 상기 게이트(110)는 상기 페리 영역의 활성 영역(104) 상에서 일 방향으로 연장되도록 형성한다. 그리고, 상기 페리 영역의 활성 영역(104) 상에 게이트(110)를 형성한 후에 상기 셀 영역의 활성 영역(102)의 표면 내에 N형 불순물 영역(108)을 형성해도 무방하다.
도 1d를 참조하면, 상기 페리 영역의 활성 영역(104) 상의 게이트(110)를 덮도록 상기 반도체 기판(100)의 페리 영역에 제1절연막(112)을 형성한다. 그런 다음, 상기 제1절연막(112) 상에 상기 셀 영역을 노출시키는 제1마스크패턴(MK1)을 형성한다.
이때, 상기 제1마스크패턴(MK1)은 셀 영역 전체를 노출시키거나, 또는, 셀 영역의 일부, 즉, 셀 영역의 활성 영역(102)을 노출시키도록 형성한다. 또한, 상기 셀 영역과 페리 영역의 경계에 형성되는 제1마스크패턴(MK1)의 하부에 셀 영역과 페리 영역 간의 단차를 해소하기 위한 더미 패턴(도시안됨)을 형성하는 것도 가능하다.
도 1e를 참조하면, 상기 제1마스크패턴에 의해 노출된 셀 영역의 활성 영역(102)에 형성된 N형 불순물 영역(108)의 전면 상으로부터 SEG(Selective Epitaxial Growth) 공정을 통해 N형 실리콘 에피층(114)을 성장시킨 후, 상기 제1마스크패턴을 제거한다.
이때, 상기 N형 실리콘 에피층(114)은 상기 제1절연막(112)과 유사한 높이로 형성함이 바람직하며, N형 실리콘 에피층(114)이 제1절연막(112)보다 높은 높이로 성장되었을 경우에는, 상기 제1절연막(112) 노출될 때까지 상기 N형 실리콘 에피층(114)을 CMP(Chemical Mechanical Polishing)한다.
여기서, 본 발명은 고온 분위기에서 수행될 수 밖에 없는 SEG 공정을 넓게 개방되어 있는 셀 영역의 N형 불순물 영역(108)에서 전체적으로 수행할 수 있으므로, 상기 SEG 공정의 수행 시간을 종래보다 감소시킬 수 있으며, 이를 통해, 상기 SEG 공정시 셀 영역 및 페리 영역에 가해지는 열적 스트레스를 감소시킬 수 있다.
따라서, 본 발명은 상기 페리 영역에 형성된 접합 영역(도시안됨) 및 셀 영역에 형성된 N형 불순물 영역(108)으로부터 불순물이 확산되는 것을 방지하여 상기 페리 영역의 게이트(110) 특성 열화를 억제할 수 있으며, 이를 통해, 상변화 기억 소자의 특성을 향상시킬 수 있다.
도 1f를 참조하면, 상기 N형 실리콘 에피층(114)이 형성된 반도체 기판(100) 상에 PN 다이오드 형성 영역을 노출시키는 제2마스크패턴(MK2)을 형성한다. 그런 다음, 상기 N형 실리콘 에피층(114)이 상기 N형 불순물 영역(108) 상에서 다수개의 필라(Pillar)형으로 잔류되도록 상기 제2마스크패턴(MK2)에 의해 노출된 N형 실리콘 에피층(114)을 상기 N형 불순물 영역(108)이 노출될 때까지 식각한다.
도 1g를 참조하면, 상기 제2마스크패턴을 제거한 다음, 상기 식각된 N형 실리콘 에피층(114)을 덮도록 반도체 기판(100) 상에 제2절연막(116)을 형성한다. 그리고 나서, 상기 식각된 N형 실리콘 에피층(114)의 표면이 노출될 때까지 상기 제2 절연막(116)을 CMP한다. 그 결과, 상기 N형 실리콘 에피층(114)과 제1 및 제2절연막(112, 116)은 동일한 높이를 갖는다.
도 1h를 참조하면, 상기 식각된 N형 실리콘 에피층(114)에 대해 P형 불순물 이온주입 공정을 수행하여 N형 실리콘 에피층(114)의 상부 표면 내에 P형 불순물이 도핑된 P영역(120)을 형성한다. 상기 이온주입 공정은 B, 또는, BF2와 같은 P형 불순물을 사용하여 1.0×1019∼1.0×1022이온/cm3 정도의 도우즈와 10∼80KeV 정도의 에너지로 수행한다.
그 결과, 상기 제2절연막(116) 사이의 N형 불순물 영역(108) 상에 N영역(118)과 P영역(120)이 차례로 적층된 구조로 이루어진 다수개의 수직형 PN 다이오드(122)가 형성된다. 이때, 상기 수직형 PN 다이오드(122)와 그 상부에 형성될 히터(도시안됨)와의 오믹(Ohmic) 특성을 개선하기 위해 수직형 PN 다이오드(122)의 P영역(120) 상에 Co, Ni, Ti 등을 이용하는 살리사이드(Salicide)공정을 수행함이 바람직하다.
전술한 본 발명은, 수직형 PN 다이오드(122)를 형성하기 위한 N형 실리콘 에피층(114)을 SEG 공정을 통해 N형 불순물 영역(108) 상에서 전체적으로 성장시킨 후, 상기 N형 실리콘 에피층(114)을 패터닝하고 P형 불순물 이온주입 공정을 수행하여 형성함으로써, 상기 SEG 공정시 셀 영역 및 페리 영역에 가해지는 열적 스트레스를 감소시킬 수 있다.
이에 따라, 본 발명은 상기 SEG 공정시 가해지는 열적 스트레스로 인해 셀 영역 및 페리 영역의 불순물들이 확산되는 현상을 억제할 수 있으며, 이를 통해, 페리 영역에 형성된 게이트(110)의 특성 변화를 방지하고 상변화 기억 소자의 특성을 향상시킬 수 있다.
한편, 전술한 본 발명의 실시예의 경우에는 상기 N형 불순물 영역(108) 상에 전체적으로 성장된 N형 실리콘 에피층(114)을 패터닝한 다음에 P형 불순물 이온주입 공정을 수행함으로써 수직형 PN 다이오드(122)를 형성하였지만, 본 발명의 다른 실시예로서, N형 불순물 영역(108) 상에 전체적으로 성장된 N형 실리콘 에피층(114)에 대해 P형 불순물 이온주입 공정을 수행한 다음에 상기 P형 불순물이 이온주입된 N형 실리콘 에피층(114)을 패터닝함으로써 수직형 PN 다이오드(122)를 형성하는 것도 가능하다.
도 2a 내지 도 2h는 본 발명의 다른 실시예에 따른 수직형 PN 다이오드의 형성방법을 설명하기 위한 공정별 평면도 및 A-A´선과 B-B´선에 대응하는 단면도이다.
도 2a를 참조하면, 셀 영역 및 페리 영역으로 구획된 반도체 기판(200)의 각 영역에 활성 영역(202, 204)을 정의하는 소자분리막(206)을 형성한다. 상기 활성 영역(202, 204)은 셀 영역에서 동일한 간격으로 이격되는 라인 타입으로 형성되며, 페리 영역에서 서로 이격되도록 형성한다.
도 2b를 참조하면, 상기 셀 영역의 활성 영역(202) 표면 내에만 선택적으로 N형 불순물 영역(208)을 형성한다. 상기 N형 불순물 영역(208)은 N형 불순물 이온 주입 공정을 통해 라인 타입으로 형성하며, 이때, 상기 이온주입 공정은 1.0×1019∼1.0×1022이온/cm3의 도우즈로 수행함이 바람직하다.
또한, 상기 N형 불순물 영역(208)은 후속으로 형성되는 수직형 PN 다이오드와 워드 라인을 전기적으로 연결하는 역할을 하며, 상기 수직형 PN 다이오드로부터 워드 라인으로의 전류 흐름을 높이기 위해서는 N형 불순물 영역(208)의 직렬 저항이 낮아야 한다.
도 2c를 참조하면, 상기 페리 영역의 활성 영역(204) 상에 게이트(210)를 형성하고, 상기 게이트(210) 양측의 반도체 기판(200) 내에 접합 영역을 형성한다. 상기 게이트(210)는 상기 페리 영역의 활성 영역(204) 상에서 일 방향으로 연장되도록 형성한다. 그리고, 상기 페리 영역의 활성 영역(204) 상에 게이트(210)를 형성한 후에 상기 셀 영역의 활성 영역(202)의 표면 내에 N형 불순물 영역(208)을 형성해도 무방하다.
도 2d를 참조하면, 상기 페리 영역의 활성 영역(204) 상의 게이트(210)를 덮도록 상기 반도체 기판(200)의 페리 영역에 제1절연막(212)을 형성한다. 그런 다음, 상기 제1절연막(212) 상에 상기 셀 영역을 노출시키는 제1마스크패턴(MK1)을 형성한다.
이때, 상기 제1마스크패턴(MK1)은 셀 영역 전체를 노출시키거나, 또는, 셀 영역의 일부, 즉, 셀 영역의 활성 영역(202)을 노출시키도록 형성한다. 또한, 상기 셀 영역과 페리 영역의 경계에 형성되는 제1마스크패턴(MK1)의 하부에 셀 영역과 페리 영역 간의 단차를 해소하기 위한 더미 패턴(도시안됨)을 형성하는 것도 가능하다.
도 2e를 참조하면, 상기 제1마스크패턴에 의해 노출된 셀 영역의 활성 영역(202)에 형성된 N형 불순물 영역(208)의 전면 상으로부터 SEG 공정을 통해 N형 실리콘 에피층(214)을 성장시킨 후, 상기 제1마스크패턴을 제거한다.
이때, 상기 N형 실리콘 에피층(214)은 상기 제1절연막(212)과 유사한 높이로 형성함이 바람직하며, N형 실리콘 에피층(214)이 제1절연막(212)보다 높은 높이로 성장되었을 경우에는, 상기 제1절연막(212) 노출될 때까지 상기 N형 실리콘 에피층(214)을 CMP한다.
여기서, 본 발명은 고온 분위기에서 수행될 수밖에 없는 SEG 공정을 넓게 개방되어 있는 셀 영역의 N형 불순물 영역(208)에서 전체적으로 수행할 수 있으므로, 상기 SEG 공정의 수행 시간을 종래보다 감소시킬 수 있으며, 이를 통해, 상기 SEG 공정시 셀 영역 및 페리 영역에 가해지는 열적 스트레스를 감소시킬 수 있다.
따라서, 본 발명은 상기 페리 영역에 형성된 접합 영역(도시안됨) 및 셀 영역에 형성된 N형 불순물 영역(208)으로부터 불순물이 확산되는 것을 방지하여 상기 페리 영역의 게이트(210) 특성 열화를 억제할 수 있으며, 또한, 상변화 기억 소자의 특성을 향상시킬 수 있다.
도 2f를 참조하면, 상기 N형 실리콘 에피층(214)에 대해 P형 불순물 이온주입 공정을 수행하여 N형 실리콘 에피층(214)의 상부 표면 내에 P형 불순물이 도핑 된 P영역(218)을 형성한다. 상기 이온주입 공정은 B, 또는, BF2와 같은 P형 불순물을 사용하여 1.0×1019∼1.0×1022이온/cm3 정도의 도우즈와 10∼80KeV 정도의 에너지로 수행한다.
도 2g를 참조하면, 상기 P영역(218)이 형성된 반도체 기판(200) 상에 PN 다이오드 형성 영역을 노출시키는 제2마스크패턴(MK2)을 형성한다. 그런 다음, 상기 N형 실리콘 에피층(214)이 상기 N형 불순물 영역(208) 상에서 다수개의 필라형으로 잔류되도록 상기 제2마스크패턴(MK2)에 의해 노출된 N형 실리콘 에피층(214)을 상기 N형 불순물 영역(208)이 노출될 때까지 식각한다.
그 결과, 상기 N형 불순물 영역(208) 상에 N영역(216)과 P영역(218)이 차례로 적층된 구조로 이루어진 다수개의 수직형 PN 다이오드(220)가 형성된다. 이때, 상기 수직형 PN 다이오드(220)와 그 상부에 형성될 히터(도시안됨)와의 오믹 특성을 개선하기 위해 수직형 PN 다이오드(220)의 P영역(218) 상에 Co, Ni, Ti 등을 이용하는 살리사이드공정을 수행함이 바람직하다.
도 2h를 참조하면, 상기 제2마스크패턴을 제거한 다음, 상기 수직형 PN 다이오드(220)를 덮도록 제2절연막(222)을 증착한다. 그리고 나서, 수직형 PN 다이오드(220)가 노출될 때까지 상기 제2절연막(222)을 CMP한다. 그 결과, 상기 수직형 PN 다이오드(220)와 제1 및 제2절연막(212, 222)은 동일한 높이를 갖는다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 수직형 PN 다이오드의 형성방법을 설명하기 위한 공정별 평면도 및 A-A´선과 B-B´선에 대응하는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 102, 202 : 셀 영역의 활성 영역
104, 204 : 페리 영역의 활성 영역 106, 206 : 소자분리막
108, 208 : N형 불순물 영역 110, 210 : 게이트
112, 212 : 제1절연막 MK1 : 제1마스크패턴
114, 214 : N형 실리콘 에피층 MK2 : 제2마스크패턴
116 : 제2절연막 118 : N영역
120 : P영역 122 : 수직형 PN 다이오드
216 : N영역 218 : P영역
220 : 수직형 PN 다이오드 222 : 제2절연막

Claims (14)

  1. 반도체 기판의 활성 영역을 정의하는 단계;
    상기 활성 영역의 전면 상에 제1도전형 실리콘 에피층을 형성하는 단계;
    상기 제1도전형 실리콘 에피층이 상기 활성 영역 상에서 다수개의 필라(Pillar)형으로 잔류되도록 상기 제1도전형 실리콘 에피층을 식각하는 단계; 및
    상기 식각된 제1도전형 실리콘 에피층 내의 상부에 제2도전형 불순물을 도핑시키는 단계;
    를 포함하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  2. 제 1 항에 있어서,
    상기 활성 영역을 정의하는 단계 후, 그리고, 상기 제1도전형 실리콘 에피층을 형성하는 단계 전,
    상기 활성 영역 표면 내에 라인 타입의 제1도전형 불순물 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  3. 제 1 항, 또는, 제 2 항에 있어서,
    상기 제1도전형은 N형이고, 제2도전형은 P형인 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  4. 제 1 항에 있어서,
    상기 제1도전형 실리콘 에피층은 SEG(Selective Epitaxial Growth) 공정을 통해 형성하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  5. 제 1 항에 있어서,
    상기 제1도전형 실리콘 에피층을 형성하는 단계 후, 그리고, 상기 제1도전형 실리콘 에피층을 식각하는 단계 전,
    상기 제1도전형 실리콘 에피층을 상면을 평탄화시키는 단계;
    를 더 포함하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  6. 제 1 항에 있어서,
    상기 제1도전형 실리콘 에피층을 식각하는 단계 후, 그리고, 상기 제2도전형 불순물을 도핑시키는 단계 전,
    상기 식각된 제1도전형 실리콘 에피층 사이의 공간을 매립하도록 절연막을 증착하는 단계; 및
    상기 절연막을 상기 제1도전형 실리콘 에피층의 상면이 노출되도록 평탄화시키는 단계;
    를 더 포함하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  7. 제 1 항에 있어서,
    상기 제2도전형 불순물을 도핑시키는 단계는, B, 또는, BF2를 사용하여 1.0×1019∼1.0×1022이온/cm3의 도우즈와 10∼80KeV의 에너지로 수행하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  8. 반도체 기판의 활성 영역을 정의하는 단계;
    상기 활성 영역의 전면 상에 제1도전형 실리콘 에피층을 형성하는 단계;
    상기 제1도전형 실리콘 에피층 내의 상부에 제2도전형 불순물을 도핑시키는 단계; 및
    상기 제2도전형 불순물이 도핑된 제1도전형 실리콘 에피층이 상기 활성 영역 상에서 다수개의 필라(Pillar)형으로 잔류되도록 제2도전형 불순물이 도핑된 제1도전형 실리콘 에피층을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  9. 제 8 항에 있어서,
    상기 활성 영역을 정의하는 단계 후, 그리고, 상기 제1도전형 실리콘 에피층을 형성하는 단계 전,
    상기 활성 영역 표면 내에 라인 타입의 제1도전형 불순물 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  10. 제 8 항, 또는, 제 9 항에 있어서,
    상기 제1도전형은 N형이고, 제2도전형은 P형인 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  11. 제 8 항에 있어서,
    상기 제1도전형 실리콘 에피층은 SEG(Selective Epitaxial Growth) 공정을 통해 형성하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  12. 제 8 항에 있어서,
    상기 제1도전형 실리콘 에피층을 형성하는 단계 후, 그리고, 상기 제2도전형 불순물을 도핑시키는 단계 전,
    상기 제1도전형 실리콘 에피층을 상면을 평탄화시키는 단계;
    를 더 포함하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  13. 제 8 항에 있어서,
    상기 제2도전형 불순물을 도핑시키는 단계는, B, 또는, BF2를 사용하여 1.0 ×1019∼1.0×1022이온/cm3의 도우즈와 10∼80KeV의 에너지로 수행하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
  14. 제 8 항에 있어서,
    상기 제2도전형 불순물이 도핑된 제1도전형 실리콘 에피층을 식각하는 단계 후,
    상기 식각된 제2도전형 불순물이 도핑된 제1도전형 실리콘 에피층 사이의 공간을 매립하도록 절연막을 증착하는 단계; 및
    상기 절연막을 상기 제1도전형 실리콘 에피층의 상면이 노출되도록 평탄화시키는 단계;
    를 더 포함하는 것을 특징으로 하는 수직형 PN 다이오드의 형성방법.
KR1020070091788A 2007-09-10 2007-09-10 수직형 피엔 다이오드의 형성방법 KR20090026674A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070091788A KR20090026674A (ko) 2007-09-10 2007-09-10 수직형 피엔 다이오드의 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070091788A KR20090026674A (ko) 2007-09-10 2007-09-10 수직형 피엔 다이오드의 형성방법

Publications (1)

Publication Number Publication Date
KR20090026674A true KR20090026674A (ko) 2009-03-13

Family

ID=40694579

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070091788A KR20090026674A (ko) 2007-09-10 2007-09-10 수직형 피엔 다이오드의 형성방법

Country Status (1)

Country Link
KR (1) KR20090026674A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012877B2 (en) 2012-03-07 2015-04-21 Samsung Electronics Co., Ltd. Semiconductor device including a diode and method of manufacturing the same
US9054296B2 (en) 2013-01-03 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor device having diode and method of forming the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012877B2 (en) 2012-03-07 2015-04-21 Samsung Electronics Co., Ltd. Semiconductor device including a diode and method of manufacturing the same
US9054296B2 (en) 2013-01-03 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor device having diode and method of forming the same

Similar Documents

Publication Publication Date Title
KR100972074B1 (ko) 상변화 기억 소자 및 그 제조방법
KR101038314B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR101069645B1 (ko) 열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법
CN101425528B (zh) 衬底中埋植二极管的相变存储器
KR101779274B1 (ko) 메모리 셀들의 어레이들 및 메모리 셀들의 어레이를 형성하는 방법들
US8071968B2 (en) Phase change memory device and method for manufacturing the same
KR20080100053A (ko) 피엔 다이오드를 이용한 상변화 기억 소자의 제조방법
US8053750B2 (en) Phase change memory device having heat sinks formed under heaters and method for manufacturing the same
KR100967682B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR101069284B1 (ko) 상변화 기억 소자의 제조방법
KR101096445B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR100973274B1 (ko) 상변환 기억 소자 및 그의 제조방법
KR20090026674A (ko) 수직형 피엔 다이오드의 형성방법
KR100911194B1 (ko) 상변화 메모리 소자 및 그 제조방법
KR101019702B1 (ko) 상변화 기억 소자의 제조방법
KR100939774B1 (ko) 상변화 기억 소자 및 그 제조방법
KR20090088008A (ko) 상변화 기억 소자의 제조방법
KR101085520B1 (ko) 메모리 소자 및 그 제조방법
KR20090026679A (ko) 상변화 기억 소자의 제조방법
KR20100130072A (ko) 상변화 기억 소자의 스위칭 소자 형성방법
KR20090036413A (ko) 상변화 메모리 소자 제조 방법
KR101026480B1 (ko) 상변화 기억 소자 및 그 제조방법
KR20100052315A (ko) 상변화 기억 소자 및 그의 제조방법
KR20090042580A (ko) 상변화 기억 소자 및 그 제조방법
KR20090113675A (ko) 상변환 기억 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination