KR20100052315A - 상변화 기억 소자 및 그의 제조방법 - Google Patents

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채수진
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Abstract

본 발명은 커런트를 증가시켜 소자 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자는, 반도체 기판의 활성 영역 상에 바(Bar) 타입으로 형성된 다이오드와, 상기 다이오드 상에 형성된 다수의 상변화 기억 셀과, 상기 상변화 기억 셀 상에 각각 형성된 비트라인 및 상기 비트라인의 상부에 상기 활성 영역과 전기적으로 연결되도록 형성된 워드라인을 포함한다.

Description

상변화 기억 소자 및 그의 제조방법{PHASE CHANGE RAM DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 커런트를 증가시켜 소자 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되 고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
특히, 고집적 소자의 제조시 PN 다이오드를 적용하는 방법이 제안된 바 있다. 상기 PN 다이오드는 활성 영역 상에 차례로 형성된 N 영역과 P 영역의 적층 구조를 가지며, 상기 N 영역과 P 영역은 SEG(Selective Epitaxial Growth) 공정, 또는, SPE(Solid Phase Epitaxy)을 통해 에피 실리콘층으로 형성한다.
그러나, 종래 기술의 경우에는 상기 활성 영역 상에 다수의 PN 다이오드를 형성하기 위해, 절연막 내에 구비된 홀 내에 에피 실리콘층을 성장시키거나 에피 실리콘층을 성장시킨 후 패터닝하는 방법을 적용하는데, 반도체 소자의 고집적화 추세가 심화됨에 따라 좁은 홀 내에 에피 실리콘층을 성장시키거나 성장된 에피 실리콘층을 패터닝하는 데에 어려움이 발생된다.
도 1a 내지 도 1b는 종래 기술의 문제점을 보여주는 반도체 소자의 사진이다.
전술한 종래 기술의 경우에는, 반도체 소자의 고집적화 추세에 따라 PN 다이오드의 사이즈가 감소됨에 따라, 도 1a에 도시된 바와 같이, 좁은 홀 내에서 에피 실리콘층이 제대로 성장되지 않는 부분(A)이 발생되거나, 도 1b에 도시된 바와 같이, 에피 실리콘층 내에 결함(B)이 발생된다. 그 결과, 전술한 종래 기술의 경우에는 상기 PN 다이오드의 저항이 불균일해져 커런트 감소가 유발되며, 이로 인해, 상변화 기억 소자의 특성 및 신뢰성이 열화되고 제조 수율이 저하된다.
또한, 전술한 종래 기술의 경우에는 각 PN 다이오드의 사이에 절연막이 형성되기 때문에, 제한된 활성 영역 상에 일정 개수, 예컨대, 8개의 PN 다이오드를 형성할 수 밖에 없으며, 이로 인해, 상기 각 PN 다이오드 상에 8개의 상변화 기억 셀만 형성된다. 그 결과, 전술한 종래 기술의 경우에는 셀 효율이 저하된다.
본 발명은 커런트를 증가시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 소자 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 셀 효율을 증가시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 반도체 기판의 활성 영역 상 에 바(Bar) 타입으로 형성된 다이오드와, 상기 다이오드 상에 형성된 다수의 상변화 기억 셀과, 상기 상변화 기억 셀 상에 각각 형성된 비트라인 및 상기 비트라인의 상부에 상기 활성 영역과 전기적으로 연결되도록 형성된 워드라인을 포함한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 상기 활성 영역의 표면 내에 라인 타입으로 형성된 N형 불순물 영역을 더 포함한다.
상기 다이오드는 상기 활성 영역 상에 차례로 형성된 N 영역 및 P 영역을 포함하는 수직형 PN 다이오드이다.
본 발명의 실시예에 따른 상변화 기억 소자는, 상기 다이오드의 전면 상에 형성된 오믹 콘택층을 더 포함한다.
상기 오믹 콘택층은 금속 실리사이드막을 포함한다.
상기 상변화 기억 셀은 상변화막을 포함한다.
상기 워드라인은 상기 활성 영역 상에 형성된 콘택플러그를 통해 상기 활성 영역과 전기적으로 연결된다.
상기 콘택플러그는 단일 구조 또는 적어도 둘 이상의 다층 구조로 이루어진다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 내에 활성 영역을 정의하는 단계와, 상기 활성 영역 상에 도핑된 에피 실리콘층을 성장시켜 바 타입의 다이오드를 형성하는 단계와, 상기 다이오드 상에 다수의 상변화 기억 셀을 형성하는 단계와, 상기 상변화 기억 셀 상에 각각 비트라인을 형성하는 단계 및 상기 비트라인의 상부에 상기 활성 영역과 전기적으로 연결되는 워드라인 을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 활성 영역을 정의하는 단계 후, 그리고, 상기 다이오드를 형성하는 단계 전, 상기 활성 영역의 표면 내에 라인 타입의 N형 불순물 영역을 형성하는 단계를 더 포함한다.
상기 다이오드는 상기 활성 영역 상에 차례로 형성된 N 영역 및 P 영역을 포함하는 수직형 PN 다이오드로 형성한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 다이오드를 형성하는 단계 후, 그리고, 상기 상변화 기억 셀을 형성하는 단계 전, 상기 다이오드의 전면 상에 오믹 콘택층을 형성하는 단계를 더 포함한다.
상기 오믹 콘택층은 금속 실리사이드막으로 형성한다.
상기 금속 실리사이드막은, 다이오드의 전면 상에 금속막과 캡핑막을 차례로 형성하는 단계와, 상기 금속막이 실리사이드화되도록 1차 열처리하는 단계와, 상기 1차 열처리시 미반응된 금속막 부분 및 캡핑막을 제거하는 단계 및 상기 실리사이드화된 금속막을 2차 열처리하는 단계를 통해 형성한다.
상기 상변화 기억 셀은 상변화막을 포함하여 형성한다.
상기 워드라인은 상기 활성 영역 상에 형성되는 콘택플러그를 통해 상기 활성 영역과 전기적으로 연결되도록 형성한다.
상기 콘택플러그는 단일 구조 또는 적어도 둘 이상의 다층 구조로 형성한다.
본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 내에 그 표면으로부터 차례로 배치되는 P형 이온주입층과 N형 이온주입층 및 N형 불순물 영역을 형성하는 단계와, 상기 P형 이온주입층과 N형 이온주입층 및 N형 불순물 영역을 라인 타입으로 1차 식각하는 단계와, 상기 1차 식각된 P형 이온주입층과 N형 이온주입층을 바 타입으로 2차 식각하여 상기 라인 타입 N형 불순물 영역 상에 바 타입의 다이오드를 형성하는 단계와, 상기 다이오드 상에 다수의 상변화 기억 셀을 형성하는 단계와, 상기 상변화 기억 셀 상에 각각 비트라인을 형성하는 단계 및 상기 비트라인의 상부에 상기 N형 불순물 영역과 전기적으로 연결되는 워드라인을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 다이오드를 형성하는 단계 후, 그리고, 상기 상변화 기억 셀을 형성하는 단계 전, 상기 다이오드가 형성된 반도체 기판의 결과물 상에 절연막을 증착하는 단계 및 상기 절연막을 다이오드의 상면이 노출되도록 평탄화시키는 단계를 더 포함한다.
본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 다이오드를 형성하는 단계 후, 그리고, 상기 상변화 기억 셀을 형성하는 단계 전, 상기 다이오드의 전면 상에 오믹 콘택층을 형성하는 단계를 더 포함한다.
상기 오믹 콘택층은 금속 실리사이드막으로 형성한다.
상기 금속 실리사이드막은, 다이오드의 전면 상에 금속막과 캡핑막을 차례로 형성하는 단계와, 상기 금속막이 실리사이드화되도록 1차 열처리하는 단계와, 상기 1차 열처리시 미반응된 금속막 부분 및 캡핑막을 제거하는 단계 및 상기 실리사이드화된 금속막을 2차 열처리하는 단계를 통해 형성한다.
상기 상변화 기억 셀은 상변화막을 포함하여 형성한다.
상기 워드라인은 상기 N형 불순물 영역 상에 형성되는 콘택플러그를 통해 상기 N형 불순물 영역과 전기적으로 연결되도록 형성한다.
상기 콘택플러그는 단일 구조 또는 적어도 둘 이상의 다층 구조로 형성한다.
본 발명은 활성 영역 상에 바 타입의 PN 다이오드를 형성하고, 상기 PN 다이오드 상에 다수개의 상변화 기억 셀을 형성함으로써, 상기 PN 다이오드의 형성 공정을 개선할 수 있으며, 따라서, 본 발명은 상변화 기억 소자의 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있다.
또한, 본 발명은 활성 영역 상에 바 타입의 PN 다이오드를 형성함으로써, 한정된 활성 영역 상에 종래보다 많은 수의 상변화 기억 셀을 배치할 수 있으며, 이를 통해, 셀 효율을 효과적으로 증가시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 반도체 소자의 단면도이다.
도시된 바와 같이, 반도체 기판(100) 활성 영역의 표면 내에 라인 타입으로 N형 불순물 영역(110)이 형성되어 있으며, 상기 N형 불순물 영역(110) 상에 바(Bar) 타입으로 다이오드(120)가 형성되어 있다. 상기 다이오드(120)는 상기 N형 불순물 영역(110) 상에 차례로 형성된 N 영역(N) 및 P 영역(P)의 적층 구조를 포함 하는 수직형 PN 다이오드(120)이다. 상기 다이오드(120)의 전면 상에 콘택 저항을 개선하기 위한 오믹 콘택층(125)이 형성되어 있으며, 상기 오믹 콘택층(125)은 금속 실리사이드막, 예컨대, 코발트 실리사이드막 또는 티타늄 실리사이드막을 포함한다.
상기 오믹 콘택층(125) 상에 다수의 상변화 기억 셀(150)이 형성되어 있다. 상기 상변화 기억 셀(150)은 상변화막(135)을 포함하며, 바람직하게, 하부 전극 콘택(130), 상변화막(135), 상부 전극(140) 및 상부 전극 콘택(145)을 포함한다. 상기 상변화 기억 셀(150) 상에 각각 비트라인(BL)이 형성되어 있으며, 상기 비트라인(BL)의 상부에 상기 N형 불순물 영역(110)과 전기적으로 연결되는 워드라인(WL)이 형성되어 있다. 상기 워드라인(WL)은 상기 N형 불순물 영역(110) 상에 형성된 콘택플러그(170)를 통해 상기 N형 불순물 영역(110)과 전기적으로 연결되며, 상기 콘택플러그(170)는 단일 구조 또는 적어도 둘 이상의 다층 구조로 이루어진다.
여기서, 도 2의 미설명된 도면부호 160은 절연막을 나타낸다.
본 발명의 실시예에 따른 상변화 기억 소자는, 바 타입의 다이오드(120) 상에 형성된 다수의 상변화 기억 셀(150)을 포함하며, 이를 통해, 본 발명은 다이오드(120)가 사이에 배치되는 절연막 없이 연속적으로 형성될 수 있다. 그러므로, 본 발명은 상기 다이오드(120) 상에 종래보다 많은 수, 예컨대, 16∼32 정도의 상변화 기억 셀(150)이 형성됨에 따라, 셀 효율이 효과적으로 증가된다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(200) 내에 활성 영역을 정의한 후, 상기 활성 영역의 표면 내에 불순물을 이온주입하여 라인 타입의 N형 불순물 영역(210)을 형성한다. 상기 N형 불순물 영역(210)은 후속으로 형성되는 다이오드와 콘택 플러그 간을 전기적으로 연결하는 배선 역할을 한다.
도 3b를 참조하면, 상기 N형 불순물 영역(210) 상에 도핑된 에피 실리콘층을 성장시켜 바 타입의 다이오드(220)를 형성한다. 상기 다이오드(220)는 상기 N형 불순물 영역(210) 상에 차례로 형성된 N 영역(N) 및 P 영역(P)을 포함하는 수직형 PN 다이오드로 형성한다.
여기서, 본 발명의 실시예에서는 종래보다 넓은 부분으로부터 에피 실리콘층을 성장시킴과 아울러 상기 에피 실리콘층을 패터닝하지 않으므로, 상기 에피 실리콘층을 제대로 성장시킬 수 있으며, 에피 실리콘층 내의 결함 발생을 방지할 수 있다. 따라서, 본 발명은 상기 에피 실리콘층으로 이루어진 다이오드(220)의 저항 특성을 개선하여 커런트를 증가시킬 수 있다.
도 3c를 참조하면, 상기 다이오드(220)의 전면 상에 콘택 저항을 개선하기 위한 오믹 콘택층(225)을 형성한다. 상기 오믹 콘택층(225)은 금속 실리사이드막, 예컨대, 코발트 실리사이드막 또는 티타늄 실리사이드막으로 형성한다.
상기 오믹 콘택층(225)을 코발트 실리사이드막으로 형성하는 경우에는, 먼저, 다이오드(220)의 전면 상에 금속막, 예컨대, 코발트막과 캡핑막을 차례로 형성한다. 다음으로, 상기 코발트막이 실리사이드화되어 CoSix막이 형성되도록 1차 열처 리한 후, 상기 1차 열처리시 미반응된 코발트막 부분 및 캡핑막을 H2SO4 용액을 포함한 케미컬을 사용하여 제거한다. 그리고 나서, 상기 CoSix막을 2차 열처리하여 코발트 실리사이드막(CoSi2막)을 형성한다. 상기 1차 및 2차 열처리는 RTP(Rapid Thermal Process) 공정으로 수행함이 바람직하다.
도 3d를 참조하면, 상기 오믹 콘택층(225)이 형성된 반도체 기판(200)의 결과물 상에 제1 절연막(227)을 형성한다. 상기 제1 절연막(227)은, 예컨대, 산화막 또는 질화막으로 형성한다. 그런 다음, 상기 제1 절연막(227) 내에 상기 오믹 콘택층(225)과 콘택하는 다수의 하부 전극 콘택(230)을 형성한다.
도 3e를 참조하면, 상기 하부 전극 콘택(230)이 형성된 제1 절연막(227) 상에 상변화막 물질과 도전막을 형성한 후, 상기 상변화막 물질과 도전막을 식각하여 상기 하부 전극 콘택(230)과 각각 콘택하는 상변화막(235) 및 상부 전극(240)을 형성한다.
이어서, 상기 상변화막(235) 및 상부 전극(240)이 형성된 반도체 기판(200)의 결과물 상에 제2 절연막(232)을 형성한 후, 상기 제1 및 제2 절연막(227, 232) 내에 N형 불순물 영역(210)과 콘택하는 제1 콘택플러그(265)를 형성한다. 상기 제1 콘택플러그(265)는 제1 절연막(227)과 제2 절연막(232) 내에 각각 플러그용 막이 배치되는 적층 구조로 형성하는 것도 가능하다.
도 3f를 참조하면, 상기 제1 콘택플러그(265)가 형성된 반도체 기판(200)의 결과물 상에 제3 절연막(242)을 형성한다. 그리고 나서, 상기 제3 절연막(242) 내 에 상기 상부 전극(240)과 각각 콘택하는 상부 전극 콘택(245)을 형성한다. 그 결과, 오믹 콘택층(225) 상에 상변화막(235)을 포함하는, 바람직하게, 하부 전극 콘택(230), 상변화막(235), 상부 전극(240), 상부 전극 콘택(245)을 포함하는 다수의 상변화 기억 셀(250)이 형성된다.
도 3g를 참조하면, 상기 상변화 기억 셀(250) 및 제3 절연막(242) 상에 비트라인용 도전막을 형성한 후, 상기 비트라인용 도전막을 식각하여 상기 상변화 기억 셀(250) 상에 각각 비트라인(BL)을 형성한다. 상기 비트라인(BL)은 반도체 기판(200)의 일 방향으로 연장되는 라인 타입으로 형성한다.
도 3h를 참조하면, 상기 비트라인(BL)이 형성된 반도체 기판(200)의 결과물 상에 상기 비트라인(BL)을 덮도록 제4 절연막(260)을 형성한다. 다음으로, 상기 제3 및 제4 절연막(242, 260) 내에 제1 콘택플러그(265)와 콘택하는 제2 콘택플러그(267)를 형성한다. 상기 제2 콘택플러그(267)는 제3 절연막(242)과 제4 절연막(260) 내에 각각 플러그용 막이 배치되는 적층 구조로 형성하는 것도 가능하다.
이어서, 상기 제4 절연막(260) 상에 상기 제2 콘택플러그(267)와 콘택하는 워드라인(WL)을 형성한다. 상기 워드라인(WL)은 상기 비트라인(BL)과 수직하는 방향으로 연장되는 라인 타입으로 형성하며, 상기 제1 및 제2 콘택플러그(265, 267)를 포함하는 콘택플러그(270)를 통해 활성 영역 표면 내의 N형 불순물 영역(210)과 전기적으로 연결된다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
본 발명의 실시예에서는, N형 불순물 영역 상에 에피 실리콘층을 성장시켜 바 타입의 다이오드를 형성함으로써, 상기 에피 실리콘층이 종래보다 넓은 부분으로부터 에피 실리콘층을 성장됨과 아울러 상기 다이오드를 형성하기 위해 에피 실리콘층을 패터닝할 필요가 없다. 그러므로, 본 발명의 실시예에서는 상기 에피 실리콘층을 제대로 성장시키고, 에피 실리콘층 내의 결함 발생을 방지할 수 있으며, 이에 따라, 본 발명은 상기 에피 실리콘층으로 이루어진 다이오드의 저항 특성이 개선되어 커런트가 증가되는 바, 상변화 기억 소자의 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있다.
또한, 본 발명의 실시예에서는 상기 다이오드를 바 타입으로 형성함으로써, 제한된 활성 영역 내에 각 다이오드의 사이에 절연막이 형성되는 종래 기술의 경우보다 많은 수의 상변화 기억 셀을 배치할 수 있다. 즉, 종래 기술의 경우에는 8개의 다이오드를 형성하고 각 다이오드 상에 하나씩 총 8개의 상변화 기억 셀을 형성할 수 밖에 없었지만, 본 발명의 경우에는, 바 타입의 활성 영역 상에 종래보다 많은 수, 예컨대, 16∼32개의 상변화 기억 셀을 형성할 수 있는 것이다. 따라서, 본 발명은 셀 효율을 효과적으로 증가시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 상기 바 타입의 다이오드를 에피 실리콘층을 성장시켜 형성하였으나, 본 발명의 다른 실시예로서, 상기 바 타입의 다이오드를 불순물 이온주입 공정을 통해 형성하는 것도 가능하다.
도 4a 내지 도 4i는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도이다.
도 4a를 참조하면, 반도체 기판(300)에 대해 서로 다른 도우즈 및 에너지를 사용해서 불순물 이온주입 공정을 수행하여, 상기 반도체 기판(300) 내에 그 표면으로부터 차례로 배치되는 P형 이온주입층(314)과 N형 이온주입층(312) 및 N형 불순물 영역(310)을 형성한다. 상기 N형 불순물 영역(310)은 후속으로 형성되는 다이오드와 콘택 플러그 간을 전기적으로 연결하는 배선 역할을 한다.
도 4b를 참조하면, 상기 P형 이온주입층(314) 부분 상에 제1 마스크패턴(MK1)을 형성한 후, 상기 제1 마스크패턴(MK1)을 식각 마스크로 사용해서 상기 P형 이온주입층(314)과 N형 이온주입층(312) 및 N형 불순물 영역(310)을 라인 타입으로 1차 식각(E1)한다. 이때, 상기 1차 식각(E1)시 반도체 기판(300) 내에 활성 영역이 정의될 수 있도록 N형 불순물 영역(310)보다 깊은 깊이까지 과도 식각하는 것도 가능하다.
도 4c를 참조하면, 상기 제1 마스크패턴을 제거한 후, 1차 식각된 P형 이온주입층 부분 상에 제2 마스크패턴(MK2)을 형성한다. 상기 제2 마스크패턴(MK2)을 식각 마스크로 사용해서 상기 1차 식각된 P형 이온주입층과 N형 이온주입층을 바 타입으로 2차 식각한다. 그 결과, 라인 타입 N형 불순물 영역(310) 상에 바 타입의 다이오드(320)가 형성된다. 상기 다이오드(320)는 상기 N형 불순물 영역(310) 상에 차례로 배치되는 N 영역(N)과 P 영역(P)의 적층 구조를 포함하는 수직형 PN 다이오드로 형성한다.
도 4d를 참조하면, 상기 제2 마스크패턴을 제거한다. 그 다음, 상기 다이오드(320)가 형성된 반도체 기판(300)의 결과물 상에 제1 절연막(315)을 증착한 후, 상기 제1 절연막(315)을 상기 다이오드(320)의 상면이 노출되도록 평탄화시킨다. 이어서, 노출된 다이오드(320)의 전면 상에 콘택 저항을 개선하기 위한 오믹 콘택층(325)을 형성한다. 상기 오믹 콘택층(325)은 금속 실리사이드막, 예컨대, 코발트 실리사이드막 또는 티타늄 실리사이드막으로 형성한다.
상기 오믹 콘택층(325)을 코발트 실리사이드막으로 형성하는 경우에는, 먼저, 다이오드(320)의 전면 상에 금속막, 예컨대, 코발트막과 캡핑막을 차례로 형성한다. 다음으로, 상기 코발트막이 실리사이드화되어 CoSix막이 형성되도록 1차 열처리한 후, 상기 1차 열처리시 미반응된 코발트막 부분 및 캡핑막을 H2SO4 용액을 포함한 케미컬을 사용하여 제거한다. 그리고 나서, 상기 CoSix막을 2차 열처리하여 코발트 실리사이드막(CoSi2막)을 형성한다. 상기 1차 및 2차 열처리는 RTP(Rapid Thermal Process) 공정으로 수행함이 바람직하다.
도 4e를 참조하면, 상기 오믹 콘택층(325)이 형성된 반도체 기판(300)의 결과물 상에 제2 절연막(327)을 형성한다. 상기 제2 절연막(327)은, 예컨대, 산화막 또는 질화막으로 형성한다. 그런 다음, 상기 제2 절연막(327) 내에 상기 오믹 콘택층(325)과 콘택하는 다수의 하부 전극 콘택(330)을 형성한다.
도 4f를 참조하면, 상기 하부 전극 콘택(330)이 형성된 제2 절연막(327) 상에 상변화막 물질과 도전막을 형성한 후, 상기 상변화막 물질과 도전막을 식각하여 상기 하부 전극 콘택(330)과 각각 콘택하는 상변화막(335) 및 상부 전극(340)을 형성한다.
도 4g를 참조하면, 상기 상변화막(335) 및 상부 전극(340)이 형성된 반도체 기판(300)의 결과물 상에 제3 절연막(342)을 형성한다. 그리고 나서, 상기 제3 절연막(342) 내에 상기 상부 전극(340)과 각각 콘택하는 상부 전극 콘택(345)을 형성한다. 그 결과, 오믹 콘택층(325) 상에 상변화막(335)을 포함하는, 바람직하게, 하부 전극 콘택(330), 상변화막(335), 상부 전극(340), 상부 전극 콘택(345)을 포함하는 다수의 상변화 기억 셀(350)이 형성된다.
도 4h를 참조하면, 상기 상변화 기억 셀(350) 및 제3 절연막(342) 상에 비트라인용 도전막을 형성한 후, 상기 비트라인용 도전막을 식각하여 상기 상변화 기억 셀(350) 상에 각각 비트라인(BL)을 형성한다. 상기 비트라인(BL)은 반도체 기판(200)의 일 방향으로 연장되는 라인 타입으로 형성한다.
도 4i를 참조하면, 상기 비트라인(BL)이 형성된 반도체 기판(300)의 결과물 상에 상기 비트라인(BL)을 덮도록 제4 절연막(360)을 형성한다. 다음으로, 상기 제1 내지 제4 절연막(315, 327, 342, 360) 내에 콘택플러그(370)를 형성한다. 상기 콘택플러그(370)는 단일 또는 적층 구조로 형성한다.
이어서, 상기 제4 절연막(360) 상에 상기 콘택플러그(370)와 콘택하는 워드라인(WL)을 형성한다. 상기 워드라인(WL)은 상기 비트라인(BL)과 수직하는 방향으로 연장되는 라인 타입으로 형성하며, 상기 콘택플러그(370)를 통해 활성 영역 표면 내의 N형 불순물 영역(310)과 전기적으로 연결된다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
본 발명의 다른 실시예에서는, 반도체 기판 내에 불순물을 이온주입하여 바 타입의 다이오드를 형성함으로써, 좁은 영역으로부터 에피 실리콘층을 성장시켜 다이오드를 형성하는 종래의 경우에 유발되는 다이오드 내의 결함을 방지할 수 있다. 이에 따라, 본 발명은 상기 다이오드의 저항 특성이 개선되어 커런트가 증가되는 바, 상변화 기억 소자의 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있다.
또한, 본 발명의 다른 실시예에서는 상기 다이오드를 바 타입으로 형성함으로써, 제한된 활성 영역 내에 각 다이오드의 사이에 절연막이 형성되는 종래 기술의 경우보다 많은 수의 상변화 기억 셀을 배치할 수 있다. 즉, 종래 기술의 경우에는 8개의 다이오드를 형성하고 각 다이오드 상에 하나씩 총 8개의 상변화 기억 셀을 형성할 수 밖에 없었지만, 본 발명의 경우에는, 바 타입의 활성 영역 상에 종래보다 많은 수, 예컨대, 16∼32개의 상변화 기억 셀을 형성할 수 있는 것이다. 따라서, 본 발명은 셀 효율을 효과적으로 증가시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1b는 종래 기술의 문제점을 보여주는 반도체 소자의 사진.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 반도체 소자의 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도.
도 4a 내지 도 4i는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : N형 불순물 영역
N : N 영역 P : P 영역
120 : 다이오드 125 : 오믹 콘택층
130 : 하부 전극 콘택 135 : 상변화막
140 : 상부 전극 145 : 상부 전극 콘택
150 : 상변화 기억 셀 BL : 비트라인
WL : 워드라인 170 : 콘택플러그

Claims (25)

  1. 반도체 기판의 활성 영역 상에 바(Bar) 타입으로 형성된 다이오드;
    상기 다이오드 상에 형성된 다수의 상변화 기억 셀;
    상기 상변화 기억 셀 상에 각각 형성된 비트라인; 및
    상기 비트라인의 상부에 상기 활성 영역과 전기적으로 연결되도록 형성된 워드라인;
    을 포함하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 활성 영역의 표면 내에 라인 타입으로 형성된 N형 불순물 영역;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 다이오드는 상기 활성 영역 상에 차례로 형성된 N 영역 및 P 영역을 포함하는 수직형 PN 다이오드인 것을 특징으로 하는 상변화 기억 소자.
  4. 제 1 항에 있어서,
    상기 다이오드의 전면 상에 형성된 오믹 콘택층;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  5. 제 4 항에 있어서,
    상기 오믹 콘택층은 금속 실리사이드막을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 상변화 기억 셀은 상변화막을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  7. 제 1 항에 있어서,
    상기 워드라인은 상기 활성 영역 상에 형성된 콘택플러그를 통해 상기 활성 영역과 전기적으로 연결되는 것을 특징으로 하는 상변화 기억 소자.
  8. 제 7 항에 있어서,
    상기 콘택플러그는 단일 구조 또는 적어도 둘 이상의 다층 구조로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  9. 반도체 기판 내에 활성 영역을 정의하는 단계;
    상기 활성 영역 상에 도핑된 에피 실리콘층을 성장시켜 바 타입의 다이오드를 형성하는 단계;
    상기 다이오드 상에 다수의 상변화 기억 셀을 형성하는 단계;
    상기 상변화 기억 셀 상에 각각 비트라인을 형성하는 단계; 및
    상기 비트라인의 상부에 상기 활성 영역과 전기적으로 연결되는 워드라인을 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 활성 영역을 정의하는 단계 후, 그리고, 상기 다이오드를 형성하는 단계 전,
    상기 활성 영역의 표면 내에 라인 타입의 N형 불순물 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 다이오드는 상기 활성 영역 상에 차례로 형성된 N 영역 및 P 영역을 포함하는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 다이오드를 형성하는 단계 후, 그리고, 상기 상변화 기억 셀을 형성하는 단계 전,
    상기 다이오드의 전면 상에 오믹 콘택층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 오믹 콘택층은 금속 실리사이드막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 금속 실리사이드막은,
    다이오드의 전면 상에 금속막과 캡핑막을 차례로 형성하는 단계;
    상기 금속막이 실리사이드화되도록 1차 열처리하는 단계;
    상기 1차 열처리시 미반응된 금속막 부분 및 캡핑막을 제거하는 단계; 및
    상기 실리사이드화된 금속막을 2차 열처리하는 단계;
    를 통해 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 상변화 기억 셀은 상변화막을 포함하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 워드라인은 상기 활성 영역 상에 형성되는 콘택플러그를 통해 상기 활성 영역과 전기적으로 연결되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 콘택플러그는 단일 구조 또는 적어도 둘 이상의 다층 구조로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  18. 반도체 기판 내에 그 표면으로부터 차례로 배치되는 P형 이온주입층과 N형 이온주입층 및 N형 불순물 영역을 형성하는 단계;
    상기 P형 이온주입층과 N형 이온주입층 및 N형 불순물 영역을 라인 타입으로 1차 식각하는 단계;
    상기 1차 식각된 P형 이온주입층과 N형 이온주입층을 바 타입으로 2차 식각하여 상기 라인 타입 N형 불순물 영역 상에 바 타입의 다이오드를 형성하는 단계;
    상기 다이오드 상에 다수의 상변화 기억 셀을 형성하는 단계;
    상기 상변화 기억 셀 상에 각각 비트라인을 형성하는 단계; 및
    상기 비트라인의 상부에 상기 N형 불순물 영역과 전기적으로 연결되는 워드라인을 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 다이오드를 형성하는 단계 후, 그리고, 상기 상변화 기억 셀을 형성하는 단계 전,
    상기 다이오드가 형성된 반도체 기판의 결과물 상에 절연막을 증착하는 단계; 및
    상기 절연막을 다이오드의 상면이 노출되도록 평탄화시키는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 다이오드를 형성하는 단계 후, 그리고, 상기 상변화 기억 셀을 형성하는 단계 전,
    상기 다이오드의 전면 상에 오믹 콘택층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 오믹 콘택층은 금속 실리사이드막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 금속 실리사이드막은,
    다이오드의 전면 상에 금속막과 캡핑막을 차례로 형성하는 단계;
    상기 금속막이 실리사이드화되도록 1차 열처리하는 단계;
    상기 1차 열처리시 미반응된 금속막 부분 및 캡핑막을 제거하는 단계; 및
    상기 실리사이드화된 금속막을 2차 열처리하는 단계;
    를 통해 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  23. 제 18 항에 있어서,
    상기 상변화 기억 셀은 상변화막을 포함하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  24. 제 18 항에 있어서,
    상기 워드라인은 상기 N형 불순물 영역 상에 형성되는 콘택플러그를 통해 상기 N형 불순물 영역과 전기적으로 연결되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 콘택플러그는 단일 구조 또는 적어도 둘 이상의 다층 구조로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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