KR20090003709A - 피엔 다이오드를 이용한 상변화 기억 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 PN 다이오드를 이용한 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명은,바 타입의 액티브 영역을 포함하며, 상기 액티브 영역 내에 불순물 영역이 구비된 반도체기판과, 상기 액티브 영역의 불순물 영역 상에 N형 폴리실리콘막과 P형 폴리실리콘막의 적층패턴으로 이루어진 PN 다이오드 및 상기 PN 다이오드와 전기적으로 콘택을 이루며 그 상부에 적층된 도전성 콘택, 상변화막 및 상부전극을 포함하도록 형성된 상변화 셀을 포함한다.

Description

피엔 다이오드를 이용한 상변화 기억 소자 및 그 제조방법{Phase change RAM device using PN diode and method of manufacturing the same}

도 1 내지 도 7은 본 발명의 실시예에 따른 PN 다이오드를 이용한 상변화 기억 소자를 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

110: 반도체기판 120: N형의 불순물 영역

130: N형 폴리실리콘막 135: PN 다이오드

140: 절연막 150: P형 폴리실리콘막

160: 금속-실리사이드막 170: 질화막

180: 도전성 콘택 191: 상변화막

192: 상부전극 140h: 콘택홀

170h: 도전성 콘택용 콘택홀

본 발명은 상변화 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, PN 다이오드의 임계전압(breakdown voltage)을 높일 수 있는 상변화 기억 소자 및 그 제조방법에 관한 것이다.

일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory; RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.

그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.

이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서 최근들어 상변화 기억 소자(Phase change RAM)가 제안되었다.

이러한, 상기 상변화 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장 된 정보를 판별한다.

통상적으로, 상변화 기억 소자는 엔모스(NMOS) 트랜지스터, 바이폴라(Bipolar Tunction) 트랜지스터, 버티컬 PN 다이오드의 구조를 적용하고 있는데, 이 중에서 전류량을 높이며, 상변화 기억 소자의 셀 크기를 작게 하기 위해서는 버티컬 PN 다이오드 구조가 적합하다.

이러한, 버티컬 PN 다이오드는 워드라인과 연결되어 있는 실리콘기판의 N형 불순물 영역 상에 선택적 에피택셜 공정(Selective Epitaxial Growth)과 이온주입 공정을 통해 N형 실리콘막과 P형 실리콘막의 적층패턴으로 이루어진다.

그런데, 상기 N형 실리콘막의 도핑 농도가 높으면 PN 다이오드의 임계전압은 낮아지게 되면서, 이는, 스탠-바이(stand-by) 시에 워드라인의 높은 전압에 의해서 원하지 않는 셀에 데이타가 기입(write)되는 경우를 발생시킬 수 있어 데이타가 바뀌는 현상이 발생시킨다.

결과적으로, 상기 PN 다이오드를 적용한 상변화 기억 소자에서 원하지 않는 셀에 데이타가 기입되는 현상을 방지하기 위해서는 낮은 도핑 농도를 갖는 N형 실리콘막을 형성하여 PN 다이오드의 임계전압을 높여야만 한다.

본 발명은 낮은 도핑 농도의 N형 실리콘막을 형성하여 PN 다이오드의 임계전압을 높일 수 있는 상변화 기억 소자 및 그 제조방법을 제공함에 그 목적이 있다.

본 발명은, 바 타입의 액티브 영역을 포함하며, 상기 액티브 영역 내에 불순 물 영역이 구비된 반도체기판; 상기 액티브 영역의 불순물 영역 상에 N형 폴리실리콘막과 P형 폴리실리콘막의 적층패턴으로 이루어진 PN 다이오드; 및 상기 PN 다이오드와 전기적으로 콘택을 이루며 그 상부에 적층된 도전성 콘택, 상변화막 및 상부전극을 포함하도록 형성된 상변화 셀;을 포함하는 PN 다이오드를 이용한 상변화 기억 소자를 제공한다.

여기서, 상기 불순물 영역은 N형 영역으로 구성된 것을 포함한다.

상기 N형 폴리실리콘막은 불순물 영역 보다 낮은 농도를 갖는 것을 포함한다.

상기 N형 폴리실리콘막과 P형 폴리실리콘막은 서로 다른 농도를 갖는 것을 포함한다.

또한, 본 발명은, 바 타입의 액티브 영역을 포함하며, 상기 액티브 영역 내에 불순물 영역이 구비된 반도체기판; 상기 액티브 영역의 불순물 영역 상에 N형 폴리실리콘 패턴; 상기 N형 폴리실리콘 패턴 상부에 그 보다 작은 면적의 패턴으로 형성된 P형 폴리실리콘막; 상기 P형 폴리실리콘막 상에 형성된 금속-실리사이드막; 상기 금속-실리사이드막 상부에 형성된 도전성 콘택; 상기 도전성 콘택 상부에 형성된 상변화막; 및 상기 상변화막 상에 형성된 상부전극;을 포함하는 PN 다이오드를 이용한 상변화 기억 소자를 제공한다.

여기서, 상기 불순물 영역은 N형 영역으로 구성된 것을 포함한다.

상기 N형 폴리실리콘 패턴은 불순물 영역 보다 낮은 농도를 갖는 것을 포함한다.

상기 N형 폴리실리콘 패턴과 P형 폴리실리콘막은 서로 다른 농도를 갖는 것을 포함한다.

게다가, 본 발명은, 바 타입의 액티브 영역을 포함하는 반도체기판의 상기 액티브 영역 내에 불순물 영역을 형성하는 단계; 상기 액티브 영역의 불순물 영역 상에 수 개의 N형 폴리실리콘 패턴을 형성하는 단계; 상기 N형 폴리실리콘 패턴을 포함한 반도체기판 상에 상기 N형 폴리실리콘 패턴을 노출시키는 콘택홀이 구비된 절연막을 형성하는 단계; 및 상기 콘택홀 내에 P형 폴리실리콘막을 형성하여 상기 N형 폴리실리콘 패턴과 상기 P형 폴리실리콘막으로 이루어진 PN 다이오드를 형성하는 단계;를 포함하는 PN 다이오드를 이용한 상변화 기억 소자의 제조방법을 제공한다.

여기서, 상기 불순물 영역은 N형 불순물이 도핑된 것을 포함한다.

상기 N형의 불순물은 P 또는 As인 것을 포함한다.

상기 N형 폴리실리콘 패턴은 불순물 영역 보다 낮은 농도를 갖도록 형성하는 것을 포함한다.

상기 N형 폴리실리콘 패턴과 P형 폴리실리콘막은 서로 다른 농도를 갖도록 형성하는 것을 포함한다.

상기 콘택홀은 상기 N형 폴리실리콘 패턴의 폭 보다 작은 폭을 갖도록 형성하는 것을 포함한다.

상기 P형 폴리실리콘막은 상기 콘택홀 내에 리세스되도록 형성하는 것을 포함한다.

상기 P형 폴리실리콘막은 상기 콘택홀의 상단 부분으로부터 10∼100Å 만큼 리세스되도록 형성하는 것을 포함한다.

상기 PN 다이오드를 형성하는 단계 후, 상기 PN 다이오드 상에 금속-실리사이드막을 형성하는 단계; 상기 금속-실리사이드막을 포함한 절연막 상에 금속-실리사이드막을 노출시키는 콘택홀을 구비한 질화막을 형성하는 단계; 상기 콘택홀 내에 도전성 콘택을 형성하는 단계; 및 상기 도전성 콘택 상에 상변화막과 상부전극의 적층패턴을 형성하는 단계;를 더 포함한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

본 발명은, N형 폴리실리콘막과 P형 폴리실리콘막의 적층패턴으로 이루어진 PN 다이오드를 형성한다.

이와 같이, 본 발명은 상기 N형 폴리실리콘막과 P형 폴리실리콘막을 이용하여 PN 다이오드를 형성함으로써, PN 다이오드의 임계 전압을 높일 수 있다.

따라서,본 발명은 PN 다이오드의 임계 전압을 높일 수 있으므로, 셀의 데이터가 바뀌는 현상을 방지할 수 있다.

자세하게는, 도 1 내지 도 7 참조하여 본 발명의 실시예에 따른 PN 다이오드를 이용한 상변화 기억 소자의 제조방법을 설명하도록 한다.

도 1을 참조하면, 바 타입의 액티브 영역을 갖는 반도체기판(110)의 상기 액티브 영역에 N형 불순물을 이온주입하여 N형의 불순물 영역(120)을 형성한다. 상기 N형의 불순물 영역(120)은 반도체기판(110)의 상면으로부터 200Å 이하 내에 형성하며, 상기 N형 불순물로는 P 또는 As을 사용하는 것이 바람직하다.

도 2를 참조하면, 상기 반도체기판(110)의 N형의 불순물 영역(120) 상에 폴리실리콘막을 증착한다. 상기 폴리실리콘막은 N형의 불순물 영역에 비해 낮은 도핑 농도를 갖는 N형 폴리실리콘막으로 증착한다. 그런다음, 상기 N형 폴리실리콘막을 식각하여 반도체기판의 N형의 불순물 영역(120) 상에 수 개의 N형 폴리실리콘 패턴(130)들을 형성한다.

도 3를 참조하면, 상기 N형 폴리실리콘막(130)을 포함한 반도체기판(110) 상에 절연막(140)을 증착한 후, 상기 절연막(140)을 식각하여 상기 N형 폴리실리콘막(130)을 노출시키는 콘택홀(140h)을 형성한다.

도 4를 참조하면, 상기 콘택홀(140h)이 매립되도록 상기 절연막(140) 상에 폴리실리콘막(150)을 증착한다. 상기 폴리실리콘막(150)은 P형 폴리실리콘막으로 증착한다. 그런다음, 상기 P형 폴리실리콘막(150)을 일부 리세스하여 상기 콘택홀(140h) 내에 N형 폴리실리콘 패턴(130)과 P형 폴리실리콘막(150)의 적층 패턴으로 이루어진 PN 다이오드(135)를 형성한다.

여기서, 상기 P형 폴리실리콘막의 리세스는 상기 콘택홀(140h)의 상단 부분으로부터 10∼100Å 만큼 리세스되도록 수행한다. 그리고, 상기 P형 영역(150)은 N형 영역(130)의 폭 보다 작은 폭을 갖도록 형성한다.

이와 같이, 본 발명은 상기 PN 다이오드를 N형 폴리실리콘막과 P형 폴리실리콘막을 사용하여 형성한다.

이처럼, 본 발명은 PN 다이오드의 N형 실리콘막을 N형 폴리실리콘막으로 형성함으로써, 상기 N형의 불순물 영역 보다 낮은 농도를 갖을 수 있어 PN 다이오드의 임계 전압을 높일 수 있다.

따라서, 본 발명은 PN 다이오드의 임계 전압을 높일 수 있으므로, 낮은 임계 전압에 의해 셀의 데이터가 바뀌는 현상을 억제할 수 있어, 보다 안정적인 상변화 기억 소자를 제조할 수 있다.

구체적으로, 종래의 PN 다이오드를 이용한 상변화 기억 소자의 제조시, PN 다이오드의 임계 전압이 Vdd+1V 또는 Vdd+2V 보다 낮게 되면 캐소드인 N형 영역으로부터 애노드인 P형 영역으로 전류 흐름이 형성되어 기입되어 있는 셀의 데이터가 바뀌는 현상이 발생되고 있다.

이에, 본 발명에서는 폴리실리콘막을 사용하여 PN 다이오드를 형성함으로써, PN 다이오드의 임계 전압을 높일 수 있게 되어, 셀의 데이터가 바뀌는 현상을 방지할 수 있으며, 그래서, 보다 안정적인 상변화 기억 소자를 제조할 수 있게 된다.

도 5를 참조하면, 상기 PN 다이오드(135) 상에 금속-실리사이드막(160)을 형성한다. 상기 금속-실리사이드막(160)은 코발트-실리사이드막 또는 티타늄-실리사이드막으로 형성한다. 상기 금속-실리사이드막(160)은 상기 콘택홀(140h) 내에 리세스된 P형 영역을 갖는 폴리실리콘막 상에 형성하며, 상기 콘택홀(140h)의 상단 부분까지 형성하도록 한다.

도 6을 참조하면, 상기 금속-실리사이드막(160)을 포함한 절연막(140) 상에 질화막(170)을 증착한 후, 상기 질화막(170)을 식각하여 상기 금속-실리사이드 막(160)을 노출시키는 도전성 콘택용 콘택홀(170h)을 형성한다. 상기 콘택홀(170h)은 100Å 이하의 크기로 형성하여 후속에 상기 콘택홀(170h) 내에 형성되는 도전성 콘택과 후속하는 상변화막 과의 접촉 계면을 작게 한다. 그래서, 후속의 상변화시 낮은 전류에서도 높은 주울 열을 발생시킬 수 있도록 한다.

그런다음, 상기 도전성 콘택용 콘택홀(170h) 내에 도전성 콘택(180)을 형성한다. 상기 도전성 콘택(180)은 알루미늄질화막, 티타늄질화막 및 티타늄텅스텐막 중에서 어느 하나의 막으로 형성한다.

도 7을 참조하면, 상기 도전성 콘택(180)을 포함한 질화막(170) 상에 상변화막(191)과 상부전극용 폴리실리콘막을 증착한 후, 이들을 식각하여 상기 도전성 콘택 (180)상에 상변화막(191)과 상부전극(192)의 적층패턴을 형성한다.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 PN 다이오드를 이용한 상변화 기억 소자를 제조한다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 폴리실리콘막을 이용하여 PN 다이오드를 형성함으로써, PN 다이오드의 임계 전압을 높이면서 보다 안정적인 PN 다이오드를 형성할 수 있다.

Claims (17)

1. 바 타입의 액티브 영역을 포함하며, 상기 액티브 영역 내에 불순물 영역이 구비된 반도체기판;

   상기 액티브 영역의 불순물 영역 상에 N형 폴리실리콘막과 P형 폴리실리콘막의 적층패턴으로 이루어진 PN 다이오드; 및

   상기 PN 다이오드와 전기적으로 콘택을 이루며 그 상부에 적층된 도전성 콘택, 상변화막 및 상부전극을 포함하도록 형성된 상변화 셀;

   을 포함하는 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자.
2. 제 1 항에 있어서,

   상기 불순물 영역은 N형 영역으로 구성된 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자.
3. 제 2 항에 있어서,

   상기 N형 폴리실리콘막은 불순물 영역 보다 낮은 농도를 갖는 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자.
4. 제 1 항에 있어서,

   상기 N형 폴리실리콘막과 P형 폴리실리콘막은 서로 다른 농도를 갖는 것을 특징하는 PN 다이오드를 이용한 상변화 기억 소자.
5. 바 타입의 액티브 영역을 포함하며, 상기 액티브 영역 내에 불순물 영역이 구비된 반도체기판;

   상기 액티브 영역의 불순물 영역 상에 N형 폴리실리콘 패턴;

   상기 N형 폴리실리콘 패턴 상부에 그 보다 작은 면적의 패턴으로 형성된 P형 폴리실리콘막;

   상기 P형 폴리실리콘막 상에 형성된 금속-실리사이드막;

   상기 금속-실리사이드막 상부에 형성된 도전성 콘택;

   상기 도전성 콘택 상부에 형성된 상변화막; 및

   상기 상변화막 상에 형성된 상부전극;

   을 포함하는 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자.
6. 제 5 항에 있어서,

   상기 불순물 영역은 N형 영역으로 구성된 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자.
7. 제 6 항에 있어서,

   상기 N형 폴리실리콘 패턴은 불순물 영역 보다 낮은 농도를 갖는 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자.
8. 제 5 항에 있어서,

   상기 N형 폴리실리콘 패턴과 P형 폴리실리콘막은 서로 다른 농도를 갖는 것을 특징하는 PN 다이오드를 이용한 상변화 기억 소자.
9. 바 타입의 액티브 영역을 포함하는 반도체기판의 상기 액티브 영역 내에 불순물 영역을 형성하는 단계;

   상기 액티브 영역의 불순물 영역 상에 수 개의 N형 폴리실리콘 패턴을 형성하는 단계;

   상기 N형 폴리실리콘 패턴을 포함한 반도체기판 상에 상기 N형 폴리실리콘 패턴을 노출시키는 콘택홀이 구비된 절연막을 형성하는 단계; 및

   상기 콘택홀 내에 P형 폴리실리콘막을 형성하여 상기 N형 폴리실리콘 패턴과 상기 P형 폴리실리콘막으로 이루어진 PN 다이오드를 형성하는 단계;

   를 포함하는 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자의 제조방법.
10. 제 9 항에 있어서,

    상기 불순물 영역은 N형 불순물이 도핑된 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자의 제조방법.
11. 제 10 항에 있어서,

    상기 N형의 불순물은 P 또는 As인 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자의 제조방법.
12. 제 9 항에 있어서,

    상기 N형 폴리실리콘 패턴은 불순물 영역 보다 낮은 농도를 갖도록 형성하는 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자의 제조방법.
13. 제 9 항에 있어서,

    상기 N형 폴리실리콘 패턴과 P형 폴리실리콘막은 서로 다른 농도를 갖도록 형성하는 것을 특징하는 PN 다이오드를 이용한 상변화 기억 소자의 제조방법.
14. 제 9 항에 있어서,

    상기 콘택홀은 상기 N형 폴리실리콘 패턴의 폭 보다 작은 폭을 갖도록 형성하는 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자의 제조방법.
15. 제 9 항에 있어서,

    상기 P형 폴리실리콘막은 상기 콘택홀 내에 리세스되도록 형성하는 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자의 제조방법.
16. 제 15 항에 있어서,

    상기 P형 폴리실리콘막은 상기 콘택홀의 상단 부분으로부터 10∼100Å 만큼 리세스되도록 형성하는 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자의 제조방법.
17. 제 9 항에 있어서,

    상기 PN 다이오드를 형성하는 단계 후,

    상기 PN 다이오드 상에 금속-실리사이드막을 형성하는 단계;

    상기 금속-실리사이드막을 포함한 절연막 상에 금속-실리사이드막을 노출시키는 콘택홀을 구비한 질화막을 형성하는 단계;

    상기 콘택홀 내에 도전성 콘택을 형성하는 단계; 및

    상기 도전성 콘택 상에 상변화막과 상부전극의 적층패턴을 형성하는 단계;

    를 더 포함하는 것을 특징으로 하는 PN 다이오드를 이용한 상변화 기억 소자의 제조방법.

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