KR20090026594A - 상변화 기억 소자 - Google Patents

Abstract

본 발명은 상변화 기억 소자를 개시한다. 개시된 본 발명은 사선 방향으로 배열된 다수의 바 타입 활성영역을 갖는 실리콘기판과, 상기 실리콘기판의 활성영역 상에 이격되어 다수 개가 형성되며, 제1간격으로 이격되는 여러 개가 단위 그룹을 이루어 상기 제1간격 보다 큰 제2간격으로 이격되는 복수의 그룹을 이루도록 형성된 P-N 다이오드와, 상기 각 P-N 다이오드 상에 형성된 하부전극과 상변화막 및 상부전극의 적층패턴과, 상기 적층패턴의 상부에 상기 활성영역에 대하여 사선 방향을 따라 배열된 이웃하는 상부전극들간을 상호 연결시키도록 형성된 비트라인 및 상기 비트라인의 상부에 상기 비트라인과 직교하는 방향을 따라 배열되고, 상기 사선 방향으로 배열된 여러 개의 활성영역들과 콘택하도록 형성된 워드라인을 포함한다.

Description

상변화 기억 소자{Phase change RAM device}

도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 평면도.

도 2a 내지 도 2i는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도.

도 3은 도 2i의 X-X'선에 따라 자른 단면도이다.

도 4는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 평면도.

* 도면의 주요 부분에 대한 부호의 설명 *

100,400: 실리콘기판 101,401: 사선 방향으로 형성된 활성영역

102: 불순물 영역 110,420: P-N 다이오드

120: 하부전극 콘택 130: 상변화막과 상부전극의 적층패턴

140: 제1콘택 150: 상부전극 콘택

160: 비트라인 170: 제2콘택

180: 워드라인

본 발명은 상변화 기억 소자에 관한 것으로, 보다 상세하게는, P-N 다이오드 간의 간격이 넓은 상변화 기억 소자를 제조할 수 있는 상변화 기억 소자에 관한 것이다.

일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory; RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.

그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.

이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서 상변화 기억 소자(Phase change memory)가 제안되었다.

이러한, 상기 상변화 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화 가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.

한편, 고집적화된 상변화 기억 소자의 개발시 가장 중요한 사항 중의 하나는 프로그래밍 전류를 확보하는 일인데, 그 방안 중의 하나로 상변화 기억 소자에 P-N 다이오드를 이용하고 있다.

이와 같은, 종래의 P-N 다이오드를 이용한 상변화 기억 소자는 씨모스(CMOS) 트랜지스터에 비해 전류 흐름이 높아 프로그래밍 전류를 확보할 수 있으며, 디램 또는 플래쉬 소자에 비해 셀 사이즈를 작게 형성할 수 있는 장점을 가지고 있다.

종래의 P-N 다이오드를 이용한 상변화 기억 소자는 비트라인으로 부터 상부전극과 상변화막을 통해서 P-N 다이오드를 걸쳐 워드라인으로 전류 흐름을 형성하고 있다.

그런데, 반도체 소자의 고집적화로 인하여 셀 간의 간격이 가까워지게 되면서, 비트라인으로부터 상부전극과 상변화막을 통해서 P-N 다이오드를 걸쳐 워드라인으로 전류가 흐를 때, 선택되지 않은 셀의 P-N 다이오드로 전류 흐름이 형성되고 있다.

이와 같이, 워드라인으로의 전류 흐름시, 선택되지 않은 셀의 P-N 다이오드로 전류 흐름이 형성되면, 바이폴라 정션 트랜지스터(Bipolar Junction Transistor: 이하, "BJT") 전류는 높아지게 되고, 높아진 BJT 전류에 의해 상변화 기억 소자의 센싱 마진은 감소하게 된다.

한편, 이웃하는 P-N 다이오드들 간의 간격을 증가시키는 것으로 BJT 전류를 감소시킬 수는 있으나, 이처럼, 상기 BJT 전류 흐름을 감소시키고자 P-N 다이오들 간의 간격을 증가시키게 되면 증가된 간격만큼 셀 사이즈가 커지게 되는 더 큰 이슈가 발생하게 된다.

본 발명은 셀 사이즈의 증가 없이 이웃하는 P-N 다이오드들 간의 간격을 증가시킬 수 있는 상변화 기억 소자를 제공함에 그 목적이 있다.

본 발명은, 사선 방향으로 배열된 다수의 바 타입 활성영역을 갖는 실리콘기판; 상기 실리콘기판의 활성영역 상에 이격되어 다수 개가 형성되며, 제1간격으로 이격되는 여러 개가 단위 그룹을 이루어 상기 제1간격 보다 큰 제2간격으로 이격되는 복수의 그룹을 이루도록 형성된 P-N 다이오드; 상기 각 P-N 다이오드 상에 형성된 하부전극과 상변화막 및 상부전극의 적층패턴; 상기 적층패턴의 상부에 상기 활성영역에 대하여 사선 방향을 따라 배열된 이웃하는 상부전극들간을 상호 연결시키도록 형성된 비트라인; 및 상기 비트라인의 상부에 상기 비트라인과 직교하는 방향을 따라 배열되고, 상기 사선 방향으로 배열된 여러 개의 활성영역들과 콘택하도록 형성된 워드라인;을 포함하는 상변화 기억 소자를 제공한다.

여기서, 상기 실리콘기판의 활성영역 표면에 형성된 불순물 영역을 더 포함한다.

상기 불순물 영역은 N형 영역인 것을 포함한다.

상기 P-N 다이오드는 상기 활성영역에 대하여 사선 방향에 따라 배열되게 형 성된 것을 포함한다.

상기 P-N 다이오드는 상기 활성영역에 대하여 직선 방향으로 배열되게 형성된 것을 포함한다.

상기 P-N-다이오드는 간의 제1간격은 300∼1500Å인 것을 포함한다.

상기 P-N-다이오드 간의 제2간격은 1000∼5500Å인 것을 포함한다.

상기 하부전극은 플러그 형태로 이루어진 것을 포함한다.

상기 상변화막과 상부전극은, 상기 활성영역에 대하여 사선 방향에 따라 배열된 이웃하는 하부전극들 간을 상호 연결시키도록 형성된 것을 포함한다.

상기 상변화막과 상부전극의 적층 패턴은, 상기 하부전극 콘택 상에 패턴 형태로 형성된 것을 포함한다.

상기 상부전극과 비트라인 사이에 개재된 상부전극콘택을 더 포함한다.

상기 활성영역은 -10°∼-30°의 사선 방향을 따라 배열된 것을 포함한다.

상기 비트라인은 수직 방향을 따라 배열된 것을 포함한다.

상기 워드라인은 상기 P-N 다이오드 그룹들 사이의 활성영역 부분과 콘택되도록 형성된 것을 포함한다.

상기 워드라인은 수평 방향을 따라 배열된 것을 포함한다.

상기 워드라인과 상기 실리콘기판의 활성영역 사이에 개재된 콘택플러그를 더 포함한다.

상기 콘택플러그는 2층 구조로 이루어진 것을 포함한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

본 발명은, 사선 방향으로 배열되는 다수의 바 타입(Bar type) 활성영역을 갖는 실리콘기판의 활성영역 상에 P-N 다이오드를 형성한다.

도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 도면이다.

도시된 바와 같이, 상기 상변화 기억 소자는 반도체 기판의 사선 방향으로 배열된 활성영역(101) 상에 상기 활성영역에 대하여 사선 방향으로 P-N 다이오드가 형성된 것을 포함한다.

이처럼, 본 발명은 상기 반도체 기판의 사선 방향으로 배열된 활성영역(101) 상에 P-N 다이오드(110)를 형성함으로써, 종래의 기술 보다 셀 사이즈의 증가 없이 P-N 다이오드들 간의 간격을 증가시킬 수 있다.

따라서, 본 발명은, P-N 다이오드들 간의 간격 증가로 인하여, 선택된 P-N 다이오드로 부터 워드라인으로의 전류 흐름시, 선택되지 않은 P-N 다이오드로 전류가 흐르는 것을 최소화할 수 있다.

자세하게, 도 2a 내지 2i는 본 발명의 실시예에 따른 P-N 다이오드를 이용한 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 참조하여 설명하면 다음과 같다.

도 2a를 참조하면, 사선 방향으로 배열된 다수의 바 타입(Bar type)의 활성영역(101)을 포함하는 실리콘기판(100)의 상기 활성영역(101) 표면에 N형 불순물 이온주입을 수행하여 상기 활성영역(101)의 표면에 N형 불순물 영역(102)을 형성한다. 상기 활성영역(101)은 -10°∼-30°의 사선 방향을 따라 배열되게 형성한다.

도 2b를 참조하면, 상기 N형 불순물 영역(102)이 형성된 상기 활성영역(101) 상에 N형 실리콘막과 P형 실리콘막으로 구성된 P-N 다이오드(110)을 상기 활성영역에 대하여 사선방향으로 형성한다.

상기 P-N 다이오드는 상기 실리콘기판의 활성영역 상에 다수 개가 이격되면서 형성하며, 제1간격으로 이격되는 여러 개가 단위 그룹을 이루어 상기 제1간격 보다 큰 제2간격으로 이격되면서 복수의 그룹을 이루도록 형성한다.

바람직하게, 상기 PN 다이오드 형성시, 상기 P-N 다이오드의 제1간격은 300∼1500Å 간격이 되도록 하며, 상기 P-N 다이오드의 제2간격은 1000∼5500Å 간격이 되도록 수행한다.

여기서, 상기 P-N 다이오드(110)를 상기 사선 방향으로 형성된 활성영역(101) 상에 형성함으로써, 종래의 기술에서 직선 방향으로 형성된 활성영역 상에 P-N 다이오드을 형성하는 경우보다, P-N 다이오드들 간의 간격을 증가시킬 수 있다.

즉, 상기 사선 방향으로 형성된 활성영역(101) 상에 P-N 다이오드(110)을 형성하게 되면, 직선 방향으로 형성된 활성영역 상에 P-N 다이오드를 형성하는 경우보다, 이웃하는 P-N 다이오드들 간의 간격을 증가시킬 수 있으므로, 이를 통해, 셀 사이즈의 크기 없이 P-N 다이오드들 간의 간격을 증가시킬 수 있다.

따라서, 본 발명은 P-N 다이오드들 간의 간격 증가로 인하여 P-N 다이오드로 의 전류 흐름을 억제할 수 있고, 그래서, 센싱 마진을 높일 수 있다.

도 2c를 참조하면, 상기 P-N 다이오드(110) 상에 플러그 형태로 하부전극(120)을 형성한다. 상기 하부전극(120)은 상기 P-N 다이오드(110) 보다 작은 폭을 갖도록 형성하며, 바람직하게, 200∼1000Å의 폭을 갖도록 형성한다.

도 2d를 참조하면, 상기 하부전극(120)과 콘택되도록 상기 하부전극 콘택(120) 상에 상변화막과 상부전극의 적층패턴(130)을 형성한다.

상기 상변화막과 상부전극의 적층 패턴(130)은 상기 활성영역에 대하여 사선 방향에 따라 배열된 이웃하는 하부전극들 간을 상호 연결시키도록 형성한다.

또는, 상기 상변화막과 상부전극의 적층 패턴(130)은 상기 하부전극 콘택(120)과 콘택하도록 상기 하부전극(120) 상에 패턴 형태로 형성한다.

도 2e를 참조하면, 상기 P-N 다이오드(110)의 그룹들 사이에 제1콘택(140)을 형성한다. 상기 제1콘택은 후속의 워드라인과 상기 활성영역 부분을 전기적으로 연결하기 위한 콘택이다.

도 2f를 참조하면, 상기 상변화막과 상부전극의 적층패턴(130) 상에 상기 상부전극과 콘택하도록 상부전극 콘택(150)을 형성한다. 상기 상부전극 콘택(150)은 상기 상부전극의 폭과 동일하거나, 상기 상부전극의 폭 보다 작을 폭을 갖도록 형성한다. 바람직하게, 상기 상부전극 콘택(150)은 300∼1500Å의 폭을 갖도록 형성한다.

도 2g를 참조하면, 상기 적층패턴의 상부에 상기 활성영역에 대하여 사선 방향을 따라 배열된 이웃하는 상부전극들 간을 상호 연결시키도록 비트라인(160)을 형성한다. 상기 비트라인(160)은 500∼1500Å의 폭을 갖도록 형성한다.

도 2h를 참조하면, 상기 제1콘택(140) 상에 제2콘택(170)을 형성하여 상기 제1콘택(140)과 제2콘택(170)으로 구성된 2층 구조의 콘택플러그를 형성한다. 상기 제2콘택(170)은 상기 제1콘택(140)과 동일한 폭으로 형성하거나, 상기 제1콘택(140) 보다 작은 폭을 갖도록 형성한다. 바람직하게, 상기 제2콘택(170)은 500∼1500Å의 폭을 갖도록 형성한다.

도 2i를 참조하면, 상기 비트라인의 상부에 상기 비트라인과 직교하는 방향에 따라 배열되고, 상기 사선 방향으로 배열된 여러 개의 활성영역들과 콘택하도록 다수의 워드라인을 형성한다. 즉, 상기 워드라인은 상기 비트라인과 직교하는 방향을 따라 배열된 이웃하는 콘택플러그 간을 상호 연결시키도록 형성한다. 상기 워드라인(180)은 500∼1500Å의 폭을 갖도록 형성한다.

도 3은 도 2i의 X-X'선에 따라 자른 단면도이다.

한편, 본 발명의 실시예에서는 상기 P-N 다이오드가 사선 방향으로 형성된 활성영역 상에 상기 활성영역에 대하여 사선 방향으로 배열되게 형성하였으나, 본 발명은 이에 한정하지 않고, 도 4에 도시된 바와 같이, 상기 P-N 다이오드(410)는 반도체 기판(400)의 활성영역(401) 상에 상기 활성영역에 대하여 직선 방향으로 배열되게 형성할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

본 발명은 사선 방향으로 배열된 바 타입의 활성영역 상에 P-N 다이오드를 형성함으로써, 셀 사이즈의 증가 없이 상기 P-N 다이오드들 간의 거리를 증가시킬 수 있고, 그래서, 선택되지 않은 P-N 다이오드로의 전류 흐름을 억제할 수 있다.

Claims (17)

1. 사선 방향으로 배열된 다수의 바 타입 활성영역을 갖는 실리콘기판;

   상기 실리콘기판의 활성영역 상에 이격되어 다수 개가 형성되며, 제1간격으로 이격되는 여러 개가 단위 그룹을 이루어 상기 제1간격 보다 큰 제2간격으로 이격되는 복수의 그룹을 이루도록 형성된 P-N 다이오드;

   상기 각 P-N 다이오드 상에 형성된 하부전극과 상변화막 및 상부전극의 적층패턴;

   상기 적층패턴의 상부에 상기 활성영역에 대하여 사선 방향을 따라 배열된 이웃하는 상부전극들간을 상호 연결시키도록 형성된 비트라인; 및

   상기 비트라인의 상부에 상기 비트라인과 직교하는 방향을 따라 배열되고, 상기 사선 방향으로 배열된 여러 개의 활성영역들과 콘택하도록 형성된 워드라인;

   을 포함하는 것을 특징으로 하는 상변화 기억 소자.
2. 제 1 항에 있어서,

   상기 실리콘기판의 활성영역 표면에 형성된 불순물 영역을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
3. 제 2 항에 있어서,

   상기 불순물 영역은 N형 영역인 것을 특징으로 하는 상변화 기억 소자.
4. 제 1 항에 있어서,

   상기 P-N 다이오드는 상기 활성영역에 대하여 사선 방향에 따라 배열되게 형성된 것을 특징으로 하는 상변화 기억 소자.
5. 제 1 항에 있어서,

   상기 P-N 다이오드는 상기 활성영역에 대하여 직선 방향으로 배열되게 형성된 것을 특징으로 하는 상변화 기억 소자.
6. 제 1 항에 있어서,

   상기 P-N-다이오드는 간의 제1간격은 300∼1500Å인 것을 특징으로 하는 상변화 기억 소자.
7. 제 1 항에 있어서,

   상기 P-N-다이오드 간의 제2간격은 1000∼5500Å인 것을 특징으로 하는 상변화 기억 소자.
8. 제 1 항에 있어서,

   상기 하부전극은 플러그 형태로 이루어진 것을 특징으로 하는 상변화 기억 소자.
9. 제 1 항에 있어서,

   상기 상변화막과 상부전극은, 상기 활성영역에 대하여 사선 방향에 따라 배열된 이웃하는 하부전극들 간을 상호 연결시키도록 형성된 것을 특징으로 하는 상변환 기억 소자.
10. 제 1 항에 있어서,

    상기 상변화막과 상부전극의 적층 패턴은, 상기 하부전극 콘택 상에 패턴 형태로 형성된 것을 특징으로 하는 상변화 기억 소자.
11. 제 1 항에 있어서,

    상기 상부전극과 비트라인 사이에 개재된 상부전극콘택을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
12. 제 1 항에 있어서,

    상기 활성영역은 -10°∼-30°의 사선 방향을 따라 배열된 것을 특징으로 하는 상변화 기억 소자.
13. 제 1 항에 있어서,

    상기 비트라인은 수직 방향을 따라 배열된 것을 특징으로 하는 상변화 기억 소자.
14. 제 1 항에 있어서,

    상기 워드라인은 상기 P-N 다이오드 그룹들 사이의 활성영역 부분과 콘택되도록 형성된 것을 특징으로 하는 상변화 기억 소자.
15. 제 1 항에 있어서,

    상기 워드라인은 수평 방향을 따라 배열된 것을 특징으로 하는 상변화 기억 소자.
16. 제 1 항에 있어서,

    상기 워드라인과 상기 실리콘기판의 활성영역 사이에 개재된 콘택플러그를 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
17. 제 15 항에 있어서,

    상기 콘택플러그는 2층 구조로 이루어진 것을 특징으로 하는 상변화 기억 소자.

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