CN109524412A - 三维存储器及其制造方法 - Google Patents

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CN109524412A CN201811353560.XA CN201811353560A CN109524412A CN 109524412 A CN109524412 A CN 109524412A CN 201811353560 A CN201811353560 A CN 201811353560A CN 109524412 A CN109524412 A CN 109524412A
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Abstract

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。所述三维存储器包括：第一晶圆，具有第一导电结构；第二晶圆，与所述第一晶圆连接，具有第二导电结构；所述第一导电结构与所述第二导电结构中至少其中之一为长条形，且所述第二导电结构在所述第一晶圆与所述第二晶圆的连接界面处与所述第一导电结构电连接并呈相交设置。本发明避免了相互连接的第一晶圆与第二晶圆之间对准精度的差异对第一晶圆与第二晶圆之间接触电阻的影响，有效改善了三维存储器的性能。

Description

三维存储器及其制造方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。
背景技术
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。Xtacking型3DNAND存储器是目前较为前沿、且极具发展潜力的三维存储器技术。
在Xtacking型3D NAND存储器中，通常包括相互键合的外围器件晶圆和存储阵列晶圆。但是，由于现有技术的限制，使得键合后的三维存储器性能较差。
因此，如何提高三维存储器的性能，是目前亟待解决的技术问题。
发明内容
本发明提供一种三维存储器及其制造方法，用于解决现有的三维存储器性能较差的问题。
为了解决上述问题，本发明提供了一种三维存储器，包括：
第一晶圆，具有第一导电结构；
第二晶圆，与所述第一晶圆连接，具有第二导电结构；
所述第一导电结构与所述第二导电结构至少其中之一为长条形，且所述第二导电结构在所述第一晶圆与所述第二晶圆的连接界面处与所述第一导电结构电连接并呈相交设置。
优选的，所述第二晶圆与所述第一晶圆的连接方式为键合。
优选的，所述第一晶圆、所述第二晶圆中，其中之一为存储阵列晶圆、另一为外围电路晶圆。
优选的，所述第一导电结构、所述第二导电结构中，其中之一为长条形、另一为圆形。
优选的，所述第一导电结构与所述第二导电结构均为长条形。
优选的，所述第一导电结构沿平行于所述连接界面的方向延伸；
所述第二导电结构相对于所述第一导电结构倾斜一预设角度。
优选的，所述预设角度为大于或等于15°且小于或等于165°。
优选的，在沿平行于所述连接界面的方向上，所述第一导电结构的宽度大于所述第二导电结构的宽度。
优选的，所述第一晶圆为存储阵列晶圆，所述存储阵列晶圆包括堆叠结构以及与所述堆叠结构电连接的第一导电塞；
所述第一导电结构与所述第一导电塞的端部电连接。
优选的，所述第二晶圆为外围电路晶圆，所述外围电路晶圆包括晶体管以及与所述晶体管电连接的第二导电塞；
所述第二导电结构与所述第二导电塞的端部电连接。
优选的，所述三维存储器为3D NAND存储器。
为了解决上述问题，本发明还提供了一种三维存储器的制造方法，包括如下步骤：
形成第一导电结构于第一晶圆表面；
形成第二导电结构于第二晶圆表面，所述第一导电结构与所述第二导电结构中至少其中之一为长条形；
连接所述第一晶圆与所述第二晶圆，使得所述第一导电结构与所述第二导电结构在所述第一晶圆与所述第二晶圆的连接界面处电连接并呈相交设置。
优选的，所述第一晶圆与所述第二晶圆的的连接方式为键合。
优选的，所述第一晶圆、所述第二晶圆中，其中之一为存储阵列晶圆、另一为外围电路晶圆。
优选的，所述第一导电结构、所述第二导电结构中，其中之一为长条形、另一为圆形。
优选的，所述第一导电结构与所述第二导电结构均为长条形。
优选的，所述第一晶圆为存储阵列晶圆，所述存储阵列晶圆包括堆叠结构以及与所述堆叠结构电连接的第一导电塞；形成第一导电结构于第一晶圆表面的具体步骤包括：
形成长条形的第一导电结构于所述第一导电塞端部。
优选的，所述第二晶圆为外围电路晶圆，所述外围电路晶圆包括晶体管以及与所述晶体管电连接的第二导电塞；形成第二导电结构于所述第二晶圆表面的具体步骤包括：
形成长条形的第二导电结构于所述第二导电塞端部。
优选的，所述第一导电结构沿平行于所述连接界面的方向延伸；
所述第二导电结构相对于所述第一导电结构倾斜一预设角度。
优选的，所述预设角度为大于或等于15°且小于或等于165°。
优选的，在沿平行于所述连接界面的方向上，所述第一导电结构的宽度大于所述第二导电结构的宽度。
优选的，所述三维存储器为3D NAND存储器。
本发明提供的三维存储器及其制造方法，通过将第一导电结构与第二导电结构中的至少一个设置为长条形，并通过所述第一导电结构与所述第二导电结构相交设置的方式实现电连接，避免了相互连接的第一晶圆与第二晶圆之间对准精度的差异对第一晶圆与第二晶圆之间接触电阻的影响，扩大了所述第一晶圆与所述第二晶圆连接过程中的对准窗口，有效改善了三维存储器的性能。
附图说明
附图1是本发明一具体实施方式中第一晶圆的结构示意图；
附图2是本发明一具体实施方式中第二晶圆的结构示意图；
附图3是本发明一具体实施方式中第一晶圆与第二晶圆对准较佳时连接界面处的结构示意图；
附图4是本发明一具体实施方式中第一晶圆与第二晶圆对准较差时连接界面处的结构示意图；
附图5是本发明另一具体实施方式中第二晶圆的结构示意图；
附图6是本发明另一具体实施方式中第一晶圆与第二晶圆对准较佳时连接界面处的结构示意图；
附图7是本发明另一具体实施方式中第一晶圆与第二晶圆对准较差时连接界面处的结构示意图；
附图8是本发明再一具体实施方式中第一晶圆的结构示意图；
附图9是本发明再一具体实施方式中第二晶圆的结构示意图；
附图10是本发明再一具体实施方式中第一晶圆与第二晶圆对准较佳时连接界面处的结构示意图；
附图11是本发明再一具体实施方式中第一晶圆与第二晶圆对准较差时连接界面处的结构示意图；
附图12是本发明一具体实施方式中三维存储器的制造方法流程图。
具体实施方式
下面结合附图对本发明提供的三维存储器及其制造方法的具体实施方式做详细说明。
在三维存储器中，存储阵列晶圆与外围电路晶圆通过键合方式实现电连接。通常，所述存储阵列晶圆与所述外围电路晶圆的键合是电介质层与电介质层之间的直接接触式键合。键合所述存储阵列晶圆与所述外围电路晶圆的具体方式是：在特定的键合温度下，使所述存储阵列晶圆的键合面与所述外围电路的键合面接触，并利用外界压力将两片晶圆键合在一起。
所述存储阵列晶圆与所述外围电路晶圆键合之后，两者之间的接触电阻取决于两者键合过程中的对准精度。这是因为，在键合过程中，位于所述存储阵列晶圆键合面上的第一电接触结构与所述外围电路晶圆键合面上的第二电接触结构均为圆形形状。当所述存储阵列晶圆与所述外围电路晶圆之间的对准精度不同时，圆形的第一电接触结构与同为圆形的第二电接触结构之间重叠的面积不同，从而造成键合后所述存储阵列晶圆与所述外围电路晶圆之间接触电阻的不同。而且，当所述存储阵列晶圆与所述外围电路晶圆的对准精度较差时，键合界面处不同区域的接触电阻不同，即接触电阻在所述键合界面不均匀分布，甚至是某些区域出现断路，这些都严重影响三维存储器的性能。
为了减少键合过程中对准精度对键合后结构接触电阻的影响，从而改善三维存储器的性能，本具体实施方式提供了一种三维存储器，附图1是本发明一具体实施方式中第一晶圆的结构示意图，附图2是本发明一具体实施方式中第二晶圆的结构示意图，附图3是本发明具体实施方式中第一晶圆与第二晶圆对准较佳时连接界面处的结构示意图，附图4是本发明具体实施方式中第一晶圆与第二晶圆对准较差时连接界面处的结构示意图。本具体实施方式提供的三维存储器优选为3D NAND存储器，更优选为Xtacking型3D NAND存储器。
如图1-图4所示，本具体实施方式提供的三维存储器包括：
第一晶圆10，具有第一导电结构101；
第二晶圆20，与所述第一晶圆10连接，具有第二导电结构201；
所述第一导电结构101与所述第二导电结构201中至少其中之一为长条形，且所述第二导电结构201在所述第一晶圆10与所述第二晶圆20的连接界面处与所述第一导电结构101电连接并呈相交设置。
具体来说，所述第二晶圆20可以是与所述第一晶圆10的连接方式为键合。所述第二导电结构201在所述第一晶圆10与所述第二晶圆20的键合界面30处与所述第一导电结构101电连接并呈相交设置，即所述第一晶圆10与所述第二晶圆20的连接界面为所述键合界面。
所述第一晶圆10可以为3D NAND存储器中的存储阵列晶圆，所述第二晶圆20相应为3D NAND存储器中的外围电路晶圆；或者，所述第一晶圆10为3D NAND存储器中的外围电路晶圆，所述第二晶圆20相应为3D NAND存储器中的存储阵列晶圆。本具体实施方式以所述第一晶圆10为3D NAND存储器中的存储阵列晶圆、所述第二晶圆20为3D NAND存储器中的外围电路晶圆为例进行说明。所述存储阵列晶圆包括第一衬底(图中未示出)、位于所述第一衬底表面的堆叠结构(图中未示出)以及覆盖于所述堆叠结构表面的第一介质层(图中未示出)，所述堆叠结构包括沿垂直于所述第一衬底的方向交替堆叠的栅极层和层间绝缘层。所述第一晶圆10与所述第二晶圆20键合的第一键合面为所述第一介质层背离所述第一衬底的表面。所述外围电路晶圆包括第二衬底、位于所述第二衬底上的CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)器件结构(图中未示出)以及覆盖所述CMOS器件结构表面的第二介质层。所述第二晶圆20与所述第一晶圆10键合的第二键合面为所述第二介质层背离所述第二衬底的表面。所述第一导电结构101与所述第二导电结构201在所述第一晶圆10与所述第二晶圆20的键合界面处通过相交接触的方式实现电连接。
以下以所述第一导电结构101与所述第二导电结构102均为长条形为例进行说明。当所述第一晶圆10与所述第二晶圆20的对准精度较高时，在所述第一连接界面30处，所述第一晶圆10与所述第二晶圆20的电性接触区域为所述第一导电结构101与所述第二导电结构201交叉重叠的区域，如图3所示；当所述第一晶圆10与所述第二晶圆20的对准精度较低时，在所述第二连接界面40处，所述第一晶圆10与所述第二晶圆20电性接触区域仍为所述第一导电结构101与所述第二导电结构201交叉重叠的区域，如图4所示。因此，既使在所述第一晶圆10与所述第二晶圆20之间的对准情况较差时，所述第一导电结构101与所述第二导电结构201之间重叠区域的面积与对准情况较佳时重叠区域的面积相同，即本具体实施方式减小甚至是避免了对准精度对所述第一晶圆10与所述第二晶圆20之间接触电阻的影响，扩大了所述第一晶圆10与所述第二晶圆20的对准窗口，有效改善了三维存储器的性能。而且，无论对准情况的好坏，所述第一晶圆与所述第二晶圆之间的接触电阻在所述键合界面处都是均匀分布的。
优选的，所述第一导电结构101沿平行于所述连接界面的方向延伸；
所述第二导电结构201相对于所述第一导电结构101倾斜一预设角度。
具体来说，如图3所示，所述第一晶圆10与所述第二晶圆20沿Z轴方向键合，所述第一连接界面30与所述第二连接界面40所在的平面均为XY平面，所述第一导电结构101在XY平面内沿X方向延伸。所述第二导电结构201在XY平面内相对于所述第一导电结构101倾斜所述预设角度α。
优选的，所述预设角度α为大于或等于15°且小于或等于165°。
图2-图4为所述预设角度α小于90°时的结构示意图。附图5是本发明另一具体实施方式中第二晶圆的结构示意图，附图6是本发明另一具体实施方式中第一晶圆与第二晶圆准较佳时连接界面处的结构示意图，附图7是本发明另一具体实施方式中第一晶圆与第二晶圆准较差时连接界面处的结构示意图。图5-图7为所述预设角度α等于90°时的结构示意图。所述预设角度的具体数值本领域技术人员可以根据实际需要进行选择。
为了进一步增强所述第一晶圆10与所述第二晶圆20之间的稳定电连接，优选的，在沿平行于所述连接界面的方向上，所述第一导电结构101的宽度大于所述第二导电结构102的宽度。
优选的，所述第一晶圆10为存储阵列晶圆，所述存储阵列晶圆包括堆叠结构以及与所述堆叠结构电连接的第一导电塞；所述第一导电结构与所述第一导电塞的端部电连接。
优选的，所述第二晶圆20为外围电路晶圆，所述外围电路晶圆包括晶体管以及与所述晶体管电连接的第二导电塞；所述第二导电结构与所述第二导电塞的端部电连接。
在其他具体实施方式中，所述第一导电结构、所述第二导电结构中，其中之一为长条形、另一为圆形。附图8是本发明再一具体实施方式中第一晶圆的结构示意图，附图9是本发明再一具体实施方式中第二晶圆的结构示意图，附图10是本发明再一具体实施方式中第一晶圆与第二晶圆对准较佳时连接界面处的结构示意图，附图11是本发明再一具体实施方式中第一晶圆与第二晶圆对准较差时连接界面处的结构示意图。例如：所述第一导电结构101为圆形、所述第二导电结构201为沿平行于所述第一晶圆10与所述第二晶圆20连接界面方向延伸的长条形。当所述第一晶圆10与所述第二晶圆20的对准精度较高时，所述第一晶圆10与所述第二晶圆20的电性接触区域为所述第一导电结构101与所述第二导电结构201相交重叠的区域，如图10所示；当所述第一晶圆10与所述第二晶圆20发生沿X轴方向的偏移时，所述第一晶圆10与所述第二晶圆20电性接触区域仍为所述第一导电结构101与所述第二导电结构201重叠的区域，如图11所示。因此，采用所述第一导电结构101、所述第二导电结构201中，其中之一为长条形、另一为圆形的方式，也可以在一定程度上抑制对准精度对所述第一晶圆10与所述第二晶圆20之间接触电阻的影响。
不仅如此，本具体实施方式还提供了一种三维存储器的制造方法，附图12是本发明一具体实施方式中三维存储器的制造方法流程图。本具体实施方式制造的三维存储器的结构可参见图1-图11。本具体实施方式制造的三维存储器优选为3D NAND存储器，更优选为Xtacking型3D NAND存储器。
如图1-图12所示，本具体实施方式提供的三维存储器的制造方法，包括如下步骤：
步骤S11，形成第一导电结构101于第一晶圆10表面，如图1或图8所示。
步骤S12，形成第二导电结构201于第二晶圆20表面，所述第一导电结构101与所述第二导电结构102中至少其中之一为长条形，如图2、图5或图9所示。
具体来说，所述第一晶圆10可以为3D NAND存储器中的存储阵列晶圆，所述第二晶圆20相应为3D NAND存储器中的外围电路晶圆；或者，所述第一晶圆10为3D NAND存储器中的外围电路晶圆，所述第二晶圆20相应为3D NAND存储器中的存储阵列晶圆。本具体实施方式以所述第一晶圆10为3D NAND存储器中的存储阵列晶圆、所述第二晶圆20为3D NAND存储器中的外围电路晶圆为例进行说明。所述存储阵列晶圆包括第一衬底(图中未示出)、位于所述第一衬底表面的堆叠结构(图中未示出)以及覆盖于所述堆叠结构表面的第一介质层(图中未示出)，所述堆叠结构包括沿垂直于所述第一衬底的方向交替堆叠的栅极层和层间绝缘层。所述第一晶圆10与所述第二晶圆20键合的第一键合面为所述第一介质层背离所述第一衬底的表面。所述外围电路晶圆包括第二衬底、位于所述第二衬底上的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件结构(图中未示出)以及覆盖所述CMOS器件结构表面的第二介质层。所述第二晶圆20与所述第一晶圆10键合的第二键合面为所述第二介质层背离所述第二衬底的表面。
步骤S13，连接所述第一晶圆10与所述第二晶圆20，使得所述第一导电结构101与所述第二导电结构201在所述第一晶圆10与所述第二晶圆20的连接界面处电连接并呈相交设置，如图3、图4、图6、图7、图10或图11所示。
优选的，所述第一晶圆10与所述第二晶圆20的连接方式为键合。
具体来说，键合所述第一晶圆10与所述第二晶圆20，使得所述第一导电结构101与所述第二导电结构201在所述第一晶圆10与所述第二晶圆20的键合界面处电连接并呈相交设置，即所述第一晶圆10与所述第二晶圆20的连接界面为所述键合界面。
优选的，所述第一导电结构101、所述第二导电结构201中，其中之一为长条形、另一为圆形。或者，所述第一导电结构101与所述第二导电结构201均为长条形。
优选的，所述第一晶圆10为存储阵列晶圆，所述存储阵列晶圆包括堆叠结构以及与所述堆叠结构电连接的第一导电塞；形成第一导电结构101于第一晶圆10表面的具体步骤包括：
形成长条形的第一导电结构101于所述第一导电塞端部。
其中，所述第一导电塞用于将外围电路晶圆中的电信号传输至所述堆叠结构。形成长条形的第一导电结构101于所述第一导电塞端部的方法可以是化学气相沉积、物理气相沉积、原子层沉积或者电镀。所述第一导电结构101的材料可以是铜、铝、铬或钨。
优选的，所述第二晶圆20为外围电路晶圆，所述外围电路晶圆包括晶体管以及与所述晶体管电连接的第二导电塞；形成第二导电结构201于所述第二晶圆20表面的具体步骤包括：
形成长条形的第二导电结构201于所述第二导电塞端部。
其中，所述第二导电塞用于将来自于晶体管中的电信号传输至所述第一导电塞。形成所述第二导电结构201于所述第二导电塞端部的方法可以是化学气相沉积、物理气相沉积、原子层沉积或者电镀。所述第二导电结构201的材料可以是铜、铝、铬或钨。
优选的，所述第一导电结构101沿平行于所述连接界面的方向延伸；
所述第二导电结构201相对于所述第一导电结构101倾斜一预设角度α。
优选的，所述预设角度α为大于或等于15°且小于或等于165°。
为了进一步增强所述第一晶圆10与所述第二晶圆20之间的稳定电连接，优选的，在沿平行于所述连接界面的方向上，所述第一导电结构101的宽度大于所述第二导电结构201的宽度。
本具体实施方式提供的三维存储器及其制造方法，通过将第一导电结构与第二导电结构中的至少一个设置为长条形，并通过所述第一导电结构与所述第二导电结构相交设置的方式实现电连接，避免了相互连接的第一晶圆与第二晶圆之间对准精度的差异对第一晶圆与第二晶圆之间接触电阻的影响，扩大了所述第一晶圆与所述第二晶圆连接过程中的对准窗口，有效改善了三维存储器的性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (22)

1.一种三维存储器，其特征在于，包括：
第一晶圆，具有第一导电结构；
第二晶圆，与所述第一晶圆连接，具有第二导电结构；
所述第一导电结构与所述第二导电结构中至少其中之一为长条形，且所述第二导电结构在所述第一晶圆与所述第二晶圆的连接界面处与所述第一导电结构电连接并呈相交设置。
2.根据权利要求1所述的三维存储器，其特征在于，所述第二晶圆与所述第一晶圆的连接方式为键合。
3.根据权利要求2所述的三维存储器，其特征在于，所述第一晶圆、所述第二晶圆中，其中之一为存储阵列晶圆、另一为外围电路晶圆。
4.根据权利要求1所述的三维存储器，其特征在于，所述第一导电结构、所述第二导电结构中，其中之一为长条形、另一为圆形。
5.根据权利要求1所述的三维存储器，其特征在于，所述第一导电结构与所述第二导电结构均为长条形。
6.根据权利要求5所述的三维存储器，其特征在于，所述第一导电结构沿平行于所述连接界面的方向延伸；
所述第二导电结构相对于所述第一导电结构倾斜一预设角度。
7.根据权利要求6所述的三维存储器，其特征在于，所述预设角度为大于或等于15°且小于或等于165°。
8.根据权利要求6所述的三维存储器，其特征在于，在沿平行于所述连接界面的方向上，所述第一导电结构的宽度大于所述第二导电结构的宽度。
9.根据权利要求3所述的三维存储器，其特征在于，所述第一晶圆为存储阵列晶圆，所述存储阵列晶圆包括堆叠结构以及与所述堆叠结构电连接的第一导电塞；
所述第一导电结构与所述第一导电塞的端部电连接。
10.根据权利要求9所述的三维存储器，其特征在于，所述第二晶圆为外围电路晶圆，所述外围电路晶圆包括晶体管以及与所述晶体管电连接的第二导电塞；
所述第二导电结构与所述第二导电塞的端部电连接。
11.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器为3D NAND存储器。
12.一种三维存储器的制造方法，其特征在于，包括如下步骤：
形成第一导电结构于第一晶圆表面；
形成第二导电结构于第二晶圆表面，所述第一导电结构与所述第二导电结构中至少其中之一为长条形；
连接所述第一晶圆与所述第二晶圆，使得所述第一导电结构与所述第二导电结构在所述第一晶圆与所述第二晶圆的连接界面处电连接并呈相交设置。
13.根据权利要求12所述的三维存储器的制造方法，其特征在于，所述第一晶圆与所述第二晶圆的连接方式为键合。
14.根据权利要求13所述的三维存储器的制造方法，其特征在于，所述第一晶圆、所述第二晶圆中，其中之一为存储阵列晶圆、另一为外围电路晶圆。
15.根据权利要求12所述的三维存储器的制造方法，其特征在于，所述第一导电结构、所述第二导电结构中，其中之一为长条形、另一为圆形。
16.根据权利要求12所述的三维存储器的制造方法，其特征在于，所述第一导电结构与所述第二导电结构均为长条形。
17.根据权利要求16所述的三维存储器的制造方法，其特征在于，所述第一晶圆为存储阵列晶圆，所述存储阵列晶圆包括堆叠结构以及与所述堆叠结构电连接的第一导电塞；形成第一导电结构于第一晶圆表面的具体步骤包括：形成长条形的第一导电结构于所述第一导电塞端部。
18.根据权利要求17所述的三维存储器的制造方法，其特征在于，所述第二晶圆为外围电路晶圆，所述外围电路晶圆包括晶体管以及与所述晶体管电连接的第二导电塞；形成第二导电结构于所述第二晶圆表面的具体步骤包括：形成长条形的第二导电结构于所述第二导电塞端部。
19.根据权利要求16所述的三维存储器的制造方法，其特征在于，所述第一导电结构沿平行于所述连接界面的方向延伸；
所述第二导电结构相对于所述第一导电结构倾斜一预设角度。
20.根据权利要求19所述的三维存储器的制造方法，其特征在于，所述预设角度为大于或等于15°且小于或等于165°。
21.根据权利要求19所述的三维存储器的制造方法，其特征在于，在沿平行于所述连接界面的方向上，所述第一导电结构的宽度大于所述第二导电结构的宽度。
22.根据权利要求12所述的三维存储器的制造方法，其特征在于，所述三维存储器为3DNAND存储器。
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