JP6158016B2

JP6158016B2 - クロスポイント型メモリおよび作製方法

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Publication number: JP6158016B2
Application number: JP2013198986A
Authority: JP
Inventors: 雄一山崎; 久生宮崎; 酒井　忠司; 忠司酒井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-09-25
Filing date: 2013-09-25
Publication date: 2017-07-05
Anticipated expiration: 2033-09-25
Also published as: JP2015065348A

Description

実施形態は、クロスポイント型メモリおよび作製方法に係わる。

クロスポイント型メモリでは、正常にメモリを動作させるために選択セル以外のセルへの電流回り込みを回避する必要がある。通常はメモリ素子に直列に整流素子を挿入することで回り込みを回避する方法を採っている。しかし、この方法では整流素子を構成する薄膜、ｐｎ接合、を形成しなければならず、プロセスステップの増加やセル部膜厚の増加を招いてしまう。
一方、メモリデバイスの微細化は最も進んでおり、それに伴う金属配線の微細化による配線抵抗の増大が懸念されている。配線幅が１０ｎｍ前後の世代では、メモリデバイスとしての動作自体が難しくなると予測されている。そのため、金属に代わる配線材料が求められている。

グラフェンは炭素原子で構成されている２次元のナノ材料である。この材料は高電流密度耐性、超高移動度、高耐熱性、高機械的強度等極めて優れた物性を示すことから、カーボンナノチューブ同様半導体デバイスの配線材料として有望視されている。例えば、幅を１０ｎｍ程度まで加工したグラフェンナノリボンは銅を上回る電気伝導度を示すことが理論的に予測されている。このような背景から、グラフェン配線応用の研究が進められている。

特開２０１１−２２８５２２号公報

配線層の交点にメモリ機能を備えたクロスポイント型メモリを提供する。

実施形態のクロスポイント型メモリは、第１方向に伸びる複数本のｐ型の第１配線層と、前記第１方向に対して交差した第２方向に伸びる複数本のｎ型の第２配線層と、を有し、前記第１配線層と前記第２配線層とが交互に積層され、前記第１配線層は、ｐ型の第１層間化合物を含む多層グラフェンであり、前記第２配線層は、ｎ型の第２層間化合物を含む多層グラフェンであり、前記第１配線層と前記第２配線層間に抵抗変化領域が形成される。

実施形態のクロスポイント型メモリの作製方法は、多層グラフェンを含む層状物質を有する第１配線層を形成し、第１配線層をｐ型化する元素又は化合物を層状物質の層間に挿入し、第１配線層と交互に交差するように多層グラフェンを含む層状物質を有する第２配線層を形成し、第２配線層をｎ型化する元素又は化合物を層状物質の層間に挿入する。

図１は、実施形態のクロスポイント型メモリの概念図である。図２は、実施形態のクロスポイント型メモリの概念図である。図３は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図４は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図５は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図６は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図７は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図８は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図９は、実施形態のクロスポイント型メモリの概念図である。図１０は、実施形態のクロスポイント型メモリの概念図である。図１１は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図１２は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図１３は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図１４は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図１５は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図１６は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図１７は、実施形態のクロスポイント型メモリの概念図である。図１８は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図１９は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図２０は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図２１は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図２２は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図２３は、実施形態のクロスポイント型メモリの概念図である。図２４は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図２５は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図２６は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図２７は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。図２８は、実施形態のクロスポイント型メモリの製造工程を示す工程概念図である。

エッジ構造が制御された非常に微細なグラフェンナノリボンはバンドギャップを持つことが理論的に予測されている。バンドギャップを有するということは半導体として振る舞うことを意味していることから、適切にドーピングされたグラフェンナノリボンを配線に応用することで、金属材料よりも低抵抗であり、かつ半導体としても働く配線が実現できると推察される。
そこで、発明者らは上記を鑑み、セル部の作製プロセス簡略化および薄膜化を実現できる方法として、上記の特徴を有するグラフェン配線を直接接合することでメモリ素子（抵抗変化素子）および整流機能の両方を同時に発現させることを着想するに至った。
以下、本発明を実施するための形態について説明する。

（第１実施形態）
第１実施形態のクロスポイント型メモリは、第１方向に伸びる複数本のｐ型の第１配線層と、第１方向に対して交差した第２方向に伸びる複数本のｎ型の第２配線層と、を有し、第１配線層と第２配線層とが交互に積層し、第１配線層は、ｐ型の第１層間化合物を有し、第２配線層は、ｎ型の第２層間化合物を有することが好ましい。

図１に第１実施形態のクロスポイント型メモリ１００の概念図を示す。図１のクロスポイント型メモリ１００は、基板１と、ｐ型の第１配線層２Ａと、絶縁膜３Ａと、ｎ型の第２配線層４Ａと、ｐ型の第１配線層２Ｂと、絶縁膜３Ｂと、ｎ型の第２配線層４Ｂとを有する。図１のクロスポイント型メモリは、第１配線層２と第２配線層が交互に各２層積層した形態である。積層数は設計に応じて任意に変更可能である。

基板１はＳｉなどの基板である。

ｐ型の第１配線層２Ａ、Ｂは、第１方向に伸びる複数本のｐ型の配線層である。複数本の配線は、平行に配置される。第１配線層２Ａ、Ｂは、ｐ型の第１層間化合物を含む。第１層間化合物は、層状物質と層状物質の層間に存在する元素又は化合物（インターカラント）を含む。複数本の配線の間には、絶縁膜３Ａ、Ｂを有する。絶縁膜３は、各配線を絶縁する。配線の本数は、設計に応じて任意に変更が可能である。

ｎ型の第２配線層４Ａ、Ｂは、第２方向に伸びる複数本のｎ型の配線層である。第２方向は、第１方向と異なる方向である。図１の概念図では、第２の方向は、第１の方向に対して９０°ずれている。第１の方向と第２の方向は、同じ角度でなければ良く、好ましくは直交する形態である。複数本の配線は、平行に配置される。第２配線層４Ａ、Ｂは、ｎ型の第２層間化合物を含む。第２層間化合物は、層状物質と層状物質の層間に存在する元素又は化合物（インターカラント）を含む。複数本の配線の間には、絶縁膜３Ａ、Ｂを有する。絶縁膜３Ａ、Ｂは、各配線を絶縁する。

第１配線層２Ａ、Ｂと第２配線層４Ａ、Ｂは交互に複数積層される。第１配線層２Ａ、Ｂと第２配線層４Ａ、Ｂの交点には、ｐｎ接合又はｐｉｎ接合が存在する。ｐｎ接合又はｐｉｎ接合によって、メモリ機能に利用される整流性が得られる。図２の概念図に示すクロスポイント型メモリ１０１のように、第１配線層２Ａ、Ｂと第２配線層４Ａ、Ｂの間には、抵抗変化が可能な抵抗変化領域５が存在する。図１のクロスポイント型メモリ１００にも、抵抗変化領域５は存在するが、説明の便宜のため省略している。図２では、抵抗変化領域５のうち、高抵抗領域を５Ａ、低抵抗領域を５Ｂで表した。抵抗変化領域５は、低抵抗から高抵抗へ、又は、高抵抗から低抵抗へ変化する領域である。第１配線層２Ａ、Ｂと第２配線層４Ａ、Ｂの間の配線層の抵抗変化は、第１配線層２Ａ、Ｂと第２配線層４Ａ、Ｂの交点への電流と電圧の一方又は両方によって制御することができる。抵抗変化領域の抵抗変化は可逆的反応である。

層状物質は、多層グラフェンなど導電性の観点から、層状物質は、多層グラフェンが好ましい。配線幅は１ｎｍ以上２０ｎｍ以下が好ましい。層状物質にグラフェンを用いる場合、配線幅が広いとバンドギャップが小さくなる。配線層のバンドギャップを０．１ｅＶ以上にする観点から、配線幅は、２０ｎｍ以下が好ましい。また、配線層のバンドギャップを０．１ｅＶ以上にする観点から、多層グラフェンのグラフェンエッジは、アームチェア型を含むことが好ましい。層状物質の層数は、配線抵抗を考慮して適宜選択するとこが出来る。層状物質に多層グラフェンを用いる場合の層数は、１０層以上３０層以下が好ましい。層数が少なすぎると、高抵抗へ変化した領域が相対的に多くなってしまい、配線としての機能に支障をきたす恐れがある。

層状物質に多層グラフェンを用いる場合、ｓｐ２構造が低抵抗であって、ｓｐ３構造が高抵抗である。低抵抗時を０又は１として、高抵抗時を１又は０として、配線の間の交点にメモリ機能を持たせることができる。抵抗の変化によって、データの書き換えが可能である。抵抗が変化しない条件で、データを読み込む。そして、抵抗が変化する条件で、データを書き換える。

第１配線層２Ａ、Ｂの層状物質の層間に存在する元素又は化合物（インターカラント）は、第１５族元素と第１６族元素と第１７族元素に含まれる元素のいずれか１種以上の元素を含むことが好ましい。このような元素を層間に存在させることで、第１配線層２をｐ型化することができる。

第１配線層２Ａ、Ｂの層状物質の層間に存在する元素又は化合物（インターカラント）は、第１族元素と第２族元素に含まれる元素のいずれか１種以上の元素を含むことが好ましい。このような元素を層間に存在させることで、第２配線層４Ａ、Ｂをｎ型化することができる。

複数本の配線の配線間に空隙が存在すると、層状物質の縁から層状物質の層間に存在する元素又は化合物（インターカラント）が漏出してしまいやすい。そこで、配線間には、かかる漏出を防ぐために絶縁膜３Ａ、Ｂが存在することが好ましい。配線間の、層状物質の端部が絶縁膜３Ａ、Ｂで封止されている形態がより好ましい。絶縁膜３Ａ、Ｂとしては、ＳｉＯ_２などの絶縁材料を用いることが好ましい。

次に、図３から図８の工程概念図を参照して、図１のクロスポイント型メモリ１００の製造方法について説明する。
図３の概念図に示す部材１０２は、基板１に層状物質２が形成されている。層状物質２の形成方法は、成膜した層状物質２を転写するなどすれば良い。

図４の概念図に示す部材１０３は、図３の部材１０２の層状物質２に配線パターン加工が施されている。配線パターンの作製には、リソグラフィやエッチングなどの微細加工技術を採用することができる。配線パターン加工が施された層状物質２を転写することもできる。

図５の概念図に示す部材１０４は、図４の部材１０３の層状物質２をｐ型化する元素又は化合物が、層状物質２の層間に挿入されている。層状物質２がｐ型化すると第１配線層２Ａを得ることができる。ｐ型化する元素又は化合物（インターカラント）を含む雰囲気で、部材１０３を処理することで、層状物質２のｐ型化をすることができる。挿入効率を高めるために、高ガス圧力、高温等の条件下で行ってもよい。また、ここでは配線形状に加工した後にｐ型化を行う手順を記述したが、逆順、すなわちｐ型化後に形状加工を行ってもよい。なお、ｐ型化した層状物質２を基板１に転写することもできる。

図６の概念図に示す部材１０５は、図５の部材１０４の基板１上に第１配線層２Ａを覆うように絶縁膜３が形成されている。絶縁膜３の形成は、層間の物質が漏出しにくい穏やかな環境で行うことが好ましい。具体的には、スピンコート法などで、ＳｉＯ_２などの絶縁膜３を形成することができる。

図７の概念図に示す部材１０６は、図６の部材１０５の絶縁膜３が研磨されている。絶縁膜３を研磨して、第１配線層２Ａの面が露出するまで行えばよい。研磨後は、第１配線層の配線２Ａ間に絶縁膜３Ａが形成される。研磨方法は、化学機械研磨などが好ましい。

図８の概念図に示す部材１０７は、図７の部材１０６の第１配線層２Ａと絶縁膜３Ａ上に第２配線層４Ａが形成されている。第２配線層４Ａの形成方法は、ｎ型化の物質（インターカラント）が、異なること以外は、第１配線層２Ａと同様である。図示はしていないが、絶縁膜が第２配線層４Ａの配線間に形成されている。部材１０７に、図３から図８に示した工程を繰り返すことで、第１配線層２Ｂと第２配線層４Ｂを積層することができる。積層数が３以上の場合は、設計に応じて、さらに、図３から図８に示した工程を繰り返せばよい。

（第２実施形態）
第２実施形態のクロスポイント型メモリは、第１方向に伸びる複数本のｐ型の第１配線層と、第１方向に対して交差した第２方向に伸びる複数本のｎ型の第２配線層と、第１配線層と第２配線層の間には、金属膜を有し、第１配線層と第２配線層とが交互に積層し、第１配線層は、ｐ型の第１層間化合物を有し、第２配線層は、ｎ型の第２層間化合物を有することが好ましい。

図９に第２実施形態のクロスポイント型メモリの概念図を示す。第２実施形態のクロスポイント型メモリ２００は、基板１と第１配線層２Ａに金属膜６Ａと、第１配線層２Ａ、Ｂと第２配線層４Ａ、Ｂの間に金属膜６Ｂ、Ｃ、Ｄを有し、第１配線層２Ａ、Ｂと金属膜Ｂ、Ｃ、Ｄと第２配線層４Ａ、Ｂと金属膜６Ｂ、Ｃ、Ｄの間にｍ（ｉ）ｓ接合が形成されていること以外は第１実施形態のクロスポイント型メモリと同様である。ｍ（ｉ）ｓ接合によって、整流性が得られる。また、図１０の概念図に示すように、クロスポイント型メモリ２０１の抵抗変化領域５は、第１配線層２Ａ、Ｂと第２配線層４Ａ、Ｂの交点上の、第１配線層２Ａ、Ｂと金属膜６Ｂ、Ｃ、Ｄの間の第１配線層２Ａ、Ｂ側、又は、第２配線層４Ａ、Ｂと金属膜６Ｂ、Ｃ、Ｄの間の第２配線層４Ａ、Ｂ側の少なくともいずれか一方に存在する。図９のクロスポイント型メモリ２００にも、抵抗変化領域５は存在するが、説明の便宜のため省略している。

次に、図１１から図１６の工程概念図を参照して、図９のクロスポイント型メモリ２００の製造方法について説明する。
図１１の概念図に示す部材２０２は、基板１に金属膜６Ａと多層グラフェンよりなる層状物質２が形成されている。金属膜６Ａは、化学気相成長法などの成膜技術によって成膜することができる。金属膜６Ａは、多層グラフェンを成長させるための触媒膜である。金属膜６Ａは、Ｃｏ、Ｎｉ、Ｆｅ、Ｒｕ、Ｃｕ等を１種類以上含む金属単体又は合金、又は、これらの金属又は合金の炭化物等を用いることができる。金属膜６Ａの厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。金属膜６Ａと基板１との間に、助触媒となる金属を含む触媒下地膜を設けてもよい。触媒下地膜としては、単一材料の膜や異なる複数材料の層からなる積層構造を有してもよい。触媒下地膜に含まれる助触媒としては、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ等の金属の窒化物または酸化物である。触媒下地膜の厚さは、例えば、０．５ｎｍ以上１０ｎｍ以下である。

図１２の概念図に示す部材２０３は、図１１の部材２０２の層状物質２と金属膜６Ａに配線パターン加工が施されている。配線パターンは、リソグラフィやエッチングなどの微細加工技術を採用することができる。

図１３の概念図に示す部材２０４は、図１２の部材２０３の層状物質２をｐ型化する元素又は化合物（インターカラント）が、層状物質２の層間に挿入されている。層状物質２がｐ型化すると第１配線層２Ａを得ることができる。ｐ型化する元素又は化合物（インターカラント）を含む雰囲気で、部材１０３を処理することで、層状物質２のｐ型化をすることができる。挿入効率を高めるために、高ガス圧力、高温等の条件下で行ってもよい。また、ここでは配線形状に加工した後にｐ型化を行う手順を記述したが、逆順、すなわちｐ型化後に形状加工を行ってもよい。

図１４の概念図に示す部材２０５は、図１３の部材２０４の基板１上に第１配線層２Ａを覆うように絶縁膜３が形成されている。絶縁膜３の形成は、層間の物質が漏出しにくい穏やかな環境で行うことが好ましい。具体的には、スピンコート法などで、ＳｉＯ_２などの絶縁膜３を形成することができる。

図１５の概念図に示す部材２０６は、図１４の部材２０５の絶縁膜３が研磨されている。絶縁膜３を研磨して、第１配線層２Ａの面が露出するまで行えばよい。研磨後は、第１配線層の配線２Ａ間に絶縁膜３Ａが形成される。研磨方法は、化学機械研磨などが好ましい。

図１６の概念図に示す部材２０７は、図１５の部材２０６の第１配線層２Ａと絶縁膜３Ａ上に金属膜６Ｂと第２配線層４Ａが形成されている。金属膜６Ｂの材料及び成膜方法は、金属膜６Ａの材料及び製膜方法と共通する。第２配線層４Ａの形成方法は、ｎ型化の物質（インターカラント）が、異なること以外は、第１配線層２Ａと同様である。図示はしていないが、絶縁膜が第２配線層４Ａの配線間に形成されている。部材２０７に、図１１から図１６に示した工程を繰り返すことで、第１配線層２Ｂ、第２配線層４Ｂと金属膜６Ｃ、Ｄを積層することができる。積層数が３以上の場合は、設計に応じて、さらに、図１１から図１６に示した工程を繰り返せばよい。

実施形態では、クロスポイント型メモリの配線に多層グラフェンなどを用い、配線層ごとにｐとｎ交互にドーピングする。実施形態では、グラフェンを配線に用いた簡素な構成で、その配線の交点にｐ（ｉ）ｎ接合又はｍ（ｉ）ｓ接合による整流性を得ることができる。例えば、あるセルに閾値以上の電流を印加することで交点部分を低または高抵抗層に変化させることでメモリ素子として機能する。このとき交点部分には、低抵抗時（０または１に対応）はｐｎ接合又はｍｓ接合、高抵抗時（１または０に対応）はｐｉｎ接合又はｍｉｓ接合が形成され、これにより整流性を得ることができる。これにより、クロスポイント型メモリのセル部の作製プロセス簡略化および薄膜化を実現できる。

（第３実施形態）
第３実施形態のクロスポイント型メモリは、第１方向に伸びる複数本のｐ型の第１配線層と、第１方向に対して交差した第２方向に伸びる複数本のｎ型の第２配線層と、第１配線層との第２配線層との間には、Ｆｅ、Ｃｏ、Ｎｉ、ＩｒとＲｕの中から選ばれる金属又は前記金属を含む合金又は化合物を含む金属微粒子７を有し、第１配線層と第２配線層とが交互に積層し、第１配線層は、ｐ型の第１層間化合物を有し、第２配線層は、ｎ型の第２層間化合物を有することが好ましい。

図１７に第３実施形態のクロスポイント型メモリの概念図を示す。第３実施形態のクロスポイント型メモリ３００は、基板１と、第１配線層２Ａ、Ｂと第２配線層４Ａ、Ｂと、金属微粒子７を有する。金属微粒子７は、第１配線層２Ａ、Ｂと第２配線層４Ａ，Ｂの間のどちらか一方に埋め込まれている。金属微粒子７は、第１配線層２と第２配線層の交点に存在することが好ましい。実施形態３における抵抗変化領域は図示しないが、上述の第１実施形態と第２実施形態と同様に第１配線層２と第２配線層の間に存在する。実施形態のクロスポイント型メモリは、配線層間に金属微粒子７が存在することにより、より好ましくは、第１配線層２と第２配線層４の交点に金属微粒子が存在することにより、各セルの状態を変化(低抵抗状態⇔高抵抗状態)させるための閾値電流が触媒作用により低減される。その結果、クロスポイント型メモリを構成している材料の劣化、破損が抑制され、デバイス信頼性が向上する。金属微粒子７の平均粒径は、１ｎｍ以上３０ｎｍ以下が、閾値電流低減の観点から好ましい。

次に、図１８から図２３の工程概念図を参照して、図１７のクロスポイント型メモリ３００の製造方法について説明する。
図１８の概念図に示す部材３０１は、基板１に多層グラフェンよりなる層状物質２が形成されている。

図１９の概念図に示す部材３０２は、図１８の部材３０１の層状物質２中の表面側に金属微粒子７が形成されている。金属微粒子７は、イオン注入などによって微粒子が埋め込まれている。層状物質２の表面には、金属微粒子７と層状物質２の両方が露出している。

図２０の概念図に示す部材３０３は、図１９の部材３０２の金属微粒子７が形成された層状物質２が加工されて配線パターン（第１配線層２Ａ）が形成され、層状物質２の層間にｐ型化の物質（インターカラント）が挿入されている。配線パターンの作製には、リソグラフィやエッチングなどの微細加工技術を採用することができる。

図２１の概念図に示す部材３０４は、図２０の部材３０３１上に第１配線層２Ａを覆うように絶縁膜３が形成されている。絶縁膜３の形成は、層間の物質が漏出しにくい穏やかな環境で行うことが好ましい。具体的には、スピンコート法などで、ＳｉＯ_２などの絶縁膜３を形成することができる。

図２２の概念図に示す部材３０５は、図２１の部材３０４の絶縁膜３が研磨されている。絶縁膜３を研磨して、第１配線層２Ａの面が露出するまで行えばよい。研磨後は、第１配線層の配線２Ａ間に絶縁膜３Ａが形成される。研磨方法は、化学機械研磨などが好ましい。

図２３の概念図に示す部材３０６は、図２２の部材３０５の第１配線層２Ａ上に交差するように、第２配線層４Ａが形成されている。配線層の形成は、ｎ型化する物質（インターカラント）を用いて第１配線層２Ａと同様に層状物質２の形成、金属微粒子７の形成、インターカラントの挿入、配線加工、絶縁膜３形成を行えばよい。これらの工程を２回行うと、図１７の概念図に示すクロスポイント型メモリを作製することができる。積層数をふやすには、かかる工程を繰り返し行うなどすればよい。

（第４実施形態）
第４実施形態のクロスポイント型メモリは、第１方向に伸びる複数本のｐ型の第１配線層と、第１方向に対して交差した第２方向に伸びる複数本のｎ型の第２配線層と、第１配線層と第２配線層との間には、Ｆｅ、Ｃｏ、Ｎｉ、ＩｒとＲｕの中から選ばれる金属又は前記金属を含む合金又は化合物を含む金属微粒子と炭素系物質を有し、第１配線層と第２配線層とが交互に積層し、第１配線層は、ｐ型の第１層間化合物を有し、第２配線層は、ｎ型の第２層間化合物を有することが好ましい。

図２４に第４実施形態のクロスポイント型メモリの概念図を示す。第４実施形態のクロスポイント型メモリ４００は、基板１と、第１配線層２Ａ、Ｂと第２配線層４Ａ、Ｂと、金属微粒子７と炭素系物質を有する。第１配線層２Ａ、Ｂと第２配線層４Ａ，Ｂの間に金属微粒子７と炭素系物質を含む層を有する。実施形態４における抵抗変化領域は図示しないが、上述の第１実施形態と第２実施形態と同様に第１配線層２と第２配線層の間に存在する。実施形態のクロスポイント型メモリは、配線層間に金属微粒子７が存在することにより、より好ましくは、第１配線層と第２配線層の交点に存在することにより、各セルの状態を変化(低抵抗状態⇔高抵抗状態)させるための閾値電流が触媒作用により低減される。その結果、クロスポイント型メモリを構成している材料の劣化、破損が抑制され、デバイス信頼性が向上する。また、金属微粒子７によって隙間が生じないように炭素系物質８を有する。金属微粒子７と炭素系物質８によって層を形成しているため、配線層間に隙間が生じにくい構成となっている。金属微粒子７の粒径は、上記と同様である。

次に、図２５から図２８の工程概念図を参照して、図２４のクロスポイント型メモリ４００の製造方法について説明する。
図２５の概念図に示す部材４０１は、基板１に多層グラフェンよりなる層状物質２が形成されている。

図２６の概念図に示す部材４０２は、図２５の部材４０１の層状物質２中の表面側に金属微粒子７と炭素系物質８が形成されている。金属微粒子７を含む溶液をスピンコートし、溶媒を蒸発させることで直接微粒子層を形成してもよいし、蒸着法等で極薄の金属層を形成し、これを加熱して凝集させることで微粒子層を形成してもよい。なお、微粒子が配線の上に存在すると、配線層間に隙間ができてしまい、メモリ機能が損なわれてしまう。これを防ぎ、かつさらに抵抗変化領域を制御するために、炭素系物質８を堆積して隙間を埋める。炭素系物質８は、アモルファスカーボンが好適であるが、電流印加で低-高抵抗状態に変化可能な材料が用いられる。

図２７の概念図に示す部材４０３は、図２６の部材４０２の金属微粒子７が形成された層状物質２が加工されて配線パターン（第１配線層２Ａ）が形成され、層状物質２の層間にｐ型化の物質（インターカラント）が挿入され、さらに、配線上に絶縁膜３が形成され、絶縁膜が研磨されている。配線パターンの作製には、リソグラフィやエッチングなどの微細加工技術を採用することができる。絶縁膜３の形成は、層間の物質が漏出しにくい穏やかな環境で行うことが好ましい。具体的には、スピンコート法などで、ＳｉＯ_２などの絶縁膜３を形成することができる。絶縁膜３を研磨して、第１配線層２Ａの面が露出するまで行えばよい。研磨後は、第１配線層の配線２Ａ間に絶縁膜３Ａが形成される。研磨方法は、化学機械研磨などが好ましい。かかる工程によって、第１配線２Ａが形成される。

図２８の概念図に示す部材４０４は、図２７の部材４０３上に第１配線２Ａと交差するようにｎ型の配線層４Ａが形成されている。配線層の形成は、ｎ型化する物質（インターカラント）を用いて第１配線層２Ａと同様に層状物質２の形成、金属微粒子７の形成、炭素系物質８の堆積、配線加工、インターカラントの挿入、絶縁膜３形成を行えばよい。これらの工程を２回行うと、図２４の概念図に示すクロスポイント型メモリを作製することができる。積層数をふやすには、かかる工程を繰り返し行うなどすればよい。

以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。

１…基板
２…第１配線（層状物質）
３…絶縁膜
４…第２配線
５…抵抗変化領域
６…金属膜
７…金属微粒子
８…炭素系物質
１００…クロスポイント型メモリ
２００…クロスポイント型メモリ
３００…クロスポイント型メモリ
４００…クロスポイント型メモリ

Claims

第１方向に伸びる複数本のｐ型の第１配線層と、
前記第１方向に対して交差した第２方向に伸びる複数本のｎ型の第２配線層と、を有し、
前記第１配線層と前記第２配線層とが交互に積層され、
前記第１配線層は、ｐ型の第１層間化合物を含む多層グラフェンであり、
前記第２配線層は、ｎ型の第２層間化合物を含む多層グラフェンであり、
前記第１配線層と前記第２配線層間に抵抗変化領域が形成されるクロスポイント型メモリ。
前記抵抗変化領域は前記第１第配線層と前記第２配線層の間の抵抗を可逆的に変化させる請求項１に記載のクロスポイント型メモリ。
前記第１配線層の配線間であって、かつ前記第２配線層の配線間には、絶縁膜を有する請求項１または請求項２に記載のクロスポイント型メモリ。
前記第１層間化合物は、第１５族元素と第１６族元素と第１７族元素に含まれる元素のいずれか１種以上の元素を含む請求項１乃至３のいずれか１項に記載のクロスポイント型メモリ。
前記第２層間化合物は、第１族元素と第２族元素に含まれる元素のいずれか１種以上の元素を含む請求項１乃至４のいずれか１項に記載のクロスポイント型メモリ。
前記第１配線層と前記第２配線層は、０．１ｅＶ以上のバンドギャップを有する請求項１乃至５のいずれか１項に記載のクロスポイント型メモリ。
前記第１配線層と前記第２配線層の間に、金属膜、金属微粒子、および金属微粒子と炭素系物質層のうちのいずれかが存在する請求項６に記載のクロスポイント型メモリ。
前記第１配線層と前記金属膜又は前記第２配線層と前記金属膜の間に、前記抵抗変化領域が存在する請求項７に記載のクロスポイント型メモリ。
前記金属微粒子は、前記第１配線層と前記第２配線層の交点に少なくとも存在する請求項７に記載のクロスポイント型メモリ。
前記金属微粒子は、Ｆｅ、Ｃｏ、Ｎｉ、ＩｒとＲｕの中から選ばれる金属又は前記金属を含む合金又は化合物を含む請求項７又は請求項９のいずれか１項に記載のクロスポイント型メモリ。
前記金属微粒子の平均粒径は、１ｎｍ以上３０ｎｍ以下である請求項７、請求項９、及び請求項１０のいずれか１項に記載のクロスポイント型メモリ。
請求項１記載のクロスポイント型メモリ作製方法であって、
多層グラフェンを含む層状物質を有する第１配線層を形成し、
前記第１配線層をｐ型化する元素又は化合物を層状物質の層間に挿入し、
前記第１配線層と交互に交差するように多層グラフェンを含む層状物質を有する第２配線層を形成し、
前記第２配線層をｎ型化する元素又は化合物を層状物質の層間に挿入する、クロスポイント型メモリ作製方法。
前記第１配線層を前記ｐ型化する元素又は化合物は、第１５族元素と第１６族元素と第１７族元素に含まれる元素のいずれか１種以上の元素を含む請求項１２に記載のクロスポイント型メモリの作製方法。
前記第１配線層を前記ｎ型化する元素又は化合物は、第１族元素と第２族元素に含まれる元素のいずれか１種以上の元素を含むる請求項１２又は１３に記載のクロスポイント型メモリの作製方法。